TW202022681A - 半導體裝置及電子裝置 - Google Patents

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Abstract

提供一種能夠以低功耗進行積和運算的半導體裝置。本發明的一個實施方式是一種包括第一、第二電路的半導體裝置，第一電路包括第一保持節點，第二電路包括第二保持節點。第一電路與第一、第二輸入佈線及第一、第二佈線電連接，第二電路與第一、第二輸入佈線及第一、第二佈線電連接，第一、第二電路的每一個具有將對應於第一資料的第一、第二電位保持在第一、第二保持節點的功能。藉由對第一、第二輸入佈線輸入對應於第二資料的電位，第一電路向第一佈線和第二佈線的一方輸出電流，第二電路向第一佈線和第二佈線的另一方輸出電流。第一、第二電路向第一佈線或第二佈線輸出的電流根據第一、第二保持節點所保持的第一、第二電位決定。

Description

半導體裝置及電子裝置
本發明的一個實施方式係關於一種半導體裝置及電子裝置。
本發明的一個實施方式不限定於上述技術領域。本說明書等所公開的發明的技術領域係關於一種物體、方法或製造方法。另外，本發明的一個實施方式係關於一種製程(process)、機器(machine)、產品(manufacture)或者組合物(composition of matter)。因此，明確而言，作為本說明書所公開的本發明的一個實施方式的技術領域的例子可以舉出半導體裝置、顯示裝置、液晶顯示裝置、發光裝置、蓄電裝置、攝像裝置、記憶體裝置、信號處理裝置、處理器、電子裝置、系統、它們的驅動方法、它們的製造方法或它們的檢查方法。
現在，以人間的腦子結構為模型的積體電路的開發日益火熱。該積體電路組裝有作為腦子結構的電子電路且包括相當於人間腦子的“神經元”及“神經突觸”的電路。因此，有時將上述積體電路稱為“神經形態(neuro-morphic)”、“腦子形態(brain-morphic)”或“腦子激發(brain-inspire)”。該積體電路具有非諾依曼型架構，與隨著處理速度的增加功耗也變高的諾依曼型架構相比，可以期待以極低功耗進行並列處理。
包括“神經元”及“神經突觸”的模仿神經電路網的資料處理模型被稱為人工神經網路(ANN)。例如，非專利文獻1及非專利文獻2公開了使用SRAM(Static Random Access Memory；靜態隨機存取記憶體)構成人工神經網路的運算裝置。
[非專利文獻1] M. Kang et al.，“IEEE Journal Of Solid-State Circuits”，2018，Volume 53，No.2，p.642-655. [非專利文獻2] J. Zhang et al.，“IEEE Journal Of Solid-State Circuits”，2017，Volume 52，No.4，p.915-924.
在人工神經網路中，進行將使兩個神經元彼此結合的神經突觸的結合強度(有時稱為權係數。)乘以在兩個神經元間傳送的信號的計算。尤其是，在分層人工神經網路中，需要將第一層的多個第一神經元的每一個與第二層的第二神經元中的一個之間的神經突觸的結合強度分別乘以與從第一層的多個第一神經元的每一個向第二層的第二神經元中的一個輸入的信號而將它們加在一起，根據人工神經網路的規模例如決定該結合強度的數量、表示該信號的參數的數量。換言之，在人工神經網路中，分層的數量、神經元的數量等越多，相當於“神經元”及“神經突觸”的每一個的電路數量越多，從而運算量有時變龐大。
構成晶片的電路數量越多功耗越高，而且驅動裝置時產生的發熱量也越大。尤其是，發熱量越大，對包括在晶片的電路元件的特性帶來的影響越大，所以構成晶片的電路較佳為包括不容易受到溫度影響的電路元件。
本發明的一個實施方式的目的之一是提供一種構成分層人工神經網路的半導體裝置等。另外，本發明的一個實施方式的目的之一是提供一種功耗低的半導體裝置等。另外，本發明的一個實施方式的目的之一是提供一種難以受到環境溫度的影響的半導體裝置等。另外，本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置等。
注意，本發明的一個實施方式的目的不侷限於上述目的。上述列舉的目的並不妨礙其他目的的存在。另外，其他目的是上面沒有提到而將在下面的記載中進行說明的目的。本領域技術人員可以從說明書或圖式等的記載中導出並適當抽出上面沒有提到的目的。此外，本發明的一個實施方式實現上述目的及其他目的中的至少一個目的。此外，本發明的一個實施方式並不需要實現所有的上述目的及其他目的。
(1) 本發明的一個實施方式是一種包括第一電路、第二電路的半導體裝置，其中第一電路包括第一保持節點，第二電路包括第二保持節點，第一電路電連接於第一輸入佈線、第二輸入佈線、第一佈線及第二佈線，第二電路電連接於第一輸入佈線、第二輸入佈線、第一佈線及第二佈線，第一電路具有將對應於第一資料的第一電位保持在第一保持節點的功能，第二電路具有將對應於第一資料的第二電位保持在第二保持節點的功能，第一電路具有：在對第一輸入佈線輸入高位準電位且對第二輸入佈線輸入低位準電位時，對第一佈線輸出對應於第一電位的電流的功能；在對第一輸入佈線輸入低位準電位且對第二輸入佈線輸入高位準電位時對第二佈線輸出對應於第一電位的電流的功能；以及在對第一輸入佈線輸入低位準電位且對第二輸入佈線輸入低位準電位時不對第一佈線及第二佈線輸出對應於第一電位的電流的功能，第二電路具有：在對第一輸入佈線輸入高位準電位且對第二輸入佈線輸入低位準電位時，對第二佈線輸出對應於第二電位的電流的功能；在對第一輸入佈線輸入低位準電位且對第二輸入佈線輸入高位準電位時，對第一佈線輸出對應於第二電位的電流的功能；以及在對第一輸入佈線輸入低位準電位且對第二輸入佈線輸入低位準電位時，不對第一佈線及第二佈線輸出對應於第二電位的電流的功能。
(2) 另外，本發明的一個實施方式是一種半導體裝置，其中在上述(1)的結構中，第一電路包括第一至第四電晶體及第一電容器，第二電路包括第五至第八電晶體及第二電容器，第一保持節點與第一電晶體的第一端子、第二電晶體的閘極及第一電容器的第一端子電連接，第二電晶體的第一端子與第一電容器的第二端子電連接，第二電晶體的第二端子與第三電晶體的第一端子及第四電晶體的第一端子電連接，第三電晶體的閘極與第一輸入佈線電連接，第四電晶體的閘極與第二輸入佈線電連接，第三電晶體的第二端子與第一佈線電連接，第四電晶體的第二端子與第二佈線電連接，第二保持節點與第五電晶體的第一端子、第六電晶體的閘極及第二電容器的第一端子電連接，第六電晶體的第一端子與第二電容器的第二端子電連接，第六電晶體的第二端子與第七電晶體的第一端子及第八電晶體的第一端子電連接，第七電晶體的閘極與第一輸入佈線電連接，第八電晶體的閘極與第二輸入佈線電連接，第七電晶體的第二端子與第二佈線電連接，第八電晶體的第二端子與第一佈線電連接。
(3) 另外，本發明的一個實施方式是一種半導體裝置，其中在上述(1)中，第一電路包括第一至第四電晶體、第九電晶體及第一電容器，第二電路包括第五至第八電晶體、第十電晶體及第二電容器，第一保持節點與第一電晶體的第一端子、第二電晶體的閘極、第九電晶體的閘極及第一電容器的第一端子電連接，第一電容器的第二端子與第二電晶體的第一端子及第九電晶體的第一端子電連接，第二電晶體的第二端子與第三電晶體的第一端子電連接，第九電晶體的第二端子與第四電晶體的第一端子電連接，第三電晶體的閘極與第一輸入佈線電連接，第四電晶體的閘極與第二輸入佈線電連接，第三電晶體的第二端子與第一佈線電連接，第四電晶體的第二端子與第二佈線電連接，第二保持節點與第五電晶體的第一端子、第六電晶體的閘極、第十電晶體的閘極及第二電容器的第一端子電連接，第二電容器的第二端子與第六電晶體的第一端子及第十電晶體的第一端子電連接，第六電晶體的第二端子與第七電晶體的第一端子電連接，第十電晶體的第二端子與第八電晶體的第一端子電連接，第七電晶體的閘極與第一輸入佈線電連接，第八電晶體的閘極與第二輸入佈線電連接，第七電晶體的第二端子與第二佈線電連接，第八電晶體的第二端子與第一佈線電連接。
(4) 另外，本發明的一個實施方式是一種半導體裝置，其中在上述(1)的結構中，第一電路包括第一至第四電晶體、第一邏輯電路及第二邏輯電路，第二電路包括第五至第八電晶體、第三邏輯電路、第四邏輯電路，第一至第四邏輯電路各自具有將輸入到輸入端子的信號的反轉信號從輸出端子輸出的功能，第一保持節點與第一邏輯電路的輸入端子、第二邏輯電路的輸出端子、第一電晶體的第一端子及第二電晶體的閘極電連接，第一邏輯電路的輸出端子與第二邏輯電路的輸入端子電連接，第二電晶體的第二端子與第三電晶體的第一端子及第四電晶體的第一端子電連接，第三電晶體的閘極與第一輸入佈線電連接，第四電晶體的閘極與第二輸入佈線電連接，第三電晶體的第二端子與第一佈線電連接，第四電晶體的第二端子與第二佈線電連接，第二保持節點與第三邏輯電路的輸入端子、第四邏輯電路的輸出端子、第五電晶體的第一端子及第六電晶體的閘極電連接，第三邏輯電路的輸出端子與第四邏輯電路的輸入端子電連接，第六電晶體的第二端子與第七電晶體的第一端子及第八電晶體的第一端子電連接，第七電晶體的閘極與第一輸入佈線電連接，第八電晶體的閘極與第二輸入佈線電連接，第七電晶體的第二端子與第二佈線電連接，第八電晶體的第二端子與第一佈線電連接。
(5) 另外，本發明的一個實施方式是一種半導體裝置，其中在上述(1)的結構中，第一電路包括第一至第四電晶體、第一邏輯電路及第二邏輯電路，第二電路包括第六至第八電晶體，第一邏輯電路及第二邏輯電路各自具有將輸入到輸入端子的信號的反轉信號從輸出端子輸出的功能，第一保持節點與第一邏輯電路的輸入端子、第二邏輯電路的輸出端子、第一電晶體的第一端子及第二電晶體的閘極電連接，第一邏輯電路的輸出端子與第二邏輯電路的輸入端子電連接，第二電晶體的第二端子與第三電晶體的第一端子及第四電晶體的第一端子電連接，第三電晶體的閘極與第一輸入佈線電連接，第四電晶體的閘極與第二輸入佈線電連接，第三電晶體的第二端子與第一佈線電連接，第四電晶體的第二端子與第二佈線電連接，第二保持節點與第二邏輯電路的輸入端子、第一邏輯電路的輸出端子及第六電晶體的閘極電連接，第六電晶體的第二端子與第七電晶體的第一端子及第八電晶體的第一端子電連接，第七電晶體的閘極與第一輸入佈線電連接，第八電晶體的閘極與第二輸入佈線電連接，第七電晶體的第二端子與第二佈線電連接，第八電晶體的第二端子與第一佈線電連接。
(6) 另外，本發明的一個實施方式是一種包括第一電路、第二電路的半導體裝置，其中第一電路包括第一負載電路，第二電路包括第二負載電路，第一負載電路及第二負載電路分別包括第一端子及第二端子，第一負載電路、第二負載電路各自具有根據第一資料使第一端子與第二端子間的電阻值變化的功能，第一電路電連接於第一輸入佈線、第二輸入佈線、第一佈線及第二佈線，第二電路電連接於第一輸入佈線、第二輸入佈線、第一佈線及第二佈線，第一電路具有：在對第一輸入佈線輸入高位準電位且對第二輸入佈線輸入低位準電位時，對第一佈線輸出對應於第一負載電路的電阻值的電流的功能；在對第一輸入佈線輸入低位準電位且對第二輸入佈線輸入高位準電位時對第二佈線輸出對應於第一負載電路的電阻值的電流的功能；以及在對第一輸入佈線輸入低位準電位且對第二輸入佈線輸入低位準電位時不對第一佈線及第二佈線輸出對應於第一負載電路的電阻值的電流的功能，第二電路具有：在對第一輸入佈線輸入高位準電位且對第二輸入佈線輸入低位準電位時，對第二佈線輸出對應於第二負載電路的電阻值的電流；在對第一輸入佈線輸入低位準電位且對第二輸入佈線輸入高位準電位時，對第一佈線輸出對應於第二負載電路的電阻值的電流的功能；以及在對第一輸入佈線輸入低位準電位且對第二輸入佈線輸入低位準電位時，不對第一佈線及第二佈線輸出對應於第二負載電路的電阻值的電流的功能。
(7) 另外，本發明的一個實施方式是一種半導體裝置，其中在上述(6)的結構中，第一電路包括第三電晶體及第四電晶體，第二電路包括第七電晶體及第八電晶體，第一負載電路的第一端子與第三電晶體的第一端子及第四電晶體的第一端子電連接，第三電晶體的閘極與第一輸入佈線電連接，第四電晶體的閘極與第二輸入佈線電連接，第三電晶體的第二端子與第一佈線電連接，第四電晶體的第二端子與第二佈線電連接，第二負載電路的第一端子與第七電晶體的第一端子及第八電晶體的第一端子電連接，第七電晶體的閘極與第一輸入佈線電連接，第八電晶體的閘極與第二輸入佈線電連接，第七電晶體的第二端子與第二佈線電連接，第八電晶體的第二端子與第一佈線電連接。
(8) 另外，本發明的一個實施方式是一種半導體裝置，其中在上述(7)的結構中，第一電路包括第一電晶體，第二電路包括第二電晶體，第一電晶體的第一端子與第一負載電路的第一端子電連接，第二電晶體的第一端子與第二負載電路的第一端子電連接。
(9) 另外，本發明的一個實施方式是一種半導體裝置，其中在上述(6)至(8)中的任一個結構中，第一負載電路包括可變電阻器、MTJ元件和相變化記憶體中的任一個，第二負載電路包括可變電阻器、MTJ元件和相變化記憶體中的任一個。
(10) 另外，本發明的一個實施方式是一種半導體裝置，其中在上述(1)至(9)中的任一個結構中，該半導體裝置包括第三電路及第四電路，第三電路具有對第一輸入佈線及第二輸入佈線的每一個輸入對應於第二資料的電位的功能，第四電路具有比較從第一佈線流過的電流與從第二佈線流過的電流而從第四電路的輸出端子輸出對應於第一資料與第二資料之積的電位的功能。
(11) 另外，本發明的一個實施方式是一種電子裝置，包括上述(1)至(10)中的任一個半導體裝置，並且由半導體裝置進行神經網路的運算。
注意，在本說明書等中，半導體裝置是指利用半導體特性的裝置以及包括半導體元件(電晶體、二極體、光電二極體等)的電路及包括該電路的裝置等。另外，半導體裝置是指能夠利用半導體特性而發揮作用的所有裝置。例如，作為半導體裝置的例子，有積體電路、具備積體電路的晶片、封裝中容納有晶片的電子構件。另外，記憶體裝置、顯示裝置、發光裝置、照明設備以及電子裝置等本身是半導體裝置，或者有時包括半導體裝置。
另外，在本說明書等中，當記載為“X與Y連接”時，表示在本說明書等中公開了如下情況：X與Y電連接的情況；X與Y在功能上連接的情況；以及X與Y直接連接的情況。因此，不侷限於圖式或文中所示的連接關係，例如其他的連接關係也在圖式或文中所記載的範圍內記載。X和Y都是物件(例如，裝置、元件、電路、佈線、電極、端子、導電膜、層等)。
作為X和Y電連接的情況的一個例子，可以在X和Y之間連接一個以上的能夠電連接X和Y的元件(例如開關、電晶體、電容器、電感器、電阻器、二極體、顯示元件、發光元件、負載等)。此外，開關具有控制開啟或關閉的功能。換言之，藉由使開關處於導通狀態(開啟狀態)或非導通狀態(關閉狀態)來控制是否使電流流過。
作為X與Y在功能上連接的情況的一個例子，例如可以在X與Y之間連接有一個以上的能夠在功能上連接X與Y的電路(例如，邏輯電路(反相器、NAND電路、NOR電路等)、信號轉換電路(數位類比轉換電路、類比數位轉換電路、伽瑪校正電路等)、電位位準轉換電路(電源電路(升壓電路、降壓電路等)、改變信號的電位位準的位準轉移電路等)、電壓源、電流源、切換電路、放大電路(能夠增大信號振幅或電流量等的電路、運算放大器、差動放大電路、源極隨耦電路、緩衝電路等)、信號產生電路、記憶體電路、控制電路等)。注意，例如，即使在X與Y之間夾有其他電路，當從X輸出的信號傳送到Y時，就可以說X與Y在功能上是連接著的。
此外，當明確地記載為“X與Y電連接”時，包括如下情況：X與Y電連接的情況(換言之，以中間夾有其他元件或其他電路的方式連接X與Y的情況)；X與Y在功能上連接的情況(換言之，以中間夾有其他電路的方式連接X與Y的情況)；以及X與Y直接連接的情況(換言之，以中間不夾有其他元件或其他電路的方式連接X與Y的情況)。換言之，當明確記載有“電連接”時，與只明確記載有“連接”的情況相同。
例如，可以表現為“X、Y、電晶體的源極(或第一端子等)與電晶體的汲極(或第二端子等)互相電連接，X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)與Y依次電連接”。或者，可以表現為“電晶體的源極(或第一端子等)與X電連接，電晶體的汲極(或第二端子等)與Y電連接，X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)與Y依次電連接”。或者，可以表達為“X藉由電晶體的源極(或第一端子等)及電晶體的汲極(或第二端子等)與Y電連接，X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)、Y依次設置”。藉由使用與這種例子相同的顯示方法規定電路結構中的連接順序，可以區分電晶體的源極(或第一端子等)與汲極(或第二端子等)而決定技術範圍。注意，這種顯示方法是一個例子，不侷限於上述顯示方法。在此，X和Y為物件(例如，裝置、元件、電路、佈線、電極、端子、導電膜、層等)。
另外，即使在電路圖上獨立的組件彼此電連接，也有時一個組件兼有多個組件的功能。例如，在佈線的一部分用作電極時，一個導電膜兼有佈線和電極的兩個組件的功能。因此，本說明書中的“電連接”的範疇內還包括這種一個導電膜兼有多個組件的功能的情況。
在本說明書等中，電晶體包括閘極、源極以及汲極這三個端子。閘極被用作控制電晶體的導通狀態的控制端子。被用作源極或汲極的兩個端子是電晶體的輸入輸出端子。根據電晶體的導電型(n通道型、p通道型)及對電晶體的三個端子施加的電位的高低，兩個輸入輸出端子中的一方被用作源極而另一方被用作汲極。因此，在本說明書等中，源極和汲極可以相互調換。在本說明書等中，在說明電晶體的連接關係時，使用“源極和汲極中的一個”(第一電極或第一端子)、“源極和汲極中的另一個”(第二電極或第二端子)的表述。另外，根據電晶體的結構，有時除了上述三個端子以外還包括背閘極。在此情況下，在本說明書等中，有時將電晶體的閘極和背閘極中的一個稱為第一閘極，將電晶體的閘極和背閘極的另一個稱為第二閘極。並且，在相同電晶體中，有時可以將“閘極”與“背閘極”相互調換。另外，在電晶體包括三個以上的閘極時，在本說明書等中，有時將各閘極稱為第一閘極、第二閘極、第三閘極等。
另外，在本說明書等中，節點也可以根據電路結構或裝置結構等稱為端子、佈線、電極、導電層、導電體或雜質區域等。另外，端子、佈線等也可以稱為節點。
另外，在本說明書等中，可以適當地調換“電壓”和“電位”。“電壓”是指與參考電位之間的電位差，例如在參考電位為地電位(接地電位)時，也可以將“電壓”稱為“電位”。接地電位不一定意味著0V。注意，電位是相對的，對佈線等供應的電位有時根據參考電位而變化。
“電流”是指電荷的移動現象(導電)，例如，“發生正帶電體的導電”的記載可以替換為“在與其相反方向上發生負帶電體的導電”的記載。因此，在本說明書等中，在沒有特別的說明的情況下，“電流”是指載子移動時的電荷的移動現象(導電)。在此，作為載子可以舉出電子、電洞、陰離子、陽離子、絡離子等，載子根據電流流過的系統(例如，半導體、金屬、電解液、真空中等)不同。另外，佈線等中的“電流的方向”是正載子移動的方向，以正電流量記載。換言之，負載子移動的方向與電流方向相反，以負電流量記載。因此，在本說明書等中，在沒有特別的說明的情況下，關於電流的正負(或電流的方向)，“電流從元件A向元件B流過”等記載可以替換為“電流從元件B向元件A流過”等記載。另外，“對元件A輸入電流”等記載可以替換為“從元件A輸出電流”等記載。
另外，在本說明書等中，“第一”、“第二”、“第三”等序數詞是為了避免組件的混淆而附加上的。因此，該序數詞不限制組件的個數。此外，該序數詞不限制組件的順序。另外，例如，本說明書等的實施方式之一中附有“第一”的組件有可能在其他的實施方式或申請專利範圍中附有“第二”的組件。此外，例如，在本說明書等中，一個實施方式中的“第一”所指的組件有可能在其他實施方式或申請專利範圍的範圍中被省略。
在本說明書中，為了方便起見，有時使用“上”、“下”等表示配置的詞句以參照圖式說明組件的位置關係。另外，組件的位置關係根據描述各組件的方向適當地改變。因此，不侷限於說明書等中所說明的詞句，根據情況可以適當地換詞句。例如，在“位於導電體的頂面的絕緣體”的表述中，藉由將所示的圖式的方向旋轉180度，也可以稱為“位於導電體的下面的絕緣體”。
另外，“上”或“下”這樣的術語不限定於組件的位置關係為“正上”或“正下”且直接接觸的情況。例如，如果是“絕緣層A上的電極B”的表述，則不一定必須在絕緣層A上直接接觸地形成有電極B，也可以包括在絕緣層A與電極B之間包括其他組件的情況。
此外，在本說明書等中，根據狀況，可以互相調換“膜”和“層”等詞句。例如，有時可以將“導電層”調換為“導電膜”。此外，有時可以將“絕緣膜”變換為“絕緣層”。另外，根據情況或狀態，可以使用其他詞句代替“膜”和“層”等詞句。例如，有時可以將“導電層”或“導電膜”變換為“導電體”。此外，例如有時可以將“絕緣層”或“絕緣膜”變換為“絕緣體”。
注意，在本說明書等中，“電極”或“佈線”這樣的詞語不在功能上限定其組件。例如，有時將“電極”用作“佈線”的一部分，反之亦然。再者，“電極”或“佈線”還包括多個“電極”或“佈線”被形成為一體的情況等。
在本說明書等中，根據情況或狀態，可以互相調換“佈線”、“信號線”及“電源線”等詞句。例如，有時可以將“佈線”變換為“信號線”。此外，例如有時可以將“佈線”變換為“電源線”。反之亦然，有時可以將“信號線”或“電源線”變換為“佈線”。有時可以將“電源線”變換為“信號線”。反之亦然，有時可以將“信號線”變換為“電源線”。另外，根據情況或狀態，可以互相將施加到佈線的“電位”變換為“信號”。反之亦然，有時可以將“信號”變換為“電位”。
在本說明書等中，半導體的雜質是指構成半導體膜的主要成分之外的物質。例如，濃度低於0.1atomic%的元素是雜質。當包含雜質時，例如，有可能在半導體中形成DOS(Density of States：態密度)，載子移動率有可能降低或結晶性有可能降低。在半導體是氧化物半導體時，作為改變半導體特性的雜質，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素或主要成分之外的過渡金屬等，尤其是，例如有氫(也包含於水中)、鋰、鈉、矽、硼、磷、碳、氮等。明確而言，當半導體是矽層時，作為改變半導體特性的雜質，例如有氧、除氫之外的第1族元素、第2族元素、第13族元素、第15族元素等。
在本說明書等中，開關是指具有藉由變為導通狀態(開啟狀態)或非導通狀態(關閉狀態)來控制是否使電流流過的功能的元件。或者，開關是指具有選擇並切換電流路徑的功能的元件。作為開關的一個例子，可以使用電開關或機械開關等。換而言之，開關只要可以控制電流，就不侷限於特定的元件。
電開關的例子包括電晶體(例如雙極電晶體或MOS電晶體)、二極體(例如PN二極體、PIN二極體、肖特基二極體、金屬-絕緣體-金屬(MIM)二極體、金屬-絕緣體-半導體(MIS)二極體或者二極體接法的電晶體)或者組合這些元件的邏輯電路等。當作為開關使用電晶體時，電晶體的“導通狀態”是指電晶體的源極電極與汲極電極在電性上短路的狀態。另外，電晶體的“非導通狀態”是指電晶體的源極電極與汲極電極在電性上斷開的狀態。當將電晶體僅用作開關時，對電晶體的極性(導電型)沒有特別的限制。
作為機械開關的例子，可以舉出利用了MEMS(微機電系統)技術的開關。該開關具有以機械方式可動的電極，並且藉由移動該電極來控制導通和非導通而進行工作。
藉由本發明的一個實施方式可以提供一種構成分層人工神經網路的半導體裝置等。另外，藉由本發明的一個實施方式可以提供一種功耗低的半導體裝置等。另外，藉由本發明的一個實施方式可以提供一種難以受到環境溫度的影響的半導體裝置等。另外，藉由本發明的一個實施方式可以提供一種新穎的半導體裝置等。
注意，本發明的一個實施方式的效果不侷限於上述效果。上述列舉的效果並不妨礙其他效果的存在。另外，其他效果是上面沒有提到而將在下面的記載中進行說明的效果。注意，本發明的一個實施方式至少具有上述列舉的效果及/或其他效果中的一個效果。此外，本發明的一個實施方式實現上述效果及其他效果中的至少一個效果。因此，本發明的一個實施方式根據情況有時不具有上述效果。
在人工神經網路(以下稱為神經網路。)中，神經突觸的結合強度可以藉由對神經網路供應習知的資訊改變。有時將這樣的對神經網路提供習知的資訊決定結合強度的處理稱為“學習”。
並且，藉由對“學習”(決定了結合強度)過的神經網路提供某個資訊，可以根據其結合強度輸出新資訊。有時將這樣的在神經網路中根據被提供的資訊和結合強度輸出新資訊的處理稱為“推論”或“認知”。
作為神經網路的模型，例如可以舉出Hopfield神經網路、階層式人工類神經網路等。尤其是，有時將具有多層結構的神經網路稱為“深度神經網路”(DNN)，將利用深度神經網路的機器學習稱為“深度學習”。
在本說明書等中，金屬氧化物(metal oxide)是指廣義上的金屬的氧化物。金屬氧化物被分類為氧化物絕緣體、氧化物導電體(包括透明氧化物導電體)和氧化物半導體(Oxide Semiconductor，也可以簡稱為OS)等。例如，在將金屬氧化物用於電晶體的活性層的情況下，有時將該金屬氧化物稱為氧化物半導體。換言之，在金屬氧化物能夠構成包括具有放大作用、整流作用及開關作用中的至少一個的電晶體的通道形成區域時，該金屬氧化物稱為金屬氧化物半導體(metal oxide semiconductor)。此外，也可以將OS FET或OS電晶體稱為包含金屬氧化物或氧化物半導體的電晶體。
此外，在本說明書等中，有時將包含氮的金屬氧化物也稱為金屬氧化物(metal oxide)。此外，也可以將包含氮的金屬氧化物稱為金屬氧氮化物(metal oxynitride)。
另外，在本說明書等中，各實施方式所示的結構可以與其他實施方式所示的結構適當地組合而構成本發明的一個實施方式。另外，當在一個實施方式中示出多個結構例子時，可以適當地組合這些結構例子。
另外，可以將某一實施方式中說明的內容(或其一部分)應用/組合/替換成該實施方式中說明的其他內容(或其一部分)和另一個或多個其他實施方式中說明的內容(或其一部分)中的至少一個內容。
注意，實施方式中說明的內容是指各實施方式中利用各種圖式所說明的內容或者利用說明書所記載的文章而說明的內容。
另外，藉由將某一實施方式中示出的圖式(或其一部分)與該圖式的其他部分、該實施方式中示出的其他圖式(或其一部分)和另一個或多個其他實施方式中示出的圖式(或其一部分)中的至少一個圖式組合，可以構成更多圖。
參照圖式說明本說明書所記載的實施方式。注意，所屬技術領域的通常知識者可以很容易地理解一個事實，就是實施方式可以以多個不同形式來實施，其方式和詳細內容可以在不脫離本發明的精神及其範圍的條件下被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在實施方式所記載的內容中。注意，在實施方式中的發明的結構中，有時在不同的圖式中共同使用相同的元件符號來表示相同的部分或具有相同功能的部分，而省略反復說明。在立體圖等的圖式中，為了明確起見，有時省略部分組件的圖示。
另外，在本說明書等中，在多個要素使用同一符號並且需要區分它們時，有時對符號附加“_1”，“[n]”，“[m，n]”等用於識別的符號。
在圖式中，為便於清楚地說明，有時誇大表示大小、層的厚度或區域。因此，本發明並不侷限於圖式中的尺寸。此外，在圖式中，示意性地示出理想的例子，因此本發明不侷限於圖式所示的形狀或數值等。例如，可以包括因雜訊或定時偏差等所引起的信號、電壓或電流的不均勻等。
實施方式1 在本實施方式中，說明作為本發明的一個實施方式的半導體裝置，亦即進行神經網路的運算的運算電路。
＜階層式人工類神經網路＞ 首先，說明階層式人工類神經網路。階層式人工類神經網路例如包括一個輸入層、一個或多個中間(隱藏層)及一個輸出層，由共三個以上的層構成。圖1A所示的階層式人工類神經網路100是其一個例子，神經網路100包括第一層至第R層(在此，R可以為4以上的整數。)。尤其是，第一層相當於輸入層，第R層相當於輸出層，其他層相當於中間層。注意，在圖1A中，作為中間層示出第(k-1)層、第k層(在此，k是3以上且R-1以下的整數。)，而省略其他中間層。
神經網路100的各層包括一個或多個神經元。在圖1A中，第一層包括神經元N1 (1) 至神經元Np (1) (在此，p是1以上的整數。)，第(k-1)層包括神經元N1 (k-1) 至神經元Nm (k-1) (在此，m是1以上的整數。)，第k層包括神經元N1 (k) 至神經元Nn (k) (在此，n是1以上的整數。)，第R層包括神經元N1 (R) 至神經元Nq (R) (在此，q是1以上的整數。)。
另外，圖1A除了神經元N1 (1) 、神經元Np (1) 、神經元N1 (k-1) 、神經元Nm (k-1) 、神經元N1 (k) 、神經元Nn (k) 、神經元N1 (R) 、神經元Nq (R) 以外，還示出第(k-1)層的神經元Ni (k-1) (在此，i是1以上且m以下的整數。)、第k層的神經元Nj (k) (在此，j是1以上且n以下的整數。)，而省略示出其他神經元。
接著，說明從前一層的神經元向下一層的神經元的信號的傳送以及向每個神經元輸入或輸出到每個神經元的信號。注意，在本說明書中，著眼於第k層的神經元Nj (k) 。
圖1B示出第k層的神經元Nj (k) 、輸入到神經元Nj (k) 的信號以及從神經元Nj (k) 輸出的信號。
明確而言，第(k-1)層的神經元N1 (k-1) 至神經元Nm (k-1) 的每一個的輸出信號的z1 (k-1) 至zm (k-1) 向神經元Nj (k) 輸出。然後，神經元Nj (k) 根據z1 (k-1) 至zm (k-1) 生成zj (k) 而將zj (k) 作為輸出信號向第(k+1)層(未圖示。)的各神經元輸出。
從前一層的神經元向後一層的神經元輸入的信號的傳送強度根據使它們連接的神經突觸的結合強度(以下稱為權係數。)決定。在神經網路100中，將從前一層的神經元輸出的信號被乘以對應的權係數而輸入到後一層的神經元。在i設定為1以上且m以下的整數且第(k-1)層的神經元Ni (k-1) 與第k層的神經元Nj (k) 之間的神經突觸的權係數設定為wi (k-1) j (k) 時，輸入到第k層的神經元Nj (k) 的信號可以以公式(1.1)表示。
Figure 02_image001
換言之，在從第(k-1)層的神經元N1 (k-1) 至神經元Nm (k-1) 的每一個向第k層的神經元Nj (k) 傳送信號時，作為該信號的z1 (k-1) 至zm (k-1) 被乘以對應於各信號的權係數(w1 (k-1) j (k) 至wm (k-1) j (k) )。然後，對第k層的神經元Nj (k) 輸入w1 (k-1) j (k) ·z1 (k-1) 至wm (k-1) j (k) ·zm (k-1) 。此時，對第k層的神經元Nj (k) 輸入的信號的總和uj (k) 成為公式(1.2)。
Figure 02_image003
神經元Nj (k) 根據uj (k) 生成輸出信號zj (k) 。在此，以以下公式定義來自神經元Nj (k) 的輸出信號zj (k) 。
Figure 02_image005
函數f(uj (k ))是階層式人工類神經網路中的活化函數，可以使用階梯函數、直線斜坡函數、sigmoid函數等。既可以在所有神經元中使用相同的活化函數，也可以在所有神經元中使用不同的活化函數。此外，活化函數也可以在各層中相同或不同。
各層的神經元所輸出的信號既可以為類比值又可以為數位值。作為數位值，例如既可以為2值又可以為3值。在信號為類比值時，作為活化函數，例如使用直線斜坡函數、sigmoid函數等即可。在信號為數位值的2值時，例如，使用使輸出為-1或1、或者0或1的階梯函數即可。另外，各層的神經元所輸出的信號也可以為3值以上，在此情況下，作為活化函數使用3值，例如使用使輸出為-1、0或1的階梯函數，或者0、1或2的階梯函數等即可。
神經網路100藉由對第一層(輸入層)輸入輸入信號，在從第一層(輸入層)到最後層(輸出層)的各層中，依次進行根據從前一層輸入的信號使用公式(1.1)至(1.3)生成輸出信號而將該輸出信號輸出到後一層的工作。從最後層(輸出層)輸出的信號相當於神經網路100所計算的結果。
＜運算電路的結構例子＞ 在此，說明在上述神經網路100中能夠進行公式(1.2)及公式(1.3)的運算的運算電路的一個例子。注意，在該運算電路中，作為一個例子，神經網路100的神經突觸電路的權係數設定為2值(“-1”、“+1”的組合或“0”、“+1”的組合等。)或者3值(“-1”、“0”、“1”的組合等。)，並且該權係數為神經元的活化函數為2值(“-1”、“+1”的組合或“0”、“+1”的組合等。)或3值(“-1”、“0”、“1”的組合。)輸出的函數。另外，在本說明書等中，將權係數和從前一層的神經元向後一層的神經元輸入的信號的值(有時稱為運算值)中的一方稱為第一資料而另一方稱為第二資料。
例如，圖2所示的運算電路110是包括陣列部ALP、電路ILD、電路WLD、電路XLD、電路AFP的半導體裝置。運算電路110是對輸入到圖1A及圖1B中的第k層的神經元N1 (k) 至神經元Nn (k) 的信號z1 (k-1) 至zm (k-1) 進行處理而生成從神經元N1 (k) 至神經元Nn (k) 的每一個輸出的信號z1 (k) 至zn (k) 的電路。
另外，運算電路110整體或一部分可以用於神經網路、AI以外的用途等。例如，當在影像處理用計算、科學計算用計算等中進行積和運算處理或矩陣運算處理時，也可以使用運算電路110整體或一部分進行處理。換言之，運算電路110整體或一部分除了AI用計算以外還可以用於一般的計算。
電路ILD例如與佈線IL[1]至佈線IL[n]、佈線ILB[1]至佈線ILB[n]電連接。電路WLD例如與佈線WLS[1]至佈線WLS[m]電連接。電路XLD例如與佈線XLS[1]至佈線XLS[m]電連接。電路AFP例如與佈線OL[1]至佈線OL[n]、佈線OLB[1]至佈線OLB[n]電連接。
＜＜陣列部ALP＞＞ 陣列部ALP例如包括m×n個電路MP。電路MP例如在陣列部ALP內配置為m行n列的矩陣狀。在圖2中，將位於i行j列(在此，i是1以上且m以下的整數，j是1以上且n以下的整數。)的電路MP表示為電路MP[i，j]。注意，在圖2中，只示出電路MP[1，1]、電路MP[m，1]、電路MP[i，j]、電路MP[1，n]、電路MP[m，n]，而省略示出其他電路MPC。
電路MP[i，j]例如與佈線IL[j]、佈線ILB[j]、佈線WLS[i]、佈線XLS[i]、佈線OL[j]及佈線OLB[j]電連接。
電路MP[i，j]例如具有保持神經元Ni (k-1) 和神經元Nj (k) 之間的權係數(有時稱為第一資料和第二資料中的一方。在此稱為第一資料)的功能。明確而言，電路MP[i，j]保持對應於從佈線IL[j]及佈線ILB[j]輸入的第一資料(權係數)的資料(例如，電位、電阻值、電流值等)。另外，電路MP[i，j]具有將從神經元Ni (k-1) 輸出的信號zi (k-1) (有時稱為第一資料和第二資料中的另一方。在此稱為第二資料)與第一資料之積輸出的功能。明確而言，電路MP[i，j]藉由從佈線XLS[i]輸入第二資料zi (k-1) ，對應於第一資料與第二資料之積的資料(例如，電流、電壓等)或者與第一資料和第二資料之積有關的資料(例如，電流、電壓等)電流輸出到佈線OL[j]及佈線OLB[j]。注意，示出不配置有佈線IL[j]及佈線ILB[j]的例子，但是本發明的一個實施方式不侷限於此，也可以只配置有佈線IL[j]和佈線ILB[j]中的任何一個。另外，示出配置有佈線OL[j]及佈線OLB[j]的例子，但是本發明的一個實施方式不侷限於此，也可以只配置有佈線OL[j]和佈線OLB[j]中的任何一個。
＜＜電路ILD＞＞ 電路ILD例如具有藉由佈線IL[1]至佈線IL[n]及佈線ILB[1]至佈線ILB[n]對電路MP[1，1]至電路MP[m，n]的每一個輸入對應於作為權係數的第一資料w1 (k-1) 1 (k) 至wm (k-1) n (k) 的資料(例如，電位、電阻值、電流值等)的功能。明確而言，電路ILD由佈線IL[j]、佈線ILB[j]對電路MP[i，j]供應對應於作為權係數的第一資料wi (k-1) j (k) 的資料(例如，電位、電阻值或電流值等)。
＜＜電路WLD＞＞ 電路WLD例如具有選擇從電路ILD輸入的對應於第一資料的資料(例如，電位、電阻值、電流值等)被寫入的電路MP的功能。例如，在對位於陣列部ALP的第i行的電路MP[i，1]至電路MP[i，n]寫入資料(例如，電位、電阻值、電流值等)時，電路WLD例如對佈線WLS[i]供應用來使包括在電路MP[i，1]至電路MP[i，n]中的寫入用切換元件處於開啟狀態或關閉狀態的信號，對佈線WLS供應用來使第i行以外的電路MP所包括的寫入用切換元件處於關閉狀態的電位。注意，雖然示出配置有佈線WLS[i]的例子，但是本發明的一個實施方式不侷限於此。例如，也可以配置多個佈線WLS[i]。
＜＜電路XLD＞＞ 電路XLD例如藉由佈線XLS[1]至佈線XLS[m]對電路MP[1，1]至電路MP[m，n]的每一個供應相當於從神經元N1 (k-1) 至神經元Nm (k) 輸出的運算值的第二資料z1 (k-1) 至zm (k-1) 的功能。明確而言，電路XLD對電路MP[i，1]至電路MP[i，n]由佈線XLS[i]供應從神經元Ni (k-1) 輸出的對應於第二資料zi (k-1) 的資料(例如，電位、電流值等)。注意，雖然示出配置有佈線XLS[i]的例子，但是本發明的一個實施方式不侷限於此。例如，也可以配置多個佈線XLS[i]。
＜＜電路AFP＞＞ 電路AFP例如包括電路ACTF[1]至電路ACTF[n]。電路ACTF[j]例如電連接於佈線OL[j]和佈線OLB[j]。電路ACTF[j]例如生成對應於從佈線OL[j]及佈線OLB[j]輸入的各資料(例如，電位、電流值等)的信號。例如，對從佈線OL[j]及佈線OLB[j]輸入的各資料(例如，電位或電流值等)進行比較，來生成對應於其比較結果的信號。該信號相當於從神經元Nj (k) 輸出的信號zj (k) 。換言之，電路ACTF[1]至電路ACTF[n]例如被用作進行上述神經網路的活化函數的運算的電路。注意，本發明的一個實施方式不侷限於此。例如，電路ACTF[1]至電路ACTF[n]也可以具有將類比信號轉換為數位信號的功能。或者，例如，電路ACTF[1]至電路ACTF[n]可以具有將類比信號放大而輸出的功能，亦即將輸出阻抗轉換的功能。注意，示出配置有電路ACTF的例子，但是本發明的一個實施方式不侷限於此，也可以不配置有電路ACTF。
電路ACTF[1]至電路ACTF[n]例如可以採用圖3A所示的電路結構。圖3A例如是根據從佈線OL[j]、佈線OLB[j]輸入的電流生成信號zj (k) 的電路。明確而言，圖3A示出輸出將以2值表示的信號zj (k) 輸出的活化函數的運算電路的一個例子。
在圖3A中，電路ACTF[j]包括電阻器RE、電阻器REB、比較器CMP。電阻器RE、電阻器REB具有將電流轉換為電壓的功能。因此，只要是具有將電流轉換為電壓的功能的元件或電路，就不侷限於電阻器。佈線OL[j]與電阻器RE的第一端子、比較器CMP的第一輸入端子電連接，佈線OLB[j]與電阻器REB的第一端子、比較器CMP的第二輸入端子電連接。另外，電阻器RE的第二端子與佈線VAL電連接，電阻器REB的第二端子與佈線VAL電連接。注意，電阻器RE的第二端子及電阻器REB的第二端子也可以連接於同一佈線。或者，也可以連接於電位相同的其他佈線。
電阻器RE、電阻器REB的各電阻值較佳為彼此相同。例如，電阻器RE的電阻值和電阻器REB的電阻值之差較佳為10%以內，更佳為5%以內。注意，本發明的一個實施方式不侷限於此。根據情況或狀況，電阻器RE、電阻器REB的各電阻值也可以設定為彼此不同的值。
佈線VAL例如被用作供應定電壓的佈線。作為該定電壓，例如可以採用高位準電位的VDD、低位準電位的VSS、接地電位(GND)等。另外，該定電壓較佳為根據電路MP的結構適當地設定。另外，例如，對佈線VAL也可以供應脈衝信號，而不供應定電壓。
電阻器RE的第一端子與第二端子間的電壓根據從佈線OL[j]流過的電流決定。因此，對比較器CMP的第一輸入端子輸入電阻器RE的電阻值及對應於該電流的電壓。同樣地，電阻器REB的第一端子與第二端子間的電壓根據從佈線OLB[j]流過的電流決定。因此，對比較器CMP的第二輸入端子輸入電阻器REB的電阻值及對應於該電流的電壓。
比較器CMP例如具有比較對第一輸入端子、第二輸入端子的每一個輸入的電壓而根據其比較結果從比較器CMP的輸出端子輸出信號的功能。例如，比較器CMP可以在輸入到第二輸入端子的電壓高於輸入到第一輸入端子的電壓時將高位準電位從比較器CMP的輸出端子輸出，並且在輸入到第一輸入端子的電壓高於輸入到第二輸入端子的電壓時將低位準電位從比較器CMP的輸出端子輸出。換言之，從比較器CMP的輸出端子輸出的電位是高位準電位及低位準電位的兩種，所以電路ACTF[j]所輸出的輸出信號zj (k) 可以為2值。例如，從比較器CMP的輸出端子輸出的高位準電位、低位準電位的每一個可以作為輸出信號zj (k) 對應於“+1”、“-1”。另外，根據情況，從比較器CMP的輸出端子輸出的高位準電位、低位準電位的每一個也可以作為輸出信號zj (k) 對應於“+1”、“0”。
另外，在圖3A的電路ACTF[j]中使用電阻器RE、電阻器REB，但是只要具有將電流轉換為電壓的功能的元件或電路，就不侷限於電阻器。因此，圖3A的電路ACTF[j]的電阻器RE、電阻器REB可以替換為其他電路元件。例如，圖3B所示的電路ACTF[j]是將圖3A的電路ACTF[j]中的電阻器RE、電阻器REB替換為電容器CE、電容器CEB的電路，可以進行與圖3A的電路ACTF[j]大致相同工作。另外，電容器CE、電容器CEB的每一個的靜電電容的值較佳為彼此相等。例如，電容器CE、電容器CEB的每一個的靜電電容的值之差較佳為10%以內，更佳為5%以內。注意，本發明的一個實施方式不侷限於此。另外，也可以設置使在電容器CE、電容器CEB中積累的電荷初始化的電路。例如，也可以以電容器CE並聯連接的方式設置開關。換言之，也可以為：開關的第二端子連接於佈線VAL，開關的第一端子連接於電容器CE的第一端子、佈線OL[j]及比較器CMP的第一輸入端子。或者，也可以為：開關的第二端子連接於與佈線VAL不同的佈線，開關的第一端子連接於電容器CE的第一端子、佈線OL[j]、及比較器CMP的第一輸入端子。另外，圖3C所示的電路ACTF[j]是將圖3A的電路ACTF[j]中的電阻器RE、電阻器REB替換為二極體元件DE、二極體元件DEB的電路，可以進行與圖3A的電路ACTF[j]大致相同的工作。二極體元件DE、二極體元件DEB的方向(陽極與陰極的連接處)較佳為根據佈線VAL的電位的高低適當地改變。
另外，圖3A至圖3C的電路ACTF[j]中的比較器CMP例如可以替換為運算放大器OP。作為圖3D所示的電路ACTF[j]示出將圖3A的電路ACTF[j]的比較器CMP替換為運算放大器OP的電路圖。
另外，也可以在圖3B的電路ACTF[j]設置開關S01a、開關S01b。由此，電路ACTF[j]可以在電容器CE、電容器CEB的每一個保持對應於從佈線OL[j]、佈線OLB[j]輸入的電流的電位。如圖3E所示，作為電路的具體例子採用如下結構即可：開關S01a的第一端子電連接有佈線OL[j]電連接，開關S01a的第二端子電連接有電容器CE的第一端子及比較器CMP的第一輸入端子，開關S01b的第一端子電連接有佈線OLB[j]，開關S01b的第二端子電連接有電容器CEB的第一端子及比較器CMP的第二輸入端子。在圖3E的電路ACTF[j]中，當對比較器CMP的第一輸入端子和第二輸入端子輸入佈線OL[j]、佈線OLB[j]的電位時，可以藉由使開關S01a、開關S01b的每一個處於開啟狀態而輸入電位。另外，藉由之後使開關S01a和開關S01b都處於關閉狀態，將輸入到比較器CMP的第一輸入端子、第二輸入端子的每一個的電位保持在電容器CE、電容器CEB。作為開關S01a、開關S01b，例如，可以採用類比開關、電晶體等電開關。另外，作為開關S01a、開關S01b，例如，可以採用機械開關。注意，在作為開關S01a、開關S01b採用電晶體時，該電晶體可以使用OS電晶體或在通道形成區域包含矽的電晶體(以下，稱為Si電晶體。)。或者，藉由控制使開關S01a和開關S01b都處於開啟狀態的期間，可以控制電容器CE、電容器CEB的電壓值。例如，在流過電容器CE、電容器CEB的電流值大時，藉由將使開關S01a和開關S01b都處於關閉狀態的期間設定為短，可以防止電容器CE、電容器CEB的電壓值過大。
另外，圖3A至圖3C、圖3E的電路ACTF[j]中的比較器CMP例如可以採用斬波比較器。圖3F所示的比較器CMP是斷路式比較器，比較器CMP包括開關S02a、開關S02b、開關S03、電容器CC以及反相器電路INV3。與上述開關S01a、開關S01b同樣，開關S02a、開關S02b、開關S03可以使用機械開關、OS電晶體、Si電晶體等電晶體。
開關S02a的第一端子與端子VinT電連接，開關S02b的第一端子與端子VrefT電連接，開關S02a的第二端子與開關S02b的第二端子及電容器CC的第一端子電連接。電容器CC的第二端子與反相器電路INV3的輸入端子、開關S03的第一端子電連接。端子VoutT與反相器電路INV3的輸出端子、開關S03的第二端子電連接。
端子VinT被用作用來對比較器CMP輸入輸入電位的端子，端子VrefT被用作用來對比較器CMP輸入參考電位的端子，端子VoutT被用作用來從比較器CMP輸出輸出電位的端子。端子VinT可以對應於圖3A至圖3C、圖3E的比較器CMP的第一端子和第二端子中的一方，端子VrefT可以對應於圖3A至圖3C、圖3E的比較器CMP的第一端子和第二端子中的另一方。
圖3A至圖3E的電路ACTF[j]是輸出以2值表示的輸出信號zj (k) 的活化函數的運算電路，但是電路ACTF[j]也可以採用將輸出信號zj (k) 為3值以上或類比值而輸出的結構。
圖4A至圖4F示出根據從佈線OL[j]、佈線OLB[j]輸入的電流生成信號zj (k) 的電路，並且示出輸出以3值表示的輸出信號zj (k) 的活化函數運算電路的一個例子。
圖4A所示的電路ACTF[j]包括電阻器RE、電阻器REB、比較器CMPa、比較器CMPb。佈線OL[j]與電阻器RE的第一端子、比較器CMPa的第一輸入端子電連接，佈線OLB[j]與電阻器REB的第一端子、比較器CMPb的第一輸入端子電連接。另外，比較器CMPa的第二輸入端子及比較器CMPb的第二輸入端子與佈線VrefL電連接。再者，電阻器RE的第二端子與佈線VAL電連接，電阻器REB的第二端子與佈線VAL電連接。
佈線VrefL被用作供應定電壓Vref 的佈線，Vref 例如較佳為GND以上且VDD以下。另外，根據情況，Vref 也可以為小於GND的電位或高於VDD的電位。Vref 視為比較器CMPa、比較器CMPb中的參考電位(比較用電位)。
電阻器RE的第一端子與第二端子間的電壓根據從佈線OL[j]流過的電流決定。因此，對比較器CMPa的第一輸入端子輸入電阻器RE的電阻值及對應於該電流的電壓。同樣地，電阻器REB的第一端子與第二端子間的電壓根據從佈線OLB[j]流過的電流決定。因此，對比較器CMPb的第一輸入端子輸入電阻器REB的電阻值及對應於該電流的電壓。
比較器CMPa比較對第一輸入端子、第二輸入端子的每一個輸入的電壓而根據其比較結果從比較器CMPa的輸出端子輸出信號。例如，比較器CMPa可以在輸入到第二輸入端子的電壓(Vref )高於輸入到第一輸入端子的電壓時將高位準電位從比較器CMPa的輸出端子輸出，並且在輸入到第一輸入端子的電壓高於輸入到第二輸入端子的電壓(Vref )時將低位準電位從比較器CMPa的輸出端子輸出。
與比較器CMPa同樣，比較器CMPb比較對第一輸入端子、第二輸入端子的每一個輸入的電壓而根據其比較結果從比較器CMPb的輸出端子輸出信號。例如，比較器CMPb可以在輸入到第二輸入端子的電壓(Vref )高於輸入到第一輸入端子的電壓時將高位準電位從比較器CMPb的輸出端子輸出，並且在輸入到第一輸入端子的電壓高於輸入到第二輸入端子的電壓(Vref )時將低位準電位從比較器CMPb的輸出端子輸出。
此時，根據從比較器CMPa、比較器CMPb的每一個的輸出端子輸出的電位表示3值的輸出信號zj (k) 。例如，在從比較器CMPa的輸出端子輸出高位準電位且從比較器CMPb的輸出端子輸出低位準電位時，輸出信號zj (k) 可以為“+1”，在從比較器CMPa的輸出端子輸出低位準電位且從比較器CMPb的輸出端子輸出高位準電位時，輸出信號zj (k) 可以為“-1”，在從比較器CMPa的輸出端子輸出低位準電位且從比較器CMPb的輸出端子輸出低位準電位時，輸出信號zj (k) 可以為“+0”。
另外，電路ACTF[j]不侷限於圖4A所示的電路結構，可以根據情況改變。例如，當在圖4A的電路ACTF[j]中要將比較器CMPa、和比較器CMPb的兩個輸出結果組合為一個信號時，在電路ACTF[j]設置轉換電路TRF即可。圖4B的電路ACTF[j]是在圖4A電路ACTF[j]中設置轉換電路TRF的結構例子，比較器CMPa、CMPb的各輸出端子與轉換電路TRF的輸入端子電連接。作為轉換電路TRF的具體例子，可以舉出數位類比轉換電路(在此情況下，信號zj (k) 為類比值。)等。
另外，例如，在圖4A中，也可以將電連接於比較器CMPa、比較器CMPb的每一個的第二輸入端子的佈線VrefL替換為佈線Vref1L和Vref2L的兩個佈線。圖4C的電路ACTF[j]具有圖4A的電路ACTF[j]中的比較器CMPa的第二端子電連接於佈線Vref1L而不電連接於佈線VrefL，比較器CMPb的第二端子電連接於佈線Vref2L而不電連接於佈線VrefL的結構。藉由將輸入到佈線Vref1L、Vref2L的電位彼此不同的值，可以分別設定比較器CMPa、比較器CMPb中的參考電位。
另外，例如，作為圖4A至圖4C的電路ACTF[j]以外的結構，也可以採用放大電路或阻抗變換器電路等。例如，可以將圖4D所示的電路ACTF[j]用於圖2的運算電路110的電路AFP。圖4D的電路ACTF[j]包括電阻器RE、電阻器REB、運算放大器OPa、運算放大器OPb，被用作放大電路。
佈線OL[j]與電阻器RE的第一端子、運算放大器OPa的非反相輸入端子電連接，佈線OLB[j]與電阻器REB的第一端子、運算放大器OPb的非反相輸入端子電連接。另外，運算放大器OPa的非反相輸入端子與運算放大器OPa的輸出端子電連接，運算放大器OPb的反相輸入端子與運算放大器OPb的輸出端子電連接。再者，電阻器RE的第二端子與佈線VAL電連接，電阻器REB的第二端子與佈線VAL電連接。
換言之，圖4D的電路ACTF[j]中的運算放大器OPa、運算放大器OPb具有電壓跟隨的連接結構。藉由具有上述結構，從運算放大器OPa的輸出端子輸出的電位與輸入到運算放大器OPa的非反相輸入端子的電位大致相同，從運算放大器OPb的輸出端子輸出的電位與輸入到運算放大器OPb的非反相輸入端子的電位大致相同。在此情況下，輸出信號zj (k) 作為兩個類比值從電路ACTF[j]輸出。注意，運算放大器OPa的輸出端子及運算放大器OPb的輸出端子也可以分別連接於比較器CMP的輸入端子。並且，來自比較器CMP的輸出也可以為輸出信號zj (k) 。
另外，例如，作為圖4A至圖4D的電路ACTF[j]以外的結構，也可以採用積分電路、電流電壓轉換電路等。再者，也可以使用運算放大器而構成積分電路、電流電壓轉換電路。例如，可以將圖4E所示的電路ACTF[j]用於圖2的運算電路110的電路AFP。圖4E的電路ACTF[j]包括運算放大器OPa、運算放大器OPb、負載元件LEa、負載元件LEb。
佈線OL[j]與運算放大器OPa的第一輸入端子(例如，反相輸入端子)及負載元件LEa的第一端子電連接，佈線OLB[j]與運算放大器OPb的第一輸入端子(例如，反相輸入端子)及負載元件LEb的第一端子電連接。另外，運算放大器OPa的第二輸入端子(例如，非反相輸入端子)與佈線Vref1L電連接，運算放大器OPb的第二輸入端子(例如，非反相輸入端子)與佈線Vref2L電連接。負載元件LEa的第二端子與運算放大器OPa的輸出端子電連接，負載元件LEa的第二端子與運算放大器OPb的輸出端子電連接。
另外，在此，佈線Vref1L、佈線Vref2L被用作供應彼此相同的電壓或不同電壓的佈線。因此，佈線Vref1L、佈線Vref2L可以組合為一個佈線。
在圖4E的電路ACTF[j]中，作為負載元件LEa、負載元件LEb例如可以使用電阻器、電容器。尤其是，藉由作為負載元件LEa、負載元件LEb使用電容器，運算放大器OPa和負載元件LEa及運算放大器OPb和負載元件LEb都被用作積分電路。換言之，根據流過佈線OL[j]或佈線OLB[j]的電流量，電荷積累在各電容器(負載元件LEa、LEb)。換言之，使用積分電路將從佈線OL[j]、佈線OLB[j]流過的電流的積分的電流量轉換為電壓並將其輸出作為信號zj (k) 。注意，運算放大器OPa的輸出端子及運算放大器OPb的輸出端子也可以分別連接於比較器CMP的輸入端子。並且，來自比較器CMP的輸出為輸出信號zj (k) 。另外，也可以設置使積累在負載元件LEa及負載元件LEb的電容器的電荷初始化的電路。例如，也可以以負載元件LEa(電容器)並聯連接的方式設置開關。換言之，也可以為：開關的第二端子連接於運算放大器OPa的輸出端子，開關的第一端子連接於佈線OL[j]及運算放大器OPa的第一輸入端子(例如，反相輸入端子)。
另外，在圖4E的電路ACTF[j]中，在要將從佈線OL[j]、佈線OLB[j]流過的電流轉換為電壓而輸出時，作為負載元件LEa、負載元件LEb除了電容器以外還可以使用電阻器。
另外，例如，作為圖4A至圖4E的電路ACTF[j]以外的結構，可以將圖4F所示的電路ACTF[j]應用於圖2的運算電路110的電路AFP。圖4F的電路ACTF[j]包括電阻器RE、電阻器REB、類比數位轉換電路ADCa、類比數位轉換電路ADCb。
佈線OL[j]與類比數位轉換電路ADCa的輸入端子及電阻器RE的第一端子電連接，佈線OLB[j]與類比數位轉換電路ADCb的輸入端子及電阻器REB的第一端子電連接。電阻器RE的第二端子與佈線VAL電連接，電阻器REB的第二端子與佈線VAL電連接。
在圖4F的電路ACTF[j]中，根據從佈線OL[j]、佈線OLB[j]流過的電流決定電阻器RE、電阻器REB的各第一端子的電位。然後，電路ACTF[j]由類比數位轉換電路ADCa、ADCb將類比值的該電位轉換為2值或3值以上(例如，256值等)的數位值而作為信號zj (k) 輸出的功能。
與圖3B、圖3C同樣，圖4A至圖4F所示的電阻器RE、電阻器REB可以替換為電容器CE、電容器CEB或二極體元件DE、二極體元件DEB。尤其是，在將圖4A至圖4F所示的電阻器RE、電阻器REB替換為電容器CE、電容器CEB時，藉由與圖3E同樣地還設置開關S01a、開關S01b，可以保持從佈線OL[j]、佈線OLB[j]輸入的電位。
另外，圖2的運算電路110可以根據電路MP[i，j]的電路結構改變電連接於電路MP[i，j]的佈線的個數。例如，在圖2的運算電路110中，電連接於電路MP[i，j]的佈線WLS[i]可以為一個或多個佈線。另外，例如，電連接於電路MP[i，j]的佈線XLS[i]可以為一個或多個佈線。
＜＜電路MP＞＞ 接著，說明運算電路110中的電路MP[i，j]的結構例子。
圖5A示出可以應用於運算電路110的電路MP[i，j]的結構例子，電路MP[i，j]例如包括電路MC及電路MCr。電路MC及電路MCr是在電路MP中計算權係數與神經元的輸入信號(運算值)之積的電路。電路MC可以採用與電路MCr相同的結構或與電路MCr不同的結構。由此，為了與電路MC區分，對電路MCr的符號附上“r”。另外，對後面說明的電路MCr中的電路元件的符號也附上“r”。
例如，電路MC包括保持部HC，電路MCr包括保持部HCr。保持部HC及保持部HCr分別具有保持資料(例如，電位、電阻值、電流值等)的功能。另外，電路MP[i，j]所設定的第一資料wi (k-1) j (k) 根據保持部HC、保持部HCr的每一個保持的資料(例如，電位、電阻值、電流值等)決定。由此，保持部HC及保持部HCr的每一個與供應對應於第一資料wi (k-1) j (k) 的各資料(例如，電位、電阻值、電流值等)的佈線IL[j]及佈線ILB[j]電連接。
圖5A所示的佈線WL[i]相當於圖2中的佈線WLS[i]。佈線WL[i]與保持部HC及保持部HCr的每一個電連接。在對電路MP[i，j]中的保持部HC及保持部HCr的每一個寫入對應於第一資料wi (k-1) j (k) 的資料(例如，電位、電阻值、電流值等)時，藉由對佈線WL[i]供應指定電位，使佈線IL[j]與保持部HC處於導通狀態且使佈線ILB[j]與保持部HCr處於導通狀態。藉由對佈線IL[j]、ILB[j]的每一個供應對應於第一資料wi (k-1) j (k) 的電位等，可以對保持部HC及保持部HCr的每一個輸入該電位等。然後，對佈線WL[i]供應指定電位而使佈線IL[j]與保持部HC處於非導通狀態且使佈線ILB[j]與保持部HCr處於非導通狀態。其結果，保持部HC及保持部HCr的每一個保持對應於第一資料wi (k-1) j (k) 的各電位等。
例如，考慮第一資料wi (k-1) j (k) 成為“-1”、“0”、“1”的3值中的任一個的情況。在第一資料wi (k-1) j (k) 為“1”時，例如在保持部HC保持高位準電位且在保持部HCr保持低位準電位。另外，在第一資料wi (k-1) j (k) 為“-1”時，例如在保持部HC保持低位準電位且在保持部HCr保持高位準電位。並且，在第一資料wi (k-1) j (k) 為“0”時，例如在保持部HC保持低位準電位且在保持部HCr保持低位準電位。另外，作為其他一個例子，考慮第一資料wi (k-1) j (k) 為類比值，明確而言，“負類比值”、“0”或“正類比值”的情況。在第一資料wi (k-1) j (k) 為“正類比值”時，例如在保持部HC保持高位準類比電位且在保持部HCr保持低位準電位。另外，在第一資料wi (k-1) j (k) 為“負類比值”時，例如在保持部HC保持低位準電位且在保持部HCr保持高位準類比電位。並且，在第一資料wi (k-1) j (k) 為“0”時，例如在保持部HC保持低位準電位且在保持部HCr保持低位準電位。注意，作為類比值也可以採用多位元(多值)數位值。換言之，例如，在第一資料wi (k-1) j (k) 為“1”、“2”、“3”時，例如，在保持部HC保持具有對應於“1”、“2”、“3”的電位的高位準電位，保持部HCr保持低位準電位。另外，在第一資料wi (k-1) j (k) 為“-1”、“-2”、“-3”時，例如在保持部HC保持低位準電位且在保持部HCr保持對應於“-1”、”-2”、”-3”的絕對值的“1”、“2”、“3”的高位準電位。另外，在第一資料wi (k-1) j (k) 為“0”時，例如在保持部HC保持低位準電位且在保持部HCr保持低位準電位。
另外，例如，電路MC具有將對應於保持部HC所保持的保持資料(例如，電位、電阻值、電流值等)的電流、電壓等輸出到佈線OL[j]和佈線OLB[j]中的一方的功能，電路MCr具有將對應於保持部HCr所保持的資料(例如，電位、電阻值、電流值等)的電流、電壓等輸出到佈線OL[j]和佈線OLB[j]中的另一方的功能。例如，在保持部HC保持高位準電位時，電路MC輸出具有第一電流值的電流，在保持部HC保持低位準電位時，電路MC輸出具有第二電流值的電流。同樣地，在保持部HCr保持高位準電位時，電路MCr輸出具有第一電流值的電流，在保持部HCr保持低位準電位時，電路MCr輸出具有第二電流值的電流。注意，第一電流值、第二電流值的每一個的大小根據電路MC、電路MCr、保持部HC、保持部HCr等結構、第一資料wi (k-1) j (k) 的值決定。例如，第一電流值有時大於第二電流值或小於第二電流值。另外，有時第一電流值和第二電流值中的一方為零電流，亦即為0。另外，有時具有第一電流值的電流流過的方向與具有第二電流值的電流流過的方向不同。尤其是，例如，在第一資料wi (k-1) j (k) 為“-1”、“0”、“1”的3值中的任一個時，較佳為以第一電流值和第二電流值中的一方為0的方式構成電路MC及電路MCr。另外，第一資料wi (k-1) j (k) 為類比值，例如，“負類比值”、“0”或“正類比值”時，第一電流值或第二電流值例如可以成為類比值。
在本說明書等中，對應於保持在保持部HC及保持部HCr的資料(例如，電位、電阻值、電流值等)的電流、電壓等可以為正電流、電壓等或負電流、電壓等，也可以為混有正負的電流、電壓。換言之，例如，上述“具有將對應於保持部HC所保持的資料(例如，電位、電阻值、電流值等)的電流、電壓等輸出到佈線OL[j]和佈線OLB[j]中的一方的功能，電路MCr具有將保持部HCr所保持的資料(例如，電位、電阻值、電流值等)的電流、電壓等輸出到佈線OL[j]和佈線OLB[j]中的另一方的功能”的記載可以換為“具有將對應於保持部HC所保持的資料(例如，電位、電阻值、電流值等)的電流、電壓等從佈線OL[j]和佈線OLB[j]中的一方排出的功能，電路MCr具有將對應於保持部HCr所保持的電位的電流從佈線OL[j]和佈線OLB[j]中的另一方排出的功能”的記載。
圖5A所示的佈線X1L[i]及佈線X2L[i]相當於圖2中的佈線XLS[i]。輸入到電路MP[i，j]的第二資料zi (k-1) 例如根據佈線X1L[i]及佈線X2L[i]的每一個的電位、電流等決定。由此，對電路MC及電路MCr例如透過佈線X1L[i]及佈線X2L[i]輸入對應於第二資料zi (k-1) 的各電位。
電路MC與佈線OL[j]、佈線OLB[j]電連接，電路MCr與佈線OL[j]、佈線OLB[j]電連接。電路MC及電路MCr例如根據輸入到佈線X1L[i]及佈線X2L[i]的電位對佈線OL[j]及佈線OLB[j]輸出對應於第一資料wi (k-1) j (k) 與第二資料zi (k-1) 之積的電流、電位等。明確而言，例如來自電路MC、MCr的電流被輸出的佈線根據佈線X1L[i]及佈線X2L[i]的電位決定。例如，電路MC及電路MCr的每一個具有如下電路結構：從電路MC輸出的電流向佈線OL[j]和佈線OLB[j]中的一方流過，從電路MCr輸出的電流向佈線OL[j]和佈線OLB[j]中的另一方流過。換言之，從電路MC及電路MCr輸出的各電流不向同一佈線流過，而向彼此不同的佈線流過。注意，例如，有時電流從電路MC及電路MCr到佈線OL[j]和佈線OLB[j]不流過。
例如，考慮第二資料zi (k-1) 成為“-1”、“0”、“1”的3值中的任一個的情況。例如，在第二資料zi (k-1) 為“1”時，電路MP使電路MC與佈線OL[j]間處於導通狀態且使電路MCr與佈線OLB[j]間處於導通狀態。另外，例如，在第二資料zi (k-1) 為“-1”時，電路MP使電路MC與佈線OLB[j]間處於導通狀態且電路MCr與佈線OL[j]間處於導通狀態。例如，在第二資料zi (k-1) 為“0”時，為了使電路MC、MCr的每一個所輸出的電流不流過佈線OL[j]和佈線OLB[j]，電路MP使電路MC與佈線OL[j]間及電路MC與佈線OLB[j]間處於非導通狀態且使電路MCr與佈線OL[j]間及電路MCr與佈線OLB[j]間處於非導通狀態。
示出將以上工作的情況總合的例子。在第一資料wi (k-1) j (k) 為“1”時從電路MC輸出電流，在第一資料wi (k-1) j (k) 為“-1”時從電路MCr輸出電流。另外，在第二資料zi (k-1) 為“1”時電路MC與佈線OL[j]間及電路MCr與佈線OLB[j]間處於導通狀態。在第二資料zi (k-1) 為“-1”時，電路MC與佈線OLB[j]間及電路MCr與佈線OL[j]間處於導通狀態。由此，在第一資料wi (k-1) j (k) 與第二資料zi (k-1) 之積為正值時，對佈線OL[j]輸出電流。在第一資料wi (k-1) j (k) 與第二資料zi (k-1) 之積為負值時，對佈線OLB[j]輸出電流。在第一資料wi (k-1) j (k) 與第二資料zi (k-1) 之積為零時，不對上述佈線輸出電流。
將上述例子具體地記載，在第一資料wi (k-1) j (k) 為“1”且第二資料zi (k-1) 為“1”時，例如，具有第一電流值的電流I1[i，j]從電路MC向佈線OL[j]流過，具有第二電流值的電流I2[i，j]從電路MCr向佈線OLB[j]流過。此時，第二電流值的高低例如為零。換言之，嚴格地說，電流不從電路MCr向佈線OLB[j]流過。在第一資料wi (k-1) j (k) 為“-1”且第二資料zi (k-1) 為“1”時，例如，具有第二電流值的電流I1[i，j]從電路MC向佈線OL[j]流過，具有第一電流值的電流I2[i，j]從電路MCr向佈線OLB[j]流過。此時，第二電流值的高低例如為零。換言之，嚴格地說，電流不從電路MC向佈線OL[j]流過。在第一資料wi (k-1) j (k) 為“0”且第二資料zi (k-1) 為“1”時，具有第二電流值的電流I1[i，j]從電路MC向佈線OL[j]流過，具有第二電流值的電流I2[i，j]從電路MCr向佈線OLB[j]流過。此時，第二電流值的高低例如為零。換言之，嚴格地說，電流不從電路MC向佈線OL[j]流過，並且電流不從電路MCr向佈線OLB[j]流過。
在第一資料wi (k-1) j (k) 為“1”且第二資料zi (k-1) 為“-1”時，具有第一電流值的電流I1[i，j]從電路MC向佈線OLB[j]流過，具有第二電流值的電流I2[i，j]從電路MCr向佈線OL[j]流過。此時，第二電流值的高低例如為零。換言之，嚴格地說，電流不從電路MCr向佈線OL[j]流過。在第一資料wi (k-1) j (k) 為“-1”且第二資料zi (k-1) 為“-1”時，具有第二電流值的電流I1[i，j]從電路MC向佈線OLB[j]流過，具有第一電流值的電流I2[i，j]從電路MCr向佈線OL[j]流過。此時，第二電流值的高低例如為零。換言之，嚴格地說，電流不從電路MC向佈線OLB[j]流過。在第一資料wi (k-1) j (k) 為“0”且第二資料zi (k-1) 為“-1”時，具有第二電流值的電流I1[i，j]從電路MC向佈線OLB[j]流過，具有第二電流值的電流I2[i，j]從電路MCr向佈線OL[j]流過。此時，第二電流值的高低例如為零。換言之，嚴格地說，電流不從電路MC向佈線OLB[j]流過，並且電流不從電路MCr向佈線OL[j]流過。
另外，在第二資料zi (k-1) 為“0”時，例如電路MC與佈線OL[j]間及電路MC與佈線OLB[j]間處於非導通狀態。同樣地，電路MCr與佈線OL[j]間及電路MCr與佈線OLB[j]間處於非導通狀態。由此，無論第一資料wi (k-1) j (k) 如何，也不從電路MC及電路MCr向佈線OL[j]及佈線OLB[j]輸出電流。
如此，例如在第一資料wi (k-1) j (k) 與第二資料zi (k-1) 之積為正值時，電流從電路MC或電路MCr向佈線OL[j]流過。此時，在第一資料wi (k-1) j (k) 為正值時電流從電路MC向佈線OL[j]流過，在第一資料wi (k-1) j (k) 為負值時，電流從電路MCr向佈線OL[j]流過。另一方面，在第一資料wi (k-1) j (k) 與第二資料zi (k-1) 之積為負值時，電流從電路MC或電路MCr向佈線OLB[j]流過。此時，在第一資料wi (k-1) j (k) 為正值時電流從電路MC向佈線OLB[j]流過，在第一資料wi (k-1) j (k) 為負值時，電流從電路MCr向佈線OLB[j]流過。因此，從連接於佈線OL[j]的多個電路MC或電路MCr輸出的電流的總和流過佈線OL[j]。換言之，在佈線OL[j]中，具有正值之和的值的電流流過。另一方面，從連接於佈線OLB[j]的多個電路MC或電路MCr輸出的電流的總和流過佈線OLB[j]。換言之，在佈線OLB[j]中，具有負值之和的值的電流流過。由於上述工作，藉由利用流過佈線OL[j]的電流值的總和，亦即正值的總和、以及流過佈線OLB[j]的電流值的總和，亦即負值的總和，可以進積和運算處理。例如，在流過佈線OL[j]的電流值的總和大於流過佈線OLB[j]的電流值的總和時，根據積和運算的結果可以判斷取得正值。在流過佈線OL[j]的電流值的總和小於流過佈線OLB[j]的電流值的總和時，根據積和運算的結果可以判斷取得負值。例如，在流過佈線OL[j]的電流值的總和與流過佈線OLB[j]的電流值的總和大致相等時，根據積和運算的結果可以判斷取得零的值。
注意，在第二資料zi (k-1) 為“-1”、“0”、“1”中的任何2值，例如“-1”、“1”的2值或者“0”、“1”的2值時，也可以同樣地工作。同樣的，在第一資料wi (k-1) 為“-1”、“0”、“1”中的任何2值，例如“-1”、“1”的2值或者“0”、“1”的2值時，也可以同樣地工作。
另外，第一資料wi (k-1) j (k) 也可以為類比值或多位元(多值)數位值。作為具體例子，可以取得代替“-1”的“負類比值”以及代替“1”的“正類比值”。在此情況下，從電路MC或電路MCr流過的電流的高低也例如為對應於第一資料wi (k-1) j (k) 的值的絕對值的類比值。
接著，說明使圖5A的電路MP[i，j]的變形例子。注意，關於電路MP[i，j]的變形例子，主要說明與圖5A的電路MP[i，j]不同部分，而有時省略與圖5A的電路MP[i，j]相同的部分的說明。
圖5B所示的電路MP[i，j]是圖5A的電路MP[i，j]的變形例子。與圖5A的電路MP[i，j]同樣，圖5B的電路MP[i，j]包括電路MC、電路MCr。但是，圖5B的電路MP[i，j] 在電路MCr不包括保持部HCr，這一點與圖5A的電路MP[i，j]不同。
另外，因為電路MCr不包括保持部HCr，所以應用圖5B的電路MP[i，j]的運算電路可以不包括用來供應保持在保持部HCr中的電位的佈線ILB[j]。並且，電路MCr可以不與佈線WL[i]電連接。
在圖5B的電路MP[i，j]中，電路MC中的保持部HC與電路MCr電連接。換言之，圖5B的電路MP[i，j]具有電路MCr和電路MC共同使用保持部HC的結構。例如，可以將保持部HC所保持的信號的反轉信號從保持部HC供應到電路MCr。由此，可以在電路MC和電路MCr進行不同工作。另外，也可以藉由使電路MC與電路MCr的內部電路結構不同，來將電路MC及電路MCr的對保持部HC所保持的同一信號輸出的電流的高低不同。在此，藉由在保持部HC保持對應於第一資料wi (k-1) j (k) 的電位且對佈線X1L[i]及佈線X2L[i]供應對應於第二資料zi (k-1) 的電位，電路MP[i，j]可以對佈線OL[j]及佈線OLB[j]輸出對應於第一資料wi (k-1) j (k) 與第二資料zi (k-1) 之積的電流。
應用圖5B的電路MP的運算電路110可以改變為圖6所示的運算電路120的電路結構。運算電路120具有圖2的運算電路110中不設置有佈線ILB[1]至佈線ILB[m]的結構。
圖5C所示的電路MP[i，j]是圖5A的電路MP[i，j]的變形例子，明確而言，可以應用於圖6的運算電路120的電路MP[i，j]的結構例子。與圖5A的電路MP[i，j]同樣，圖5C的電路MP[i，j]包括電路MC、電路MCr。但是，與圖5C的電路MP[i，j]電連接的佈線的結構與圖5A的電路MP[i，j]不同。
圖5C所示的佈線W1L[i]及佈線W2L[i]相當於圖6中的佈線WLS[i]。佈線W1L[i]與保持部HC電連接，佈線W2L[i]與保持部HCr電連接。
另外，佈線IL[j]與保持部HC及保持部HCr電連接。
在圖5C的電路MP[i，j]中，在保持部HC及保持部HCr分別保持不同的電位時，較佳為依次在保持部HC及保持部HCr中保持電位，而不是同時保持。例如，考慮在可以藉由保持部HC保持第一電位且保持部HCr保持第二電位而表示電路MP[i，j]的第一資料wi (k-1) j (k) 的情況。首先，對佈線W1L[i]及佈線W2L[i]分別供應指定電位而使保持部HC與佈線IL[j]間處於導通狀態，並且使保持部HCr與佈線IL[j]間處於非導通狀態。接著，藉由對佈線IL[j]供應第一電位，對保持部HC供應第一電位。然後，對佈線W1L[i]及佈線W2L[i]分別供應指定電位，使保持部HC與佈線IL[j]間處於非導通狀態，並且使保持部HCr與佈線IL[j]間處於導通狀態。然後，藉由對佈線IL[j]供應第二電位，可以對保持部HCr供應第二電位。由此，電路MP[i，j]可以作為第一資料設定wi (k-1) j (k) 。
另外，在保持部HC和保持部HCr保持大致相同的電位(藉由使保持部HC及保持部HCr的每一個保持大致相同的電位而設定電路MP[i，j]的第一資料wi (k-1) j (k) )時，以使保持部HC與佈線IL[j]間處於導通狀態且使保持部HCr與佈線IL[j]間處於導通狀態的方式對佈線W1L[i]及佈線W2L[i]分別供應指定的電位，然後對佈線IL[j]供應該電位即可。
圖5C的電路MP[i，j]藉由在保持部HC及保持部HCr保持對應於第一資料wi (k-1) j (k) 的電位且對佈線X1L[i]及佈線X2L[i]供應對應於第二資料zi (k-1) 的電位，與圖5A的電路MP[i，j]同樣地對佈線OL[j]及佈線OLB[j]輸出對應於第一資料wi (k-1) j (k) 與第二資料zi (k-1) 之積的電流。
圖5D所示的電路MP[i，j]是圖5A的電路MP[i，j]的變形例子。與圖5A的電路MP[i，j]同樣，圖5D的電路MP[i，j]包括電路MC、電路MCr。但是，與圖5D的電路MP[i，j]電連接的佈線的結構與圖5A的電路MP[i，j]不同。
圖5D的佈線IOL[j]被用作將圖5A中的佈線IL[j]及佈線OL[j]組合為一個的佈線，圖5D的佈線IOLB[j]被用作將圖5A中的佈線ILB[j]及佈線OLB[j]組合為一個的佈線。因此，佈線IOL[j]與保持部HC、電路MC、電路MCr電連接，佈線IOLB[j]與保持部HCr、電路MC及電路MCr電連接。
在圖5D的電路MP[i，j]保持第一資料wi (k-1) j (k) 時，首先對佈線X1L[i]及佈線X2L[i]輸入指定電位，以便在電路MC與佈線IOL[j]間及電路MC與佈線IOLB[j]間處於成為非導通狀態，並且電路MCr與佈線IOL[j]間及電路MCr與佈線IOLB[j]間處於非導通狀態。然後，藉由對佈線WL[i]輸入指定電位而使保持部HC與佈線IOL[j]間處於導通狀態，並且使保持部HCr與佈線IOLB[j]間處於導通狀態，對佈線IOL[j]及佈線IOLB[j]的每一個供應對應於第一資料wi (k-1) j (k) 的各電位，可以對保持部HC及保持部HCr的每一個輸入各電位。並且，藉由以保持部HC與佈線IOL[j]間成為非導通狀態且保持部HCr與佈線IOLB[j]間成為非導通狀態的方式對佈線WL[i]供應指定電位，在保持部HC及保持部HCr都可以保持對應於第一資料wi (k-1) j (k) 的各電位。
藉由在保持部HC及保持部HCr的每一個保持對應於第一資料wi (k-1) j (k) 的電位，然後對佈線X1L[i]及佈線X2L[i]供應對應於第二資料zi (k-1) 的電位，與圖5A的電路MP[i，j]同樣地對佈線OL[j]及佈線OLB[j]輸出對應於第一資料wi (k-1) j (k) 與第二資料zi (k-1) 之積的電流。
應用圖5D的電路MP的運算電路110可以改變為圖7所示的運算電路130的電路結構。運算電路130具有將圖2的運算電路110中的佈線IL[1]至佈線IL[n]與佈線OL[1]至佈線OL[n]組合為佈線IOL[1]至佈線IOL[n]且將佈線ILB[1]至佈線ILB[n]與佈線OLB[1]至佈線OLB[n]組合為佈線IOLB[1]至佈線IOLB[n]的結構。另外，在運算電路130中，佈線IOL[1]至佈線IOL[n]、佈線IOLB[1]至佈線IOLB[n]與電路ILD電連接。換言之，佈線IOL[j]、佈線IOLB[j]具有用來對電路MP[i，j]傳送第一資料wi (k-1) j (k) 的信號線及對電路ACTF[j]供應電流的電流線的功能。在此情況下，在向電路MP[i，j]傳送第一資料wi (k-1) j (k) 時，較佳的是，電路ILD使電路ILD與佈線IOL[j]間和電路ILD與佈線IOLB[j]間處於導通狀態，電路ACTF[j]使電路ACTF[j]與佈線IOL[j]間和電路ACTF[i]與佈線IOLB[j]間處於非導通狀態。再者，在對電路ACTF[j]供應電流時，較佳的是，電路ILD使電路ILD與佈線IOL[j]間和電路ILD與佈線IOLB[j]間處於非導通狀態，電路ACTF[j]使電路ACTF[j]與佈線IOL[j]間和電路ACTF[j]與佈線IOLB[j]間處於導通狀態。
圖5E所示的電路MP[i，j]是圖5A的電路MP[i，j]的變形例子，明確而言，可以應用於圖2的運算電路110的電路MP[i，j]的結構例子。與圖5A的電路MP[i，j]同樣，圖5E的電路MP[i，j]包括電路MC、電路MCr。圖5E的電路MP[i，j]與圖5A的電路MP[i，j]不同之處是：電路MC不與佈線OLB[j]電連接；以及電路MCr不與佈線OL[j]電連接。
圖5E所示的佈線WL[i]相當於圖2中的佈線WLS[i]。另外，佈線WL[i]與保持部HC及保持部HCr電連接。
另外，圖5E所示的佈線XL[i]相當於圖2中的佈線XLS[i]。佈線XL[i]與電路MC及電路MCr電連接。
如在後面說明，在圖5E的電路MP[i，j]中，電路MC不與佈線OLB[j]電連接，電路MCr不與佈線OL[j]電連接。換言之，圖5E的電路MP[i，j]與圖5A至圖5D的電路MP[i，j]不同，亦即從電路MC輸出的電流不流過佈線OLB[j]，從電路MCr輸出的電流不流過佈線OL[j]。
因此，圖5E的電路MP[i，j]較佳為在第二資料zi (k-1) 為“0”或“1”的2值時應用於運算電路。例如，在第二資料zi (k-1) 為“1”時，電路MP使電路MC與佈線OL[j]間處於導通狀態且使電路MCr與佈線OLB[j]間處於導通狀態。另外，例如，在第二資料zi (k-1) 為“0”時，為了不使電路MC、電路MCr的每一個輸出的電流流過佈線OL[j]和OLB[j]，電路MP使電路MC與佈線OL[j]間處於非導通狀態，並且使電路MCr與佈線OLB[j]間處於非導通狀態。
圖5E的電路MP[i，j]藉由應用於運算電路110例如可以在第一資料wi (k-1) j (k) 為“-1”、“0”、“1”的3值中的任一個且第二資料zi (k-1) 為“0”、“1”的2值時進行運算。注意，圖5E的電路MP[i，j]在第一資料wi (k-1) j (k) 為“-1”、“0”、“1”中的任何2值，例如“-1”、“1”的2值或者“0”、“1”的2值時也可以工作。另外，第一資料wi (k-1) j (k) 也可以為類比值或多位元(多值)數位值。作為具體的一個例子，可以取得代替“-1”的“負類比值”以及代替“1”的“正類比值”。在此情況下，從電路MC或電路MCr流過的電流的高低也例如為對應於第一資料wi (k-1) j (k) 的值的絕對值的類比值。
與圖5A同樣，圖5F所示的電路MP[i，j]是能夠對佈線OL[j]及佈線OLB[j]輸出對應於第一資料wi (k-1) j (k) 與第二資料zi (k-1) 之積的電流的電路。圖5F的電路MP[i，j]例如可以應用於圖2的運算電路110。
圖5F的電路MP[i，j]除了電路MC、電路MCr以外還包括電晶體MZ。
電晶體MZ的第一端子與電路MC的第一端子、電路MCr的第一端子電連接。電晶體MZ的第二端子與佈線VL電連接。電晶體MZ的閘極與佈線XL[i]電連接。
佈線VL例如被用作供應定電壓的佈線。該定電壓較佳為根據電路MP[i，j]或運算電路110等的結構決定。作為該定電壓，例如可以採用高位準電位的VDD、低位準電位的VSS、接地電位等。
另外，圖5F所示的佈線WL[i]相當於圖2的運算電路110中的佈線WLS[i]。佈線WL[i]與保持部HC及保持部HCr電連接。
另外，佈線OL[j]與電路MC的第二端子電連接。另外，佈線OLB[j]與電路MCr的第二端子電連接。
佈線IL[j]與保持部HC電連接，佈線ILB[j]與保持部HCr電連接。
關於在圖5F的電路MP[i，j]中保持部HC及保持部HCr的每一個保持對應於第一資料的電位時的工作，參照圖5A的電路MP[i，j]中的保持對應於第一資料的電位的工作的說明。
在圖5F的電路MP[i，j]中，在對電路MC的第一端子供應佈線VL所供應的定電壓時，電路MC具有使對應於保持部HC所保持的電位的電流流過電路MC的第一端子與第二端子間的功能。另外，在對電路MC的第一端子供應佈線VL所供應的定電壓時，電路MCr具有使對應於保持部HCr所保持的電位的電流流過電路MCr的第一端子與第二端子間的功能。換言之，藉由使電路MP[i，j]的保持部HC、保持部HCr的每一個保持對應於第一資料wi (k-1) j (k) 的電位，可以決定流過電路MC的第一端子與第二端子間的電流量及流過電路MCr的第一端子與第二端子間的電流量。注意，在對電路MC(電路MCr)的第一端子沒有供應佈線VL所供應的定電壓時，例如可以視為電路MC(電路MCr)不使電流流過電路MC(電路MCr)的第一端子與第二端子間。
例如，在對保持部HC、保持部HCr的每一個保持對應於“1”的第一資料wi (k-1) j (k) 的電位時，藉由對電路MC供應佈線VL所供應的定電壓，電路MC使指定電流流過電路MC的第一端子與第二端子間。因此，電流在電路MC與佈線OL間流過。注意，此時電路MCr不使電流流過電路MCr的第一端子與第二端子間。因此，電流不在電路MCr與佈線OLB間流過。另外，例如，在對保持部HC、保持部HCr的每一個保持對應於“-1”的第一資料wi (k-1) j (k) 的電位時，藉由對電路MC供應佈線VL所供應的定電壓，電路MCr使指定電流流過電路MCr的第一端子與第二端子間。因此，在電路MCr與佈線OLB間電流流過。注意，此時電路MC不使電流流過電路MC的第一端子與第二端子間。因此，在電路MC與佈線OL間電流不流過。另外，例如，在保持部HC、保持部HCr的每一個保持對應於“0”的第一資料wi (k-1) j (k) 的電位時，不管電路MC及電路MCr供應有佈線VL的定電壓，電路MC就不使電流流過電路MC的第一端子與第二端子間且電路MCr不使電流流過電路MCr的第一端子與第二端子間。換言之，在電路MC與佈線OL間電流不流過，在電路MCr與佈線OLB間電流不流過。
關於圖5F的電路MP[i，j]中的保持部HC、保持部HCr所保持的對應於第一資料wi (k-1) j (k) 的電位的具體例子，參照圖5A的電路MP[i，j]的記載。另外，與圖5A的電路MP[i，j]同樣，在圖5F的電路MP[i，j]中，保持部HC、保持部HCr也可以具有不是保持電位而是保持電流、電阻值等資料的功能，電路MC、電路MCr也可以具有使根據該資料的電流流過的功能。
另外，圖5F所示的佈線XL[i]相當於圖2的運算電路110中的佈線XLS[i]。輸入到電路MP[i，j]的第二資料zi (k-1) 例如根據佈線XL[i]、電流等決定。由此，對電晶體MZ的閘極例如透過佈線XL[i]輸入對應於第二資料zi (k-1) 的電位。
例如，考慮第二資料zi (k-1) 成為“0”、“1”的2值中的任一個的情況。例如，在第二資料zi (k-1) 為“1”時，對佈線XL[i]供應高位準電位。此時，電晶體MZ處於開啟狀態，所以電路MP使佈線VL與電路MC的第一端子間處於導通狀態且使佈線VL與電路MCr的第一端子間處於導通狀態。換言之，在第二資料zi (k-1) 為“1”時，對電路MC及電路MCr供應來自佈線VL的定電壓。另外，例如，在第二資料zi (k-1) 為“0”時，對佈線XL[i]供應低位準電位。此時，電路MP使電路MC與佈線OLB[j]間處於非導通狀態且使電路MCr與佈線OL[j]間處於非導通狀態。換言之，在第二資料zi (k-1) 為“0”時，不對電路MC及電路MCr供應來自佈線VL的定電壓。
在此，例如，在第一資料wi (k-1) j (k) 為“1”且第二資料zi (k-1) 為“1”時，電流在電路MC與佈線OL間流過且不在電路MCr與佈線BLB間流過。另外，例如，在第一資料wi (k-1) j (k) 為“-1”且第二資料zi (k-1) 為“1”時，電流不在電路MC與佈線OL間流過且在電路MCr與佈線OLB間流過。例如，在第一資料wi (k-1) j (k) 為“0”且第二資料zi (k-1) 為“1”時，電流不在電路MC與佈線OL間及在電路MCr與佈線OLB間流過。另外，例如，在第二資料zi (k-1) 為“0”時，即使第一資料wi (k-1) j (k) 為“-1”、“0”、“1”中的任一個，電流也不在電路MC與佈線OL間及電路MCr與佈線OLB間流過。
換言之，與圖5E的電路MP[i，j]同樣，圖5F的電路MP[i，j]例如可以在第一資料wi (k-1) j (k) 為“-1”、“0”、“1”的3值中的任一個且第二資料zi (k-1) 為“0”、“1”的2值時進行運算。另外，與圖5E的電路MP[i，j]同樣，圖5F的電路MP[i，j]在第一資料wi (k-1) j (k) 為“-1”、“0”、“1”中的任何2值，例如“-1”、“1”的2值或者“0”、“1”的2值時，也可以工作。另外，第一資料wi (k-1) j (k) 也可以為類比值或多位元(多值)數位值。作為具體的一個例子，可以取得代替“-1”的“負類比值”以及代替“1”的 “正類比值”。在此情況下，從電路MC或電路MCr流過的電流的高低也例如為對應於第一資料wi (k-1) j (k) 的值的絕對值的類比值。
＜運算電路的工作例子＞ 接著，說明圖2的運算電路110的工作例子。注意，在本工作例子的說明中，作為一個例子，使用圖8所示的運算電路110。
圖8的運算電路110是著眼於位於圖2的運算電路110的第j列的電路而圖示的。換言之，圖8的運算電路110相當於進行如下運算的電路，亦即圖1A所示的神經網路100中的對神經元Nj (k) 輸入的來自神經元N1 (k-1) 至神經元Nm (k-1) 的信號z1 (k-1) 至zm (k-1) 與權係數w1 (k-1) j (k) 至wm (k-1) j (k) 的積和運算；以及利用該積和運算的結果的活化函數的運算。再者，作為圖8的運算電路110的陣列部ALP所包括的電路MP使用圖5A的電路MP。
首先，在運算電路110中，電路MP[1，j]至電路MP[m，j]設定第一資料w1 (k-1) j (k) 至wm (k-1) j (k) 。作為第一資料wi (k-1) j (k) 的設定方法，可以舉出：由電路WLD對佈線WLS[1]至佈線WLS[m]依次輸入指定電位，依次選擇電路MP[1，j]至電路MP[m，j]，對包括在所選擇的電路MP的電路MC的保持部HC及電路MCr的保持部HCr從電路ILD藉由佈線IL[j]、佈線ILB[j]供應對應於第一資料的電位。藉由供應電位之後由電路WLD使電路MP[1，j]至電路MP[m，j]的每一個處於非選擇狀態，可以在電路MP[1，j]至電路MP[m，j]的每一個所包括的電路MC的保持部HC及電路MCr的保持部HCr保持對應於第一資料w1 (k-1) j (k) 至wm (k-1) j (k) 的電位。作為一個例子，在第一資料w1 (k-1) j (k) 至wm (k-1) j (k) 的每一個為正值時，對保持部HC輸入對應於其正值的值，對保持部HCr輸入相當於零的值。另一方面，在第一資料w1 (k-1) j (k) 至wm (k-1) j (k) 的每一個為負值時，對保持部HC輸入相當於零的值，對保持部HCr輸入對應於負值的絕對值的值。
接著，由電路XLD對佈線X1L[1]至佈線X1L[m]、佈線X2L[1]至佈線X2L[m]的每一個供應第二資料z1 (k-1) 至zm (k-1) 。明確而言，對佈線X1L[i]及佈線X2L[i]供應第二資料z1 (k-1) 。佈線X1L[i]、佈線X2L[i]相當於圖2所示的運算電路110的佈線XLS[i]。
根據對電路MP[1，j]至電路MP[m，j]的每一個輸入的第二資料z1 (k-1) 至zm (k-1) 決定包含在電路MP[1，j]至電路MP[m，j]的電路MC與電路MCr、佈線OL[j]與電路OLB[j]的導通狀態。明確而言，電路MP[i，j]根據第二資料zi (k-1) 成為如下狀態中的任何狀態：“電路MC與佈線OL[j]間導通且電路MCr與佈線OLB[j]間導通”的狀態；“電路MC與佈線OLB[j]間導通且電路MCr與佈線OL[j]間導通”的狀態；以及“電路MC及電路MCr分別與佈線OL[j]、OLB[j]非導通”的狀態。例如，在第二資料z1 (k-1) 為正值時，對佈線X1L[1]輸入電路MC與佈線OL[j]間可以處於導通狀態且電路MCr與佈線OLB[j]間可以處於導通狀態的值。並且，對佈線X2L[1]輸入電路MC與佈線OLB[j]間可以處於非導通狀態且電路MCr與佈線OL[j]間可以處於非導通狀態的值。並且，在第二資料z1 (k-1) 為負值時，對佈線X1L[1]輸入電路MC與佈線OLB[j]間可以處於導通狀態且電路MCr與佈線OL[j]間可以處於導通狀態的值。並且，對佈線X2L[1]輸入電路MC與佈線OL[j]間可以處於非導通狀態且電路MCr與佈線OLB[j]間可以處於非導通狀態的值。並且，在第二資料z1 (k-1) 為零時，對佈線X1L[1]輸入電路MC與佈線OLB[j]間可以處於非導通狀態且電路MCr與佈線OL[j]間可以處於非導通狀態的值。並且，對佈線X2L[1]輸入電路MC與佈線OLB[j]間可以處於非導通狀態且電路MCr與佈線OL[j]間可以處於非導通狀態的值。
藉由根據輸入到電路MP[i，j]的第二資料zi (k-1) 決定包括在電路MP[i，j]的電路MC及電路MCr與佈線OL[j]及電路OLB[j]間的導通狀態或非導通狀態，在電路MC及電路MCr與佈線OL[j]及佈線OLB[j]間進行電流的輸入及輸出。再者，該電流的量根據在電路MP[i，j]中設定的第一資料wi (k-1) j (k) 及/或第二資料zi (k-1) 決定。
例如，在電路MP[i，j]中，將從佈線OL[j]流過電路MC或電路MCr的電流記為I[i，j]，將從佈線OLB[j]流過電路MC或電路MCr的電流記為IB [i，j]。然後，在將從電路ACTF[j]流過佈線OL[j]的電流記為Iout [j]且將從佈線OLB[j]流過電路ACTF[j]的電流記為IBout [j]時，Iout [j]及IBout [j]可以以下面公式表示。
Figure 02_image007
當在電路MP[i，j]中例如第一資料wi (k-1) j (k) 為“+1”時，電路MC排出I(+1)，電路MCr排除I(-1)，在第一資料wi (k-1) j (k) 為“-1”時，電路MC排出I(-1)，電路MCr排出I(+1)，在第一資料wi (k-1) j (k) 為“0”時，電路MC排出I(-1)，電路MCr排出I(-1)。
再者，在第二資料zi (k-1) 為“+1”時，電路MP[i，j]成為如下狀態：“電路MC與佈線OL[j]間導通，電路MCr與佈線OLB[j]間導通，電路MC與佈線OLB[j]間非導通，電路MCr與佈線OL[j]間非導通”。在第二資料zi (k-1) 為“-1”時，電路MP[i，j]成為如下狀態：“電路MC與佈線OLB[j]間導通，電路MCr與佈線OL[j]間導通，電路MC與佈線OL[j]間非導通，電路MCr與佈線OLB[j]間非導通”。在第二資料zi (k-1) 為“0”時，電路MP[i，j]成為如下狀態：“電路MC與佈線OL[j]間及電路MC與佈線OLB[j]間非導通，電路MCr與佈線OL[j]間及電路MCr與OLB[j]間非導通，電路MCr與佈線OL[j]間及電路MCr與OLB[j]間非導通”。
此時，以下表示出在電路MP[i，j]中從佈線OL[j]流過電路MC或電路MCr的電流I[i，j]以及從佈線OLB[j]流過電路MC或電路MCr的電流IB [i，j]。注意，根據情況，也可以以I(-1)的電流量為0的方式構成電路MP[i，j]。另外，電流I[i，j]也可以為從電路MC或電路MCr流過佈線OL[j]的電流。同樣地，電流IB [i，j]也可以為從電路MC或電路MCr向佈線OLB[j]流過的電流。
Figure 02_image009
接著，在從佈線OL[j]及佈線OLB[j]的每一個流過的Iout [j]及IBout [j]都輸入到電路ACTF[j]時，電路ACTF[j]例如進行Iout [j]及IBout [j]的比較等。電路ACTF[j]例如根據該比較的結果輸出神經元Nj (k) 對第(k+1)層的神經元傳送的信號zj (k) 。
由圖8的運算電路110例如可以進行對神經元Nj (k) 輸入的來自神經元N1 (k-1) 至神經元Nm (k-1) 的信號z1 (k-1) 至zm (k-1) 與權係數w1 (k-1) j (k) 至wm (k-1) j (k) 的積和運算以及利用該積和運算的結果的活化函數的運算。並且，藉由設置n列的電路MP，圖8的運算電路的陣列部ALP可以具有與圖2的運算電路110相同的電路結構。換言之，由圖2的運算電路110可以同時進行神經元N1 (k) 至神經元Nn (k) 的每一個的積和運算和利用該積和運算的結果的活化函數的運算。
＜＜包括在運算電路的電路等的變形例子＞＞ 包括在上述陣列部ALP、電路ILD、電路WLD、電路XLD、電路AFP、電路MP等的每一個的電晶體的一部分或全部例如較佳為使用OS電晶體。例如，在是較佳為降低關態電流的電晶體時，具有保持積累在電容器的電荷的功能的電晶體較佳為OS電晶體。尤其是，在作為該電晶體使用OS電晶體時，OS電晶體尤其更佳為採用實施方式3所記載的電晶體的結構。注意，本發明的一個實施方式不侷限於此。
另外，包括在陣列部ALP、電路ILD、電路WLD、電路XLD、電路AFP、電路MP等的電晶體除了OS電晶體以外例如還可以使用在通道形成區域包含矽的電晶體(以下，稱為Si電晶體。)。另外，作為矽，例如可以使用單晶矽、氫化非晶矽、微晶矽或多晶矽等。另外，作為OS電晶體、Si電晶體以外的電晶體，例如可以使用Ge等半導體作為活性層的電晶體、ZnSe、CdS、GaAs、InP、GaN、SiGe等化合物半導體作為活性層的電晶體、碳奈米管作為活性層的電晶體、有機半導體作為活性層的電晶體等。
注意，關於OS電晶體的半導體層的金屬氧化物，可以使用包含銦的金屬氧化物(例如，In氧化物)或包含鋅的金屬氧化物(例如，Zn氧化物)製造n型半導體，但是從遷移度及可靠性的觀點來看，有時難以製造p型半導體。因此，運算電路110、運算電路120、運算電路130也可以具有作為包括在陣列部ALP、電路ILD、電路WLD、電路XLD、電路AFP、電路MP等中的n通道型電晶體使用OS電晶體並作為p通道型電晶體使用Si電晶體的結構。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式2 在本實施方式中，對在上述實施方式1中說明的電路MP的具體結構例子進行說明。
注意，在實施方式1中對電路MP的符號附上表示陣列部ALP內的位置的[1，1]、[i，j]、[m，n]等，但是在沒有特別的說明的情況下，本實施方式省略對電路MP的符號附上[1，1]、[i，j]、[m，n]等。
＜結構例子1＞ 首先，說明能夠應用於圖5A的電路MP的電路結構的例子。圖9A所示的電路MP是圖5A的電路MP的結構的一個例子，圖9A的電路MP所包括的電路MC例如包括電晶體M1至電晶體M4及電容器C1。另外，例如，由電晶體M1及電容器C1構成保持部HC。
圖9A所示的電晶體M1至電晶體M4例如採用在通道上下包括閘極的多閘極結構的n通道型電晶體，電晶體M1至電晶體M4都包括第一閘極及第二閘極。注意，在本說明書等中，為了方便起見，例如將第一閘極記為閘極(有時記為前閘極。)，將第二閘極記為背閘極來進行區分，但是第一閘極和第二閘極可以相互調換。因此，在本說明書等中，“閘極”可以記為“背閘極”。同樣地，“背閘極”可以記為“閘極”。明確而言，“閘極與第一佈線電連接且背閘極與第二佈線電連接”的連接結構可以調換為“背閘極與第一佈線電連接且閘極與第二佈線電連接”的連接結構。
另外，本發明的一個實施方式的半導體裝置不取決於電晶體的背閘極的連接結構。在圖9A所示的電晶體M1至電晶體M4中都示出背閘極而不示出該背閘極的連接關係，但是可以在進行設計時決定該背閘極的電連接點。例如，在包括背閘極的電晶體中，為了提高該電晶體的通態電流，可以使閘極與背閘極電連接。換言之，例如，也可以在電晶體M1至電晶體M4的每一個中使閘極與背閘極電連接。另外，例如，在包括背閘極的電晶體中，為了使該電晶體的臨界電壓改變或降低該電晶體的關態電流，設置與外部電路等電連接的佈線而藉由該外部電路等對電晶體的背閘極供應電位。除了圖9A以外，說明書中的其他部分所記載的電晶體或其他圖式表示的電晶體也是同樣的。
另外，本發明的一個實施方式的半導體裝置不取決於該半導體裝置所包括的電晶體的結構。例如，如圖9C所示，圖9A所示的電晶體M1至電晶體M4、電晶體M1r至電晶體M4r也可以具不包括背閘極的結果，亦即單閘極結構的電晶體。另外，也可以為一部分電晶體包括背閘極且其他一部分電晶體不包括背閘極。除了圖9A所示的電路圖以外，說明書中的其他部分所記載的電晶體或其他圖式表示的電晶體也是同樣的。
另外，在本說明書等中，作為電晶體可以使用各種結構的電晶體。因此，對使用的電晶體的種類沒有限制。作為電晶體的一個例子，可以使用具有單晶矽的電晶體或者具有以非晶矽、多晶矽或微晶(也稱為奈米晶、半非晶(semi-amorphous))矽等為代表的非單晶半導體膜的電晶體等。或者，可以使用使這些半導體薄膜化的薄膜電晶體(TFT)等。TFT的使用有各種優點。例如，由於與製造單晶矽的情況相比可以以低溫度製造，所以可以實現製造成本的降低或製造裝置的大型化。由於可以增大製造裝置，所以可以在大型基板上製造。因此，由於可以同時製造多個顯示裝置，所以可以以低成本製造。或者，由於製造溫度低，所以可以使用耐熱性低的基板。因此，可以在具有透光性的基板上製造電晶體。或者，可以藉由使用形成在具有透光性的基板上的電晶體來控制顯示元件的透光。或者，因為電晶體的膜厚較薄，所以形成電晶體的膜的一部分能夠透光。因此，可以提高開口率。
作為電晶體的一個例子，可以使用包括化合物半導體(例如，SiGe、GaAs等)或氧化物半導體(例如，Zn-O、In-Ga-Zn-O、In-Zn-O、In-Sn-O(ITO)、Sn-O、Ti-O、Al-Zn-Sn-O(AZTO)、In-Sn-Zn-O等)等的電晶體。或者，可以使用使上述化合物半導體或上述氧化物半導體薄膜化的薄膜電晶體等。由此，可以降低製造溫度，所以例如可以在室溫下製造電晶體。其結果是，可以在塑膠基板或薄膜基板等耐熱性低的基板上直接形成電晶體。此外，不僅可以將這些化合物半導體或氧化物半導體用於電晶體的通道部分，而且還可以用作其它用途。例如，可以將這些化合物半導體或氧化物半導體用作佈線、電阻元件、像素電極或具有透光性的電極等。因為可以與電晶體同時沉積或形成上述半導體，所以可以降低成本。
作為電晶體的一個例子，可以使用藉由噴墨法或印刷法形成的電晶體等。因此，可以以室溫製造、以低真空度製造或在大型基板上製造。因此，即使不使用遮罩(光罩(reticle))也可以進行製造，所以可以容易地改變電晶體的佈局。或者，因為可以以不使用光阻劑的方式進行製造，所以可以減少材料費，並減少製程數。或者，因為可以只在需要的部分上形成膜，所以與在整個面上形成膜之後進行蝕刻的製造方法相比成本較低且不浪費材料。
作為電晶體的一個例子，可以使用具有有機半導體或碳奈米管的電晶體等。由此，可以在能夠彎曲的基板上形成電晶體。使用具有有機半導體或碳奈米管的電晶體的裝置能抗衝擊。
作為電晶體還可以使用其他各種結構的電晶體。例如，作為電晶體，可以使用MOS型電晶體、接合型電晶體、雙極電晶體等。藉由作為電晶體使用MOS型電晶體，可以減小電晶體尺寸。因此，可以安裝多個電晶體。藉由作為電晶體使用雙極電晶體，可以使較大的電流流過。因此，可以使電路高速地工作。注意，也可以將MOS型電晶體、雙極電晶體等形成在一個基板上。由此，可以實現低功耗、小型化、高速工作等。
另外，作為電晶體的一個例子，例如也可以採用在活性層上下配置有閘極電極的結構的電晶體。藉由採用在活性層上下配置有閘極電極的結構，多個電晶體並聯連接。因此，通道區域增加，所以可以增大電流值。或者，藉由採用在活性層上下配置有閘極電極的結構，容易產生空乏層，因此可以改善S值。
另外，作為電晶體的一個例子，也可以採用將閘極電極配置在活性層上的結構、將閘極電極配置在活性層下的結構、交錯結構、反交錯結構、將活性層分割成多個區域的結構、並聯連接活性層的結構或者串聯連接活性層的結構等。或者，作為電晶體，可以使用平面型、FIN(鰭)型、TRI-GATE(三閘極)型、頂閘極型、底閘極型、雙閘極型(在通道上下配置有閘極)等各種結構的電晶體。
另外，作為電晶體的一個例子，還可以採用活性層(或其一部分)與源極電極或汲極電極重疊的結構。藉由採用活性層(或其一部分)與源極電極或汲極電極重疊的結構，可以防止因電荷積累於活性層的一部分而導致的工作不穩定。
另外，作為電晶體的一個例子，可以採用設置有LDD區域的結構。藉由設置LDD區域，可以降低關態電流或者提高電晶體的耐壓性(提高可靠性)。或者，藉由設置LDD區域，當電晶體在飽和區域中工作時，即便汲極和源極之間的電壓發生變化，汲極電流的變化也不太大，從而可以得到傾斜角平坦的電壓-電流特性。
另外，在本說明書等中，可以使用各種基板形成電晶體。對基板的種類沒有特別的限制。作為該基板的一個例子，可以舉出半導體基板(例如，單晶基板或矽基板)、SOI基板、玻璃基板、石英基板、塑膠基板、藍寶石玻璃基板、金屬基板、不鏽鋼基板、包含不鏽鋼箔的基板、鎢基板、包含鎢箔的基板、撓性基板、貼合薄膜、包含纖維狀材料的紙或基材薄膜等。作為玻璃基板的一個例子，可以舉出鋇硼矽酸鹽玻璃、鋁硼矽酸鹽玻璃或鈉鈣玻璃等。作為撓性基板、貼合薄膜、基材薄膜等，可以舉出如下例子。例如可以舉出以聚對苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚碸(PES)、聚四氟乙烯(PTFE)為代表的塑膠。或者，作為一個例子，可以舉出丙烯酸樹脂等合成樹脂等。或者，作為一個例子，可以舉出聚丙烯、聚酯、聚氟乙烯或聚氯乙烯等。或者，作為例子，可以舉出聚醯胺、聚醯亞胺、芳香族聚醯胺、環氧樹脂、無機蒸鍍薄膜、紙類等。尤其是，藉由使用半導體基板、單晶基板或SOI基板等製造電晶體，能夠製造特性、尺寸或形狀等的偏差小、電流能力高且尺寸小的電晶體。當利用上述電晶體構成電路時，可以實現電路的低功耗化或電路的高積體化。
另外，作為基板也可以使用撓性基板，在該撓性基板上直接形成電晶體。或者，也可以在基板與電晶體之間設置剝離層。剝離層可以在如下情況下使用，亦即在剝離層上製造半導體裝置的一部分或全部，然後將其從基板分離並轉置到其他基板上的情況。此時，也可以將電晶體轉置到耐熱性低的基板或撓性基板上。另外，作為上述剝離層，例如可以使用鎢膜與氧化矽膜的無機膜的疊層結構或基板上形成有聚醯亞胺等有機樹脂膜的結構等。
另外，也可以使用一個基板形成電晶體，然後將該電晶體轉置到另一個基板上。作為轉置電晶體的基板，除了上述可以設置電晶體的基板之外，還可以使用紙基板、玻璃紙基板、芳香族聚醯胺薄膜基板、聚醯亞胺薄膜基板、石材基板、木材基板、布基板(包括天然纖維(絲、棉、麻)、合成纖維(尼龍、聚氨酯、聚酯)或再生纖維(醋酯纖維、銅氨纖維、人造纖維、再生聚酯)等)、皮革基板、橡膠基板等。藉由使用上述基板，可以實現特性良好的電晶體、功耗低的電晶體、不易損壞的裝置、耐熱性的提高、輕量化或薄型化。
另外，可以在相同的基板(例如，玻璃基板、塑膠基板、單晶基板或SOI基板等)上形成為了實現指定的功能所需要的所有電路。如此，可以藉由減少部件數量降低成本，或者可以藉由減少與電路部件之間的連接數量提高可靠性。
注意，也可以將為了實現指定的功能所需要的所有電路不形成在相同的基板上。換言之，也可以將為了實現指定的功能所需要的電路的一部分形成在某個基板上，並且將為了實現指定的功能所需要的電路的另一部分形成在另一基板上。例如，也可以將為了實現指定的功能所需要的電路的一部分形成在玻璃基板上，並且將為了實現指定的功能所需要的電路的另一部分形成在單晶基板(或SOI基板)上。並且，也可以藉由COG(Chip On Glass：晶粒玻璃接合)將形成為了實現指定的功能所需要的電路的另一部分的單晶基板(也稱為IC晶片)連接到玻璃基板，從而在玻璃基板上配置該IC晶片。或者，也可以使用TAB(Tape Automated Bonding：捲帶自動接合)、COF(Chip On Film：薄膜覆晶封裝)、SMT(Surface Mount Technology：表面貼裝技術)或印刷電路板等使該IC晶片和玻璃基板連接。如此，藉由使電路的一部分與像素部形成在同一基板上，可以藉由減少部件數量降低成本，或者可以藉由減少與電路部件之間的連接數量提高可靠性。尤其是，在很多情況下，驅動電壓高的部分的電路或者驅動頻率高的部分的電路等的功耗高。於是，將該電路與像素部形成在不同的基板(例如，單晶基板)上，以構成IC晶片。藉由使用該IC晶片，可以防止功耗的增高。
在圖9A的電路MP中，電晶體M1的第一端子與佈線IL電連接。電晶體M1的第二端子與電容器C1的第一端子及電晶體M2的閘極電連接。電晶體M1的閘極與佈線WL電連接。電晶體M2的第一端子與電容器C1的第二端子及佈線VL電連接。電晶體M2的第二端子與電晶體M3的第一端子及電晶體M4的第一端子電連接。電晶體M3的第二端子與佈線OL電連接。電晶體M3的閘極與佈線X1L電連接。電晶體M4的第二端子與佈線OLB電連接。電晶體M4的閘極與佈線X2L電連接。注意，如圖9B所示，電容器C1的第二端子也可以與其他佈線VLm電連接而不與佈線VL電連接。另外，同樣地，電容器C1r的第二端子也可以與其他佈線VLmr電連接而不與佈線VLr電連接。注意，除了圖9A以外，還在其他圖式的電路圖中，電容器C1的第二端子與其他佈線VLm電連接而不與佈線VL電連接。另外，在圖9B中，例如，也可以將佈線VL與佈線VLr組合為一個佈線且將佈線VLm與佈線VLmr組合為一個佈線(未圖示)。
注意，在圖9A所示的保持部HC中，將電晶體M1的第二端子、電容器C1的第一端子與電晶體M2的閘極電連接點記為節點nd1。
如實施方式1說明，保持部HC例如具有保持對應於第一資料w的電位的功能。藉由在使電晶體M1處於開啟狀態時從佈線IL輸入該電位而對電容器C1寫入然後使電晶體M1處於關閉狀態，包括在圖9A的電路MC中的保持部HC保持該電位。由此，可以將節點nd1的電位作為對應於第一資料的電位保持。
另外，為了長期間保持節點nd1的電位，電晶體M1較佳為使用關態電流低的電晶體。作為關態電流低的電晶體，例如可以使用OS電晶體。另外，也可以作為電晶體M1使用包括背閘極的電晶體，對背閘極施加低位準電位而使臨界電壓向正一側漂移，來降低關態電流。
電路MCr具有與電路MC大致相同的電路結構。因此，為了與電路MC所包括的電路元件區分，對電路MCr所包括的電路元件的符號附上“r”。
說明電路MCr中的與電路MC不同的連接結構。電晶體M3r的第二端子與佈線OLB電連接而不與佈線OL電連接，電晶體M4r的第二端子與佈線OL電連接而不與佈線OLB電連接。電晶體M2的第一端子與佈線VLr電連接。
為了在後面說明的工作例子中簡單地說明輸入到電路MP或從電路MP輸出的電流，將圖9A所示的佈線OL的兩端記為節點ina、節點outa，將佈線OLB的兩端記為節點inb、節點outb。
佈線VL例如被用作供應定電壓的佈線。作為該定電壓，在電晶體M2或電晶體M2r為n通道型電晶體時，例如採用低位準電位的VSS、接地電位、上述以外的低位準電位等。另外，與佈線VL同樣，佈線VLr被用作供應定電壓的佈線，作為該定電壓可以採用低位準電位的VSS、接地電位等。在此情況下，在運算電路110、運算電路120、運算電路130的電路ACTF[1]至電路ACTF[n]使用圖3A至圖3E、圖4A至圖4D、圖4F所示的電路時，與電路ACTF[1]至電路ACTF[n]電連接的VAL所供應的定電壓較佳為高於佈線VL及佈線VLr所供應的電位，例如較佳為VDD。
另外，佈線VLr所供應的定電壓與佈線VL所供應的定電壓既可以不同，又可以相同。例如，在佈線VL所供應的定電壓與佈線VLr所供應的定電壓大致相同時，如圖10A的電路MP所示，佈線VLr可以採用與佈線VL相同的佈線。
另外，圖9A的電路MP的結構可以根據情況改變。例如，如圖10B所示，也可以將圖9A的電路MP的電晶體M2、電晶體M2r、電晶體M3、電晶體M3r、電晶體M4、電晶體M4r分別替換為p通道型電晶體的電晶體M2p、電晶體M2pr、電晶體M3p、電晶體M3pr、電晶體M4p、電晶體M4pr。尤其是，在將電晶體M2、電晶體M2r替換為p通道型電晶體時，較佳為作為佈線VL所供應的定電壓採用高位準電位的VDD。另外，除了上述情況以外，在作為運算電路110、運算電路120、運算電路130的電路ACTF[1]至電路ACTF[n]使用圖3A至圖3E、圖4A至圖4D、圖4F的電路時，與電路ACTF[1]至電路ACTF[n]電連接的VAL所供應的定電壓較佳為接地電位或VSS。如此，在改變佈線的電位時，電流流過的方向也改變。
另外，同樣地，電晶體M1也可以替換為p通道型的電晶體。另外，在圖10B中，將圖9A的電路MP的電晶體M2、電晶體M2r、電晶體M3、電晶體M3r、電晶體M4、電晶體M4r分別替換為p通道型電晶體的電晶體M2p、電晶體M2pr、電晶體M3p、電晶體M3pr、電晶體M4p、電晶體M4pr，但是也可以將選自圖9A的電路MP的電晶體M2、電晶體M2r、電晶體M3、電晶體M3r、電晶體M4、電晶體M4r中的一個以上的電晶體替換為p通道型電晶體。
另外，例如，如圖11A所示，也可以將圖9A的電路MP的電晶體M3、M3r、電晶體M4、電晶體M4r分別替換為類比開關A3、類比開關A4、類比開關A3r、類比開關A4r。另外，圖11A還示出用來使類比開關A3、類比開關A4、類比開關A3r、類比開關A4r工作的佈線X1LB、佈線X2LB。佈線X1LB與類比開關A3、類比開關A3r電連接，佈線X2LB與類比開關A4、類比開關A4r電連接。對佈線X1LB輸入輸入到佈線X1L的信號的反轉信號，對佈線X2LB輸入輸入到佈線X2L的信號的反轉信號。另外，如圖11B所示，也可以將佈線X1L、佈線X2L組合為佈線XL且將佈線X1LB、佈線X2LB組合為佈線XLB。另外，例如，類比開關A3、類比開關A4、類比開關A3r、類比開關A4r也可以採用使用n通道型電晶體及p通道型電晶體的CMOS結構。
另外，例如，如圖12A所示，將圖9A的電路MP的電晶體M4、電晶體M4r分別替換為p通道型電晶體的電晶體M4p、電晶體M4pr。在圖12A的電路MP中，電晶體M3的閘極與電晶體M4p的閘極及佈線XL電連接。佈線XL相當於將圖9A中的兩個佈線X1L、佈線X2L組合為一個的佈線。電晶體M3及電晶體M4p的每一個的極性彼此不同，並且電晶體M3及電晶體M4p的閘極分別與佈線XL電連接。由此，藉由對佈線XL供應指定電位，可以使電晶體M3和電晶體M4p中的一方處於開啟狀態且電晶體M3和電晶體M4p中的另一方處於關閉狀態。
另外，例如，如圖12B所示，也可以在圖9A的電路MP中還設置電晶體M2m、電晶體M2mr，並且改變電晶體M4、電晶體M4r的各第一端子的電連接點。在圖12B的電路MP中，電晶體M2m的第一端子與電容器C1的第二端子、電晶體M2的第一端子及佈線VL電連接，電晶體M2m的第二端子與電晶體M4的第一端子電連接。注意，在圖9A的電路MP中，電晶體M2的第二端子與電晶體M4的第一端子電連接，但是在圖12B的電路MP中，電晶體M2的第二端子不與電晶體M4的第一端子電連接。在圖12B所示的電路MP中，流過電晶體M3、M4的電流分別根據電晶體M2、電晶體M2m的閘極的電位決定。另外，例如，電晶體M2、電晶體M2m的尺寸諸如通道長度或通道寬度較佳為彼此相同。藉由採用上述電路結構，有可能有效地進行佈局。另外，有可能使流過電晶體M3、電晶體M4的電流一致。
＜＜工作例子＞＞ 接著，說明圖9A所示的電路MP的工作例子。
圖13A至圖13C、圖14A至圖14C、圖15A至圖15C是示出電路MP的工作例子的時序圖，分別示出佈線IL、佈線ILB、佈線WL、佈線X1L、佈線X2L、節點nd1、節點nd1r的電位的變動。圖13A至圖13C、圖14A至圖14C、圖15A至圖15C所記載的high表示高位準電位，low表示低位準電位。從佈線OL向節點outa(或者從節點outa向佈線OL)輸出的電流量記為IOL 。另外，從佈線OLB向節點outb(或者從節點outb向佈線OLB)輸出的電流量記為IOLB 。在圖13A至圖13C、圖14A至圖14C、圖15A至圖15C所示的時序圖中，也示出電流量IOL 、IOLB 的變化量。
注意，在本工作例子中，佈線VL、佈線VLr所供應的定電壓設定為VSS(低位準電位)。此時，電流從佈線VAL藉由佈線OL流過佈線VL。同樣地，電流從佈線VAL藉由佈線OLB流過佈線VLr。
另外，在本說明書等中，“低位準電位”、“高位準電位”不是指特定電位，有時在佈線不同時，具體的電位也不同。例如，節點nd1、節點nd1r所保持的低位準電位、高位準電位的每一個也可以與施加到佈線X1L、佈線X2L的低位準電位、高位準電位不同的電位。
在說明工作例子之前，將電路MP所保持的權係數定義為如下。在保持部HC的節點nd1保持高位準電位且保持部HCr的節點nd1r保持低位準電位時，電路MP作為權係數保持“+1”。在保持部HC的節點nd1保持低位準電位且保持部HCr的節點nd1r保持高位準電位時，電路MP作為權係數保持“-1”。在保持部HC的節點nd1保持低位準電位且保持部HCr的節點nd1r保持低位準電位時，電路MP作為權係數保持“0”。作為保持在節點nd1、nd1r的高位準電位，例如可以採用VDD或略微低於VDD的電位，作為保持在節點nd1、節點nd1r的低位準電位，例如可以採用VSS。另外，也可以作為權係數採用類比值。此時，例如，在權係數為“正類比值”時，保持部HC的節點nd1保持有高位準類比電位，保持部HCr的節點nd1r保持有低位準電位。例如，權係數為“負類比值”時，保持部HC的節點nd1保持有低位準電位，保持部HCr的節點nd1r保持有高位準類比電位。在權係數為“0”時，例如，保持部HC的節點nd1保持低位準電位，保持部HCr的節點nd1r保持低位準電位。
另外，將輸入到電路MP的神經元的信號(運算值)例如定義為如下。在對佈線X1L施加高位準電位且對佈線X2L施加低位準電位時，對電路MP作為神經元的信號輸入“+1”。在對佈線X1L施加低位準電位且對佈線X2L施加高位準電位時，對電路MP作為神經元的信號輸入“-1”。在對佈線X1L施加低位準電位且對佈線X2L施加低位準電位時，對電路MP作為神經元的信號輸入“0”。
另外，在本說明書等中，在沒有特別的說明的情況下，電晶體M2、電晶體M2r在開啟狀態時有時最後在飽和區域中工作。也就是說，對上述各電晶體的閘極電壓、源極電壓及汲極電壓有時進行適當的偏壓，使得該電晶體在飽和區域中工作。注意，本發明的一個實施方式不侷限於此。為了減小所供應的電壓的振幅值，電晶體M2、M2r也可以在線性區域中工作。另外，在權係數為類比值時，電晶體M2、M2r例如也可以根據權係數的大小有時在線性區域中工作，有時在飽和區域中工作。
另外，在本說明書等中，在沒有特別的說明的情況下，電晶體M1、電晶體M3、電晶體M4、電晶體M1r、電晶體M3r、電晶體M4r在開啟狀態時最後在線性區域中工作。換言之，包括如下情況：上述各電晶體的閘極電壓、源極電壓及汲極電壓進行適當地偏壓，使得該電晶體在線性區域中工作。
以下，根據權係數及神經元的信號分別可以取得的值的組合說明電路MP的工作例子。
[條件1] 首先，例如考慮權係數w為“0”且輸入到電路MP的神經元的信號(運算值)為“+1”的情況。圖13A是此時的電路MP的時序圖。
在時刻T1至時刻T2的期間對佈線IL及佈線ILB的每一個輸入用來使保持部HC的節點nd1的電位、保持部HCr的節點nd1r的電位初始化的初始化電位Vini 。注意，在圖13A中，Vini 高於低位準電位且低於高位準電位，但是Vini 也可以設定為低於低位準電位的電位或高於高位準電位的電位。或者，Vini 也可以設定為與低位準電位相同的電位或與高位準電位相同的電位。另外，也可以對佈線IL及佈線ILB分別施加彼此不同的電位的初始化電位Vini 。另外，也可以不對佈線IL及佈線ILB分別輸入初始化電位Vini 。換言之，也可以不設置時刻T1至時刻T2的期間。
另外，在時刻T1至時刻T2的期間，對佈線WL輸入低位準電位。因此，電晶體M1及電晶體M1r都處於關閉狀態。
另外，在時刻T1至時刻T2的期間，節點nd1及節點nd1r的各電位不特別設定。在圖13A中，節點nd1及節點nd1r的各電位設定為高於低位準電位且低於Vini 的電位。
對佈線X1L及佈線X2L的每一個供應低位準電位。因此，電晶體M3、電晶體M4、電晶體M3r及電晶體M4r都處於關閉狀態。
另外，在時刻T2至時刻T3的期間，對佈線WL輸入高位準電位。因此，電晶體M1及電晶體M1r都處於開啟狀態，佈線IL與節點nd1間處於導通狀態，佈線ILB與節點nd1r間處於導通狀態。因此，節點nd1及節點nd1r的電位都成為Vini 。注意，節點nd1、節點nd1r的電位也可以不是初始化電位Vini 。換言之，也可以不設置時刻T2至時刻T3的期間。
在時刻T3至時刻T4的期間，對佈線IL及佈線ILB分別施加低位準電位，作為權係數w輸入“0”。對佈線WL在時刻T3以後也繼續輸入高位準電位，作為權係數w輸入“0”，所以電晶體M1、電晶體M1r成為開啟狀態。由此，節點nd1及節點nd1r的電位都成為低位準電位。
在時間T4至時間T5的期間，對佈線WL輸入低位準電位。由此，電晶體M1、電晶體M1r都成為關閉狀態，由電容器C1及電容器C1r分別保持節點nd1及節點nd1r的各電位。
藉由時刻T1至時刻T5的工作，電路MP的權係數設定為“0”。
藉由上述工作，電晶體M2、電晶體M2r的各閘極的電位成為低位準電位，由於電晶體M2、電晶體M2r的各第一端子的電位為VSS，所以電晶體M2、電晶體M2r都成為關閉狀態。
在時刻T5至時刻T6的期間例如對佈線IL及佈線ILB輸入初始化電位Vini 。注意，該工作不是特別需要的工作，所以也可以不對佈線IL及佈線ILB輸入初始化電位Vini 。換言之，也可以不設置時刻T5至時刻T6的期間。另外，可以對佈線IL及佈線ILB分別輸入彼此不同的電位。
在時刻T6以後，在向電路MP輸入神經元的信號“+1”時，對佈線X1L輸入高位準電位，對佈線X2L輸入低位準電位。因此，電晶體M3及電晶體M3r都處於開啟狀態，電晶體M4及電晶體M4r都處於關閉狀態。換言之，藉由上述工作，電路MC與佈線OL間處於導通狀態，電路MCr與佈線OLB間處於導通狀態。
此時，在電路MC中電晶體M2處於關閉狀態，所以在佈線OL至佈線VL間電流不流過。換言之，從佈線OL的節點outa輸出的電流IOL 在時刻T6之前後不變化。同樣地，在電路MCr中電晶體M2r處於關閉狀態，所以在佈線OLB至佈線VLr間電流不流過。換言之，從佈線OLB的節點outb輸出的電流IOLB 也在時刻T6之前後不變化。
在本條件中，權係數為“0”且輸入到電路MP的神經元的信號為“+1”，所以在使用公式(1.1)時，權係數與神經元的信號之積成為“0”。權係數與神經元的信號之積為“0”的結果對應於在電路MP的工作中在時刻T6以後電流IOL 及電流IOLB 都不變化的情況。
另外，也可以藉由一旦輸入就不更新權係數w的值而只改變運算值，來進行多個積和運算處理。在此情況下，不需要權係數w的更新，所以可以降低功耗。另外，為了減少權係數w的更新頻率，需要長期間保持權係數w。此時，例如在使用OS電晶體時，由於關態電流低，所以可以長期間保持權係數w。
[條件2] 首先，例如考慮權係數w為“+1”且輸入到電路MP的神經元的信號(運算值)為“+1”的情況。圖13B是此時的電路MP的時序圖。
因為條件2的時刻T1至時刻T3的期間的工作與條件1的時刻T1至時刻T3的期間的工作相同，所以參照條件1的時刻T1至時刻T3的期間的工作的說明。
在時刻T3至時刻T4的期間，對佈線IL施加高位準電位，作為權係數w輸入“1”。對佈線WL在時刻T3以後也繼續輸入高位準電位，作為權係數w輸出“1”，所以電晶體M1、電晶體M1r成為開啟狀態。由此，節點nd1的電位成為高位準電位，節點nd1r的電位成為低位準電位。
在時間T4至時間T5的期間，對佈線WL輸入低位準電位。由此，電晶體M1、電晶體M1r都成為關閉狀態，由電容器C1及電容器C1r的分別保持節點nd1及節點nd1r的各電位。
藉由時刻T1至時刻T5的工作，電路MP的權係數設定為“+1”。
藉由上述工作，電晶體M2的閘極的電位成為高位準電位，電晶體M2r的閘極的電位成為低位準電位，電晶體M2、電晶體M2r的各第一端子的電位為VSS，所以電晶體M2成為開啟狀態，電晶體M2r成為關閉狀態。
因為條件2的時刻T5至時刻T6的期間的工作與條件1的時刻T5至時刻T6的期間的工作相同，所以參照條件1的時刻T5至時刻T6的期間的工作的說明。
在時刻T6以後，在向電路MP輸入神經元的信號“+1”時，對佈線X1L輸入高位準電位，對佈線X2L輸入低位準電位。因此，電晶體M3及電晶體M3r都成為開啟狀態，電晶體M4及電晶體M4r都處於關閉狀態。換言之，藉由上述工作，電路MC與佈線OL間處於導通狀態，電路MCr與佈線OLB間處於導通狀態。
此時，在電路MC中電晶體M2處於關閉狀態，所以在佈線OL至佈線VL間電流流過。換言之，從佈線OL的節點outa輸出的電流IOL 在時刻T6之後增加(在圖13B中，將電流IOL 的增加量記為∆I。)。另一方面，在電路MCr中電晶體M2r處於關閉狀態，所以在佈線OLB至佈線VLr間電流不流過。換言之，從佈線OLB的節點outb輸出的電流IOLB 也在時刻T6之前後不變化。
在本條件中，權係數w為“+1”且輸入到電路MP的神經元的信號(運算值)為“+1”，所以在使用公式(1.1)時，權係數與神經元的信號之積為“+1”。權係數與神經元的信號之積為“1”的結果對應於在電路MP的工作中在時刻T6以後電流IOL 變化而電流IOLB 不變化的情況。
[條件3] 接著，例如考慮權係數w為“-1”且輸入到電路MP的神經元的信號(運算值)為“+1”的情況。圖13C是此時的電路MP的時序圖。
因為條件3的時刻T1至時刻T3的期間的工作與條件1的時刻T1至時刻T3的期間的工作相同，所以參照條件1的時刻T1至時刻T3的期間的工作的說明。
在時刻T3至時刻T4的期間，對佈線IL施加低位準電位，對佈線ILB施加高位準，作為權係數w輸入“-1”。對佈線WL在時刻T3以後也繼續輸入高位準電位，所以電晶體M1、電晶體M1r成為開啟狀態。由此，作為權係數w輸入“-1”，節點nd1的電位成為低位準電位，節點nd1r的電位成為高位準電位。
在時間T4至時間T5的期間，對佈線WL輸入低位準電位。由此，電晶體M1、電晶體M1r都成為關閉狀態，由電容器C1及電容器C1r的分別保持節點nd1及節點nd1r的各電位。
藉由時刻T1至時刻T5的工作，電路MP的權係數設定為“-1”。
藉由上述工作，電晶體M2的閘極的電位成為低位準電位，電晶體M2r的閘極的電位成為高位準電位，電晶體M2、電晶體M2r的各第一端子的電位為VSS，所以電晶體M2成為關閉狀態，電晶體M2r成為開啟狀態。
因為條件3的時刻T5至時刻T6的期間的工作與條件1的時刻T5至時刻T6的期間的工作相同，所以參照條件1的時刻T5至時刻T6的期間的工作的說明。
在時刻T6以後，在向電路MP輸入神經元的信號“+1”時，對佈線X1L輸入高位準電位，對佈線X2L輸入低位準電位。因此，電晶體M3及電晶體M3r都成為開啟狀態，電晶體M4及電晶體M4r都處於關閉狀態。換言之，藉由上述工作，電路MC與佈線OL間處於導通狀態，電路MCr與佈線OLB間處於導通狀態。
此時，在電路MC中電晶體M2處於關閉狀態，所以在佈線OL至佈線VL間電流不流過。換言之，從佈線OL的節點outa輸出的電流IOL 在時刻T6之前後不變化。另一方面，在電路MCr中電晶體M2r處於開啟狀態，所以在佈線OLB至佈線VLr間電流流過。換言之，從佈線OLB的節點outb輸出的電流IOLB 也在時刻T6之後增加(在圖13C中，將電流IOLB 的增加量記為∆I。)。
在本條件中，權係數w為“-1”且輸入到電路MP的神經元的信號(運算值)為“+1”，所以在使用公式(1.1)時，權係數與神經元的信號之積為“-1”。權係數與神經元的信號之積為“-1”的結果對應於在電路MP的工作中在時刻T6以後電流IOL 不變化而電流IOLB 變化的情況。
[條件4] 在本條件中，例如在將權係數w為“0”且對電路MP輸入的神經元的信號(運算值)為“-1”時的電路MP的工作。圖14A是此時的電路MP的時序圖。
因為條件4的時刻T1至時刻T6的期間的工作與條件1的時刻T1至時刻T6的期間的工作相同，所以參照條件1的時刻T1至時刻T6間的工作的說明。
在時刻T6以後，在向電路電路MP輸入神經元的信號“-1”時，對佈線X1L輸入低位準電位，對佈線X2L輸入高位準電位。因此，電晶體M3及電晶體M3r都處於關閉狀態，電晶體M4及電晶體M4r都處於開啟狀態。換言之，藉由上述工作，電路MC與佈線OL間處於導通狀態，電路MCr與佈線OLB間處於導通狀態。
此時，在電路MC中電晶體M2處於關閉狀態，所以在佈線OLB至佈線VL間電流不流過。換言之，從佈線OLB的節點outb輸出的電流IOLB 也在時刻T6之前後不變化。同樣地，在電路MCr中電晶體M2r處於關閉狀態，所以在佈線OL至佈線VLr間電流不流過。換言之，從佈線OL的節點outa輸出的電流IOL 在時刻T6之前後不變化。
在本條件中，權係數w為“0”且輸入到電路MP的神經元的信號(運算值)為“-1”，所以在使用公式(1.1)時，權係數與神經元的信號之積為“0”。權係數與神經元的信號之積為“0”的結果對應於在電路MP的工作中在時刻T6以後電流IOL 及電流IOLB 都不變化的情況，與條件1的電路工作的結果一致。
[條件5] 在本條件中，例如在將權係數w為“+1”且將對電路MP輸入的神經元的信號(運算值)為“-1”時的電路MP的工作。圖14B是此時的電路MP的時序圖。
因為條件5的時刻T1至時刻T6的期間的工作與條件2的時刻T1至時刻T6的期間的工作相同，所以參照條件2的時刻T1至時刻T6間的工作的說明。
在時刻T6以後，在向電路電路MP輸入神經元的信號“-1”時，對佈線X1L輸入低位準電位，對佈線X2L輸入高位準電位。因此，電晶體M3及電晶體M3r都處於關閉狀態，電晶體M4及電晶體M4r都處於開啟狀態。換言之，藉由上述工作，電路MC與佈線OLB間處於導通狀態，電路MCr與佈線OL間處於導通狀態。
此時，在電路MC中電晶體M2處於開啟狀態，所以在佈線OLB至佈線VL間電流流過。換言之，從佈線OLB的節點outb輸出的電流IOLB 也在時刻T6之後增加(在圖14B中，將電流IOLB 的增加量記為∆I。)。另一方面，在電路MCr中電晶體M2r處於關閉狀態，所以在佈線OL至佈線VLr間電流不流過。換言之，從佈線OL的節點outa輸出的電流IOL 在時刻T6之前後不變化。
在本條件中，權係數w為“+1”且輸入到電路MP的神經元的信號(運算值)為“-1”，所以在使用公式(1.1)時，權係數與神經元的信號之積為“-1”。權係數與神經元的信號之積為“-1”的結果對應於在電路MP的工作中在時刻T6以後電流IOL 不變化而電流IOLB 變化的情況，與條件3的電路工作的結果一致。
[條件6] 在本條件中，例如在將權係數w為“-1”且將對電路MP輸入的神經元的信號(運算值)為“-1”時的電路MP的工作。圖14C是此時的電路MP的時序圖。
因為條件6的時刻T1至時刻T6的期間的工作與條件3的時刻T1至時刻T6的期間的工作相同，所以參照條件3的時刻T1至時刻T6間的工作的說明。
在時刻T6以後，在向電路電路MP輸入神經元的信號“-1”時，對佈線X1L輸入低位準電位，對佈線X2L輸入高位準電位。因此，電晶體M3及電晶體M3r都處於關閉狀態，電晶體M4及電晶體M4r都處於開啟狀態。換言之，藉由上述工作，電路MC與佈線OL間處於導通狀態，電路MCr與佈線OLB間處於導通狀態。
此時，在電路MC中電晶體M2處於關閉狀態，所以在佈線OLB至佈線VL間電流不流過。換言之，從佈線OLB的節點outb輸出的電流IOLB 也在時刻T6之前後不變化。另一方面，在電路MCr中電晶體M2r處於開啟狀態，所以在佈線OL至佈線VLr間電流流過。換言之，從佈線OL的節點outa輸出的電流IOL 也在時刻T6之後增加(在圖14C中，將電流IOL 的增加量記為∆I。)。
在本條件中，權係數w為“-1”且輸入到電路MP的神經元的信號(運算值)為“-1”，所以在使用公式(1.1)時，權係數與神經元的信號之積成為“+1”。權係數與神經元的信號之積為“+1”的結果對應於電路MP的工作中的在時刻T6以後電流IOL 變化而電流IOLB 不變化的情況，與條件2的電路工作的結果一致。
[條件7] 在本條件中，例如將權係數w為“0”且對電路MP輸入的神經元的信號(運算值)為“0”的情況作為條件7考慮電路MP的工作。圖15A是此時的電路MP的時序圖。
因為條件7的時刻T1至時刻T6的期間的工作與條件1的時刻T1至時刻T6的期間的工作相同，所以參照條件1的時刻T1至時刻T6間的工作的說明。
在時刻T6以後，在向電路MP輸入神經元的信號“0”時，對佈線X1L輸入低位準電位，對佈線X2L輸入低位準電位。因此，電晶體M3、電晶體M3r、電晶體M4及電晶體M4r都成為關閉狀態。換言之，藉由上述工作，電路MC及電路MCr都在與佈線OL間和與佈線OLB間成為非導通狀態。
因此，在電路MC中，在佈線OL至佈線VL和佈線VLr中的一方之間電流不流過。換言之，從佈線OLB的節點outb輸出的電流IOLB 也在時刻T6之前後不變化。同樣地，在電路MCr中，在佈線OLB至佈線VL和佈線VLr中的另一方之間電流不流過。換言之，從佈線OL的節點outa輸出的電流IOL 在時刻T6之前後不變化。
在本條件中，權係數w為“0”且輸入到電路MP的神經元的信號為“0”，所以在使用公式(1.1)時，權係數與神經元的信號之積為“0”。權係數與神經元的信號之積為“0”的結果對應於電路MP的工作中的在時刻T6以後電流IOL 及電流IOLB 都不變化的情況，與條件1、條件4的電路工作的結果一致。
[條件8] 在本條件中，例如在將權係數w為“+1”且對電路MP輸入的神經元的信號(運算值)為“0”時作為條件8考慮電路MP的工作。圖15B是此時的電路MP的時序圖。
因為條件8的時刻T1至時刻T6的期間的工作與條件2的時刻T1至時刻T6的期間的工作相同，所以參照條件2的時刻T1至時刻T6間的工作的說明。
在時刻T6以後，在向電路MP輸入神經元的信號“0”時，對佈線X1L輸入低位準電位，對佈線X2L輸入低位準電位。換言之，由於與條件7的時刻T6以後的工作相同，所以藉由上述工作，電路MC在與佈線OL間和與OLB間都成為非導通狀態，電路MCr在與佈線OL間和與佈線OLB間都成為非導通狀態。因此，在佈線OL或佈線OLB至佈線VL和佈線VLr中的一方之間電流不流過，所以從佈線OL的節點outa輸出的電流IOL 及從佈線OLB的節點outb輸出的電流IOLB 都在時刻T6之前後不變化。
在本條件中，權係數w為“+1”且輸入到電路MP的神經元的信號(運算值)為“0”，所以在使用公式(1.1)時，權係數與神經元的信號之積為“0”。權係數與神經元的信號之積為“0”的結果對應於在電路MP的工作中在時刻T6以後電流IOL 及電流IOLB 都不變化的情況，與條件1、條件4及條件7的電路工作的結果一致。
[條件9] 在本條件中，例如在將權係數w為“-1”且對電路MP輸入的神經元的信號(運算值)為“0”時作為條件9考慮電路MP的工作。圖15C是此時的電路MP的時序圖。
因為條件9的時刻T1至時刻T6的期間的工作與條件3的時刻T1至時刻T6的期間的工作相同，所以參照條件3的時刻T1至時刻T6間的工作的說明。
在時刻T6以後，在向電路MP輸入神經元的信號“0”時，對佈線X1L輸入低位準電位，對佈線X2L輸入低位準電位。換言之，由於與條件7的時刻T6以後的工作相同，所以藉由上述工作，電路MC在與佈線OL間和與OLB間都成為非導通狀態，電路MCr在與佈線OL間和與佈線OLB間都成為非導通狀態。因此，在佈線OL或佈線OLB至佈線VL和佈線VLr中的一方之間電流不流過，所以從佈線OL的節點outa輸出的電流IOL 及從佈線OLB的節點outb輸出的電流IOLB 都在時刻T6之前後不變化。
在本條件中，權係數w為“-1”且輸入到電路MP的神經元的信號(運算值)為“0”，所以在使用公式(1.1)時，權係數與神經元的信號之積為“0”。權係數與神經元的信號之積為“0”的結果對應於在電路MP的工作中在時刻T6以後電流IOL 和電流IOLB 都不變化的情況，與條件1、條件4、條件7及條件8的電路工作的結果一致。
下表示出上述條件1至條件9的工作例子的結果。注意，在下表中，將高位準電位記為high，將低位準電位記為low。
Figure 02_image011
在此，示出對佈線OL及佈線OLB的每一個連接有一個電路MC和一個電路MCr的例子。如圖2、圖6、圖7、圖8等所示，在佈線OL及佈線OLB的每一個連接有多個電路MC和多個電路MCr的情況下，從各電路MC及各電路MCr輸出的電流根據基爾霍夫的電流定律合在一起。其結果，進行和運算。換言之，在電路MC、電路MCr中進行積運算，藉由將來自多個電路MC及多個電路MCr的電流合在一起，進行和運算。其結果，進行積和運算處理。
在此，在電路MP的工作中，藉由進行將權係數設定為只有“+1”、“-1”的2值且將神經元的信號設定為只有“+1”、“-1”的2值的計算，電路MP可以進行與互斥反或電路(符合電路)相同的工作。
另外，在電路MP的工作中，藉由進行將權係數設定為只有“+1”、“0”的2值，將神經元的信號設定為只有“+1”、“0”的2值的計算，電路MP可以進行與邏輯乘電路同樣的工作。
在本工作例子中，將保持在電路MP的電路MC、MCr所包括的保持部HC及保持部HCr中的電位設定為高位準電位或低位準電位，但是在保持部HC及保持部HCr中保持有表示類比值的電位。例如，在權係數為“正類比值”時，在保持部HC的節點nd1保持有高位準類比電位，在保持部HCr的節點nd1r保持有低位準電位。權係數為“負類比值”時，保持部HC的節點nd1保持有低位準電位，保持部HCr的節點nd1r保持有高位準類比電位。電流IOL 及電流IOLB 的電流的高低成為對應於類比電位的高低。另外，不但在圖9A的電路MP中，而且還可以在本說明書等所示的其他電路MP中保持部HC、HCr保持有表示類比值的電位。
＜結構例子2＞ 接著，說明能夠應用於圖5C及圖5D所示的電路MP的電路結構的例子。
圖16A所示的電路MP是圖5C的電路MP的結構例子，與圖9A的電路MP不同之處是：將佈線IL、佈線ILB組合為一個；作為圖9A的佈線WL使用佈線W1L及佈線W2L。
在圖16A的電路MP中，電晶體M1的第一端子及電晶體M1r的第一端子與佈線IL電連接。並且，電晶體M1的閘極與佈線W1L電連接，電晶體M1r的閘極與佈線W2L電連接。注意，省略圖16A的電路MP中的與圖9A的電路MP相同的連接結構的部分的說明。
在設定圖16A的電路MP的權係數時，首先使對佈線W1L、佈線W2L供應的電位變化而使電晶體M1處於開啟狀態且使電晶體M1r處於關閉狀態，接著，從佈線IL供應保持在保持部HC的電位，使電晶體M1處於關閉狀態。然後，使對佈線W1L、佈線W2L供應的電位變化，使電晶體M1處於關閉狀態且使電晶體M1r處於開啟狀態，接著從佈線IL供應保持在保持部HCr的電位，使電晶體M1r處於關閉狀態。如此，圖16A的電路MP藉由從佈線IL依次向保持部HC、保持部HCr供應電位，可以在保持部HC、保持部HCr保持相當於權係數的電位。
圖16B所示的電路MP是圖5D的電路MP的結構例子，與圖9A的電路MP不同之處是：將佈線IL與佈線OL組合為佈線IOL；將佈線ILB與佈線OLB組合為佈線IOLB。
在圖16B的電路MP中，電晶體M1的第一端子與佈線IOL電連接，電晶體M1r的第一端子與佈線IOLB電連接。並且，電晶體M3的第二端子與佈線IOL電連接，電晶體M4的第二端子與佈線IOLB電連接，電晶體M3r的第二端子與佈線IOLB電連接，電晶體M4r的第二端子與佈線IOL電連接。注意，省略圖16B的電路MP中的與圖9A的電路MP相同的連接結構的部分的說明。
在圖16B的電路MP中，保持部HC與佈線IOL電連接，保持部HCr與佈線IOLB電連接，佈線WL與電晶體M1、電晶體M1r的各閘極電連接，所以與圖9A的電路MP同樣，可以同時對保持部HC、保持部HCr寫入相當於權係數的電位。
＜結構例子3＞ 與圖9A的電路MP不同，圖17所示的電路MP除了保持部HC、保持部HCr以外還包括保持部HCs及保持部HCsr。
包括在圖17的電路MP中的電路MC除了圖9A的電路MP所包括的電路元件以外還包括電晶體M1s、電晶體M2s、電晶體M5、電晶體M5s及電容器C1s。另外，包括在圖17的電路MP中的電路MCr包括與電路MC相同的電路元件，所以包括分別對應於電路MC的電晶體M1s、電晶體M2s、電晶體M5、電晶體M5s、電容器C1s的電晶體M1sr、電晶體M2sr、電晶體M5r、電晶體M5sr、電容器C1sr。
另外，在本說明書等中，在沒有特別的說明的情況下，電晶體M5、電晶體M5s、電晶體M5r、電晶體M5sr在開啟狀態時最後在線性區域中工作。換言之，包括如下情況：上述各電晶體的閘極電壓、源極電壓及汲極電壓進行適當地偏壓，使得該電晶體在線性區域中工作。
接著，說明圖17的電路MP的結構。注意，省略圖17的電路MP中的與圖9A的電路MP相同的結構的部分的說明。
電晶體M1的閘極與佈線W1L電連接。電晶體M5的第一端子與電晶體M2的第二端子電連接，電晶體M5的第二端子與電晶體M3的第一端子及電晶體M4的第一端子電連接，電晶體M5的閘極與佈線S1L電連接。
電晶體M1s的第一端子與佈線IL電連接，電晶體M1s的第二端子與電容器C1s的第一端子及電晶體M2s的閘極電連接，電晶體M1s的閘極與佈線W2L電連接。電晶體M2s的第一端子與電容器C1s的第二端子及佈線VLs電連接，電晶體M2s的第二端子與電晶體M5s的第一端子電連接。電晶體M5s的第二端子與電晶體M3的第一端子及電晶體M4的第一端子電連接，電晶體M5s的閘極與佈線S2L電連接。
在圖17的電路MP中，電路MCr具有與電路MC大致相同的電路結構。因此，為了與電路MC所包括的電路元件區分，對電路MCr所包括的電路元件的符號附上“r”。
另外，佈線VLs被用作供應定電壓的佈線，作為該定電壓可以採用低位準電位的VSS、VSS以外的低位準電位、接地電位等。另外，作為該定電壓也可以設定為高位準電位的VDD。另外，佈線VLs所供應的定電壓與佈線VL所供應的定電壓既可以不同，又可以相同。例如，在佈線VL所供應的定電壓與佈線VLs所供應的定電壓大致相同時，佈線VLs可以採用與佈線VL相同的佈線。
另外，佈線VLsr被用作供應定電壓的佈線，作為該定電壓可以採用低位準電位的VSS、VSS以外的低位準電位、接地電位等。另外，作為該定電壓也可以設定為高位準電位的VDD。另外，佈線VLsr所供應的定電壓與佈線VLr所供應的定電壓既可以不同，又可以相同。例如，在佈線VLr所供應的定電壓與佈線VLsr所供應的定電壓大致相同時，佈線VLsr可以採用與佈線VLr相同的佈線。
另外，佈線VL、佈線VLs、佈線VLr、佈線VLsr的每一個所供應的定電壓既可以為彼此不同的電壓，又可以為相同的電壓。另外，選自佈線VL、佈線VLs、佈線VLr、佈線VLsr中的兩個或三個佈線所供應的定電壓也可以彼此相同。
佈線S1L被用作用來供應使電晶體M5及電晶體M5r處於開啟狀態或關閉狀態的電位的佈線，佈線S2L被用作用來供應使電晶體M5s及電晶體M5sr處於開啟狀態或關閉狀態的電位的佈線。
藉由採用圖17的電路MP的結構，圖5C、圖5D所示的電路MP可以保持兩個權係數。明確而言，圖17的電路MP可以將對應於第一個權係數的電位保持在電路MC的保持部HC及電路MCr的保持部HCr，將對應於第二個權係數的電位保持在電路MC的保持部HCs及電路MC的保持部HCsr。另外，圖17的電路MP可以由從佈線S1L、佈線S2L供應的電位進行用於運算的權係數的切換。例如，藉由使包括在運算電路110的電路MP[1，j]至電路MP[m，j]中的各保持部HC、保持部HCr保持相當於權係數w1 (k-1) j (k) 至wm (k-1) j (k) 的電位且使包括在運算電路110的電路MP[1，j]至電路MP[m，j]中的各保持部HCs、HCsr保持相當於權係數w1 (k-1) h (k) 至wm (k-1) h (k) (在此，h是1以上且不是j的整數。)的電位，來對佈線XLS[1]至佈線XLS[m](圖17的電路MP中的佈線X1L、X2L)輸入對應於信號z1 (k-1) 至zm (k-1) 的電位。此時，藉由對佈線S1L施加高位準電位而使電晶體M5、電晶體M5r處於開啟狀態且對佈線S2L施加低位準電位而使電晶體M5s、電晶體M5sr處於關閉狀態，運算電路110的電路MP[1，j]至電路MP[m，j]可以進行權係數w1 (k-1) j (k) 至wm (k-1) j (k) 與信號z1 (k-1) 至zm (k-1) 之積和運算及活化函數的運算。另外，藉由對佈線S1L施加低位準電位而使電晶體M5、電晶體M5r處於關閉狀態且對佈線S2L施加高位準電位而使電晶體M5s、電晶體M5sr處於開啟狀態，運算電路110的電路MP[1，j]至電路MP[m，j]可以進行權係數w1 (k-1) h (k) 至wm (k-1) h (k) 與信號z1 (k-1) 至zm (k-1) 之積和及活化函數的運算。
如上所述，藉由對運算電路110使用圖17的電路MP，可以保持兩個權係數，並且可以切換該權係數而進行積和及活化函數的運算。例如在第k層的神經元的個數大於n時，構成圖17的電路MP的運算電路110在進行與第k層不同的中間層中的運算等時很有效。另外，在圖17的電路MP中電路MC及電路MCr分別包括兩個保持部，但是電路MC及電路MCr根據情況也可以包括三個以上的保持部。
＜結構例子4＞ 圖18A所示的電路MP是能夠應用於圖5A的電路MP的電路，保持部HC及保持部HCr分別包括負載電路LC、負載電路LCr代替電容器C1、電容器C1r，這一點與圖9A的電路MP不同。
在圖18A的電路MP的電路MC中，負載電路LC的第一端子與電晶體M1的第二端子、電晶體M3的第一端子及電晶體M4的第一端子電連接，負載電路LC的第二端子與佈線VL電連接。
在圖18A的電路MP中，電路MCr具有與電路MC大致相同的電路結構。因此，為了與電路MC所包括的電路元件區分，對電路MCr所包括的電路元件的符號附上“r”。
在此，佈線VL、佈線VLr被用作用來供應定電壓VCNS的佈線。作為VCNS，例如可以採用接地電位(GND)或使負載電路LC、負載電路LCr正常地工作的範圍內的低電位。
例如負載電路LC、負載電路LCr是可以使第一端子與第二端子間的電阻值變化的電路。藉由使負載電路LC或負載電路LCr的第一端子與第二端子間的電阻值變化，可以使在負載電路LC或負載電路LCr的第一端子與第二端子間流過的電流量變化。
在此，說明在圖18A的電路MP中改變負載電路LC、負載電路LCr的第一端子與第二端子間的電阻值的方法。首先，對佈線X1L、佈線X2L的每一個輸入低位準電位而使電晶體M3、電晶體M3r、電晶體M4、電晶體M4r處於關閉狀態。接著，藉由對佈線WL輸入高位準電位，使電晶體M1、M1r處於開啟狀態而使佈線IL(佈線ILB)的電位變化，來設定負載電路LC(負載電路LCr)的第一端子與第二端子間的電阻值。例如，有如下方法等：對佈線IL(佈線ILB)輸入用來使負載電路LC(負載電路LCr)的第一端子與第二端子間的電阻值重設的電位，然後對佈線IL(佈線ILB)輸入負載電路LC(負載電路LCr)的第一端子與第二端子間的電阻值成為所希望的值的電位。在將負載電路LC(負載電路LCr)的第一端子與第二端子間的電阻值設定為所希望的值之後，對佈線WL輸入低位準電位而使電晶體M1、電晶體M1r處於關閉狀態即可。
如圖18B所示，作為負載電路LC、負載電路LCr例如可以使用可變電阻器VR。另外，如圖18C所示，作為負載電路LC、負載電路LCr例如可以使用包括MTJ元件MR的電路VC。另外，如圖18D所示，作為負載電路LC、負載電路LCr例如可以使用用於相變化記憶體(PCM)等的包括相變材料的電阻器(在本說明書等中，為了方便起見，稱為相變化記憶體PCM。)。
另外，使用負載電路LC、負載電路LCr的電路MP不侷限於圖18A所示的結構，根據情況可以改變圖18A的電路MP的結構。作為圖18A的電路MP的改變例子，可以舉出：在圖18A的電路MP中不設置佈線IL、佈線ILB、電晶體M1、電晶體M1r的電路結構。圖19是示出該電路結構的電路圖，也是圖5D的電路MP的一個結構例子。
在圖19的電路MP中，藉由如下方法設定負載電路LC的第一端子與第二端子間的電阻值：對佈線X1L輸入高位準電位且對佈線X2L輸入低位準電位而使電晶體M3處於開啟狀態且使電晶體M4處於關閉狀態，從佈線IOL透過電晶體M3對負載電路LC的第一端子供應電位。另外，此時，可以從佈線IOLB透過電晶體M3r對負載電路LCr的第一端子供應電位，所以可以在設定負載電路LC的第一端子與第二端子間的電阻值的同時設定負載電路LCr的第一端子與第二端子間的電阻值。
另外，也可以藉由如下方法設定負載電路LC的第一端子與第二端子間的電阻值：對佈線X1L輸入低位準電位且對佈線X2L輸入低位準電位而使電晶體M3處於開啟狀態且使電晶體M4處於關閉狀態，從佈線IOLB透過電晶體M4對負載電路LC的第一端子供應電位。另外，此時，可以從佈線IOL透過電晶體M4r對負載電路LCr的第一端子供應電位，所以可以在設定負載電路LC的第一端子與第二端子間的電阻值的同時設定負載電路LCr的第一端子與第二端子間的電阻值。
另外，圖18A、圖19所示的負載電路LC及負載電路LCr的每一個的第一端子與第二端子間的電阻值可以為2值或3值以上，也可以為類比值。
＜結構例子5＞ 圖20A所示的電路MP是能夠應用於圖5A的電路MP的電路，保持部HC及保持部HCr分別包括反相器環路的電路結構代替電容器C1、電容器C1r，這一點與圖9A的電路MP不同。
在圖20A的電路MP的電路MC中，保持部HC包括反相器電路INV1及反相器電路INV2。反相器電路INV1的輸入端子與反相器電路INV2的輸出端子、電晶體M1的第二端子及電晶體M2的閘極電連接。與圖9A的說明同樣，將電晶體M1的第二端子、電晶體M2的閘極、反相器電路INV1的輸入端子與反相器電路INV2的輸出端子的電連接點稱為節點nd1。注意，節點nd1也可以與反相器電路INV1的輸出端子連接，而不與反相器電路INV1的輸入端子連接。
在圖20A的電路MP中，電路MCr具有與電路MC大致相同的電路結構。因此，為了與電路MC所包括的電路元件區分，對電路MCr所包括的電路元件的符號附上“r”。
包括在電路MC中的保持部HC由反相器電路INV1及反相器電路INV2構成反相器環路，包括在電路MCr中的保持部HCr由反相器電路INV1r及反相器電路INV2r構成反相器環路。換言之，圖20A的電路MP可以由保持部HC及保持部HCr的各反相器環路保持相當於權係數的電位。
注意，在圖20A的電路MP中，示出反相器電路INV1、反相器電路INV1r、反相器電路INV2、反相器電路INV2r，但是反相器電路INV1、反相器電路INV1r、反相器電路INV2和反相器電路INV2r中的至少一個也可以替換為被輸入輸入信號而輸出該輸入信號的反轉信號的邏輯電路。作為該邏輯電路，例如可以採用NAND電路、NOR電路、XOR電路、組合上述電路的電路等。明確而言，在將反相器電路替換為NAND電路時，藉由對NAND電路的兩個輸入端子中的一方作為固定電位輸入高位準電位，可以使NAND電路用作反相器電路。另外，在將反相器電路替換為NOR電路時，藉由使NOR電路的兩個輸入端子中的一方作為固定電位輸入低位準電位，可以使NOR電路用作反相器電路。另外，在將反相器電路替換為XOR電路時，藉由對XOR電路的兩個輸入端子中的一方作為固定位準輸入高位準電位，可以使XOR電路用作反相器電路。
如上所述，在本說明書等中記載的反相器電路可以替換為NAND電路、NOR電路、XOR電路或組合上述電路的電路等的邏輯電路。因此，在本說明書等中，“反相器電路”也可以稱為“邏輯電路”。
另外，圖20A的電路MP的結構可以根據情況改變。圖20B示出改變圖20A的電路MP的例子。圖20B的電路MP具有圖20A的電路MP的電路MCr中不設置保持部HCr且電路MC的保持部HC與電路MCr的電晶體M2r的閘極電連接的結構。
在圖20B中，將反相器電路INV1的輸出端子與反相器電路INV2的輸入端子的電連接點記為節點nd2。換言之，對電晶體M2r的閘極輸入節點nd2的電位。
圖20B所示的電路MP在電路MCr中不設置保持部HCr，對電晶體M2r的閘極供應的電位由電路MC的保持部HC保持。另外，保持部HC具有由反相器電路INV1及反相器電路INV2構成的反相器環路的結構，所以在節點nd1保持高位準電位和低位準電位中的一方，在節點nd2保持高位準電位和低位準電位中的另一方。
注意，由於反相器環路的結構，保持部HC不能在節點nd1和節點nd2都保持相同電位。因此，在圖20B的電路MP中，不能設定藉由在節點nd1和節點nd2保持相同電位而表示的權係數。明確而言，在上述工作例子中不能在電晶體M2、電晶體M2r的各閘極保持低位準電位，所以不能在圖20B的電路MP中設定權係數“0”。
＜結構例子6＞ 圖21A所示的電路MP是能夠應用於圖5A的電路MP的電路，保持部HC、保持部HCr的每一個包括兩個電晶體及兩個電容器，這一點與圖9A的電路MP不同。
在圖21A所示的電路MP的電路MC中，保持部HC包括電晶體M1、電晶體M1s、電容器C2、電容器C2s。電晶體M1的第一端子與佈線IL電連接，電晶體M1的第二端子與電容器C2的第一端子及電晶體M6的閘極電連接，電晶體M1的閘極與佈線WL電連接。電晶體M1s的第一端子與佈線IL電連接，電晶體M1s的第二端子與電容器C2s的第一端子及電晶體M7的閘極電連接，電晶體M1s的閘極與佈線WL電連接。與圖9A的說明同樣，將電晶體M1的第二端子、電晶體M6的閘極與電容器C2的第一端子的電連接點稱為nd1，將電晶體M1s的第二端子、電晶體M7的閘極與電容器C2s的第一端子的電連接點稱為nd1s。
電容器C2的第二端子與佈線X1L電連接，電容器C2s的第二端子與佈線X2L電連接。
電晶體M6的第一端子與電晶體M7的第一端子及佈線VL電連接，電晶體M6的第二端子與佈線OL電連接。電晶體M7的第二端子與佈線OLB電連接。
在圖21A的電路MP中，電路MCr具有與電路MC大致相同的電路結構。因此，為了與電路MC所包括的電路元件區分，對電路MCr所包括的電路元件的符號附上“r”。
包括在電路MC中的保持部HC具有由電容器C2、電容器C2s保持電位的功能。明確而言，藉由對佈線WL輸入高位準電位而使電晶體M1、電晶體M1s處於開啟狀態，然後對佈線IL輸入指定電位，來對電容器C2、電容器C2s的各第一端子寫入該電位。之後，藉由對佈線WL輸入低位準電位而使電晶體M1、電晶體M1s處於關閉狀態，可以在保持部HC的節點nd1、節點nd1s都保持該電位。另外，在對保持部HC寫入指定電位而保持時，佈線X1L、佈線X2L的各電位例如較佳為恆電位，尤其較佳為高於低位準電位且低於高位準電位的電位。另外，為了方便起見，將該恆電位稱為參考電位。
另外，在圖21A的電路MP中，佈線WL與保持部HC和保持部HCr的每一個電連接，所以在對保持部HC和保持部HCr寫入相當於權係數的電位而保持時，在佈線WL的電位為高位準電位時對保持部HC及保持部HCr同時寫入指定電位，然後使佈線WL的電位成為低位準電位而使電晶體M1、電晶體M1s、電晶體M1r及電晶體M1sr同時處於關閉狀態，即可。
另外，在此，輸入到電路MP的神經元的信號定義為如下。在對佈線X1L施加高於參考電位的電壓(以下，稱為高位準電位。)且對佈線X2L施加低於參考電位(以下，稱為低位準電位。)時對電路MP作為神經元的信號輸入“+1”，在對佈線X1L施加低位準電位且對佈線X2L施加高位準電位時對電路MP作為神經元的信號輸入“-1”，在對佈線X1L、佈線X2L分別施加低位準電位時對電路MP作為神經元的信號輸入“0”。
例如，當在保持部HC、保持部HCr保持相當於權係數的電位，然後對電路MP作為神經元的信號輸入“+1”時，對佈線X1L輸入高位準電位，所以節點nd1、nd1r的各電位由於電容器C2及電容器C2r的電容耦合變高。由此，電晶體M6、電晶體M6r的各閘極的電位變高，所以電晶體M6、電晶體M6r處於開啟狀態。另外，對佈線X2L輸入低位準電位，所以節點nd1s、節點nd1sr的各電位由於電容器C2s及電容器C2sr的電容耦合變低。由此，電晶體M7、電晶體M7r的各閘極的電位變低，所以電晶體M7、電晶體M7r處於關閉狀態。換言之，藉由對電路MP作為神經元的信號輸入“+1”，電路MC與佈線OL間處於導通狀態，電路MCr與佈線OLB間處於導通狀態。
另外，例如，當在保持部HC、保持部HCr保持相當於權係數的電位，然後對電路MP作為神經元的信號輸入“-1”時，對佈線X1L輸入低位準電位，所以節點nd1、nd1r的各電位由於電容器C2及電容器C2r的電容耦合變低。由此，電晶體M6、電晶體M6r的各閘極的電位變低，所以電晶體M6、電晶體M6r處於關閉狀態。另外，對佈線X2L輸入高位準電位，所以節點nd1s、節點nd1sr的各電位由於電容器C2s及電容器C2sr的電容耦合變高。由此，電晶體M7、電晶體M7r的各閘極的電位變高，所以電晶體M7、電晶體M7r處於開啟狀態。換言之，藉由對電路MP作為神經元的信號輸入“-1”，電路MC與佈線OLB間處於導通狀態，電路MCr與佈線OL間處於導通狀態。
另外，例如，當在保持部HC、保持部HCr保持相當於權係數的電位，然後對電路MP作為神經元的信號輸入“0”時，對佈線X1L輸入低位準電位，所以節點nd1、nd1r的各電位由於電容器C2及電容器C2r的電容耦合變低。由此，電晶體M6、電晶體M6r的各閘極的電位變低，所以電晶體M6、電晶體M6r處於關閉狀態。另外，對佈線X2L輸入低位準電位，所以節點nd1s、節點nd1sr的各電位由於電容器C2s及電容器C2sr的電容耦合變低。由此，電晶體M7、電晶體M7r的各閘極的電位變低，所以電晶體M7、電晶體M7r處於關閉狀態。換言之，藉由對電路MP作為神經元的信號輸入“0”，電路MC與佈線OL、佈線OLB間及電路MCr與佈線OL、佈線OLB間處於非導通狀態。
另外，電晶體M6、電晶體M6r、電晶體M7及電晶體M7r的開啟狀態例如較佳為在飽和區域中工作。因此，較佳為對電晶體M6、電晶體M6r、電晶體M7及電晶體M7r的各閘極、源極、汲極進行適當的偏壓，使得上述電晶體在開啟狀態下在飽和區域中工作。藉由使電晶體M6、電晶體M6r、電晶體M7及電晶體M7r的各開啟狀態在飽和區域中工作，在閘極與源極間電位變高時，流過電晶體的源極與汲極間的電流變大。換言之，在佈線X1L(佈線X2L)為高位準電位時，流過電晶體M6、電晶體M6r(電晶體M7、電晶體M7r)的源極與汲極間的電流根據節點nd1、節點nd1r(節點nd1s、節點nd1sr)的電位的高低決定。注意，本發明的一個實施方式不侷限於此。
另外，圖21A的電路MP的結構可以根據情況改變。圖21B示出改變圖21A的電路MP的例子。圖21B的電路MP具有圖21A的電晶體M6、電晶體M6r、電晶體M7及電晶體M7r中不設置背閘極的結構。因此，包括在電路MP中的電晶體M6、電晶體M6r、電晶體M7及電晶體M7r不取決於電晶體的結構，可以在設計時決定。
例如，作為圖21B的電晶體M6、電晶體M6r、電晶體M7及電晶體M7r可以使用在活性層包含單晶矽或非單晶矽的Si電晶體。另外，作為圖21B的電晶體M6、電晶體M6r、電晶體M7及電晶體M7r可以使用在活性層包含氧化物半導體的OS電晶體。另外，作為電晶體M6、電晶體M6r、電晶體M7及電晶體M7r也可以使用包括有機半導體、化合物半導體等的電晶體。
如上所述，藉由作為運算電路110使用圖21A、圖21B的電路MP，可以與圖9A的電路MP同樣地進行積和及活化函數的運算。
＜結構例子7＞ 在結構例子1至結構例子6中，說明可以計算電路MP所保持的權係數“+1”、“-1”、“0”的3值與對應於從佈線X1L、佈線X2L輸入的電位的神經元的信號“+1”、“-1”、“0”的3值之積的電路MP，在本結構例子中，說明例如可以計算權係數“+1”、“-1”、“0”的3值與神經元的信號(運算值)“+1”、“0”的2值之積的電路MP。
圖22A所示的電路MP是圖9A的電路MP中不設置有電晶體M4、M4r的結構。另外，該電路MP中不設置有電晶體M4、電晶體M4r，所以在圖22A中，也不設置有用來對電晶體M4、電晶體M4r的各閘極輸入電位的佈線X2L。另外，在圖22A中將相當於佈線X1L的佈線記為佈線XL。
在圖22A的電路MP中設定的權係數當在保持部HC的節點nd1保持高位準電位且在保持部HCr的節點nd1r保持低位準電位時設定為“+1”，當在保持部HC的節點nd1保持低位準電位且在保持部HCr的節點nd1r保持高位準電位時設定為“-1”，當在保持部HC的節點nd1保持低位準電位且在保持部HCr的節點nd1r保持低位準電位時設定為“0”。
另外，對圖22A的電路MP輸入的神經元的信號在對佈線XL施加高位準電位時設定為“+1”，在對佈線XL施加低位準電位時設定為“0”。
圖22A的電路MP的工作參照結構例子1的工作例子的說明。
當在圖22A的電路MP中如上那樣地定義權係數及所輸入的神經元的信號時，關於各權係數，以下表表示：藉由對電路MP輸入神經元的信號，從佈線OL的節點outa輸出的電流IOL 的變化的有無；以及從佈線OLB的節點outb輸出的電流IOLB 的變化的有無。注意，在下表中，將高位準電位記為high，將低位準電位記為low。
Figure 02_image013
如上表所示，圖22A的電路MP可以計算權係數“+1”、“-1”、“0”的3值與神經元的信號“+1”、“0”的2值之積。另外，權係數也可以為2值或3值以上，而可以不是3值。例如，也可以為“+1”、“0”的2值或“+1”、“-1”的2值。或者，權係數既可以為類比值，又可以為多位元(多值)的數位值。
在本工作例子中，將保持在電路MP的電路MC、MCr的每一個所包括的保持部HC及保持部HCr中的電位設定為高位準電位或低位準電位，但是也可以在保持部HC及保持部HCr中保持有表示類比值的電位。例如，在權係數為“正類比值”時，在保持部HC的節點nd1保持有高位準類比電位，在保持部HCr的節點nd1r保持有低位準電位。例如，權係數為“負類比值”時，保持部HC的節點nd1保持有低位準電位，保持部HCr的節點nd1r保持有高位準類比電位。電流IOL 及電流IOLB 的電流的高低成為對應於類比電位的高低。
與圖16A的電路MP同樣，圖22A的電路MP也可以採用將佈線IL與佈線ILB組合為一個且將佈線WL分割為佈線W1L、W2L的結構。圖22B示出上述電路結構。圖22B的電路MP例如可以應用於圖6的運算電路120。注意，圖22B的電路MP的工作方法參照圖16A的電路MP的工作方法的說明。
另外，圖22A的電路MP也可以採用將佈線XL分割為佈線X1L、佈線X2L的結構。圖22C示出上述電路結構。在對佈線X1L、佈線X2L分別供應高位準電位或低位準電位時，電晶體M3、M3r的每一個的開啟狀態及關閉狀態的組合有四種。另外，當在保持部HC的節點nd1及保持部HCr的節點nd1r保持高位準電位或低位準電位時，保持在節點nd1、節點nd1r的電位的組合有四種。
明確而言，當在節點nd1保持高位準電位且對佈線X1L施加高位準電位時佈線OL與佈線VL間電連接，所以流過佈線OL的電流量IOL 變化。另外，在對節點nd1r施加高位準電位且對佈線X2L施加高位準電位時佈線OLB與佈線VLr間電連接，所以流過佈線OLB的電流量IOLB 變化。以下表表示在圖22C的電路MP中根據保持在節點nd1、nd1r的電位的組合以及佈線X1L、X2L所供應的電位的組合決定的從佈線OL的節點outa輸出的電流IOL 的變化的有無以及從佈線OLB的節點outb輸出的電流IOLB 的變化的有無。注意，在下表中，將高位準電位記為high，將低位準電位記為low。
Figure 02_image015
接著，說明具有與圖22A至圖22C的電路MP不同的結構的電路。
與圖22A的電路MP同樣，圖23A所示的電路MP是計算權係數“+1”、“-1”、“0”的3值與神經元的信號“+1”、“0”的2值之積的電路，不設置電晶體M1s、電晶體M1sr、電晶體M7、電晶體M7r、電容器C2s、電容器C2sr的圖21A的電路MP的結構。另外，因為在圖23A中不設置電容器C2s、電容器C2sr，所以也不設置用來對電容器C2s、電容器C2sr的各第二端子輸入電位的佈線X2L。另外，在圖23A中將相當於佈線X1L的佈線記為佈線XL。
關於圖23A的工作，參照結構例子6的記載。
與圖22A的電路MP同樣，藉由定義圖23A的電路MP的權係數及神經元的信號，如上表表示，可以計算權係數“+1”、“-1”、“0”的3值與神經元的信號“+1”、“0”的2值之積。另外，權係數也可以為2值或3值以上，而可以不是3值。例如，也可以為“+1”、“0”的2值或“+1”、“-1”的2值。或者，權係數既可以為類比值，又可以為多位元(多值)的數位值。例如，將保持在電路MP的電路MC、電路MCr所包括的保持部HC及保持部HCr中的電位設定為高位準電位或低位準電位，但是在保持部HC及保持部HCr中保持有表示類比值的電位。例如，在權係數為“正類比值”時，在保持部HC的節點nd1保持有高位準類比電位，在保持部HCr的節點nd1r保持有低位準電位。例如，權係數為“負類比值”時，保持部HC的節點nd1保持有低位準電位，保持部HCr的節點nd1r保持有高位準類比電位。電流IOL 及電流IOLB 的電流的高低成為對應於類比電位的高低。
與圖16A的電路MP同樣，圖23A的電路MP也可以採用將佈線IL與佈線ILB組合為一個且將佈線WL分割為佈線W1L、W2L的結構。圖23B示出上述電路結構。圖23B的電路MP例如可以應用於圖6的運算電路120。注意，圖23B的電路MP的工作方法參照圖16A的電路MP的工作方法的說明。
另外，與圖22C的電路MP同樣，圖23A的電路MP也可以採用將佈線XL分割為佈線X1L、佈線X2L的結構。圖23C示出上述電路結構。在對佈線X1L、佈線X2L分別供應高位準電位或低位準電位時，電晶體M6、M6r的每一個的開啟狀態及關閉狀態的組合有四種。另外，當在保持部HC、保持部HCr的各節點nd1、節點nd1r保持高位準電位或低位準電位時，保持在節點nd1、節點nd1r的電位的組合有四種。另外，例如，將保持在電路MP的電路MC、MCr所包括的保持部HC及保持部HCr中的電位設定為高位準電位或低位準電位，但是在保持部HC及保持部HCr中保持有表示類比值的電位。例如，在權係數為“正類比值”時，在保持部HC的節點nd1保持有高位準類比電位，在保持部HCr的節點nd1r保持有低位準電位。例如，權係數為“負類比值”時，保持部HC的節點nd1保持有低位準電位，保持部HCr的節點nd1r保持有高位準類比電位。電流IOL 及電流IOLB 的電流的高低成為對應於類比電位的高低。
在圖23C的電路MP中，流過佈線OL、佈線OLB的電流的變化可以視為與圖22C的電路MP同樣。因此，以在圖22C的電路MP中說明的上表表示：在圖23C的電路MP中根據保持在節點nd1、nd1r的電位的組合以及佈線X1L、X2L所供應的電位的組合決定的從佈線OL的節點outa輸出的電流IOL 的變化的有無以及從佈線OLB的節點outb輸出的電流IOLB 的變化的有無。
＜結構例子8＞ 圖24A所示的電路MP是能夠應用於圖5F的電路MP的電路的一個例子。
圖24A的電路MP包括電路MC、電路MCr及電晶體MZ。
在圖24A的電路MP中，電路MCr具有與電路MC大致相同的電路結構。因此，為了與電路MC所包括的電路元件區分，對電路MCr所包括的電路元件的符號附上“r”。
另外，電路MC包括保持部HC及電晶體M8，電路MCr包括保持部HCr及電晶體M8r。
包括在圖24A的電路MP的電路MC中的保持部HC例如可以採用與包括在圖9A至圖9C、圖10A、圖10B、圖11A、圖11B、圖12A、圖12B等的電路MP的電路MC中的保持部HC相同的結構。
電晶體M8的第一端子與電晶體MZ的第一端子電連接，電晶體M8的閘極與電晶體M1的第二端子及電容器C1的第一端子電連接，電晶體M8的第二端子與佈線OL電連接。電容器C1的第二端子與佈線CVL電連接。電晶體M1的第一端子與佈線IL電連接。
電晶體M8r的第一端子與電晶體MZ的第一端子電連接，電晶體M8r的閘極與電晶體M1r的第二端子及電容器C1r的第一端子電連接，電晶體M8r的第二端子與佈線OLB電連接。電容器C1r的第二端子與佈線CVL電連接。電晶體M1的第一端子與佈線ILB電連接。
佈線CVL例如被用作供應定電壓的佈線。作為該定電壓，例如可以採用高位準電位、低位準電位、接地電位等。
與保持在圖9A等所示的電路MP中的保持部HC、保持部HCr同樣，保持在圖24A的電路MP中的保持部HC、保持部HCr可以保持對應於權係數的電位。明確而言，例如，對佈線WL供應指定電位而使電晶體M1及電晶體M1r處於開啟狀態，從佈線IL向電容器C1的第一端子供應電位且從佈線ILB向電容器C1r的第一端子供應電位，即可。然後，對佈線WL供應指定電位而使電晶體M1及電晶體M1r處於關閉狀態。
在此，例如，在圖24A的電路MP中設定的權係數當在保持部HC的節點nd1保持高位準電位且在保持部HCr的節點nd1r保持低位準電位時設定為“+1”，當在保持部HC的節點nd1保持低位準電位且在保持部HCr的節點nd1r保持高位準電位時設定為“-1”，當在保持部HC的節點nd1保持低位準電位且在保持部HCr的節點nd1r保持低位準電位時設定為“0”。
藉由在保持部HC及保持部HCr各自保持對應於權係數的電位，電晶體M8及電晶體M8r的各閘極的電位決定。在此，例如藉由對佈線XL供應對應於神經元的信號的值的電位，決定從電路MP流過佈線IL及/或佈線ILB的電流。例如，在對佈線XL作為“1”的第二資料供應高位準電位時，佈線VL所供應的定電壓被供應到電晶體M8的第一端子及電晶體M8r的第一端子。此時，在電晶體M8的閘極的電位為高位準電位時，電流流過電晶體M8的第一端子與第二端子間，在電晶體M8的閘極的電位為低位準電位時，電流不流過電晶體M8的第一端子與第二端子間。同樣地，在電晶體M8r的閘極的電位為高位準電位時，電流流過電晶體M8r的第一端子與第二端子間，在電晶體M8r的閘極的電位為低位準電位時，電流不流過電晶體M8r的第一端子與第二端子間。另外，例如，在對佈線XL作為“0”的第二資料供應低位準電位時，不對電晶體M8的第一端子及電晶體M8r的第一端子供應佈線VL所供應的定電壓，所以電流不流過各電晶體的第一端子與第二端子間。
換言之，將上述內容總合，在權係數與神經元的信號的值之積為“+1”時，指定電流從電路MC流過佈線OL而從電路MCr不流過佈線OLB。另外，在權係數與神經元的信號的值之積為“-1”時，指定電流從電路MCr流過佈線OLB而從電路MC不流過佈線OL。另外，在權係數與神經元的信號的值之積為“0”時，指定電流從電路MC流過佈線OL而從電路MCr不流過佈線OLB。
上表如此，與在結構例子7中說明的電路MP同樣，圖24A的電路MP可以計算權係數“+1”、“-1”、“0”的3值與神經元的信號“+1”、“0”的2值之積。另外，與在結構例子7中說明的電路MP同樣，圖24A的電路MP也可以為將權係數設定為類比值、多位元(多值)的數位值等。
另外，能夠應用於本發明的一個實施方式的半導體裝置的運算電路的圖24A的電路MP根據情況可以適當地改變。
例如，在作為圖7的運算電路130使用圖24A的電路MP時，將圖24A的電路MP的結構改變為圖24B所示的電路MP的結構即可。圖24B的電路MP具有在圖24A的電路MP中將佈線OL及佈線IL組合為一個佈線IOL，並且將佈線OLB及佈線ILB組合為一個佈線IOLB的結構。另外，圖24B所示的佈線XL相當於圖7所示的佈線XLS[1]至佈線XLS[m]中的任一個，圖24B所示的佈線WL相當於圖7所示的佈線WLS[1]至佈線WLS[m]中的任一個。
另外，能夠應用於圖5A的電路MP的電路不侷限於圖24A的電路MP。
例如，可以將在結構例子4中說明的圖18A的電路MP改變為能夠應用於圖5A的電路MP的電路。圖25A所示的電路MP是能夠應用於圖5A的電路MP的電路，與圖18A同樣地包括具有負載電路LC的保持部HC及具有負載電路LCr的保持部HCr。注意，圖25A的工作參照圖24A的電路MP、圖18A的電路MP等工作例子的說明。
另外，例如，在作為圖7的運算電路130使用圖25A的電路MP時，將圖25A的電路MP的結構改變為圖25B所示的電路MP的結構即可。圖25B的電路MP具有如下結構：在圖25A的電路MP中將佈線OL及佈線IL組合為一個佈線IOL，將佈線OLB及佈線ILB組合為一個佈線IOLB，並且不設置有電晶體M1及電晶體M1r。另外，圖25B所示的佈線XL相當於圖7所示的佈線XLS[1]至佈線XLS[m]中的任一個，圖25B所示的佈線WL相當於圖7所示的佈線WLS[1]至佈線WLS[m]中的任一個。
另外，例如，可以將在結構例子5中說明的圖20A的電路MP改變為能夠應用於圖5A的電路MP的電路。圖26A所示的電路MP是能夠應用於圖5A的電路MP的電路，與圖20A同樣，包括具有反相器電路INV1及反相器電路INV2的保持部HC以及具有反相器電路INV1r及反相器電路INV2r的保持部HCr。另外，圖26A的電路MP不設置有電晶體M3、電晶體M3r、電晶體M4及電晶體M4r。注意，圖26A的工作參照圖24A的電路MP、圖20A的電路MP等工作例子的說明。
例如，可以將在結構例子5中說明的圖20B的電路MP改變為能夠應用於圖5A的電路MP的電路。圖26B所示的電路MP是能夠應用於圖5A的電路MP的電路，與圖20B同樣，包括具有反相器電路INV1及反相器電路INV2的保持部HC。另外，圖26B的電路MP不設置有電晶體M3、電晶體M3r、電晶體M4及電晶體M4r。注意，圖26B的工作參照圖24A的電路MP、圖20B的電路MP等工作例子的說明。
例如，可以將在結構例子7中說明的圖22A的電路MP改變為能夠應用於圖5A的電路MP的電路。圖27A所示的電路MP是能夠應用於圖5A的電路MP的電路，並且是圖22A的電路MP的變形例子。注意，圖22A的電路MP與圖22A的電路MP不同之處是：電容器C1的第二端子與佈線VL電連接；電容器C1r的第二端子與佈線VL電連接；電晶體M2的第一端子及電晶體M2的第一端子與電晶體MZ的第一端子電連接；不設置有電晶體M3及電晶體M3r；等。注意，圖27A的工作參照圖24A的電路MP、圖22A的電路MP等工作例子的說明。
另外，例如，在作為圖6的運算電路120使用圖27A的電路MP時，將圖27A的電路MP的結構改變為圖27B所示的電路MP的結構即可。在圖27B的電路MP中，將圖27A的電路MP中的佈線IL及佈線ILB組合為一個佈線IL。另外，圖27B所示的佈線XL相當於圖6所示的佈線XLS[1]至佈線XLS[m]中的任一個，圖27B所示的佈線WL相當於圖6所示的佈線WLS[1]至佈線WLS[m]中的任一個。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式3 在本實施方式中，對在上述實施方式中說明的可應用於半導體裝置的OS電晶體的結構例子進行說明。
＜半導體裝置的結構例子＞ 圖28所示的半導體裝置包括電晶體300、電晶體500及電容器600。圖30A是電晶體500的通道長度方向上的剖面圖，圖30B是電晶體500的通道寬度方向上的剖面圖，圖30C是電晶體300的通道寬度方向上的剖面圖。
電晶體500是在通道形成區域中包含金屬氧化物的電晶體(OS電晶體)。由於電晶體500的關態電流小，所以藉由將該OS電晶體用於半導體裝置尤其是包括在運算電路110中的電路MP的電晶體M1、電晶體M3、電晶體M4等，可以長期間保持寫入內容。換言之，更新工作的頻率低或者不需要更新工作，所以可以降低半導體裝置的功耗。
電晶體500設置在電晶體300的上方，電容器600設置在電晶體300及電晶體500的上方。另外，電容器600可以為電路MP中的電容器C1、電容器C1r等。
電晶體300設置在基板311上，並包括：導電體316、絕緣體315、由基板311的一部分構成的半導體區域313；以及被用作源極區域和汲極區域的低電阻區域314a及低電阻區域314b。另外，電晶體300例如可以應用於上述實施方式的電晶體。
如圖30C所示，在電晶體300中，導電體316隔著絕緣體315覆蓋半導體區域313的頂面及通道寬度方向的側面。如此，藉由使電晶體300具有Fin型結構，實效上的通道寬度增加，所以可以改善電晶體300的通態特性。此外，由於可以增加閘極電極的電場的影響，所以可以改善電晶體300的關閉特性。
另外，電晶體300可以為p通道型電晶體或n通道型電晶體。
半導體區域313的通道形成區域、其附近的區域、被用作源極區域或汲極區域的低電阻區域314a及低電阻區域314b等較佳為包含矽類半導體等半導體，更佳為包含單晶矽。此外，也可以使用包含Ge(鍺)、SiGe(矽鍺)、GaAs(砷化鎵)、GaAlAs(鎵鋁砷)等的材料形成。可以使用對晶格施加應力，改變晶面間距而控制有效質量的矽。此外，電晶體300也可以是使用GaAs和GaAlAs等的HEMT(High Electron Mobility Transistor：高電子移動率電晶體)。
在低電阻區域314a及低電阻區域314b中，除了應用於半導體區域313的半導體材料之外，還包含砷、磷等賦予n型導電性的元素或硼等賦予p型導電性的元素。
作為被用作閘極電極的導電體316，可以使用包含砷、磷等賦予n型導電性的元素或硼等賦予p型導電性的元素的矽等半導體材料、金屬材料、合金材料或金屬氧化物材料等導電材料。
此外，由於導電體的材料決定功函數，所以藉由選擇該導電體的材料，可以調整電晶體的臨界電壓。明確而言，作為導電體較佳為使用氮化鈦或氮化鉭等材料。為了兼具導電性和埋入性，作為導電體較佳為使用鎢或鋁等金屬材料的疊層，尤其在耐熱性方面上較佳為使用鎢。
注意，圖28所示的電晶體300的結構只是一個例子，不侷限於上述結構，根據電路結構或驅動方法使用適當的電晶體即可。例如，當在半導體裝置中使用只有OS電晶體的單極性電路時，如圖29所示，作為電晶體300的結構採用與使用氧化物半導體的電晶體500相同的結構即可。在後面說明電晶體500的結構。
以覆蓋電晶體300的方式依次層疊有絕緣體320、絕緣體322、絕緣體324及絕緣體326。
作為絕緣體320、絕緣體322、絕緣體324及絕緣體326，例如可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧氮化鋁、氮氧化鋁及氮化鋁等。
注意，在本說明書中，“氧氮化矽”是指在其組成中氧含量多於氮含量的材料，而“氮氧化矽”是指在其組成中氮含量多於氧含量的材料。注意，在本說明書中，“氧氮化鋁”是指氧含量多於氮含量的材料，“氮氧化鋁”是指氮含量多於氧含量的材料。
絕緣體322也可以被用作使因設置在其下方的電晶體300等而產生的步階平坦化的平坦化膜。例如，為了提高絕緣體322的頂面的平坦性，其頂面也可以藉由利用化學機械拋光(CMP)法等的平坦化處理被平坦化。
作為絕緣體324，較佳為使用能夠防止氫或雜質從基板311或電晶體300等擴散到設置有電晶體500的區域中的具有阻擋性的膜。
作為對氫具有阻擋性的膜的一個例子，例如可以使用藉由CVD法形成的氮化矽。在此，有時氫擴散到電晶體500等具有氧化物半導體的半導體元件中，導致該半導體元件的特性下降。因此，較佳為在電晶體500與電晶體300之間設置抑制氫的擴散的膜。明確而言，抑制氫的擴散的膜是指氫的脫離量少的膜。
氫的脫離量例如可以利用熱脫附譜分析法(TDS)等測量。例如，在TDS分析中的膜表面溫度為50℃至500℃的範圍內，當將換算為氫原子的脫離量換算為絕緣體324的每單位面積的量時，絕緣體324中的氫的脫離量為10×1015 atoms/cm2 以下，較佳為5×1015 atoms/cm2 以下，即可。
注意，絕緣體326的介電常數較佳為比絕緣體324低。例如，絕緣體326的相對介電常數較佳為低於4，更佳為低於3。例如，絕緣體326的相對介電常數較佳為絕緣體324的相對介電常數的0.7倍以下，更佳為0.6倍以下。藉由將介電常數低的材料用於層間膜，可以減少產生在佈線之間的寄生電容。
此外，在絕緣體320、絕緣體322、絕緣體324及絕緣體326中埋入與電容器600或電晶體500連接的導電體328、導電體330等。此外，導電體328及導電體330具有插頭或佈線的功能。注意，有時使用同一元件符號表示具有插頭或佈線的功能的多個導電體。此外，在本說明書等中，佈線、與佈線連接的插頭也可以是一個組件。就是說，導電體的一部分有時被用作佈線，並且導電體的一部分有時被用作插頭。
作為各插頭及佈線(導電體328及導電體330等)的材料，可以使用金屬材料、合金材料、金屬氮化物材料或金屬氧化物材料等導電材料的單層或疊層。較佳為使用兼具耐熱性和導電性的鎢或鉬等高熔點材料，尤其較佳為使用鎢。或者，較佳為使用鋁或銅等低電阻導電材料。藉由使用低電阻導電材料可以降低佈線電阻。
也可以在絕緣體326及導電體330上形成佈線層。例如，在圖28中，依次層疊有絕緣體350、絕緣體352及絕緣體354。此外，在絕緣體350、絕緣體352及絕緣體354中形成有導電體356。導電體356具有與電晶體300連接的插頭或佈線的功能。此外，導電體356可以使用與導電體328及導電體330同樣的材料形成。
此外，與絕緣體324同樣，絕緣體350例如較佳為使用對氫具有阻擋性的絕緣體。此外，導電體356較佳為包含對氫具有阻擋性的導電體。尤其是，在對氫具有阻擋性的絕緣體350所具有的開口中形成對氫具有阻擋性的導電體。藉由採用該結構，可以使用障壁層將電晶體300與電晶體500分離，從而可以抑制氫從電晶體300擴散到電晶體500中。
注意，作為對氫具有阻擋性的導電體，例如較佳為使用氮化鉭等。此外，藉由層疊氮化鉭和導電性高的鎢，不但可以保持作為佈線的導電性而且可以抑制氫從電晶體300擴散。此時，對氫具有阻擋性的氮化鉭層較佳為與對氫具有阻擋性的絕緣體350接觸。
此外，也可以在絕緣體354及導電體356上形成佈線層。例如，在圖28中，依次層疊有絕緣體360、絕緣體362及絕緣體364。此外，在絕緣體360、絕緣體362及絕緣體364中形成有導電體366。導電體366具有插頭或佈線的功能。此外，導電體366可以使用與導電體328及導電體330同樣的材料形成。
此外，與絕緣體324同樣，絕緣體360例如較佳為使用對氫具有阻擋性的絕緣體。此外，導電體366較佳為包含對氫具有阻擋性的導電體。尤其是，在對氫具有阻擋性的絕緣體360所具有的開口中形成對氫具有阻擋性的導電體。藉由採用該結構，可以使用障壁層將電晶體300與電晶體500分離，從而可以抑制氫從電晶體300擴散到電晶體500中。
此外，也可以在絕緣體364及導電體366上形成佈線層。例如，在圖28中，依次層疊有絕緣體370、絕緣體372及絕緣體374。此外，在絕緣體370、絕緣體372及絕緣體374中形成有導電體376。導電體376具有插頭或佈線的功能。此外，導電體376可以使用與導電體328及導電體330同樣的材料形成。
此外，與絕緣體324同樣，絕緣體370例如較佳為使用對氫具有阻擋性的絕緣體。此外，導電體376較佳為包含對氫具有阻擋性的導電體。尤其是，在對氫具有阻擋性的絕緣體370所具有的開口中形成對氫具有阻擋性的導電體。藉由採用該結構，可以使用障壁層將電晶體300與電晶體500分離，從而可以抑制氫從電晶體300擴散到電晶體500中。
此外，也可以在絕緣體374及導電體376上形成佈線層。例如，在圖28中，依次層疊有絕緣體380、絕緣體382及絕緣體384。此外，在絕緣體380、絕緣體382及絕緣體384中形成有導電體386。導電體386具有插頭或佈線的功能。此外，導電體386可以使用與導電體328及導電體330同樣的材料形成。
此外，與絕緣體324同樣，絕緣體380例如較佳為使用對氫具有阻擋性的絕緣體。此外，導電體386較佳為包含對氫具有阻擋性的導電體。尤其是，在對氫具有阻擋性的絕緣體380所具有的開口中形成對氫具有阻擋性的導電體。藉由採用該結構，可以使用障壁層將電晶體300與電晶體500分離，從而可以抑制氫從電晶體300擴散到電晶體500中。
在上面說明包括導電體356的佈線層、包括導電體366的佈線層、包括導電體376的佈線層及包括導電體386的佈線層，但是本實施方式的半導體裝置不侷限於此。與包括導電體356的佈線層同樣的佈線層可以為三層以下，與包括導電體356的佈線層同樣的佈線層可以為五層以上。
在絕緣體384上依次層疊有絕緣體510、絕緣體512、絕緣體514及絕緣體516。作為絕緣體510、絕緣體512、絕緣體514及絕緣體516中的一個，較佳為使用對氧或氫具有阻擋性的物質。
例如，作為絕緣體510及絕緣體514，較佳為使用能夠防止氫或雜質從基板311或設置有電晶體300的區域等擴散到設置有電晶體500的區域中的具有阻擋性的膜。因此，絕緣體510及絕緣體514可以使用與絕緣體324同樣的材料。
作為對氫具有阻擋性的膜的一個例子，可以使用藉由CVD法形成的氮化矽。在此，有時氫擴散到電晶體500等具有氧化物半導體的半導體元件中，導致該半導體元件的特性下降。因此，較佳為在電晶體300與電晶體500之間設置抑制氫的擴散的膜。明確而言，抑制氫的擴散的膜是指氫的脫離量少的膜。
例如，作為對氫具有阻擋性的膜，絕緣體510及絕緣體514較佳為使用氧化鋁、氧化鉿、氧化鉭等金屬氧化物。
尤其是，氧化鋁的不使氧及導致電晶體的電特性變動的氫、水分等雜質透過的阻擋效果高。因此，在電晶體的製程中及製程之後，氧化鋁可以防止氫、水分等雜質進入電晶體500中。此外，氧化鋁可以抑制氧從構成電晶體500的氧化物釋放。因此，氧化鋁適合用作電晶體500的保護膜。
例如，作為絕緣體512及絕緣體516，可以使用與絕緣體320同樣的材料。此外，藉由作為上述絕緣體使用介電常數較低的材料，可以減少產生在佈線之間的寄生電容。例如，作為絕緣體512及絕緣體516，可以使用氧化矽膜和氧氮化矽膜等。
此外，在絕緣體510、絕緣體512、絕緣體514及絕緣體516中例如埋入有導電體518、構成電晶體500的導電體(例如，導電體503)等。此外，導電體518被用作與電容器600或電晶體300連接的插頭或佈線。導電體518可以使用與導電體328及導電體330同樣的材料形成。
尤其是，與絕緣體510及絕緣體514接觸的區域的導電體518較佳為對氧、氫及水具有阻擋性的導電體。藉由採用該結構，可以利用對氧、氫及水具有阻擋性的層將電晶體300與電晶體500分離，從而可以抑制氫從電晶體300擴散到電晶體500中。
在絕緣體516的上方設置有電晶體500。
如圖30A和圖30B所示，電晶體500包括：嵌入在絕緣體514及絕緣體516中的導電體503；配置在絕緣體516及導電體503上的絕緣體520；配置在絕緣體520上的絕緣體522；配置在絕緣體522上的絕緣體524；配置在絕緣體524上的氧化物530a；配置在氧化物530a上的氧化物530b；配置在氧化物530b上且彼此隔開的導電體542a及導電體542b；配置在導電體542a及導電體542b上且形成有與導電體542a和導電體542b之間重疊的開口的絕緣體580；配置在開口的底面及側面上的氧化物530c；配置在氧化物530c的形成面的絕緣體550；以及配置在絕緣體550的形成面上的導電體560。
另外，如圖30A和圖30B所示，較佳為在氧化物530a、氧化物530b、導電體542a及導電體542b與絕緣體580之間配置有絕緣體544。此外，如圖30A和圖30B所示，導電體560較佳為包括設置在絕緣體550的內側的導電體560a及嵌入在導電體560a的內側的導電體560b。此外，如圖30A和圖30B所示，較佳為在絕緣體580、導電體560及絕緣體550上配置有絕緣體574。
注意，下面有時將氧化物530a、氧化物530b及氧化物530c總稱為氧化物530。
在電晶體500中，在形成通道的區域及其附近層疊有氧化物530a、氧化物530b及氧化物530c的三層，但是本發明不侷限於此。例如，可以設置氧化物530b的單層、氧化物530b與氧化物530a的兩層結構、氧化物530b與氧化物530c的兩層結構或者四層以上的疊層結構。另外，在電晶體500中，導電體560具有兩層結構，但是本發明不侷限於此。例如，導電體560也可以具有單層結構或三層以上的疊層結構。注意，圖28、圖30A所示的電晶體500的結構只是一個例子而不侷限於上述結構，可以根據電路結構或驅動方法使用適當的電晶體。
在此，導電體560被用作電晶體的閘極電極，導電體542a及導電體542b被用作源極電極或汲極電極。如上所述，導電體560填埋於絕緣體580的開口中及夾在導電體542a與導電體542b之間的區域。導電體560、導電體542a及導電體542b相對於絕緣體580的開口的配置是自對準地被選擇。換言之，在電晶體500中，可以在源極電極與汲極電極之間自對準地配置閘極電極。由此，可以在不設置用於對準的餘地的方式形成導電體560，所以可以實現電晶體500的佔有面積的縮小。由此，可以實現半導體裝置的微型化及高積體化。
再者，導電體560自對準地形成在導電體542a與導電體542b之間的區域，所以導電體560不包括與導電體542a及導電體542b重疊的區域。由此，可以降低形成在導電體560與導電體542a及導電體542b之間的寄生電容。因此，可以提高電晶體500的切換速度，從而電晶體500可以具有高頻率特性。
導電體560有時被用作第一閘極(也稱為頂閘極)電極。導電體503有時被用作第二閘極(也稱為底閘極)電極。在此情況下，藉由獨立地改變供應到導電體503的電位而不使其與供應到導電體560的電位聯動，可以控制電晶體500的臨界電壓。尤其是，藉由對導電體503供應負電位，可以使電晶體500的臨界電壓大於0V且可以減小關態電流。因此，與不對導電體503施加負電位時相比，在對導電體503施加負電位的情況下，可以減小對導電體560供應的電位為0V時的汲極電流。
導電體503以與氧化物530及導電體560重疊的方式配置。由此，在對導電體560及導電體503供應電位的情況下，從導電體560產生的電場和從導電體503產生的電場連接，可以覆蓋形成在氧化物530中的通道形成區域。在本說明書等中，將由第一閘極電極的電場和第二閘極電極的電場電圍繞通道形成區域的電晶體的結構稱為surrounded channel(S-channel：圍繞通道)結構。
另外，導電體503具有與導電體518同樣的結構，以與絕緣體514及絕緣體516的開口的內壁接觸的方式形成有導電體503a，其內側形成有導電體503b。另外，在電晶體500中，疊層有導電體503a與導電體503b，但是本發明不侷限於此。例如，導電體503可以具有單層結構，也可以具有三層以上的疊層結構。
在此，作為導電體503a較佳為使用具有抑制氫原子、氫分子、水分子、銅原子等雜質的擴散的功能(不容易使上述雜質透過)的導電材料。另外，較佳為使用具有抑制氧(例如，氧原子、氧分子等中的至少一個)的擴散的功能(不容易使上述氧透過)的導電材料。在本說明書中，“抑制雜質或氧的擴散的功能”是指抑制上述雜質和上述氧中的任一個或全部的擴散的功能。
例如，藉由使導電體503a具有抑制氧的擴散的功能，可以抑制因導電體503b氧化而導致導電率的下降。
另外，在導電體503還具有佈線的功能的情況下，作為導電體503b，較佳為使用以鎢、銅或鋁為主要成分的導電性高的導電材料。在圖式中，導電體503b具有單層結構，但是也可以具有疊層結構，例如，可以採用鈦、氮化鈦和上述導電材料的疊層結構。
絕緣體520、絕緣體522、絕緣體524及絕緣體550被用作第二閘極絕緣膜。
在此，與氧化物530接觸的絕緣體524較佳為使用包含超過化學計量組成的氧的絕緣體。換言之，較佳為在絕緣體524中形成有過量氧區域。藉由以與氧化物530接觸的方式設置上述包含過量氧的絕緣體，可以減少氧化物530中的氧缺陷，從而可以提高電晶體500的可靠性。
明確而言，作為具有過量氧區域的絕緣體，較佳為使用藉由加熱使一部分的氧脫離的氧化物材料。藉由加熱使氧脫離的氧化物是指在TDS(Thermal Desorption Spectroscopy：熱脫附譜法)分析中換算為氧原子的氧的脫離量為1.0×1018 atoms/cm3 以上，較佳為1.0×1019 atoms/cm3 以上，進一步較佳為2.0×1019 atoms/cm3 以上，或者3.0×1020 atoms/cm3 以上的氧化物膜。另外，進行上述TDS分析時的膜的表面溫度較佳為在100℃以上且700℃以下，或者100℃以上且400℃以下的範圍內。
另外，也可以將具有上述過量氧區域的絕緣體與氧化物530接觸而進行加熱處理、微波處理和RF處理中的一個或多個處理。藉由進行該處理，可以去除氧化物530中的水或氫。例如，在氧化物530中，發生VoH的鍵合切斷的反應，換言之，發生“VoH→Vo+H”的反應而可以實現脫氫化。在此產生的氫的一部分有時與氧鍵合而作為H2 O從氧化物530或氧化物530附近的絕緣體被去除。另外，氫的一部分有時向導電體542(導電體542a及導電體542b)擴散或被導電體542俘獲(也稱為被吸雜)。
另外，上述微波處理例如較佳為使用具有產生高密度電漿的功率的裝置或對基板一側施加RF的功率的裝置。例如，藉由使用包含氧的氣體且使用高密度電漿，可以產生高密度的氧自由基，並且藉由對基板一側施加RF，可以將由高密度電漿產生的氧自由基有效地導入到氧化物530或氧化物530附近的絕緣體中。另外，在上述微波處理中，壓力為133Pa以上，較佳為200Pa以上，更佳為400Pa以上即可。另外，作為向進行微波處理的裝置內導入的氣體例如使用氧及氬，並且該微波處理在氧流量比(O2 /(O2 +Ar))為50%以下，較佳為10%以上且30%以下的條件下進行。
另外，在電晶體500的製程中，較佳為以氧化物530的表面露出的狀態進行加熱處理。該加熱處理例如較佳為以100℃以上且450℃以下，更佳為以350℃以上且400℃以下進行。加熱處理在氮氣體或惰性氣體氛圍或者包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行。因此，可以對氧化物530供應氧而可以減少氧缺陷(Vo)。另外，加熱處理也可以在減壓狀態下進行。例如，加熱處理較佳為在氧氛圍下進行。或者，加熱處理也可以在氮氣體或惰性氣體氛圍下進行加熱處理，然後為了填補脫離了的氧在包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行加熱處理。或者，也可以在包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行加熱處理之後，在氮氣體或惰性氣體氛圍下連續進行加熱處理。
另外，藉由對氧化物530進行加氧化處理，可以將氧化物530中的氧缺陷由所供應的氧填補，換言之，可以促進“Vo+O→null”的反應。再者，在殘留在氧化物530中的氫與所供應的氧起反應，可以將該氫作為H2 O去除(進行脫水化)。由此，可以抑制殘留在氧化物530中的氫再鍵合於氧缺陷而形成VoH。
當絕緣體524具有過量氧區域時，絕緣體522較佳為具有抑制氧(例如，氧原子、氧分子等)的擴散的功能(不容易使上述氧透過)。
當絕緣體522具有抑制氧或雜質的擴散的功能時，氧化物530所包含的氧不擴散到絕緣體520一側，所以是較佳的。另外，可以抑制導電體503與絕緣體524或氧化物530所包含的氧起反應。
作為絕緣體522，例如較佳為使用包含氧化鋁、氧化鉿、含有鋁及鉿的氧化物(鋁酸鉿)、氧化鉭、氧化鋯、鋯鈦酸鉛(PZT)、鈦酸鍶(SrTiO3 )或(Ba，Sr)TiO3 (BST)等所謂的high-k材料的絕緣體的單層或疊層。當進行電晶體的微型化及高積體化時，由於閘極絕緣膜的薄膜化，有時發生洩漏電流等問題。藉由作為被用作閘極絕緣膜的絕緣體使用high-k材料，可以在保持物理厚度的同時降低電晶體工作時的閘極電位。
尤其是，較佳為使用作為具有抑制雜質及氧等的擴散的功能(不容易使上述氧透過)的絕緣材料的包含鋁和鉿中的一者或兩者的氧化物的絕緣體。作為包含鋁和鉿中的一者或兩者的氧化物的絕緣體，較佳為使用氧化鋁、氧化鉿、包含鋁及鉿的氧化物(鋁酸鉿)等。當使用這種材料形成絕緣體522時，絕緣體522被用作抑制氧從氧化物530釋放或氫等雜質從電晶體500的周圍部進入氧化物530的層。
或者，例如也可以對上述絕緣體添加氧化鋁、氧化鉍、氧化鍺、氧化鈮、氧化矽、氧化鈦、氧化鎢、氧化釔、氧化鋯。此外，也可以對上述絕緣體進行氮化處理。還可以在上述絕緣體上層疊氧化矽、氧氮化矽或氮化矽。
絕緣體520較佳為具有熱穩定性。例如，因為氧化矽及氧氮化矽具有熱穩定性，所以是較佳的。另外，藉由high-k材料的絕緣體與氧化矽或氧氮化矽組合，可以形成具有熱穩定性且相對介電常數高的疊層結構的絕緣體520。
在圖30A及圖30B的電晶體500中，作為由三層疊層結構構成的第二閘極絕緣膜使用絕緣體520、絕緣體522及絕緣體524，但是第二閘極絕緣膜也可以具有單層、兩層或四層以上的疊層結構。此時，不侷限於使用相同材料構成的疊層結構，也可以是使用不同材料形成的疊層結構。
在電晶體500中，較佳為將被用作氧化物半導體的金屬氧化物用於包含通道形成區域的氧化物530。例如，作為氧化物530較佳為使用In-M-Zn氧化物(元素M為選自鋁、鎵、釔、銅、釩、鈹、硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢和鎂等中的一種或多種)等金屬氧化物。尤其是，能夠應用於氧化物530的In-M-Zn氧化物較佳為在實施方式4中說明的CAAC-OS或CAC-OS。此外，作為氧化物530，也可以使用In-Ga氧化物、In-Zn氧化物。
另外，作為電晶體500較佳為使用載子密度低的金屬氧化物。在降低金屬氧化物的載子密度的情況下，降低金屬氧化物中的雜質濃度而降低缺陷態密度即可。在本說明書等中，將雜質濃度低且缺陷態密度低的狀態稱為“高純度本質”或“實質上高純度本質”。作為金屬氧化物中的雜質例如有氫、氮、鹼金屬、鹼土金屬、鐵、鎳、矽等。
尤其是，包含在金屬氧化物中的氫與鍵合於金屬原子的氧起反應生成水，因此有時在金屬氧化物中形成氧缺陷。另外，在氫進入氧化物530的氧缺陷時，有時氧缺陷與氫鍵合而形成VoH。VoH有時被用作施體且生成作為載子的電子。另外，有時由於氫的一部分與鍵合於金屬原子的氧鍵合，產生作為載子的電子。因此，使用包含較多的氫的金屬氧化物的電晶體容易具有常開啟特性。另外，金屬氧化物中的氫受熱、電場等的作用容易移動，所以在金屬氧化物包含較多的氫時，電晶體的可靠性有可能降低。在本發明的一個實施方式中，較佳為儘量降低氧化物530中的VoH而成為高純度本質或實質上高純度本質。為了獲得如此那樣的VoH十分降低的金屬氧化物，重要的是：去除金屬氧化物中的水分、氫等雜質(有時記為脫水、脫氫化處理。)；以及對金屬氧化物供應氧而填補氧缺陷(有時記為加氧化處理。)。藉由將VoH等雜質十分降低的金屬氧化物用於電晶體的通道形成區域，可以賦予穩定電特性。
氫進入氧缺陷的缺陷會用作金屬氧化物的施體。然而，難以定量地評價該缺陷。於是，在金屬氧化物中，有時不是使用施體濃度而是使用載子濃度進行評價。因此，在本說明書等中，作為金屬氧化物的參數，有時不是使用施體濃度而是使用假定不施加電場的狀態下的載子濃度。換言之，本說明書等所記載的“載子濃度”有時也可以稱為“施體濃度”。
因此，在將金屬氧化物用於氧化物530時，較佳為儘量減少金屬氧化物中的氫。明確而言，在金屬氧化物中，利用二次離子質譜(SIMS：Secondary Ion Mass Spectrometry)測得的氫濃度低於1×1020 atoms/cm3 ，較佳為低於1×1019 atoms/cm3 ，更佳為低於5×1018 atoms/cm3 ，進一步較佳為低於1×1018 atoms/cm3 。藉由將氫等雜質被充分降低的金屬氧化物用於電晶體的通道形成區域，可以使電晶體具有穩定的電特性。
另外，在作為氧化物530使用金屬氧化物時，通道形成區域的金屬氧化物的載子濃度較佳為1×1018 cm-3 以下，更佳為小於1×1017 cm-3 ，進一步較佳為小於1×1016 cm-3 ，更進一步較佳為小於1×1013 cm-3 ，還進一步較佳為小於1×1012 cm-3 。注意，對通道形成區域的金屬氧化物的載子濃度的下限值沒有特別的限制，例如可以設定為1×10-9 cm-3 。
另外，在作為氧化物530使用金屬氧化物時，在導電體542(導電體542a及導電體542b)與氧化物530接觸時，有時氧化物530中的氧擴散到導電體542而導電體542被氧化。在導電體542被氧化時，導電體542的導電率下降的可能性高。另外，也可以將“氧化物530中的氧向導電體542擴散”稱為“導電體542吸收氧化物530中的氧”。
另外，在氧化物530中的氧擴散到導電體542(導電體542a及導電體542b)時，有時在導電體542a與氧化物530b間的介面及該介面附近以及在導電體542b與氧化物530b間的介面及該介面附近形成具有絕緣性的區域。該區域所包含的氧比導電體542多，所以可以視為該區域的電阻率高於導電體542a及導電體542b。此時，導電體542、該區域與氧化物530b的三層結構可以視為由金屬、絕緣體與半導體構成的三層結構，有時稱為MIS(Metal-Insulator-Semiconductor，金屬-絕緣體-金屬)結構或者以MIS結構為主要結構的二極體接合結構。
注意，上述具有絕緣性的區域不侷限於形成在導電體542與氧化物530b間，例如，有時具有絕緣性的區域形成在導電體542與氧化物530c間、導電體542與氧化物530b間或導電體542與氧化物530c間。
另外，作為在氧化物530中被用作通道形成區域的金屬氧化物，較佳為使用其能帶間隙為2eV以上，較佳為2.5eV以上的金屬氧化物。如此，藉由使用能帶間隙較寬的金屬氧化物，可以減小電晶體的關態電流。
在氧化物530中，當在氧化物530b之下設置有氧化物530a時，可以防止雜質從形成在氧化物530a下的結構物擴散到氧化物530b。當在氧化物530b之上設置有氧化物530c時，可以防止雜質從形成在氧化物530c的上方的結構物擴散到氧化物530b。
另外，氧化物530較佳為具有各金屬原子的原子個數比互不相同的氧化物的疊層結構。明確而言，用於氧化物530a的金屬氧化物的構成元素中的元素M的原子個數比較佳為大於用於氧化物530b的金屬氧化物的構成元素中的元素M的原子個數比。另外，用於氧化物530a的金屬氧化物中的相對於In的元素M的原子個數比較佳為大於用於氧化物530b的金屬氧化物中的相對於In的元素M的原子個數比。另外，用於氧化物530b的金屬氧化物中的相對於元素M的In的原子個數比較佳為大於用於氧化物530a的金屬氧化物中的相對於元素M的In的原子個數比。另外，氧化物530c可以使用可用於氧化物530a或氧化物530b的金屬氧化物。
較佳的是，使氧化物530a及氧化物530c的導帶底的能量高於氧化物530b的導帶底的能量。換言之，氧化物530a及氧化物530c的電子親和力較佳為小於氧化物530b的電子親和力。
在此，在氧化物530a、氧化物530b及氧化物530c的接合部中，導帶底的能階平緩地變化。換言之，也可以將上述情況表達為氧化物530a、氧化物530b及氧化物530c的接合部的導帶底的能階連續地變化或者連續地接合。為此，較佳為降低形成在氧化物530a與氧化物530b的介面以及氧化物530b與氧化物530c的介面的混合層的缺陷態密度。
明確而言，藉由使氧化物530a與氧化物530b、以及氧化物530b與氧化物530c除了氧之外包含共同元素(為主要成分)，可以形成缺陷態密度低的混合層。例如，在氧化物530b為In-Ga-Zn氧化物的情況下，作為氧化物530a及氧化物530c較佳為使用In-Ga-Zn氧化物、Ga-Zn氧化物及氧化鎵等。
此時，載子的主要路徑為氧化物530b。藉由使氧化物530a及氧化物530c具有上述結構，可以降低氧化物530a與氧化物530b的介面及氧化物530b與氧化物530c的介面的缺陷態密度。因此，介面散射對載子傳導的影響減少，可以提高電晶體500的通態電流。
在氧化物530b上設置有被用作源極電極及汲極電極的導電體542a及導電體542b。作為導電體542a及導電體542b，較佳為使用選自鋁、鉻、銅、銀、金、鉑、鉭、鎳、鈦、鉬、鎢、鉿、釩、鈮、錳、鎂、鋯、鈹、銦、釕、銥、鍶和鑭中的金屬元素、以上述金屬元素為成分的合金或者組合上述金屬元素的合金等。例如，較佳為使用氮化鉭、氮化鈦、鎢、包含鈦和鋁的氮化物、包含鉭和鋁的氮化物、氧化釕、氮化釕、包含鍶和釕的氧化物、包含鑭和鎳的氧化物等。另外，氮化鉭、氮化鈦、包含鈦和鋁的氮化物、包含鉭和鋁的氮化物、氧化釕、氮化釕、包含鍶和釕的氧化物、包含鑭和鎳的氧化物是不容易氧化的導電材料或者吸收氧也維持導電性的材料，所以是較佳的。再者，氮化鉭等金屬氮化物膜對氫或氧具有阻擋性，所以是較佳的。
此外，雖然在圖30A至圖30C中示出單層結構的導電體542a及導電體542b，但是也可以採用兩層以上的疊層結構。例如，較佳為層疊氮化鉭膜及鎢膜。另外，也可以層疊鈦膜及鋁膜。另外，也可以採用在鎢膜上層疊鋁膜的兩層結構、在銅-鎂-鋁合金膜上層疊銅膜的兩層結構、在鈦膜上層疊銅膜的兩層結構、在鎢膜上層疊銅膜的兩層結構。
另外，也可以使用：在鈦膜或氮化鈦膜上層疊鋁膜或銅膜並在其上形成鈦膜或氮化鈦膜的三層結構、在鉬膜或氮化鉬膜上層疊鋁膜或銅膜並在其上形成鉬膜或氮化鉬膜的三層結構等。另外，也可以使用包含氧化銦、氧化錫或氧化鋅的透明導電材料。
另外，如圖30A所示，有時在氧化物530與導電體542a(導電體542b)的介面及其附近作為低電阻區域形成有區域543a及區域543b。此時，區域543a被用作源極區域和汲極區域的一個，區域543b被用作源極區域和汲極區域的另一個。此外，通道形成區域形成在夾在區域543a和區域543b之間的區域中。
藉由以與氧化物530接觸的方式形成上述導電體542a(導電體542b)，區域543a(區域543b)的氧濃度有時降低。另外，在區域543a(區域543b)中有時形成包括包含在導電體542a(導電體542b)中的金屬及氧化物530的成分的金屬化合物層。在此情況下，區域543a(區域543b)的載子密度增加，區域543a(區域543b)成為低電阻區域。
絕緣體544以覆蓋導電體542a及導電體542b的方式設置，抑制導電體542a及導電體542b的氧化。此時，絕緣體544也可以以覆蓋氧化物530的側面且與絕緣體524接觸的方式設置。
作為絕緣體544，可以使用包含選自鉿、鋁、鎵、釔、鋯、鎢、鈦、鉭、鎳、鍺、釹、鑭和鎂等中的一種或兩種以上的金屬氧化物。另外，作為絕緣體544也可以使用氮氧化矽或氮化矽等。
尤其是，作為絕緣體544，較佳為使用作為包含鋁和鉿中的一者或兩者的氧化物的絕緣體的氧化鋁、氧化鉿、包含鋁及鉿的氧化物(鋁酸鉿)等。尤其是，鋁酸鉿的耐熱性比氧化鉿膜高。因此，在後面的製程的熱處理中不容易晶化，所以是較佳的。另外，在導電體542a及導電體542b是具有耐氧化性的材料或者吸收氧也其導電性不會顯著降低的情況下，不需要必須設置絕緣體544。根據所需要的電晶體特性，適當地設計即可。
藉由包括絕緣體544，可以抑制絕緣體580所包含的水及氫等雜質經過氧化物530c、絕緣體550擴散到氧化物530b。此外，可以抑制絕緣體580所包含的過量氧使導電體560氧化。
另外，絕緣體550被用作第一閘極絕緣膜。絕緣體550較佳為以與氧化物530c的內側(上面及側面)接觸的方式配置。與上述絕緣體524同樣，絕緣體550較佳為使用包含過量氧且藉由加熱釋放氧的絕緣體形成。
明確而言，可以使用包含過量氧的氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽。尤其是，氧化矽及氧氮化矽具有熱穩定性，所以是較佳的。
藉由作為絕緣體550以與氧化物530c的頂面接觸的方式設置藉由加熱而釋放氧的絕緣體，可以有效地從絕緣體550藉由氧化物530c對氧化物530b的通道形成區域供應氧。此外，與絕緣體524同樣，較佳為降低絕緣體550中的水或氫等雜質的濃度。絕緣體550的厚度較佳為1nm以上且20nm以下。
另外，為了將絕緣體550所包含的過量氧高效地供應到氧化物530，也可以在絕緣體550與導電體560之間設置金屬氧化物。該金屬氧化物較佳為抑制從絕緣體550到導電體560的氧擴散。藉由設置抑制氧的擴散的金屬氧化物，從絕緣體550到導電體560的過量氧的擴散得到抑制。換言之，可以抑制供應到氧化物530的過量氧的減少。另外，可以抑制因過量氧導致的導電體560的氧化。作為該金屬氧化物，可以使用可用於絕緣體544的材料。
另外，與第二閘極絕緣膜同樣，絕緣體550也可以具有疊層結構。當進行電晶體的微型化及高積體化時，由於閘極絕緣膜的薄膜化，有時發生洩漏電流等問題，所以藉由使被用作閘極絕緣膜的絕緣體具有high-k材料與具有熱穩定性的材料的疊層結構，可以在保持物理厚度的同時降低電晶體工作時的閘極電位。此外，可以實現具有熱穩定性及高相對介電常數的疊層結構。
在圖30A及圖30B中，被用作第一閘極電極的導電體560具有兩層結構，但是也可以具有單層結構或三層以上的疊層結構。
作為導電體560a，較佳為使用具有抑制氫原子、氫分子、水分子、氮原子、氮分子、氧化氮分子(N2 O、NO、NO2 等)、銅原子等雜質的擴散的功能的導電材料。另外，較佳為使用具有抑制氧(例如，氧原子、氧分子等中的至少一個)的擴散的功能的導電材料。藉由使導電體560a具有抑制氧的擴散的功能，可以抑制因絕緣體550所包含的氧導致導電體560b氧化而導電率下降。作為具有抑制氧的擴散的功能的導電材料，例如，較佳為使用鉭、氮化鉭、釕或氧化釕等。另外，作為導電體560a可以使用能夠應用於氧化物530的氧化物半導體。此時，藉由使用濺射法形成導電體560a，可以降低導電體560b的電阻值而使其成為導電體。可以將該導電體稱為OC(Oxide Conductor)電極。
作為導電體560b，較佳為使用以鎢、銅或鋁為主要成分的導電材料。由於導電體560b還被用作佈線，所以較佳為使用導電性高的導電體。例如，可以使用以鎢、銅或鋁為主要成分的導電材料。導電體560b也可以具有疊層結構，例如，可以採用鈦、氮化鈦和上述導電材料的疊層結構。
絕緣體580較佳為隔著絕緣體544設置在導電體542a及導電體542b上。絕緣體580較佳為具有過量氧區域。例如，絕緣體580較佳為包含氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽或樹脂等。尤其是，氧化矽及氧氮化矽具有熱穩定性，所以是較佳的。尤其是，氧化矽和具有空孔的氧化矽容易在後面的製程中形成過量氧區域，所以是較佳的。
絕緣體580較佳為具有過量氧區域。藉由以與氧化物530c接觸的方式設置藉由加熱而釋放氧的絕緣體580，可以將絕緣體580中的氧藉由氧化物530c高效地供應給氧化物530。另外，較佳為降低絕緣體580中的水或氫等雜質的濃度。
絕緣體580的開口以與導電體542a和導電體542b之間的區域重疊的方式形成。由此，導電體560填埋於絕緣體580的開口中及夾在導電體542a與導電體542b之間的區域。
在進行半導體裝置的微型化時，需要縮短閘極長度，但是需要防止導電體560的導電性的下降。為此，在增大導電體560的厚度的情況下，導電體560有可能具有縱橫比高的形狀。在本實施方式中，由於將導電體560填埋於絕緣體580的開口，所以即使導電體560具有縱橫比高的形狀，在製程中也不發生導電體560的倒塌。
絕緣體574較佳為以與絕緣體580的頂面、導電體560的頂面及絕緣體550的頂面的方式設置。藉由利用濺射法形成絕緣體574，可以在絕緣體550及絕緣體580中形成過量氧區域。由此，可以將氧從該過量氧區域供應到氧化物530中。
例如，作為絕緣體574，可以使用包含選自鉿、鋁、鎵、釔、鋯、鎢、鈦、鉭、鎳、鍺和鎂等中的一種或兩種以上的金屬氧化物。
尤其是，氧化鋁具有高阻擋性，即使是0.5nm以上且3.0nm以下的薄膜，也可以抑制氫及氮的擴散。由此，藉由利用濺射法形成的氧化鋁可以在被用作氧供應源的同時還具有氫等雜質的障壁膜的功能。
另外，較佳為在絕緣體574上設置被用作層間膜的絕緣體581。與絕緣體524等同樣，較佳為降低絕緣體581中的水或氫等雜質的濃度。
另外，在形成於絕緣體581、絕緣體574、絕緣體580及絕緣體544中的開口配置導電體540a及導電體540b。導電體540a及導電體540b以隔著導電體560彼此對置的方式設置。導電體540a及導電體540b具有與後面說明的導電體546及導電體548同樣的結構。
在絕緣體581上設置有絕緣體582。絕緣體582較佳為使用對氧或氫具有阻擋性的物質。因此，作為絕緣體582可以使用與絕緣體514同樣的材料。例如，作為絕緣體582較佳為使用氧化鋁、氧化鉿、氧化鉭等金屬氧化物。
尤其是，氧化鋁的不使氧及導致電晶體的電特性變動的氫、水分等雜質透過的阻擋效果高。因此，在電晶體的製程中及製程之後，氧化鋁可以防止氫、水分等雜質進入電晶體500中。此外，氧化鋁可以抑制氧從構成電晶體500的氧化物釋放。因此，氧化鋁適合用於電晶體500的保護膜。
此外，在絕緣體582上設置有絕緣體586。作為絕緣體586可以使用與絕緣體320同樣的材料。此外，藉由將介電常數較低的材料用於上述絕緣體，可以減少產生在佈線之間的寄生電容。例如，作為絕緣體586，可以使用氧化矽膜及氧氮化矽膜等。
此外，在絕緣體520、絕緣體522、絕緣體524、絕緣體544、絕緣體580、絕緣體574、絕緣體581、絕緣體582及絕緣體586中埋入導電體546及導電體548等。
導電體546及導電體548被用作與電容器600、電晶體500或電晶體300連接的插頭或佈線。導電體546及導電體548可以使用與導電體328及導電體330同樣的材料形成。
另外，也可以在形成電晶體500之後以圍繞電晶體500的方式形成開口，並且以圍繞該開口的方式形成對氫或水具有高阻擋性的絕緣體。藉由由上述阻擋性高的絕緣體圍繞電晶體500，可以防止水及氫從外方侵入。或者，也可以將多個電晶體500組合為一個而被對氫或水具有高阻擋性的絕緣體圍繞。在以圍繞電晶體500的方式形成開口時，因為可以兼作電晶體500的製程的一部分，所以例如較佳為形成到達絕緣體514或絕緣體522的開口而以與絕緣體514或絕緣體522接觸的方式形成上述阻擋性高的絕緣體。作為對氫或水具有高阻擋性的絕緣體，例如可以使用與絕緣體522同樣的材料。
接著，在電晶體500的上方設置有電容器600。電容器600包括導電體610、導電體620及絕緣體630。
此外，也可以在導電體546及導電體548上設置導電體612。導電體612被用作與電晶體500連接的插頭或者佈線。導電體610被用作電容器600的電極。此外，可以同時形成導電體612及導電體610。
作為導電體612及導電體610可以使用包含選自鉬、鈦、鉭、鎢、鋁、銅、鉻、釹、鈧中的元素的金屬膜或以上述元素為成分的金屬氮化物膜(氮化鉭膜、氮化鈦膜、氮化鉬膜、氮化鎢膜)等。或者，也可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加有氧化矽的銦錫氧化物等導電材料。
在圖28中，導電體612及導電體610具有單層結構，但是不侷限於此，也可以具有兩層以上的疊層結構。例如，也可以在具有阻擋性的導電體與導電性高的導電體之間形成與具有阻擋性的導電體以及導電性高的導電體緊密性高的導電體。
以隔著絕緣體630重疊於導電體610的方式設置導電體620。作為導電體620可以使用金屬材料、合金材料、金屬氧化物材料等導電材料。較佳為使用兼具耐熱性和導電性的鎢或鉬等高熔點材料，尤其較佳為使用鎢。當與導電體等其他組件同時形成導電體620時，使用低電阻金屬材料的Cu(銅)或Al(鋁)等即可。
在導電體620及絕緣體630上設置有絕緣體650。絕緣體650可以使用與絕緣體320同樣的材料形成。此外，絕緣體650可以被用作覆蓋其下方的凹凸形狀的平坦化膜。
藉由採用本結構，可以在抑制使用包含氧化物半導體的電晶體的半導體裝置的電特性變動的同時提高可靠性。此外，可以實現使用包含氧化物半導體的電晶體的半導體裝置的微型化或高積體化。
＜＜電晶體的結構例子＞＞ 注意，本實施方式所示的半導體裝置的電晶體500的結構不侷限於上述結構。下面，對可用於電晶體500的結構例子進行說明。注意，在下面說明的電晶體是在上面說明的電晶體的變形例子，所以在下面說明中，主要說明不同之處，而有時省略相同之處。
＜電晶體的結構例子1＞ 參照圖31A至圖31C說明電晶體500A的結構例子。圖31A是電晶體500A的俯視圖。圖31B是在圖31A中以點劃線L1-L2表示的部分的剖面圖。圖31C是在圖31A中以點劃線W1-W2表示的部分的剖面圖。在圖31A的俯視圖中，為了明確起見，省略組件的一部分。
在圖31A至圖31C中所示的電晶體500A具有在圖30A所示的電晶體500中還設置有被用作層間膜的絕緣體511及被用作佈線的導電體505的結構。
另外，在圖31A至圖31C所示的電晶體500A中，在設置於絕緣體580中的開口中隔著絕緣體544配置有氧化物530c、絕緣體550及導電體560。此外，氧化物530c、絕緣體550及導電體560配置在導電體542a和導電體542b之間。
作為絕緣體511，可以使用氧化矽、氧氮化矽、氮氧化矽、氧化鋁、氧化鉿、氧化鉭、氧化鋯、鋯鈦酸鉛(PZT)、鈦酸鍶(SrTiO3 )或(Ba，Sr)TiO3 (BST)等絕緣體的單層或疊層。或者，例如也可以對這些絕緣體添加氧化鋁、氧化鉍、氧化鍺、氧化鈮、氧化矽、氧化鈦、氧化鎢、氧化釔、氧化鋯。此外，也可以對這些絕緣體進行氮化處理。還可以將氧化矽、氧氮化矽或氮化矽層疊於上述絕緣體。
例如，絕緣體511較佳為被用作抑制水或氫等雜質從基板一側進入電晶體500A的障壁膜。因此，作為絕緣體511較佳為使用具有抑制氫原子、氫分子、水分子、銅原子等雜質的擴散的功能(不容易使上述雜質透過)的絕緣材料。另外，較佳為使用具有抑制氧(例如，氧原子、氧分子等中的至少一個)的擴散的功能(不容易使上述氧透過)的絕緣材料。此外，例如，較佳為作為絕緣體511使用氧化鋁或氮化矽等。藉由採用該結構，可以抑制氫、水等雜質從與絕緣體511相比更靠近基板一側擴散到電晶體500A一側。
例如，絕緣體512的介電常數較佳為比絕緣體511低。藉由將介電常數低的材料用於層間膜，可以減少產生在佈線之間的寄生電容。
導電體505以嵌入在絕緣體512中的方式形成。在此，導電體505的頂面的高度與絕緣體512的頂面的高度可以大致相同。導電體505具有單層結構，但是本發明不侷限於此。例如，導電體505也可以具有兩層以上的多層膜結構。作為導電體505，較佳為使用以鎢、銅或鋁為主要成分的導電性高的導電材料。
與絕緣體511及絕緣體512同樣，絕緣體514及絕緣體516被用作層間膜。例如，絕緣體514較佳為被用作抑制水或氫等雜質從基板一側進入電晶體500A的障壁膜。藉由採用該結構，可以抑制氫、水等雜質從與絕緣體514相比更靠近基板一側擴散到電晶體500A一側。例如，絕緣體516的介電常數較佳為比絕緣體514低。藉由將介電常數低的材料用於層間膜，可以減少產生在佈線之間的寄生電容。
絕緣體522較佳為具有阻擋性。當絕緣體522具有阻擋性時，絕緣體522被用作抑制氫等雜質從電晶體500A的周圍部進入電晶體500A的層。
較佳為在設置於絕緣體580中的開口內隔著絕緣體544設置氧化物530c。當絕緣體544具有阻擋性時，可以抑制來自絕緣體580的雜質擴散到氧化物530。
此外，也可以在導電體542a及導電體542b上設置障壁層。障壁層較佳為使用對氧或氫具有阻擋性的物質。藉由採用該結構，可以抑制在形成絕緣體544時導電體542a及導電體542b氧化。
障壁層例如可以使用金屬氧化物。尤其是，較佳為使用氧化鋁、氧化鉿、氧化鎵等對氧或氫具有阻擋性的絕緣膜。此外，也可以使用利用CVD法形成的氮化矽。
藉由包括障壁層，可以擴大導電體542a及導電體542b的材料的選擇範圍。例如，導電體542a及導電體542b可以使用鎢或鋁等耐氧化性低且導電性高的材料。另外，例如可以使用容易進行沉積或加工的導電體。
絕緣體550被用作第一閘極絕緣膜。較佳為在設置於絕緣體580中的開口內隔著氧化物530c及絕緣體544設置絕緣體550。
另外，與導電體503同樣，作為導電體540a及導電體540b的材料，可以使用金屬材料、合金材料、金屬氮化物材料或金屬氧化物材料等導電材料的單層或疊層。例如，較佳為使用兼具耐熱性和導電性的鎢或鉬等高熔點材料。或者，較佳為使用鋁或銅等低電阻導電材料。藉由使用低電阻導電材料可以降低佈線電阻。
例如，藉由作為導電體540a及導電體540b使用對氫及氧具有阻擋性的導電體的氮化鉭等與導電性高的鎢的疊層結構，可以在保持佈線的導電性的同時抑制來自外部的雜質的擴散。
藉由具有上述結構，可以提供一種具有通態電流大的包含氧化物半導體的電晶體的半導體裝置。另外，可以提供一種具有關態電流小的包含氧化物半導體的電晶體的半導體裝置。另外，可以提供一種在電特性變動得到抑制而具有穩定電特性的同時可靠性得到提高的半導體裝置。
＜＜電晶體的結構例子2＞＞ 參照圖32A至圖32C說明電晶體500B的結構例子。圖32A是電晶體500B的俯視圖。圖32B是在圖32A中以點劃線L1-L2表示的部分的剖面圖。圖32C是在圖32A中以點劃線W1-W2表示的部分的剖面圖。在圖32A的俯視圖中，為了明確起見，省略組件的一部分。
電晶體500B是電晶體500A的變形例子。由此，為了防止重複說明，主要對與電晶體500A不同之處進行說明。
電晶體500B包括導電體542a(導電體542b)與氧化物530c、絕緣體550及導電體560重疊的區域。藉由採用該結構，可以提供通態電流高的電晶體。此外，可以提供控制性高的電晶體。
被用作第一閘極電極的導電體560包括導電體560a及導電體560a上的導電體560b。與導電體503a同樣，作為導電體560a較佳為使用具有抑制氫原子、氫分子、水分子、銅原子等雜質的擴散的功能的導電材料。另外，較佳為使用具有抑制氧(例如，氧原子、氧分子等中的至少一個)的擴散的功能的導電材料。
當導電體560a具有抑制氧的擴散的功能時，可以提高導電體560b的材料的選擇性。也就是說，藉由包括導電體560a，可以抑制導電體560b的氧化，而可以防止導電率的下降。
另外，以覆蓋導電體560的頂面及側面、絕緣體550的側面及氧化物530c的側面的方式設置絕緣體544。
藉由設置絕緣體544，可以抑制導電體560的氧化。此外，藉由包括絕緣體544，可以抑制絕緣體580所包含的水、氫等雜質擴散到電晶體500B。
另外，電晶體500B的接觸孔的結構與電晶體500A的接觸孔不同。在電晶體500B中，在被用作接觸孔的導電體546a(導電體546b)與絕緣體580之間設置具有阻擋性的絕緣體576a(絕緣體576b)。藉由設置絕緣體576a(絕緣體576b)，可以抑制絕緣體580的氧與導電體546起反應而導致導電體546氧化。
另外，藉由設置具有阻擋性的絕緣體576a(絕緣體576b)，可以擴大用於插頭或佈線的導電體的材料的選擇範圍。例如，藉由作為導電體546a(導電體546b)使用具有吸收氧的性質且具有高導電性的金屬材料，可以提供低功耗的半導體裝置。明確而言，可以使用鎢或鋁等耐氧化性低且導電性高的材料。另外，例如可以使用容易進行沉積或加工的導電體。
＜＜電晶體的結構例子3＞＞ 參照圖33A至圖33C說明電晶體500C的結構例子。圖33A是電晶體500C的俯視圖。圖33B是在圖33A中以點劃線L1-L2表示的部分的剖面圖。圖33C是在圖33A中以點劃線W1-W2表示的部分的剖面圖。在圖33A的俯視圖中，為了明確起見，省略組件的一部分。
電晶體500C是電晶體500A的變形例子。由此，為了防止重複說明，主要對與電晶體500A不同之處進行說明。
圖33A至圖33C所示的電晶體500C在導電體542a與氧化物530b之間配置有導電體547a，在導電體542b與氧化物530b之間配置有導電體547b。在此，導電體542a(導電體542b)具有超過導電體547a(導電體547b)的頂面及導電體560一側的側面延伸並與氧化物530b的頂面接觸的區域。在此，作為導電體547a及導電體547b，可以使用可用於導電體542a及導電體542b的導電體。此外，導電體547a及導電體547b的厚度較佳為至少厚於導電體542a及導電體542b。
由於圖33A至圖33C所示的電晶體500C具有上述結構，與電晶體500A相比，可以將導電體542a及導電體542b靠近導電體560。或者，可以將導電體542a的端部及導電體542b的端部重疊於導電體560。由此，可以減小電晶體500C的實質上的通道長度，而可以提高通態電流及頻率特性。
另外，導電體547a(導電體547b)較佳為與導電體542a(導電體542b)重疊。藉由採用該結構，在形成填埋導電體540a(導電體540b)的開口的蝕刻時，導電體547a(導電體547b)被用作蝕刻停止層而可以防止氧化物530b的過蝕刻。
此外，在圖33A至圖33C所示的電晶體500C中，以接觸於絕緣體544之上的方式配置絕緣體545。絕緣體544較佳為被用作抑制水或氫等雜質或過量氧從絕緣體580一側進入電晶體500C的阻擋絕緣膜。作為絕緣體545，可以使用可用於絕緣體544的絕緣體。此外，作為絕緣體544，例如也可以使用氮化鋁、氮化鋁鈦、氮化鈦、氮化矽或氮氧化矽等氮化物絕緣體。
另外，在圖33A至圖33C所示的電晶體500C中，與圖31A至圖31C所示的電晶體500A不同，導電體503具有單層結構。此時，可以在已形成為圖案的導電體503上形成成為絕緣體516的絕緣膜，藉由利用CMP法等直到導電體503的頂面露出為止去除該絕緣膜的頂部。在此，較佳為提高導電體503的頂面的平坦性。例如，導電體503的頂面的平均表面粗糙度(Ra)可以為1nm以下，較佳為0.5nm以下，更佳為0.3nm以下。由此，可以提高形成在導電體503上的絕緣層的平坦性，而可以提高氧化物530b及氧化物530c的結晶性。
＜＜電晶體的結構例子4＞＞ 參照圖34A至圖34C說明電晶體500D的結構例子。圖34A是電晶體500D的俯視圖。圖34B是在圖34A中以點劃線L1-L2表示的部分的剖面圖。圖34C是在圖34A中以點劃線W1-W2表示的部分的剖面圖。在圖34A的俯視圖中，為了明確起見，省略組件的一部分。
電晶體500D是上述電晶體的變形例子。由此，為了防止重複說明，主要對與上述電晶體不同之處進行說明。
與電晶體500、電晶體500A至電晶體500C不同，圖34A至圖34C所示的電晶體500D在露出的氧化物530b的表面的一部分包括區域531a及區域531b而不設置導電體542a及導電體542b。區域531a和區域531b中的一個被用作源極區域，另一個被用作汲極區域。
另外，與在圖33A至圖33C中所示的電晶體500C同樣，電晶體500D將具有第二閘極的功能的導電體503還用作佈線而不設置導電體505。此外，在氧化物530c上包括絕緣體550，在絕緣體550上包括金屬氧化物552。此外，在金屬氧化物552上包括導電體560，在導電體560上包括絕緣體570。此外，在絕緣體570上包括絕緣體571。
金屬氧化物552較佳為具有抑制氧擴散的功能。藉由在絕緣體550與導電體560之間設置抑制氧擴散的金屬氧化物552，向導電體560的氧擴散得到抑制。換言之，可以抑制供應到氧化物530的氧量的減少。另外，可以抑制因氧導致的導電體560的氧化。
另外，金屬氧化物552可以被用作第一閘極的一部分。例如，可以將可用作氧化物530的氧化物半導體用作金屬氧化物552。在此情況下，藉由利用濺射法形成導電體560，可以降低金屬氧化物552的電阻值使其變為導電層。可以將其稱為OC(Oxide Conductor)電極。
另外，金屬氧化物552有時被用作閘極絕緣膜的一部分。因此，在將氧化矽或氧氮化矽等用於絕緣體550的情況下，作為金屬氧化物552較佳為使用作為相對介電常數高的high-k材料的金屬氧化物。藉由採用該疊層結構，可以形成具有熱穩定性且相對介電常數高的疊層結構。因此，可以在保持物理厚度的同時降低在電晶體工作時施加的閘極電位。另外，可以減少被用作閘極絕緣膜的絕緣層的等效氧化物厚度(EOT)。
雖然示出電晶體500D中的金屬氧化物552是單層的結構，但是也可以採用兩層以上的疊層結構。例如，可以將被用作閘極電極的一部分的金屬氧化物與被用作閘極絕緣膜的一部分的金屬氧化物層疊。
當將金屬氧化物552用作閘極電極時，可以在不減弱來自導電體560的電場的影響的情況下提高電晶體500D的通態電流。另外，當將金屬氧化物552用作閘極絕緣膜時，藉由利用絕緣體550及金屬氧化物552的物理厚度保持導電體560與氧化物530之間的距離，可以抑制導電體560與氧化物530之間的洩漏電流。由此，藉由設置絕緣體550及金屬氧化物552的疊層結構，可以容易調節導電體560與氧化物530之間的物理距離及從導電體560施加到氧化物530的電場強度。
明確而言，可以藉由使可用於氧化物530的氧化物半導體低電阻化來將其用作金屬氧化物552。或者，可以使用包含選自鉿、鋁、鎵、釔、鋯、鎢、鈦、鉭、鎳、鍺和鎂等中的一種或兩種以上的金屬氧化物。
尤其是，較佳為使用作為包含鋁和鉿中的一者或兩者的氧化物的絕緣層的氧化鋁、氧化鉿、包含鋁及鉿的氧化物(鋁酸鉿)等。尤其是，鋁酸鉿的耐熱性比氧化鉿膜高。因此，在後面的製程的熱處理中不容易晶化，所以是較佳的。注意，金屬氧化物552不是必需的組件，可以根據所需的電晶體特性適當地設計。
作為絕緣體570較佳為使用具有抑制水或氫等雜質及氧的透過的功能的絕緣材料。例如較佳為使用氧化鋁或氧化鉿等。由此，可以防止導電體560因來自絕緣體570的上方的氧而氧化。另外，可以抑制來自絕緣體570的上方的水或氫等雜質藉由導電體560及絕緣體550進入氧化物530中。
絕緣體571被用作硬遮罩。藉由設置絕緣體571，可以以使導電體560的側面與基板表面大致垂直的方式對導電體560進行加工，明確而言，可以使導電體560的側面與基板表面所形成的角度為75度以上且100度以下，較佳為80度以上且95度以下。
另外，也可以藉由作為絕緣體571使用抑制水或氫等雜質及氧的透過的功能的絕緣材料，來將絕緣體571兼作用障壁層。在此情況下，也可以不設置絕緣體570。
藉由將絕緣體571用作硬遮罩，選擇性地去除絕緣體570、導電體560、金屬氧化物552、絕緣體550及氧化物530c的一部分，可以使它們的側面大致一致，且使氧化物530b的表面的一部分露出。
另外，電晶體500D在露出的氧化物530b的表面的一部分具有區域531a及區域531b。區域531a和區域531b中的一個被用作源極區域，另一個被用作汲極區域。
例如藉由利用離子植入法、離子摻雜法、電漿浸沒離子佈植技術或電漿處理等，對露出的氧化物530b的表面引入磷或硼等雜質元素，來可以形成區域531a及區域531b。注意，在本實施方式等中，“雜質元素”是指主要成分元素之外的元素。
另外，也可以在使氧化物530b的表面的一部分露出之後形成金屬膜，然後進行加熱處理，來將包含在該金屬膜中的元素擴散到氧化物530b中，由此形成區域531a及區域531b。
被引入雜質元素的氧化物530b的一部分區域的電阻率下降。由此，有時將區域531a及區域531b稱為“雜質區域”或“低電阻區域”。
藉由將絕緣體571和/或導電體560用作遮罩，可以自對準地形成區域531a及區域531b。因此，區域531a和/或區域531b不與導電體560重疊，可以減小寄生電容。此外，偏置區域不形成在通道形成區域與源汲極區域(區域531a或區域531b)之間。藉由自對準地形成區域531a及區域531b，可以實現通態電流的增加、臨界電壓的降低、工作頻率的提高等。
另外，為了進一步降低關態電流，也可以在通道形成區域與源汲極區域之間設置偏置區域。偏置區域是電阻率高的區域，且是不被進行上述雜質元素的引入的區域。藉由在形成絕緣體575後進行上述雜質元素的引入，可以形成偏置區域。在此情況下，與絕緣體571等同樣，絕緣體575也被用作遮罩。因此，氧化物530b的與絕緣體575重疊的區域不被引入雜質元素，由此可以將該區域的電阻率保持為高。
電晶體500D在絕緣體570、導電體560、金屬氧化物552、絕緣體550及氧化物530c的側面包括絕緣體575。絕緣體575較佳為相對介電常數低的絕緣體。例如，較佳為使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽或樹脂等。尤其是，當將氧化矽、氧氮化矽、氮氧化矽或具有空孔的氧化矽用於絕緣體575時，在後面的製程中可在絕緣體575中容易形成過量氧區域，所以是較佳的。另外，氧化矽及氧氮化矽具有熱穩定性，所以是較佳的。此外，絕緣體575較佳為具有擴散氧的功能。
另外，電晶體500D在絕緣體575、氧化物530上包括絕緣體544。絕緣體544較佳為利用濺射法形成。藉由利用濺射法，可以形成水或氫等雜質少的絕緣體。例如，作為絕緣體544，較佳為使用氧化鋁。
有時利用濺射法形成的氧化膜從被形成的結構體抽出氫。因此，絕緣體544從氧化物530及絕緣體575抽出氫及水，來可以降低氧化物530及絕緣體575的氫濃度。
＜＜電晶體的結構例子5＞＞ 參照圖35A至圖35C說明電晶體500E的結構例子。圖35A是電晶體500E的俯視圖。圖35B是在圖35A中以點劃線L1-L2表示的部分的剖面圖。圖35C是在圖35A中以點劃線W1-W2表示的部分的剖面圖。在圖35A的俯視圖中，為了明確起見，省略組件的一部分。
電晶體500E是上述電晶體的變形例子。由此，為了防止重複說明，主要對與上述電晶體不同之處進行說明。
在圖35A至圖35C中，與電晶體500D同樣，在露出的氧化物530b的表面的一部分包括區域531a及區域531b而不設置導電體542a及導電體542b。區域531a和區域531b中的一個被用作源極區域，另一個被用作汲極區域。此外，在氧化物530b與絕緣體544之間包括絕緣體573。
圖35A至圖35C所示的區域531a及區域531b是氧化物530b被添加下述元素而成的區域。區域531a及區域531b例如可以利用假性閘極形成。
明確而言，在氧化物530b上設置假性閘極，將該假性閘極用作遮罩，對氧化物530b添加使氧化物530b的一部分區域低電阻化的元素。也就是說，該元素被添加到氧化物530的不與假性閘極重疊的區域中，由此形成區域531a及區域531b。作為該元素的添加方法，可以使用：對離子化了的源氣體進行質量分離而添加的離子植入法；不對離子化了的源氣體進行質量分離而添加的離子摻雜法；以及電漿浸沒離子佈植技術等。
另外，作為使氧化物530b的一部分區域低電阻化的元素，典型的有硼或磷。另外，也可以使用氫、碳、氮、氟、硫、氯、鈦、稀有氣體元素等。作為稀有氣體元素的典型例子有氦、氖、氬、氪及氙等。該元素的濃度可以利用二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)等進行測量。
尤其是，可以對將在半導體層中包含非晶矽或低溫多晶矽的Si電晶體的生產線的裝置添加硼及磷，所以藉由使用該生產線的裝置可以使氧化物530b的一部分低電阻化。換言之，Si電晶體的生產線的一部分可以在電晶體500E的製程中使用。
接著，也可以在氧化物530b及假性閘極上形成成為絕緣體573的絕緣膜及成為絕緣體544的絕緣膜。藉由設置成為絕緣體573的絕緣膜和成為絕緣體544的絕緣膜的疊層，可以設置區域531a或區域531b與氧化物530c及絕緣體550重疊的區域。
明確而言，在成為絕緣體544的絕緣膜上設置成為絕緣體580的絕緣膜，然後對成為絕緣體580的絕緣膜進行CMP(Chemical Mechanical Polishing，化學機械拋光)處理，去除成為絕緣體580的絕緣膜的一部分，使假性閘極露出。接著，在去除假性閘極時，較佳為還去除與假性閘極接觸的絕緣體573的一部分。由此，在設置於絕緣體580中的開口的側面，絕緣體544及絕緣體573露出，在該開口的底面，設置在氧化物530b中的區域531a及區域531b的一部分露出。接著，在該開口依次形成成為氧化物530c的氧化膜，成為絕緣體550的絕緣膜及成為導電體560的導電膜，然後利用CMP處理等直到絕緣體580露出為止去除成為氧化物530c的氧化膜、成為絕緣體550的絕緣膜及成為導電體560的導電膜的一部分，由此可以形成圖35A至圖35C所示的電晶體。
注意，不一定需要設置絕緣體573及絕緣體544。根據所需要的電晶體特性，適當地設計即可。
圖35A至圖35C所示的電晶體可以利用已有的裝置，並且不設置導電體542a(導電體542b)，由此可以降低成本。
＜＜電晶體的結構例子6＞＞ 雖然在圖30A及圖30B中示出被用作閘極的導電體560形成在絕緣體580的開口內部的結構例子，但是例如也可以採用在該導電體的上方設置有該絕緣體的結構。圖36A、圖36B、圖37A及圖37B示出這種電晶體的結構例子。
圖36A是電晶體的俯視圖，圖36B是電晶體的立體圖。此外，圖37A示出沿著圖36A中的L1-L2的剖面圖，圖37B示出沿著圖36A中的W1-W2的剖面圖。
圖36A、圖36B、圖37A及圖37B所示的電晶體包括具有背閘極的功能的導電體BGE、具有閘極絕緣膜的功能的絕緣體BGI、氧化物半導體S、具有閘極絕緣膜的功能的絕緣體FGI、具有前閘極的功能的導電體FGE、具有佈線的功能的導電體WE。此外，導電體PE具有將導電體WE連接到氧化物S、導電體BGE或導電體FGE的插頭的功能。注意，在此示出氧化物半導體S由氧化物S1、S2、S3這三層構成的例子。
＜電容器的結構例子＞ 在圖38A至圖38C中，作為能夠應用於圖28所示的半導體裝置的電容器600的例子示出電容器600A。圖38A是電容器600A的俯視圖，圖38B是電容器600A的沿著點劃線L3-L4的剖面的立體圖，圖38C是電容器600A的沿著點劃線W3-L4的剖面的立體圖。
導電體610被用作電容器600A的一對電極中的一方，導電體620被用作電容器600A的一對電極中的另一方。另外，絕緣體630被用作夾在一對電極間的介電質。
在導電體610的下方電容器600與導電體546及導電體548電連接。導電體546及導電體548被用作用來連接於其他電路元件的插頭或佈線。另外，在圖38A至圖38C中，將導電體546及導電體548統記為導電體540。
另外，在圖38A至圖38C中，為了明確地示出圖式，省略埋入有導電體546及導電體548的絕緣體586及覆蓋導電體620及絕緣體630的絕緣體650。
注意，圖28、圖29、圖38A至圖38C所示的電容器600是平面型，但是電容器的形狀不侷限於此。例如，電容器600也可以為圖39A至圖39C所示的氣缸型電容器600B。
圖39A是電容器600B的俯視圖，圖39B是電容器600B的沿著點劃線L3-L4的剖面圖，圖39C是電容器600B的沿著點劃線W3-L4的剖面的立體圖。
在圖39B中，電容器600B包括埋入有導電體540的絕緣體586上的絕緣體631、具有開口的絕緣體651、一對電極中的一方的導電體610以及一對電極中的另一方的導電體620。
另外，在圖39C中，為了明確地示出圖式，省略絕緣體586、絕緣體650及絕緣體651。
作為絕緣體631，例如可以使用與絕緣體586相同的材料。
另外，在絕緣體631中，以與導電體540電連接的方式埋入有導電體611。導電體611例如可以使用與導電體330、導電體518相同的材料。
作為絕緣體651，例如可以使用與絕緣體586相同的材料。
另外，如上所述，絕緣體651具有開口，該開口與導電體611重疊。
導電體610形成在該開口的底部及側面。換言之，導電體621與導電體611重疊且與導電體611電連接。
另外，導電體610的形成方法為如下：藉由蝕刻法等在絕緣體651中形成開口，接著藉由濺射法、ALD法等形成導電體610。然後，藉由CMP(Chemichal Mechanical Polishing，化學機械拋光)法等以使形成在開口中的導電體610殘留的方式去除形成在絕緣體651上的導電體610。
絕緣體630位於絕緣體651上及導電體610的形成面上。另外，絕緣體630在電容器中被用作夾在一對電極間的介電質。
導電體620以填埋絕緣體651的開口的方式設置在絕緣體630上。
絕緣體650以覆蓋絕緣體630及導電體620的方式形成。
圖39A至圖39C所示的氣缸型的電容器600B比平面型的電容器600A可以提高靜電電容的值。因此，例如藉由作為在上述實施方式中說明的電容器C1、電容器C1r等使用電容器600B，可以長時間儲存電容器的端子間的電壓。
另外，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式4 在本實施方式中，對可用於上述的實施方式中已說明的OS電晶體的金屬氧化物CAC-OS(Cloud-Aligned Composite Oxide Semiconductor)及CAAC-OS(c-axis Aligned Crystalline Oxide Semiconductor)的結構進行說明。注意，在本說明書等中，CAC表示功能或材料的構成的一個例子，CAAC表示結晶結構的一個例子。
＜金屬氧化物的構成＞ CAC-OS或CAC-metal oxide在材料的一部分中具有導電性的功能，在材料的另一部分中具有絕緣性的功能，作為材料的整體具有半導體的功能。此外，在將CAC-OS或CAC-metal oxide用於電晶體的活性層的情況下，導電性的功能是使被用作載子的電子(或電洞)流過的功能，絕緣性的功能是不使被用作載子的電子流過的功能。藉由導電性的功能和絕緣性的功能的互補作用，可以使CAC-OS或CAC-metal oxide具有開關功能(開啟/關閉的功能)。藉由在CAC-OS或CAC-metal oxide中使各功能分離，可以最大限度地提高各功能。
CAC-OS或CAC-metal oxide包括導電性區域及絕緣性區域。導電性區域具有上述導電性的功能，絕緣性區域具有上述絕緣性的功能。此外，在材料中，導電性區域和絕緣性區域有時以奈米粒子級分離。另外，導電性區域和絕緣性區域有時在材料中不均勻地分佈。此外，有時導電性區域被觀察為其邊緣模糊且以雲狀連接。
在CAC-OS或CAC-metal oxide中，有時導電性區域及絕緣性區域以0.5nm以上且10nm以下，較佳為0.5nm以上且3nm以下的尺寸分散在材料中。
此外，CAC-OS或CAC-metal oxide由具有不同能帶間隙的成分構成。例如，CAC-OS或CAC-metal oxide由具有起因於絕緣性區域的寬隙的成分及具有起因於導電性區域的窄隙的成分構成。在該結構中，當使載子流過時，載子主要在具有窄隙的成分中流過。此外，具有窄隙的成分與具有寬隙的成分互補作用，與具有窄隙的成分聯動地在具有寬隙的成分中載子流過。因此，在將上述CAC-OS或CAC-metal oxide用於電晶體的通道形成區域時，在電晶體的導通狀態中可以得到高電流驅動力，亦即大通態電流及高場效移動率。
就是說，也可以將CAC-OS或CAC-metal oxide稱為基質複合材料(matrix composite)或金屬基質複合材料(metal matrix composite)。
＜金屬氧化物的結構＞ 氧化物半導體被分為單晶氧化物半導體和非單晶氧化物半導體。作為非單晶氧化物半導體，例如有CAAC-OS(c-axis aligned crystalline oxide semiconductor)、多晶氧化物半導體、nc-OS(nanocrystalline oxide semiconductor)、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半導體等。
CAAC-OS具有c軸配向性，其多個奈米晶在a-b面方向上連結而結晶結構具有畸變。注意，畸變是指在多個奈米晶連結的區域中晶格排列一致的區域與其他晶格排列一致的區域之間的晶格排列的方向變化的部分。
雖然奈米晶基本上是六角形，但是並不侷限於正六角形，有不是正六角形的情況。此外，在畸變中有時具有五角形及七角形等晶格排列。另外，在CAAC-OS的畸變附近觀察不到明確的晶界(grain boundary)。亦即，可知藉由使晶格排列畸變，可抑制晶界的形成。這可能是由於CAAC-OS可容許因如下原因而發生的畸變：在a-b面方向上的氧原子的排列的低密度或因金屬元素被取代而使原子間的鍵合距離產生變化等。
CAAC-OS有具有層狀結晶結構(也稱為層狀結構)的傾向，在該層狀結晶結構中層疊有包含銦及氧的層(下面稱為In層)和包含元素M、鋅及氧的層(下面稱為(M，Zn)層)。另外，銦和元素M彼此可以取代，在用銦取代(M，Zn)層中的元素M的情況下，也可以將該層表示為(In，M，Zn)層。另外，在用元素M取代In層中的銦的情況下，也可以將該層表示為(In，M)層。
CAAC-OS為結晶性高的氧化物半導體。另外，在CAAC-OS中觀察不到明確的晶界，因此不容易發生起因於晶界的電子移動率的下降。另外，氧化物半導體的結晶性有時因雜質的混入或缺陷的生成等而降低，因此可以說CAAC-OS是雜質或缺陷(氧缺陷等)少的氧化物半導體。因此，包含CAAC-OS的氧化物半導體的物理性質穩定。因此，包含CAAC-OS的氧化物半導體具有高耐熱性及高可靠性。另外，CAAC-OS對製程中的高溫度(所謂熱積存；thermal budget)也具有穩定性。因此，在對OS電晶體使用CAAC-OS時，能夠擴大製程的彈性。
在nc-OS中，微小的區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中的原子排列具有週期性。另外，nc-OS在不同的奈米晶之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與a-like OS或非晶氧化物半導體沒有差別。
a-like OS是具有介於nc-OS與非晶氧化物半導體之間的結構的氧化物半導體。a-like OS包含空洞或低密度區域。也就是說，a-like OS的結晶性比nc-OS及CAAC-OS的結晶性低。
氧化物半導體具有各種結構及各種特性。本發明的一個實施方式的氧化物半導體也可以包括非晶氧化物半導體、多晶氧化物半導體、a-like OS、nc-OS、CAAC-OS中的兩種以上。
＜具有氧化物半導體的電晶體＞ 在此，對將上述氧化物半導體用於電晶體的情況進行說明。
藉由將上述氧化物半導體用於電晶體，可以實現場效移動率高的電晶體。另外，可以實現可靠性高的電晶體。
另外，較佳為將載子密度低的氧化物半導體用於電晶體。在以降低氧化物半導體膜的載子密度為目的的情況下，可以降低氧化物半導體膜中的雜質濃度以降低缺陷態密度。在本說明書等中，將雜質濃度低且缺陷態密度低的狀態稱為“高純度本質”或“實質上高純度本質”。例如，氧化物半導體的載子密度可以低於8×1011 /cm3 ，較佳為低於1×1011 /cm3 ，更佳為低於1×1010 /cm3 且為1×10-9 /cm3 以上。
另外，因為高純度本質或實質上高純度本質的氧化物半導體膜具有較低的缺陷態密度，所以有可能具有較低的陷阱態密度。
此外，被氧化物半導體的陷阱態密度俘獲的電荷到消失需要較長的時間，有時像固定電荷那樣動作。因此，有時在陷阱態密度高的氧化物半導體中形成通道形成區域的電晶體的電特性不穩定。
因此，為了使電晶體的電特性穩定，降低氧化物半導體中的雜質濃度是有效的。為了降低氧化物半導體中的雜質濃度，較佳為還降低附近膜中的雜質濃度。作為雜質有氫、氮、鹼金屬、鹼土金屬、鐵、鎳、矽等。
＜雜質＞ 在此，說明氧化物半導體中的各雜質的影響。
在氧化物半導體包含第14族元素之一的矽或碳時，氧化物半導體中形成缺陷能階。因此，將氧化物半導體中及氧化物半導體的介面附近的矽或碳的濃度(藉由二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)測得的濃度)設定為2×1018 atoms/cm3 以下，較佳為2×1017 atoms/cm3 以下。
另外，當氧化物半導體包含鹼金屬或鹼土金屬時，有時形成缺陷能階而形成載子。因此，使用包含鹼金屬或鹼土金屬的氧化物半導體的電晶體容易具有常開啟特性。由此，較佳為降低氧化物半導體中的鹼金屬或鹼土金屬的濃度。明確而言，將利用SIMS測得的氧化物半導體中的鹼金屬或鹼土金屬的濃度設定為1×1018 atoms/cm3 以下，較佳為2×1016 atoms/cm3 以下。
當氧化物半導體包含氮時，產生作為載子的電子，並載子密度增加，而氧化物半導體容易被n型化。其結果，將含有氮的氧化物半導體用於半導體的電晶體容易具有常開啟特性。因此，較佳為儘可能地減少氧化物半導體中的氮，例如，利用SIMS測得的氧化物半導體中的氮濃度小於5×1019 atoms/cm3 ，較佳為5×1018 atoms/cm3 以下，更佳為1×1018 atoms/cm3 以下，進一步較佳為5×1017 atoms/cm3 以下。
包含在氧化物半導體中的氫與鍵合於金屬原子的氧起反應生成水，因此有時形成氧缺陷。當氫進入該氧缺陷時，有時產生作為載子的電子。另外，有時由於氫的一部分與鍵合於金屬原子的氧鍵合，產生作為載子的電子。因此，使用包含氫的氧化物半導體的電晶體容易具有常開啟特性。由此，較佳為儘可能地減少氧化物半導體中的氫。明確而言，在氧化物半導體中，利用SIMS測得的氫濃度低於1×1020 atoms/cm3 ，較佳為低於1×1019 atoms/cm3 ，更佳為低於5×1018 atoms/cm3 ，進一步較佳為低於1×1018 atoms/cm3 。
藉由將雜質被充分降低的氧化物半導體用於電晶體的通道形成區域，可以使電晶體具有穩定的電特性。
本實施方式可以與本說明書中的其他實施方式適當地組合。
實施方式5 本實施方式示出形成上述實施方式所示的半導體裝置等的半導體晶圓及組裝有該半導體裝置的電子構件的一個例子。
＜半導體晶圓＞ 首先，使用圖40A說明形成有半導體裝置等的半導體晶圓的例子。
圖40A所示的半導體晶圓4800包括晶圓4801及設置在晶圓4801的頂面的多個電路部4802。在晶圓4801的頂面上沒設置有電路部4802的部分相當於空隙4803，其為用於切割的區域。
半導體晶圓4800可以藉由在前製程中在晶圓4801的表面上形成多個電路部4802來製造。另外，也可以之後對晶圓4801的形成有多個電路部4802的面的背面進行拋光來減薄晶圓4801。藉由上述製程，可以減少晶圓4801翹曲等而實現構件的小型化。
下面進行切割製程。沿點劃線所示的劃分線SCL1及劃分線SCL2(有時稱為切割線或截斷線)進行切割。為了容易進行切割製程，較佳為以多個劃分線SCL1平行，多個劃分線SCL2平行，且劃分線SCL1與劃分線SCL2垂直的方式設置空隙4803。
藉由進行切割製程，可以從半導體晶圓4800切割出圖40B所示的晶片4800a。晶片4800a包括晶圓4801a、電路部4802以及空隙4803a。此外，空隙4803a較佳為儘可能小。在此情況下，相鄰的電路部4802之間的空隙4803的寬度只要與劃分線SCL1的劃分用部及劃分線SCL2的劃分用部大致相等即可。
此外，本發明的一個實施方式的元件基板的形狀不侷限於圖40A所示的半導體晶圓4800的形狀。例如，可以為矩形形狀的半導體晶圓。此外，可以根據元件的製程及製造用設備適當地改變元件基板的形狀。
＜電子構件＞ 接著，使用圖40C及圖40D說明組裝有晶片4800a的電子構件的例子。
圖40C示出電子構件4700及安裝有電子構件4700的基板(電路板4704)的立體圖。圖40C所示的電子構件4700包括導線4701及上述晶片4800a，被用作IC晶片等。尤其是，在本說明書等中，將在上述實施方式中說明的運算電路110等包括半導體裝置的電子構件4700稱為腦子形態處理器(BMP)。
電子構件4700例如可以藉由進行如下製程來製造：將引線框架的導線4701及晶片4800a上的電極由金屬細線(金屬絲)電連接的打線接合製程；由環氧樹脂等密封的模塑(molding)製程；以及對引線框架的導線4701進行的電鍍處理及對封裝表面的印字處理。此外，打線接合製程可以使用球焊(ball bonding)或楔焊(wedge bonding)。雖然在圖40C中作為電子構件4700的封裝採用QFP(Quad Flat Package：四面扁平封裝)，但是封裝的方式不侷限於此。
電子構件4700例如安裝於印刷電路板4702。藉由組合多個該IC晶片並使其分別在印刷電路板4702上彼此電連接，由此完成電路板4704。
圖40D示出電子構件4730的立體圖。電子構件4730是SiP(System in package：系統封裝)或MCM(Multi Chip Module：多晶片封裝)的一個例子。在電子構件4730中，封裝基板4732(印刷電路板)上設置有插板(interposer) 4731，插板4731上設置有半導體裝置4735及多個半導體裝置4710。
電子構件4730包括半導體裝置4710。半導體裝置4710例如可以使用在上述實施方式中說明的半導體裝置、寬頻記憶體(HBM：High Bandwidth Memory：高寬頻記憶體)等。另外，半導體裝置4735可以使用CPU、GPU、FPGA、記憶體裝置等積體電路(半導體裝置)。
封裝基板4732可以使用陶瓷基板、塑膠基板或玻璃環氧基板等。插板4731可以使用矽插板、樹脂插板等。
插板4731具有多個佈線且具有與端子間距不同的多個積體電路電連接的功能。多個佈線由單層或多層構成。另外，插板4731具有將設置於插板4731上的積體電路與設置於封裝基板4732上的電極電連接的功能。因此，有時也將插板稱為“重接線基板(rewiring substrate)”或“中間基板”。另外，有時藉由在插板4731中設置貫通電極，透過該貫通電極使積體電路與封裝基板4732電連接。另外，在使用矽插板的情況下，也可以使用TSV(Through Silicon Via：矽通孔)作為貫通電極。
作為插板4731較佳為使用矽插板。由於矽插板不需要設置主動元件，所以可以以比積體電路更低的成本製造。矽插板的佈線形成可以在半導體製程中進行，樹脂插板更易於形成微細的佈線。
在HBM中，為了實現寬記憶體頻寬需要連接許多佈線。為此，要求安裝HBM的插板上能夠高密度地形成微細的佈線。因此，作為安裝HBM的插板較佳為使用矽插板。
另外，在使用矽插板的SiP或MCM等中，不容易發生因積體電路與插板間的膨脹係數的不同而導致的可靠性下降。另外，由於矽插板的表面平坦性高，所以設置在矽插板上的積體電路與矽插板間不容易產生連接不良。尤其較佳為將矽插板用於2.5D封裝(2.5D安裝)，其中多個積體電路橫著排放並配置於插板上。
另外，也可以與電子構件4730重疊地設置散熱器(散熱板)。在設置散熱器的情況下，較佳為設置於插板4731上的積體電路的高度一致。例如，在本實施方式所示的電子構件4730中，較佳為使半導體裝置4710與半導體裝置4735的高度一致。
為了將電子構件4730安裝在其他的基板上，可以在封裝基板4732的底部設置電極4733。圖40D示出用焊球形成電極4733的例子。藉由在封裝基板4732的底部以矩陣狀設置焊球，可以實現BGA(Ball Grid Array：球柵陣列)安裝。另外，電極4733也可以使用導電針形成。藉由在封裝基板4732的底部以矩陣狀設置導電針，可以實現PGA(Pin Grid Array：針柵陣列)安裝。
電子構件4730可以藉由各種安裝方式安裝在其他基板上，而不侷限於BGA及PGA。例如，可以採用SPGA(Staggered Pin Grid Array：交錯針柵陣列)、LGA (Land Grid Array：地柵陣列)、QFP(Quad Flat Package：四面扁平封裝)、QFJ(Quad Flat J-leaded package：四側J形引腳扁平封裝)或QFN(Quad Flat Non-leaded package：四側無引腳扁平封裝)等安裝方法。
本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式6 在本實施方式中，說明包括上述實施方式所說明的半導體裝置的電子裝置的一個例子。圖41示出具有該半導體裝置的電子構件4700(BMP)包括在各電子裝置中的情況。
[行動電話機] 圖41所示的資訊終端5500是資訊終端之一的行動電話機(智慧手機)。資訊終端5500包括外殼5510及顯示部5511，作為輸入介面在顯示部5511中具備觸控面板，並且在外殼5510上設置有按鈕。
藉由將上述實施方式所說明的半導體裝置應用於資訊終端5500，可以執行利用人工智慧的應用程式。作為利用人工智慧的應用程式，例如，可以舉出識別會話來將該會話的內容顯示在顯示部5511上的應用程式、識別由使用者輸入到顯示部5511所具備的觸控面板的文字或圖形等來將該文字或該圖形顯示在顯示部5511上的應用程式、執行指紋或聲紋等的生物識別的應用程式等。
[可穿戴終端] 另外，圖41示出可穿戴終端的一個例子的資訊終端5900。資訊終端5900包括外殼5901、顯示部5902、操作按鈕5903、表把5904、錶帶5905等。
與上述資訊終端5500同樣，藉由將上述實施方式所說明的半導體裝置應用於可穿戴終端，可以執行利用人工知能的程式。作為利用人工知能的程式，例如可以舉出管理戴上可穿戴終端的人的健康狀態的程式、藉由輸入目的地選擇適當的路徑而帶路的導航系統等。
[資訊終端] 圖41示出桌上型資訊終端5300。桌上型資訊終端5300包括資訊終端主體5301、顯示器5302及鍵盤5303。
與上述資訊終端5500同樣，藉由將上述實施方式所說明的半導體裝置應用於桌上型資訊終端5300，可以執行利用人工智慧的應用程式。作為利用人工智慧的應用程式，例如，可以舉出設計支援軟體、文章校對軟體、功能表自動生成軟體等。此外，藉由使用桌上型資訊終端5300，可以研發新穎的人工智慧。
注意，在上述例子中，圖41示出智慧手機、可穿戴終端及桌上型資訊終端作為電子裝置的例子，但是也可以應用智慧手機、可穿戴終端及桌上型資訊終端以外的資訊終端。作為智慧手機、可穿戴終端及桌上型資訊終端以外的資訊終端，例如可以舉出PDA(Personal Digital Assistant：個人數位助理)、筆記本式資訊終端、工作站等。
[電器產品] 另外，圖41示出電器產品的一個例子的電冷藏冷凍箱5800。電冷藏冷凍箱5800包括外殼5801、冷藏室門5802及冷凍室門5803等。
藉由將上述實施方式所說明的半導體裝置應用於電冷藏冷凍箱5800，可以實現具備人工智慧的電冷藏冷凍箱5800。藉由利用人工智慧，可以使電冷藏冷凍箱5800具有基於儲存在電冷藏冷凍箱5800中的食品或該食品的消費期限等自動生成功能表的功能、根據所儲存的食品自動調整電冷藏冷凍箱5800的溫度的功能。
在上述例子中，作為電器產品說明電冷藏冷凍箱，但是作為其他電器產品，例如可以舉出吸塵器、微波爐、電烤箱、電鍋、熱水器、IH炊具、飲水機、包括空氣調節器的冷暖空調機、洗衣機、乾衣機、視聽設備等。
[遊戲機] 另外，圖41示出遊戲機的一個例子的可攜式遊戲機5200。可攜式遊戲機5200包括外殼5201、顯示部5202、按鈕5203等。
另外，圖41示出遊戲機的一個例子的固定式遊戲機7500。固定式遊戲機7500包括主體7520及控制器7522。主體7520可以以無線方式或有線方式與控制器7522連接。另外，雖然在圖41中未圖示，但是控制器7522可以包括顯示遊戲的影像的顯示部、作為按鈕以外的輸入介面的觸控面板及搖桿、旋轉式抓手、滑動式抓手等。另外，控制器7522不侷限於圖41所示的形狀，也可以根據遊戲的種類改變控制器7522的形狀。例如，在FPS(First Person Shooter，第一人稱射擊類遊戲)等射擊遊戲中，作為扳機使用按鈕，可以使用模仿槍的形狀的控制器。另外，例如，在音樂遊戲等中，可以使用模仿樂器、音樂器件等的形狀的控制器。再者，固定式遊戲機也可以設置照相機、深度感測器、麥克風等，由遊戲玩者的手勢及/或聲音等操作以代替控制器的形狀。
另外，上述遊戲機的影像可以由電視機、個人電腦用顯示器、遊戲用顯示器、頭戴顯示器等顯示裝置輸出。
藉由將上述實施方式所說明的半導體裝置用於可攜式遊戲機5200，可以實現低功耗的可攜式遊戲機5200。此外，借助於低功耗，可以降低來自電路的發熱，由此可以減少因發熱而給電路本身、週邊電路以及模組帶來的負面影響。
並且，藉由將上述實施方式所說明的半導體裝置用於可攜式遊戲機5200，可以實現具有人工智慧的可攜式遊戲機5200。
遊戲的進展、遊戲中出現的生物的言行、遊戲上發生的現象等的表現本來是由該遊戲所具有的程式規定的，但是藉由將人工智慧應用於可攜式遊戲機5200，可以實現不侷限於遊戲的程式的表現。例如，可以實現遊戲玩者提問的內容、遊戲的進展情況、時間、遊戲上出現的人物的言行變化等的表現。
此外，當使用可攜式遊戲機5200玩需要多個人玩的遊戲時，可以利用人工智慧構成擬人的遊戲玩者，由此可以將人工智慧的遊戲玩者當作對手，一個人也可以玩多個人玩的遊戲。
在圖41中，作為遊戲機的例子示出可攜式遊戲機，但是本發明的一個實施方式的電子裝置不侷限於此。作為應用本發明的一個實施方式的電子裝置，例如可以舉出家用固定式遊戲機、設置在娛樂設施(遊戲中心，遊樂園等)的街機遊戲機、設置在體育設施的擊球練習用投球機等。
[移動體] 上述實施方式所說明的半導體裝置可以應用於作為移動體的汽車及汽車的駕駛座位附近。
圖41示出作為移動體的一個例子的汽車5700。
汽車5700的駕駛座位附近設置有表示速度表、轉速計、行駛距離、燃量的剩餘量、排檔狀態、空調的設定等的儀表板。另外，駕駛座位附近也可以設置有表示上述資訊的顯示裝置。
尤其是，藉由將由設置在汽車5700外側的攝像裝置(未圖示)拍攝的影像顯示在上述顯示裝置上，可以將被支柱等遮擋的視野、駕駛座位的死角等提供給駕駛員，從而可以提高安全性。
上述實施方式所說明的半導體裝置可以應用於人工知能的組件，所以例如可以將該半導體裝置應用於汽車5700的自動駕駛系統。另外，可以將該半導體裝置應用於進行導航、危險預測等的系統。該顯示裝置可以表示導航、危險預測等的資訊。
雖然在上述例子中作為移動體的一個例子說明汽車，但是移動體不侷限於汽車。例如，作為移動體，也可以舉出電車、單軌鐵路、船舶、飛行物(直升機、無人駕駛飛機(無人機)、飛機、火箭)等，可以對這些移動體應用本發明的一個實施方式的電腦，以提供利用人工智慧的系統。
[照相機] 上述實施方式所說明的半導體裝置可以應用於照相機。
圖41示出攝像裝置的一個例子的數位相機6240。數位相機6240包括外殼6241、顯示部6242、操作按鈕6243、快門按鈕6244等，並且安裝有可裝卸的鏡頭6246。在此，數位相機6240採用能夠從外殼6241拆卸下鏡頭6246的結構，但是鏡頭6246及外殼6241被形成為一體。另外，數位相機6240還可以具備另外安裝的閃光燈裝置及取景器等。
藉由將上述實施方式所說明的半導體裝置用於數位相機6240，可以實現低功耗的數位相機6240。此外，借助於低功耗，可以降低來自電路的發熱，由此可以減少因發熱而給電路本身、週邊電路以及模組帶來的負面影響。
藉由將上述實施方式所說明的半導體裝置用於數位相機6240，可以實現具有人工智慧的數位相機6240。藉由利用人工知能，數位相機6240可以具有如下功能：自動識別臉、物體等拍攝對象的功能；根據拍攝對象調節焦點、根據環境自動使用快閃的功能；對所拍攝的影像進行調色的功能；等。
[視頻攝影機] 上述實施方式所說明的半導體裝置可以應用於視頻攝影機。
圖41示出攝像裝置的一個例子的視頻攝影機6300。視頻攝影機6300包括第一外殼6301、第二外殼6302、顯示部6303、操作鍵6304、鏡頭6305、連接部6306等。操作鍵6304及鏡頭6305設置在第一外殼6301上，顯示部6303設置在第二外殼6302上。第一外殼6301與第二外殼6302由連接部6306連接，第一外殼6301與第二外殼6302間的角度可以由連接部6306改變。顯示部6303的影像也可以根據連接部6306中的第一外殼6301與第二外殼6302間的角度切換。
當記錄由視頻攝影機6300拍攝的影像時，需要進行根據資料記錄方式的編碼。藉由利用人工知能，視頻攝影機6300可以在進行編碼時進行利用人工知能的類型識別。藉由該類型識別，可以算出包括在連續的攝像影像資料中的人、動物、物體等差異資料而進行資料壓縮。
[PC用擴展裝置] 上述實施方式所說明的半導體裝置可以應用於PC (Personal Computer；個人電腦)等電腦、資訊終端用擴展裝置。
圖42A示出該擴展裝置的一個例子的可以攜帶且安裝有能夠進行運算處理的晶片的設置在PC的外部的擴展裝置6100。擴展裝置6100例如藉由由USB(Universal Serial Bus；通用序列匯流排)等連接於PC，可以進行使用該晶片的運算處理。注意，雖然圖42A示出可攜帶的擴展裝置6100，但是根據本發明的一個實施方式的擴展裝置不侷限於此，例如也可以採用安裝冷卻風機等的較大結構的擴展裝置。
擴展裝置6100包括外殼6101、蓋子6102、USB連接器6103及基板6104。基板6104被容納在外殼6101中。基板6104設置有驅動上述實施方式所說明的半導體裝置等的電路。例如，基板6104安裝有晶片6105(例如，上述實施方式所半導體裝置、電子構件4700、記憶體晶片等。)、控制器晶片6106。USB連接器6103被用作連接於外部裝置的介面。
藉由將擴展裝置6100應用於PC等，可以提高該PC的運算處理能力。由此，例如沒有充分的處理能力的PC也可以進行人工知能、動畫處理等運算。
[廣播電視系統] 上述實施方式所說明的半導體裝置可以應用於廣播電視系統。
圖42B示意性地示出廣播電視系統中的資料傳送。明確而言，圖42B示出從廣播電視臺5680發送的電波(廣播電視信號)到達每個家庭的電視接收機(TV)5600的路徑。TV5600具備接收機(未圖示)，由此天線5650所接收的廣播電視信號藉由該接收機輸入TV5600。
雖然在圖42B中示出超高頻率(UHF,Ultra High Frequency)天線作為天線5650，但是可以使用BS及110度CS天線、CS天線等作為天線5650。
電波5675A及電波5675B為地面廣播電視信號，電波塔5670放大所接收的電波5675A並發送電波5675B。各家庭藉由用天線5650接收電波5675B，就可以用TV5600收看地面TV播放。此外，廣播電視系統可以為利用人造衛星的衛星廣播電視、利用光路線的資料廣播電視等而不侷限於圖42B所示的地面廣播電視。
上述廣播電視系統可以使用上述實施方式中所說明的半導體裝置而利用人工智慧。當從廣播電視臺5680向每個家庭的TV5600發送廣播電視資料時，利用編碼器進行廣播電視資料的壓縮；當天線5650接收該廣播電視資料時，利用包括在TV5600中的接收機的解碼器進行該廣播電視資料的恢復。藉由利用人工智慧，例如可以在編碼器的壓縮方法之一的變動補償預測中識別包含在顯示影像中的顯示模型。此外，也可以進行利用人工智慧的幀內預測等。例如，當TV5600接收低解析度的廣播電視資料而進行高解析度的顯示時，可以在解碼器所進行的廣播電視資料的恢復中進行上轉換等影像的補充處理。
上述利用人工智慧的廣播電視系統適合用於廣播電視資料量增大的超高清晰度電視(UHDTV:4K、8K)播放。
此外，作為TV5600一側的人工智慧的應用，例如，可以在TV5600內設置具備人工智慧的錄影裝置。藉由採用這種結構，可以使該具備人工智慧的錄影裝置學習使用者的愛好，而可以自動對符合使用者的愛好的電視節目錄影。
[識別系統] 上述實施方式所說明的半導體裝置可以應用於識別系統。
圖42C示出掌紋識別裝置，包括外殼6431、顯示部6432、掌紋讀取部6433以及佈線6434。
圖42C示出掌紋識別裝置取得手6435的掌紋的情況。對所取得的掌紋進行利用人工知能的類型識別的處理，可以判斷該掌紋是不是個人的掌紋。由此，可以構成進行安全性高的識別的系統。此外，本發明的一個實施方式的識別系統不侷限於掌紋識別裝置，而也可以是取得指紋、靜脈、臉、虹膜、聲紋、基因或體格等生物資訊以進行生物識別的裝置。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
ALP:陣列部 ILD:電路 WLD:電路 XLD:電路 AFP:電路 MP:電路 MP[1，1]:電路 MP[m，1]:電路 MP[i，j]:電路 MP[1，n]:電路 MP[m，n]:電路 MC:電路 MCr:電路 HC:保持部 HCr:保持部 HCs:保持部 HCsr:保持部 ACTF[1]:電路 ACTF[j]:電路 ACTF[n]:電路 TRF:轉換電路 CMP:比較器 CMPa:比較器 CMPb:比較器 OP:運算放大器 OPa:運算放大器 OPb:運算放大器 INV1:反相器電路 INV1r:反相器電路 INV2:反相器電路 INV2r:反相器電路 INV3:反相器電路 VinT:端子 VrefT:端子 VoutT:端子 IL:佈線 IL[1]:佈線 IL[j]:佈線 IL[n]:佈線 ILB:佈線 ILB[1]:佈線 ILB[j]:佈線 ILB[n]:佈線 OL:佈線 OL[1]:佈線 OL[j]:佈線 OL[n]:佈線 OLB:佈線 OLB[1]:佈線 OLB[j]:佈線 OLB[n]:佈線 IOL[1]:佈線 IOL[j]:佈線 IOL[n]:佈線 IOLB[1]:佈線 IOLB[j]:佈線 IOLB[n]:佈線 WLS[1]:佈線 WLS[i]:佈線 WLS[m]:佈線 WL:佈線 WL[i]:佈線 W1L:佈線 W2L:佈線 W1L[i]:佈線 W2L[i]:佈線 XLS[1]:佈線 XLS[i]:佈線 XLS[m]:佈線 X1L:佈線 X2L:佈線 X1LB:佈線 X2LB:佈線 XL[i]:佈線 X1L[i]:佈線 X2L[i]:佈線 S1L:佈線 S2L:佈線 VrefL:佈線 Vref1L:佈線 Vref2L:佈線 VAL:佈線 VL:佈線 VLr:佈線 VLm:佈線 VLmr:佈線 VLs:佈線 VLsr:佈線 CVL:佈線 ina:節點 inb:節點 outa:節點 outb:節點 nd1:節點 nd1r:節點 nd1s:節點 nd1sr:節點 nd2:節點 M1:電晶體 M1r:電晶體 M1s:電晶體 M1sr:電晶體 M2:電晶體 M2r:電晶體 M2m:電晶體 M2mr:電晶體 M2p:電晶體 M2pr:電晶體 M3:電晶體 M3r:電晶體 M4:電晶體 M4r:電晶體 M4p:電晶體 M4pr:電晶體 M5:電晶體 M5r:電晶體 M5s:電晶體 M5sr:電晶體 M6:電晶體 M6r:電晶體 M7:電晶體 M7r:電晶體 M8:電晶體 M8r:電晶體 MZ:電晶體 S01a:開關 S01b:開關 S02a:開關 S02b:開關 S03:開關 A3:類比開關 A3r:類比開關 A4:類比開關 A4r:類比開關 C1:電容器 C1r:電容器 C1s:電容器 C1sr:電容器 C2:電容器 C2r:電容器 C2s:電容器 C2sr:電容器 CE:電容器 CEB:電容器 CC:電容器 RE:電阻器 REB:電阻器 DE:二極體元件 DEB:二極體元件 ADCa:類比數位轉換電路 ADCb:類比數位轉換電路 LC:負載電路 LCr:負載電路 VR:可變電阻器 VC:電路 MR:MTJ元件 PCM:相變化記憶體 BGI:絕緣體 FGI:絕緣體 BGE:導電體 FGE:導電體 PE:導電體 WE:導電體 N1 (1):神經元 Np (1):神經元 N1 (k-1):神經元 Ni (k-1):神經元 Nm (k-1):神經元 N1 (k):神經元 Nj (k):神經元 Nn (k):神經元 N1 (R):神經元 Nq (R):神經元 100:神經網路 110:運算電路 120:運算電路 130:運算電路 300:電晶體 311:基板 313:半導體區域 314a:低電阻區域 314b:低電阻區域 315:絕緣體 316:導電體 320:絕緣體 322:絕緣體 324:絕緣體 326:絕緣體 328:導電體 330:導電體 350:絕緣體 352:絕緣體 354:絕緣體 356:導電體 360:絕緣體 362:絕緣體 364:絕緣體 366:導電體 370:絕緣體 372:絕緣體 374:絕緣體 376:導電體 380:絕緣體 382:絕緣體 384:絕緣體 386:導電體 500:電晶體 500A:電晶體 500B:電晶體 500C:電晶體 500D:電晶體 500E:電晶體 503:導電體 503a:導電體 503b:導電體 505:導電體 510:絕緣體 511:絕緣體 512:絕緣體 514:絕緣體 516:絕緣體 518:導電體 520:絕緣體 522:絕緣體 524:絕緣體 530:氧化物 530a:氧化物 530b:氧化物 530c:氧化物 531a:區域 531b:區域 540:導電體 540a:導電體 540b:導電體 542:導電體 542a:導電體 542b:導電體 543a:區域 543b:區域 544:絕緣體 545:絕緣體 546:導電體 546a:導電體 546b:導電體 547a:導電體 547b:導電體 548:導電體 550:絕緣體 552:金屬氧化物 560:導電體 560a:導電體 560b:導電體 570:絕緣體 571:絕緣體 573:絕緣體 574:絕緣體 575:絕緣體 576a:絕緣體 576b:絕緣體 580:絕緣體 581:絕緣體 582:絕緣體 586:絕緣體 600:電容器 600A:電容器 600B:電容器 610:導電體 611:導電體 612:導電體 620:導電體 621:導電體 630:絕緣體 631:絕緣體 650:絕緣體 651:絕緣體 4700:電子構件 4701:導線 4702:印刷電路板 4704:電路板 4710:半導體裝置 4730:電子構件 4731:插板 4732:封裝基板 4733:電極 4735:半導體裝置 4800:半導體晶圓 4800a:晶片 4801:晶圓 4801a:晶圓 4802:電路部 4803:空隙 4803a:空隙 5200:可攜式遊戲機 5201:外殼 5202:顯示部 5203:按鈕 5300:桌上型資訊終端 5301:主體 5302:顯示器 5303:鍵盤 5500:資訊終端 5510:外殼 5511:顯示部 5600:TV 5650:天線 5670:電波塔 5675A:電波 5675B:電波 5680:廣播電視臺 5700:汽車 5800:電冷藏冷凍箱 5801:外殼 5802:冷藏室門 5803:冷凍室門 5900:資訊終端 5901:外殼 5902:顯示部 5903:操作按鈕 5904:表把 5905:錶帶 6100:擴展裝置 6101:外殼 6102:蓋子 6103:USB連接器 6104:基板 6105:晶片 6106:控制器晶片 6240:數位照相機 6241:外殼 6242:顯示部 6243:操作按鈕 6244:快門按鈕 6246:鏡頭 6300:視頻攝影機 6301:第一外殼 6302:第二外殼 6303:顯示部 6304:操作鍵 6305:鏡頭 6306:連接部 6431:外殼 6432:顯示部 6433:掌紋讀取部 6434:佈線 6435:手 7520:主體 7522:控制器
在圖式中： [圖1A]、[圖1B]是說明階層式人工類神經網路的圖； [圖2]是示出半導體裝置的結構例子的電路圖； [圖3A]、[圖3B]、[圖3C]、[圖3D]、[圖3E]、[圖3F]是示出半導體裝置所包括的電路的結構例子的電路圖； [圖4A]、[圖4B]、[圖4C]、[圖4D]、[圖4E]、[圖4F]是示出半導體裝置所包括的電路的結構例子的電路圖； [圖5A]、[圖5B]、[圖5C]、[圖5D]、[圖5E]、[圖5F]是示出半導體裝置所包括的電路的結構例子的電路圖； [圖6]是示出半導體裝置的結構例子的電路圖； [圖7]是示出半導體裝置的結構例子的電路圖； [圖8]是示出半導體裝置的結構例子的電路圖； [圖9A]、[圖9B]、[圖9C]是示出半導體裝置所包括的電路的結構例子的電路圖； [圖10A]、[圖10B]是示出半導體裝置所包括的電路的結構例子的電路圖； [圖11A]、[圖11B]是示出半導體裝置所包括的電路的結構例子的電路圖； [圖12A]、[圖12B]是示出半導體裝置所包括的電路的結構例子的電路圖； [圖13A]、[圖13B]、[圖13C]是示出半導體裝置所包括的電路的工作例子的時序圖； [圖14A]、[圖14B]、[圖14C]是示出半導體裝置所包括的電路的工作例子的時序圖； [圖15A]、[圖15B]、[圖15C]是示出半導體裝置所包括的電路的工作例子的時序圖； [圖16A]、[圖16B]是示出半導體裝置所包括的電路的結構例子的電路圖； [圖17]是示出半導體裝置所包括的電路的結構例子的電路圖； [圖18A]、[圖18B]、[圖18C]、[圖18D]是示出半導體裝置所包括的電路的結構例子的電路圖； [圖19]是示出半導體裝置所包括的電路的結構例子的電路圖； [圖20A]、[圖20B]是示出半導體裝置所包括的電路的結構例子的電路圖； [圖21A]、[圖21B]是示出半導體裝置所包括的電路的結構例子的電路圖； [圖22A]、[圖22B]、[圖22C]是示出半導體裝置所包括的電路的結構例子的電路圖； [圖23A]、[圖23B]、[圖23C]是示出半導體裝置所包括的電路的結構例子的電路圖； [圖24A]、[圖24B]是示出半導體裝置所包括的電路的結構例子的電路圖； [圖25A]、[圖25B]是示出半導體裝置所包括的電路的結構例子的電路圖； [圖26A]、[圖26B]是示出半導體裝置所包括的電路的結構例子的電路圖； [圖27A]、[圖27B]是示出半導體裝置所包括的電路的結構例子的電路圖； [圖28]是示出半導體裝置的結構例子的剖面圖； [圖29]是示出半導體裝置的結構例子的剖面圖； [圖30A]、[圖30B]、[圖30C]是示出電晶體的結構例子的俯視圖及剖面圖； [圖31A]、[圖31B]、[圖31C]是示出電晶體的結構例子的俯視圖及剖面圖； [圖32A]、[圖32B]、[圖32C]是示出電晶體的結構例子的俯視圖及剖面圖； [圖33A]、[圖33B]、[圖33C]是示出電晶體的結構例子的俯視圖及剖面圖； [圖34A]、[圖34B]、[圖34C]是示出電晶體的結構例子的俯視圖及剖面圖； [圖35A]、[圖35B]、[圖35C]是示出電晶體的結構例子的俯視圖及剖面圖； [圖36A]、[圖36B]是示出電晶體的結構例子的俯視圖及立體圖； [圖37A]、[圖37B]是示出電晶體的結構例子的剖面圖； [圖38A]、[圖38B]、[圖38C]是示出電容器的結構例子的俯視圖及立體圖； [圖39A]、[圖39B]、[圖39C]是示出電容器的結構例子的俯視圖及立體圖； [圖40A]、[圖40B]、[圖40C]、[圖40D]是示出半導體晶圓及電子構件的一個例子的立體圖； [圖41]是示出電子裝置的一個例子的立體圖； [圖42A]是示出電子裝置的一個例子的正面圖，[圖42B]、[圖42C]是示出電子裝置的一個例子的立體圖。 本發明的選擇圖為圖2。
MP:電路
MC:電路
MCr:電路
HC:保持部
HCr:保持部
IL:佈線
ILB:佈線
OL:佈線
OLB:佈線
WL:佈線
X1L:佈線
X2L:佈線
VL:佈線
VLr:佈線
ina:節點
inb:節點
outa:節點
outb:節點
nd1:節點
nd1r:節點
M1:電晶體
M1r:電晶體
M2:電晶體
M2r:電晶體
M3:電晶體
M3r:電晶體
M4:電晶體
M4r:電晶體
C1:電容器
C1r:電容器

Claims (11)

  1. 一種半導體裝置，包括： 第一電路；以及 第二電路， 其中，該第一電路包括第一保持節點， 該第二電路包括第二保持節點， 該第一電路電連接於第一輸入佈線、第二輸入佈線、第一佈線及第二佈線， 該第二電路電連接於該第一輸入佈線、該第二輸入佈線、該第一佈線及該第二佈線， 該第一電路具有將對應於第一資料的第一電位保持在該第一保持節點的功能， 該第二電路具有將對應於該第一資料的第二電位保持在該第二保持節點的功能， 該第一電路具有： 在對該第一輸入佈線輸入高位準電位且對該第二輸入佈線輸入低位準電位時，對該第一佈線輸出對應於該第一電位的電流的功能； 在對該第一輸入佈線輸入低位準電位且對該第二輸入佈線輸入高位準電位時，對該第二佈線輸出對應於該第一電位的電流的功能；以及 在對該第一輸入佈線輸入低位準電位且對該第二輸入佈線輸入低位準電位時，不對該第一佈線及該第二佈線輸出對應於該第一電位的電流的功能， 並且，該第二電路具有： 在對該第一輸入佈線輸入高位準電位且對該第二輸入佈線輸入低位準電位時，對該第二佈線輸出對應於該第二電位的電流的功能； 在對該第一輸入佈線輸入低位準電位且對該第二輸入佈線輸入高位準電位時，對該第一佈線輸出對應於該第二電位的電流的功能；以及 在對該第一輸入佈線輸入低位準電位且對該第二輸入佈線輸入低位準電位時，不對該第一佈線及該第二佈線輸出對應於該第二電位的電流的功能。
  2. 根據申請專利範圍第1項之半導體裝置， 其中該第一電路包括第一至第四電晶體及第一電容器， 該第二電路包括第五至第八電晶體及第二電容器， 該第一保持節點與該第一電晶體的第一端子、該第二電晶體的閘極及該第一電容器的第一端子電連接， 該第二電晶體的第一端子與該第一電容器的第二端子電連接， 該第二電晶體的第二端子與該第三電晶體的第一端子及該第四電晶體的第一端子電連接， 該第三電晶體的閘極與該第一輸入佈線電連接， 該第四電晶體的閘極與該第二輸入佈線電連接， 該第三電晶體的第二端子與該第一佈線電連接， 該第四電晶體的第二端子與該第二佈線電連接， 該第二保持節點與該第五電晶體的第一端子、該第六電晶體的閘極及該第二電容器的第一端子電連接， 該第六電晶體的第一端子與該第二電容器的第二端子電連接， 該第六電晶體的第二端子與該第七電晶體的第一端子及該第八電晶體的第一端子電連接， 該第七電晶體的閘極與該第一輸入佈線電連接， 該第八電晶體的閘極與該第二輸入佈線電連接， 該第七電晶體的第二端子與該第二佈線電連接， 並且該第八電晶體的第二端子與該第一佈線電連接。
  3. 根據申請專利範圍第1項之半導體裝置， 其中該第一電路包括第一至第四電晶體、第九電晶體及第一電容器， 該第二電路包括第五至第八電晶體、第十電晶體及第二電容器， 該第一保持節點與該第一電晶體的第一端子、該第二電晶體的閘極、該第九電晶體的閘極及該第一電容器的第一端子電連接， 該第一電容器的第二端子與該第二電晶體的第一端子及該第九電晶體的第一端子電連接， 該第二電晶體的第二端子與該第三電晶體的第一端子電連接， 該第九電晶體的第二端子與該第四電晶體的第一端子電連接， 該第三電晶體的閘極與該第一輸入佈線電連接， 該第四電晶體的閘極與該第二輸入佈線電連接， 該第三電晶體的第二端子與該第一佈線電連接， 該第四電晶體的第二端子與該第二佈線電連接， 該第二保持節點與該第五電晶體的第一端子、該第六電晶體的閘極、該第十電晶體的閘極及該第二電容器的第一端子電連接， 該第二電容器的第二端子與該第六電晶體的第一端子及該第十電晶體的第一端子電連接， 該第六電晶體的第二端子與該第七電晶體的第一端子電連接， 該第十電晶體的第二端子與該第八電晶體的第一端子電連接， 該第七電晶體的閘極與該第一輸入佈線電連接， 該第八電晶體的閘極與該第二輸入佈線電連接， 該第七電晶體的第二端子與該第二佈線電連接， 並且該第八電晶體的第二端子與該第一佈線電連接。
  4. 根據申請專利範圍第1項之半導體裝置， 其中該第一電路包括第一至第四電晶體、第一邏輯電路及第二邏輯電路， 該第二電路包括第五至第八電晶體、第三邏輯電路、第四邏輯電路， 該第一至第四邏輯電路分別具有將輸入到輸入端子的信號的反轉信號從輸出端子輸出的功能， 該第一保持節點與該第一邏輯電路的輸入端子、該第二邏輯電路的輸出端子、該第一電晶體的第一端子及該第二電晶體的閘極電連接， 該第一邏輯電路的輸出端子與該第二邏輯電路的輸入端子電連接， 該第二電晶體的第二端子與該第三電晶體的第一端子及該第四電晶體的第一端子電連接， 該第三電晶體的閘極與該第一輸入佈線電連接， 該第四電晶體的閘極與該第二輸入佈線電連接， 該第三電晶體的第二端子與該第一佈線電連接， 該第四電晶體的第二端子與該第二佈線電連接， 該第二保持節點與該第三邏輯電路的輸入端子、該第四邏輯電路的輸出端子、該第五電晶體的第一端子及該第六電晶體的閘極電連接， 該第三邏輯電路的輸出端子與該第四邏輯電路的輸入端子電連接， 該第六電晶體的第二端子與該第七電晶體的第一端子及該第八電晶體的第一端子電連接， 該第七電晶體的閘極與該第一輸入佈線電連接， 該第八電晶體的閘極與該第二輸入佈線電連接， 該第七電晶體的第二端子與該第二佈線電連接， 並且該第八電晶體的第二端子與該第一佈線電連接。
  5. 根據申請專利範圍第1項之半導體裝置， 其中該第一電路包括第一至第四電晶體、第一邏輯電路及第二邏輯電路， 該第二電路包括第六至第八電晶體， 該第一邏輯電路及該第二邏輯電路分別具有將輸入到輸入端子的信號的反轉信號從輸出端子輸出的功能， 該第一保持節點與該第一邏輯電路的輸入端子、該第二邏輯電路的輸出端子、該第一電晶體的第一端子及該第二電晶體的閘極電連接， 該第一邏輯電路的輸出端子與該第二邏輯電路的輸入端子電連接， 該第二電晶體的第二端子與該第三電晶體的第一端子及該第四電晶體的第一端子電連接， 該第三電晶體的閘極與該第一輸入佈線電連接， 該第四電晶體的閘極與該第二輸入佈線電連接， 該第三電晶體的第二端子與該第一佈線電連接， 該第四電晶體的第二端子與該第二佈線電連接， 該第二保持節點與該第二邏輯電路的輸入端子、該第一邏輯電路的輸出端子及該第六電晶體的閘極電連接， 該第六電晶體的第二端子與該第七電晶體的第一端子及該第八電晶體的第一端子電連接， 該第七電晶體的閘極與該第一輸入佈線電連接， 該第八電晶體的閘極與該第二輸入佈線電連接， 該第七電晶體的第二端子與該第二佈線電連接， 並且該第八電晶體的第二端子與該第一佈線電連接。
  6. 一種半導體裝置，包括： 第一電路；以及 第二電路， 其中，該第一電路包括第一負載電路， 該第二電路包括第二負載電路， 該第一負載電路及該第二負載電路分別包括第一端子及第二端子， 該第一負載電路、該第二負載電路分別具有根據第一資料使第一端子與第二端子間的電阻值變化的功能， 該第一電路電連接於第一輸入佈線、第二輸入佈線、第一佈線及第二佈線， 該第二電路電連接於該第一輸入佈線、該第二輸入佈線、該第一佈線及該第二佈線， 該第一電路具有： 在對該第一輸入佈線輸入高位準電位且對該第二輸入佈線輸入低位準電位時，對該第一佈線輸出對應於該第一負載電路的該電阻值的電流的功能； 在對該第一輸入佈線輸入低位準電位且對該第二輸入佈線輸入高位準電位時，對該第二佈線輸出對應於該第一負載電路的該電阻值的電流的功能；以及 在對該第一輸入佈線輸入低位準電位且對該第二輸入佈線輸入低位準電位時，不對該第一佈線及該第二佈線輸出對應於該第一負載電路的該電阻值的電流的功能， 並且，該第二電路具有： 在對該第一輸入佈線輸入高位準電位且對該第二輸入佈線輸入低位準電位時，對該第二佈線輸出對應於該第二負載電路的該電阻值的電流； 在對該第一輸入佈線輸入低位準電位且對該第二輸入佈線輸入高位準電位時，對該第一佈線輸出對應於該第二負載電路的該電阻值的電流的功能；以及 在對該第一輸入佈線輸入低位準電位且對該第二輸入佈線輸入低位準電位時，不對該第一佈線及該第二佈線輸出對應於該第二負載電路的該電阻值的電流的功能。
  7. 根據申請專利範圍第6項之半導體裝置， 其中該第一電路包括第三電晶體及第四電晶體， 該第二電路包括第七電晶體及第八電晶體， 該第一負載電路的第一端子與該第三電晶體的第一端子及該第四電晶體的第一端子電連接， 該第三電晶體的閘極與該第一輸入佈線電連接， 該第四電晶體的閘極與該第二輸入佈線電連接， 該第三電晶體的第二端子與該第一佈線電連接， 該第四電晶體的第二端子與該第二佈線電連接， 該第二負載電路的第一端子與該第七電晶體的第一端子及該第八電晶體的第一端子電連接， 該第七電晶體的閘極與該第一輸入佈線電連接， 該第八電晶體的閘極與該第二輸入佈線電連接， 該第七電晶體的第二端子與該第二佈線電連接， 並且該第八電晶體的第二端子與該第一佈線電連接。
  8. 根據申請專利範圍第7項之半導體裝置， 其中該第一電路包括第一電晶體， 該第二電路包括第二電晶體， 該第一電晶體的第一端子與該第一負載電路的第一端子電連接， 並且該第二電晶體的第一端子與該第二負載電路的第一端子電連接。
  9. 根據申請專利範圍第6至8中任一項之半導體裝置， 其中該第一負載電路包括可變電阻器、MTJ元件和相變化記憶體中的任一個， 並且該第二負載電路包括可變電阻器、MTJ元件和相變化記憶體中的任一個。
  10. 根據申請專利範圍第1至9中任一項之半導體裝置，包括第三電路及第四電路， 其中該第三電路具有對該第一輸入佈線及該第二輸入佈線分別輸入對應於第二資料的電位的功能， 並且該第四電路具有比較從該第一佈線流過的電流與從該第二佈線流過的電流而從該第四電路的輸出端子輸出對應於該第一資料和該第二資料之積的電位的功能。
  11. 一種電子裝置，包括： 申請專利範圍第1至10中任一項之半導體裝置， 其中，由該半導體裝置進行神經網路的運算。
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