JP2007241475A - 差動乗算回路及び積和演算回路 - Google Patents

差動乗算回路及び積和演算回路 Download PDF

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隆 森江
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Abstract

【課題】 アナログ回路を用いた積和演算に好適な乗算を可能にする技術を提供する。
【解決手段】 差動乗算回路4は、ソース端子同士が接続された2つの第1トランジスタを有し、該2つの第1トランジスタのそれぞれゲート端子に付与される電圧の差動電圧値が被乗算値に対応する、トランジスタ対1と、前記トランジスタ対1のソース端子に接続され、ゲート端子に乗算値に対応する電圧を付与される第2トランジスタ2と、前記トランジスタ対1のそれぞれのドレイン端子に接続されたカレントミラー回路3とを備え、前記トランジスタ対1の一方のドレイン端子から前記乗算値及び被乗算値の乗算結果に対応する電流を出力する。
【選択図】 図1

Description

本発明は演算回路に関し、特に、積和演算を実行する演算回路に関する。
近年、コンピュータ技術は大きな進展を見せ、いわゆるノイマン型のコンピュータが世の中の様々な場面で使用されている。しかし、これらノイマン型と呼ばれるコンピュータは、その処理方式自体の特性により、ヒトが容易に行うことができる処理(例えば、リアルタイムでのヒトの顔の認識等)を非常に不得意としている。
このため、脳の情報処理様式を真似た演算処理モデルである、ニューラルネットワークの研究がさかんに行われている。ニューラルネットワークは、多数のニューロンが結合して構成される。ここで、ニューロンは、他の複数のユニット(ニューロン)の出力値をシナプス荷重値で重み付けした乗算結果が入力され、その乗算結果の累算値をさらに非線形変換した値を出力するユニットというモデルで把握されることが一般的である。従って、一般的なニューラルネットワークにおいては、各ユニット、及びユニット間において乗算と累算を含む積和演算を実行することが必要である。
このようなニューラルネットワークにおける演算処理は、超並列・分散型の情報処理モデルに該当する。このため、逐次処理方式であるノイマン型コンピュータにおいては、ニューラルネットワークに係る演算を効率よく実行することができない。従って、ニューラルネットワークの実用化に際しては、専用のハードウェアとしての集積回路化が必須である。
以上のような背景により、現在、集積回路化されたアナログ回路を用いて超並列・分散型の積和演算処理を実現するニーズが高まっている。このような積和演算処理の代表的なものとしては、上記のようなニューラルネットワークにおける積和演算処理である。
これらのニーズに関して、特許文献1では、アナログ的に乗算を実現する回路構成が開示されている。
特開平11−161730号公報
特許文献1に開示された構成では、乗算をアナログ回路である差動乗算回路で実行しているものの、乗算結果が差動電圧として出力されるため、累算を行なうことが困難であった。
本発明は上記問題に鑑みなされたものであり、アナログ回路を用いた積和演算に好適な乗算を可能にする技術を提供することを目的とする。
上記目的を達成するため、本発明による差動乗算回路は以下の構成を備える。即ち、
ソース端子同士が接続された2つの第1トランジスタを有し、該2つの第1トランジスタのそれぞれゲート端子に付与される電圧の差動電圧値が被乗算値に対応する、トランジスタ対と、
前記トランジスタ対のソース端子に接続され、ゲート端子に乗算値に対応する電圧を付与される第2トランジスタと、
前記トランジスタ対のそれぞれのドレイン端子に接続された第1カレントミラー回路とを備え、
前記トランジスタ対の一方のドレイン端子から前記乗算値及び被乗算値の乗算結果に対応する電流を出力する。
本発明によれば、アナログ回路を用いた積和演算に好適な乗算を可能にする技術を提供することができる。
以下、添付図面を参照して本発明に係る実施の形態を詳細に説明する。ただし、この実施の形態に記載されている構成要素はあくまでも例示であり、本発明の範囲をそれらのみに限定する趣旨のものではない。
<<第1実施形態>>
図1は、本実施形態に係る積和演算回路を示す回路図である。図1に示すように本実施形態に係る積和演算回路は、差動乗算回路4、カレントミラー回路5、スイッチング回路6、キャパシタ7から構成される。
差動乗算回路4は、P型MOSFET対1、P型MOSFET2、カレントミラー回路3から構成される。ただし、P型MOSFET対は、互いにソース端子を共有しゲート端子に電圧を付与される2つのP型MOSFETから構成される。P型MOSFET2は、P型MOSFET対1のソース端子に接続しゲート端子に電圧を付与される。カレントミラー回路3はN型MOSFETから構成される。
カレントミラー回路5は、入力側及び出力側P型MOSFETから構成され、入力側MOSFETは差動乗算回路4の出力端子に接続する。スイッチング回路6は、カレントミラー回路5の出力側MOSFETのソース端子に接続するMOSFETにより構成される。キャパシタ7は、カレントミラー回路5の出力側MOSFETのドレイン端子に接続される。
なお、本実施形態において、スイッチング回路6はインバータを2段接続したものから構成される。後述するように、スイッチング回路6は、接続されたMOSFETの動作をスイッチド電流源のように制御する機能を有する。ただし、同様の機能を有するものであれば、その他の回路構成を用いても構わない。
本実施形態において、図1に示す積和演算回路は、以下の演算式(1)で表される演算を実現する。
u=Σw・o ・・・(1)。
ただし、演算式(1)において、wは乗算値を示し、oは被乗算値を示し、uはwとoの乗算結果の累算結果を示す。このとき、wとoの乗算は積和演算回路における差動乗算回路4によって実行される。また累算は、差動乗算回路4の乗算結果である電流を一定時間キャパシタ7に流入させ電荷量として累積させることにより実行される。以下、(1)の演算を本実施形態に係る積和演算回路が実行する際の回路動作に関して説明を行う。
本実施形態における差動乗算回路4は、2つのP型MOSFETから構成されるMOSFET対1と、MOSFET対1のソース端子に接続するP型MOSFET2と、N型MOSFETから構成されるカレントミラー3を組み合わせたものである。差動乗算回路4によって乗算を行う場合、乗算値wは、入力端子Bより電圧値Vwとして入力される。被乗算値oは、差動入力端子A+、A-より入力される電圧値VA+、VA-の差動電圧値ΔVとして入力される。なお、本実施形態では、Vwの動作電圧レンジを1.0〜2.7Vとし、ΔVの動作電圧レンジを0.0〜0.5Vとして説明するが、実行する演算に応じて変更しても構わない。
差動乗算回路4によってwとoの乗算を実行する場合、乗算値wの値を0にすることは、入力端子Bに印加する電圧値VwをP型MOSFET2の閾値の値(またはそれ以上の値)に設定することに対応する。ただし、本実施形態では当該閾値電圧は2.7Vである。こうすると、差動乗算回路4に流れる電流値が0となり、出力電流値も0となるためである。また、乗算値wの値を0より大きくすることは、入力する電圧値VwをP型MOSFET2の閾値(本実施形態では2.7V)より小さくすることに対応する。差動入力電圧値が一定の場合、入力電圧値Vwを小さくすると(乗算値wを大きくすることに対応する)P型MOSFET2の電流値が増加していくため、差動乗算回路4の出力電流値の大きさも増加する。そこで、P型MOSFET2の閾値が2.7Vの場合、乗算値wの値は、1.0V〜2.7Vの電圧レンジを有する電圧値Vwの適当な電圧値に対応付けられている。
なお、乗算値wと電圧値Vwとの関係は必ずしも線形にはならない。このため、最終的な演算結果である差動乗算回路4の出力電流値と、乗算値wの関係が線形になるように、事前に電圧値Vwと乗算値wを対応させておく。これにより、出力電流値が乗算値wに関して線形な乗算結果となる演算を実行することが可能となる。
また、被乗算値oは、差動入力端子A+、A-より入力される電圧値VA+、VA-の差動電圧値ΔVとして入力される。この場合、差動入力端子の電圧値を以下の条件式(2)を満たすように設定することで、差動乗算回路4の出力電流Iの方向がカレントミラー回路5から電流を引き抜く方向となる。即ち、カレントミラー回路5から差動乗算回路4へ電流が流れることになる。なお、ここでは、電流の方向に関係なく差動乗算回路4の「出力電流」と表現する。
ΔV = VA+−VA- ≧ 0 ・・・(2)。
なお、差動電圧値ΔV=0(VA+ = VA-)の場合は、被乗算値o=0に対応する。このため、差動電圧値ΔV=0である場合の、図1におけるNode1の電圧値が、カレントミラー回路5を構成するPMOS回路の閾値に等しくなるように、差動乗算回路4の素子サイズを決定する。
電圧値Vwを一定とした場合、式(2)を満たすようにしつつΔVの値を大きくすると、差動入力端子A+を有するPMOSの電流値が減少していくため、差動乗算回路4の出力電流値の大きさも増加することとなる。従って、被乗算値oの値を、0V〜0.5Vの電圧レンジを有する差動電圧値ΔVの適当な電圧値に対応付けることで前述した乗算値wとの乗算が可能となる。
なお、仮に差動電圧値ΔVと差動乗算回路4の出力電流値が所望の線形な乗算精度を満たさない場合は、電圧値Vwについて上述したのと同様な対応付けをしておく。即ち、最終的な演算結果である差動乗算回路4の出力電流値と、被乗算値oの関係が線形になるように事前に差動電圧値ΔVと被乗算値oを対応づけておく。これにより、出力電流値が被乗算値oに関して線形な乗算結果となる演算を実行することが可能となる。即ち、本実施形態に係る差動乗算回路4は、乗算値wと被乗算値oの積に対応する電流Iを出力する。このため、本実施形態に係る差動乗算回路4によれば、各乗算結果に係る電流Iに対応する電荷を、以下に述べる手法でキャパシタに蓄積することで、当該電荷量として積和演算の結果を求めることができる。
乗算値wと被乗算値oの乗算結果に相当する差動乗算回路4の出力電流Iは、図に示すようにカレントミラー回路5によってコピーされ、コピーされた出力電流I'がキャパシタ7に流入する。ここでカレントミラー回路5における出力側のP型MOSFETは、ソース端子側にスイッチング回路6が設けられている。このため、端子CにデジタルのHigh信号が印加されて、カレントミラー回路5における出力側のP型MOSFETが動作する期間のみ上述の出力電流I'がキャパシタ7に流入する。
従って、端子CにデジタルのHigh信号を印加する期間を一定とすることで、乗算値wと被乗算値oの乗算結果に比例する電荷量がキャパシタ7に蓄積される。なお、本実施形態では、端子Cに対して印加するHigh信号の期間を例示的に20ns.として説明するが、これに限らず、所望の演算精度に応じて変更することが可能である。また、本実施形態では、キャパシタ7の初期電位を0.0Vとしたが、必要に応じてその他の初期電位に設定しても良い。
端子Cに対して一定期間High信号を印加した後、端子Cに印加するデジタル信号をLowに切り替えると、1つの乗算演算とその結果の加算処理が終了する。更に、新たな乗算演算とその結果の加算処理を行う場合は、端子Cに印加するデジタル信号をLowにした後に、入力電圧値Vwと差動電圧値ΔVを、新たな乗算値wと被乗算値oに対応する値に変更する。ただし、上述のように、差動電圧値ΔVは電圧値VA+、VA-の差分である。続いて、再度端子Cに印加するデジタル信号をHighにすることで、キャパシタ7に蓄積された電荷量に、今回の乗算結果に比例した電荷量が加算されて蓄積される。この動作は、前回実行された乗算値wと被乗算値oの乗算結果に対して、新たな値を有する乗算値wと被乗算値oの乗算結果を加算することに相当する。従って、以上説明したシーケンスを所定数回繰り返すことにより、式(1)に示した積和演算を実行することが可能となる。即ち、端子Cに印加する信号のタイミングに合わせて、乗算値w、被乗算値oに対応する電圧を端子B、端子A+、A-に印加することで、累算結果uに対応する電荷量がキャパシタ7に蓄積されることになる。なお、本実施形態では、端子CにデジタルのLow信号を印加する期間を例示的に30ns.として説明するが、これに限らず、所望の演算精度に応じて変更することが可能である。
以上のように、本実施形態に係る構成は、乗算をアナログ回路である差動乗算回路で実行する際に乗算結果を電流として出力し、この出力電流をカレントミラー回路でコピーしてキャパシタに電荷として蓄積することで累算を実行する。このため、本実施形態に係る構成によればアナログ回路を用いた積和演算回路を実現することが可能となる。
また、スイッチング回路6を用いてキャパシタ7に流す電流のタイミングを制御することで、乗算結果の和に相当する電荷を精密にキャパシタ7に蓄積することが可能である。
<<第2実施形態>>
第1実施形態に係る構成においては、差動電圧値ΔV=0の場合(被乗算値o=0に対応)に、Node1の電圧値がカレントミラー回路5を構成するPMOS回路の閾値に等しくなるように、差動乗算回路4の素子サイズを決定する必要がある。しかし、大量生産によって製造される素子においては一定の範囲で特性にばらつきが生じてしまうことがある。このため、被乗算値o=0に対応する差動電圧値ΔV=0の場合に、キャパシタ7に電荷が蓄積され、演算精度が劣化してしまう可能性があった。本実施形態では、MOS素子の特性バラツキを補正する回路構成をとる事により、演算精度の劣化防止を可能にする構成について説明する。
以下、図面を参照して第2実施形態に係る構成を説明する。図2は、本実施形態に係る積和演算回路を示す回路図である。また、図3は本実施形態におけるキャパシタ9周辺の拡大図である。
図2に示すように、本実施形態に係る積和演算回路においては、第1実施形態のカレントミラー回路5に代えてカレントミラー回路8が設けられている。カレントミラー回路8の出力側MOSFET12のゲート端子にはキャパシタ9が接続されている。更に、カレントミラー回路8の出力側MOSFET12のドレイン端子とゲート端子がスイッチ10を介して接続されている。更に、カレントミラー回路8の出力側MOSFET12のドレイン端子とキャパシタ7の接続間にスイッチ11が設けられている。これらの構成以外、すなわち差動乗算回路4、スイッチング回路6、及びキャパシタ7については、第1実施形態に係る積和演算回路と同様の回路構成を有する。従って、本実施形態においては、第1実施形態に係る構成との相違点についてのみ説明を行ない、その他の部分に関しては第1実施形態と同様として説明を省略する。
図2の積和演算回路においては、第1実施形態で説明した演算を実行する前に、キャパシタ9の補正電圧設定を実行する。まず、補正電圧設定動作を実行する前に、図3に示すようにキャパシタ9の初期電位を−0.6Vに設定する。ただし、本実施形態では初期電位を−0.6Vとして説明するが、その他の適切な電圧値であっても構わない。
なお、キャパシタ9を初期電位に設定するための回路構成は図2には記載していないが、例えば、図3に示すようにスイッチ13を介してキャパシタ9の電極に電源14を接続し、初期電位を設定するように構成することができる。また、キャパシタ9の電位を適切な電位に初期化できるものであれば、その他の手法を用いても構わない。なお、キャパシタ9の初期電位を設定中、及び設定後は、スイッチ10とスイッチ11をオフにすることで、キャパシタ9が初期電位を保持するようにする。また、キャパシタ9に初期電位を設定した後、スイッチ13はオフにする。
続いて、入力電圧値Vwを動作電圧レンジ内の適切な値に設定し、かつ入力差動電圧値ΔVが0Vになるように入力電圧値VA+、VA-を設定する。ここでは一例として、電圧値Vwを1.0V、VA+、VA-を両方とも1.95Vとするものとして説明する。
次に、スイッチ11はオフにしたままスイッチ10をオンにする。ここで、P型MOSFET12のドレイン端子とゲート端子間にはドレイン電流値を0にする方向のフィードバックが働く。これにより、本条件下でP型MOSFET12の出力電流値が0になる、即ち、P型MOSFET12のゲート端子電圧が閾値になるような電圧値がキャパシタ9に保持される。
入力電圧値Vwと入力差動電圧値を上記のように設定した場合、乗算値wと被乗算値oの乗算結果は0であり、差動乗算回路4の出力電流値は0になるべきである。しかし、第1実施形態に係る図1の構成においては、Node1の電圧値がカレントミラー回路5を構成するP型MOSFETの閾値に完全に一致しない場合、カレントミラー回路5の入力側のP型MOSFETには電流が流れてしまう。このため、乗算結果に相当する出力電流値が本来の値である0にならなくなってしまう。
これに対して前述したように、本実施形態に係る図2の構成においては、P型MOSFET12の出力電流値が0になるような電圧をキャパシタ9に保持しておく。このため、回路設計時に、本条件下でNode1の電圧値が適正になるように、回路を構成するMOSFETのサイズ等によって調整を行う必要が無くなる。また同時に、仮に製造工程のバラツキにより、カレントミラー回路8を構成するP型MOSFETの閾値に変動が生じても、本条件下でP型MOSFET12の出力電流が0になるように閾値のバラツキを補正することも可能となる。
続いて、キャパシタ9における補正電圧設定が完了した後、スイッチ10をオフにすることで、キャパシタ9の電位が保持される。さらにスイッチ11をオンにした後、第1実施形態で説明した積和演算動作を同様の方法で実行することにより、所望の積和演算を実行することができる。
<<第3実施形態>>
第1、第2実施形態に係る構成においては、乗算値wの値を0にすることは、入力端子Bに印加する電圧値VwをP型MOSFET2の閾値電圧の値に設定することに対応する。このため、乗算を正確に行うためには、P型MOSFET2の閾値電圧の値を正確に設定する必要がある。また、差動電圧値ΔV=0が被乗算値o=0に対応するためには、差動電圧値ΔV=0である場合のNode1の電圧値が、カレントミラー回路5もしくは8を構成するPMOS回路の閾値に等しい必要がある。
しかし、大量生産によって製造される素子においては一定の範囲で特性にばらつきが生じてしまうことがある。このため、端子Bに乗算値w=0に対応する電圧値Vwを印加したにも関わらず、P型MOSFET2の閾値電圧の誤差により、演算精度が劣化してしまう可能性があった。或いは、端子A+、A-に差動電圧値ΔV=0となる電圧を印加したにも関わらず、カレントミラー回路5もしくは8を構成するPMOS回路の閾値の誤差により、演算精度が劣化してしまう可能性があった。
本実施形態では、P型MOSFET2及びカレントミラー回路5もしくは8を構成するPMOS回路の特性バラツキを補正する回路構成をとる事により、演算精度の劣化防止を可能にする構成について説明する。
以下、図面を参照して第3実施形態に係る構成を説明する。図4は、本実施形態に係る積和演算回路を示す回路図である。また図5は、本実施形態におけるキャパシタ24周辺の拡大図である。
図4に示すように、本実施形態に係る積和演算回路においては、差動乗算回路15を構成するMOSFET対16のゲート端子の両方にキャパシタ17,18が接続される。更に、差動乗算回路15を構成するMOSFET対16のドレイン端子の両方がそれぞれのゲート端子とスイッチ19,20を介して接続される。更に、差動乗算回路15の出力端子とカレントミラー回路8の接続間にスイッチ22が設けられている。また、更に、差動乗算回路15を構成するP型MOSFET23のゲート端子にキャパシタ24が接続される。更に、差動乗算器回路15を構成するP型MOSFET23のドレイン端子がゲート端子とスイッチ25を介して接続される。更に、差動乗算回路15を構成するP型MOSFET23とMOSFET対16の接続間にスイッチ26が設けられている。これらの構成以外、すなわち、スイッチング回路6、キャパシタ7、カレントミラー回路8、スイッチ10及び11については、第2実施形態に係る積和演算回路と同様の回路構成を有する。従って、本実施形態においては、第2実施形態に係る構成との相違点についてのみ説明を行ない、その他の部分に関しては第2実施形態と同様として説明を省略する。
図4の積和演算回路においては、第2実施形態で説明した演算を実行する前に、キャパシタ24及びキャパシタ17,18の補正電圧設定を実行する。まず、キャパシタ24の補正電圧設定動作を実行する前に、図5に示すようにキャパシタ24の初期電位を−0.6Vに設定する。ただし、本実施形態では初期電位を−0.6Vとして説明するが、その他の適切な電圧値であっても構わない。
なお、キャパシタ24を初期電位に設定するための回路構成は図4には記載していないが、例えば、図5に示すようにスイッチ27を介してキャパシタ24の電極に電源28を接続し、初期電位を設定するように構成することができる。また、キャパシタ24の電位を適切な電位に初期化できるものであれば、その他の手法を用いても構わない。なお、キャパシタ24の初期電位を設定中、及び設定後は、スイッチ25とスイッチ26をオフにすることで、キャパシタ24が初期電位を保持するようにする。また、キャパシタ24に初期電位を設定した後、スイッチ27はオフにする。
続いて、端子Bに印加する入力電圧値VwをP型MOSFET23の閾値に設定する(本実施形態では例示的に2.7Vとする)。次に、スイッチ26はオフにしたままスイッチ25をオンにする(この時、既にスイッチ27はオフしている)。ここでP型MOSFET23のドレイン端子とゲート端子間にはドレイン電流値を0にする方向のフィードバックが働く。これにより、本条件下でP型MOSFET23のドレイン電流値が0になる、即ち、P型MOSFET23のゲート端子電圧が閾値になるような電圧値がキャパシタ24に保持される。このため、仮に製造工程のバラツキによりP型MOSFET23の閾値に変動が生じても、入力電圧値Vwを閾値電圧以上の値に設定した時にP型MOSFET23のドレイン電流が0になるように補正することができる。ただし、本実施形態では当該閾値電圧を2.7Vとして説明する。続いて、キャパシタ24における補正電圧設定が完了した後、スイッチ25をオフにすることで、キャパシタ24の電位が保持される。
次に、キャパシタ17,18の補正電圧設定を実行する。まず、スイッチ19,20、およびスイッチ22をオフにした状態でスイッチ26をオンする。続いて、入力電圧値Vwを動作電圧レンジ内の適当な値(本実施形態では例示的に1.0V)に設定する。、更に、入力差動電圧値ΔVが0Vになるように入力電圧値VA+、VA-を設定する(本実施形態では両電圧値を例示的に1.95Vとする)。
次に、スイッチ22はオフにしたままスイッチ19,20をオンにする。ここで、差動乗算回路15は入力差分電圧値ΔVと、Node1、及びNode2の差分電圧値に関して負のゲインを有するため、差動対回路を構成するP型MOSFETに等しい電流が流れるようにフィードバックが働く。このため、結果として本条件下で差動乗算回路15の出力電流値Iが0になるような電圧値が、キャパシタ17,18に保持される。なお、キャパシタ17,18の初期電位は、0.0Vに設定するものとする。これにより、仮に製造工程のバラツキにより差動乗算器回路15を構成するMOSFETの閾値に変動が生じても、上記の入力電圧の条件下で差動乗算回路15の出力電流値Iが0になるように補正することが可能となる。
続いて、キャパシタ17,18における補正電圧設定が完了した後、スイッチ19,20をオフにすることで、キャパシタ17,18の電位が保持される。さらにスイッチ22をオンにした後、第2実施形態で説明した処理を実行することにより、所望の積和演算を実行することができる。
図4に例示した構成では、端子A+、A-、B、カレントミラー回路8のそれぞれに、MOSFETの閾値を補正するためのキャパシタ及びスイッチが設けられている。しかし、これらの全てに補正するための機構を設ける必要はない。即ち、用途や目的に応じて必要な箇所(例えば、端子A+、A-等)にのみ設けるように構成してもよい。
<<第4実施形態>>
第1〜第3実施形態に係る構成では、電圧VA+、VA-を入力するMOSFET対1もしくは16と電圧Vwを入力するMOSFET2若しくは23がP型MOSFETであった。また、カレントミラー回路3がN型MOSFETであった。本実施形態に係る構成では、電圧VA+、VA-を入力するMOSFET対と電圧Vwを入力するMOSFETがN型MOSFETである。また、カレントミラー回路がP型MOSFETである。
以下、図面を参照して第4実施形態に係る構成を説明する。図6〜8は、本実施形態に係る積和演算回路を示す回路図である。図6〜8に示すように本実施形態においては、差動乗算回路29,30は、電圧VA+、VA-を入力するMOSFET対31と電圧Vwを入力するMOSFET32がN型MOSFETである。また、カレントミラー回路33がP型MOSFETから構成される。つまり、本実施形態における積和演算回路は、第1〜第3実施形態における差動乗算回路4,15を、差動乗算回路29,30でそれぞれ置き換えてなる構成を有する。ここで、第1実施形態における差動乗算回路4を前述のように置き換えたものは図6に示されている。第2実施形態における差動乗算回路4を前述のように置き換えたものは図7に示されている。第3実施形態における差動乗算回路15を前述のように置き換えたものは図8に示されている。
本実施形態においては、各図について第1〜第3実施形態に係る構成との相違点についてのみ説明を行ない、その他の部分に関しては第1〜第3実施形態に係る構成と同様として説明を省略する。
図6〜8に示すように、本実施形態における差動乗算回路29,30は、N型MOSFETから構成されるMOSFET対31と、N型MOSFET32と、P型MOSFETから構成されるカレントミラー回路33を組み合わせて構成される。差動乗算回路29,30によって乗算を行う場合、乗算値wは、入力端子Bより電圧値Vwとして入力される。被乗算値oは、差動入力端子A+、A-より入力される電圧値VA+、VA-の差動電圧値ΔVとして入力される。ただし、本実施形態ではVwの動作電圧レンジを0.6〜2.3Vとし、ΔVの動作電圧レンジを0.0〜0.5Vとして説明するが、実行する演算に応じて変更しても構わない。
差動乗算回路29,30でwとoの乗算を実行する場合、乗算値wの値を0にすることは、入力端子Bに印加する電圧値VwをN型MOSFET32の閾値電圧の値(またはそれ以下の値)に設定することに対応する。ただし、本実施形態では、例示的に当該閾値電圧を0.6Vとして説明する。こうすれば、差動乗算回路29,30に流れる電流値が0となり、出力電流値も0となるためである。また、乗算値wの値を0より大きくすることは、入力する電圧値VwをN型MOSFET32の閾値(本実施形態では0.6V)より大きくすることに対応する。差動入力電圧値が一定の場合、入力電圧値Vwを大きくする(乗算値wを大きくすることに対応する)とN型MOSFET32の電流値が増加していく。このため、差動乗算回路29,30の出力電流値の大きさも増加する。そこで、N型MOSFET32の閾値が0.6Vの場合、乗算値wの値は、0.6V〜2.3Vの電圧レンジを有する電圧値Vwの適当な電圧値に対応付けられている。
なお、乗算値wと電圧値Vwとの関係は必ずしも線形にはならない。このため、最終的な演算結果である差動乗算回路29,30の出力電流値と、乗算値wの関係が線形になるように、事前に電圧値Vwと乗算値wを対応させておく。これにより、出力電流値が乗算値wに関して線形な乗算結果となる演算を実行することが可能となる。
また、被乗算値oに関しては、差動入力端子A+、A-より入力される電圧値VA+、VA-の差動電圧値ΔVとして入力される。この場合、差動入力端子の電圧値を以下の条件式(2)を満たすように設定することで、差動乗算回路29,30の出力電流Iの方向がカレントミラー回路5,8から電流を引き抜く方向となる。即ち、カレントミラー回路5,8から差動乗算回路29,30へ電流が流れることになる。なお、ここでは、電流の方向に関係なく差動乗算回路の「出力電流」と表現する。
ΔV = VA+−VA- ≧ 0 ・・・(2)。
なお、図6の回路構成では、差動電圧値ΔV=0(VA+ = VA-)の場合は、被乗算値o=0に対応する。このため、差動電圧値ΔV=0である場合の、図6におけるNode1の電圧値が、カレントミラー回路5を構成するPMOS回路の閾値に等しくなるように、差動乗算回路29の素子サイズを決定する。
電圧値Vwを一定とした場合、式(2)を満たすようにしつつΔVの値を大きくすると、差動入力端子A+を有するN型MOSFETの電流値が増加していくため、差動乗算回路29,30の出力電流値の大きさも増加することとなる。従って、被乗算値oの値を、0V〜0.5Vの電圧レンジを有する差動電圧値ΔVの適当な電圧値に対応付けることで前述した乗算値wとの乗算が可能となる。
なお、仮に差動電圧値ΔVと差動乗算回路29,30の出力電流値が所望の線形な乗算精度を満たさない場合は、電圧値Vwについて上述したのと同様な対応付けをしておく。即ち、最終的な演算結果である差動乗算回路29,30の出力電流値と、被乗算値oの関係が線形になるように事前に差動電圧値ΔVと被乗算値oを対応づけておく。これにより、出力電流値が被乗算値oに関して線形な乗算結果となる演算を実行することが可能となる。
以上説明した処理以降の処理は、第1〜第3実施形態における処理と同様であるため、説明を省略する。また、図7に示す、第2実施形態の差動乗算回路4を本実施形態における差動乗算回路29で置き換えた場合の、キャパシタ9の補正電圧設定に関する処理は、第2実施形態と同様であるため、説明を省略する。
また図8に示す、第3実施形態の差動乗算回路15を本実施形態における差動乗算回路30で置き換えた場合のバラツキ補正用のキャパシタ17,18,24及びスイッチ19,20,26は、図4に示すように配置される。即ち、第3実施形態でP型MOSFETのゲート端子及びドレイン端子に接続されていたキャパシタ17,18,24及びスイッチ19,20,26が、図8に示すように、N型MOSFETのゲート端子及びドレイン端子に接続されるよう配置される。
また、図8においてキャパシタ24の補正電圧設定を行う際には、入力電圧値VwをN型MOSFET32の閾値に設定し、かつキャパシタ24の初期電位を0.6Vに設定することが第3実施形態とは異なる。本実施形態では、例示的に閾値電圧を0.6Vとして説明する。これはカレントミラー回路がN型MOSFETであることから、補正電圧設定時にキャパシタ24の電荷を引き抜く方向に電流が流れるためである。なお、初期電位は実行する演算に応じてその他の電圧値に設定しても構わない。
また、図8においてキャパシタ17,18の補正電圧設定を行う際には、入力電圧値Vwを動作電圧レンジ内の適当な値に設定する。更に、入力差動電圧値ΔVが0Vになるように入力電圧値VA+、VA-を設定する。ただし、本実施形態では、例えば、Vwについては2.3V、VA+、VA-については両電圧値を1.35Vとする。これ以外の処理に関しては全て第3実施形態と同様である。
<<第5実施形態>>
以下、図面を参照して第5実施形態に係る構成を説明する。図9〜11は、本実施形態に係る積和演算回路を示す回路図である。図9〜11に示すように本実施形態における積和演算回路は、第1〜第3実施形態における差動乗算回路4または15を、Rail-to-rail差動乗算回路40,41で置き換えたものである。Rail-to-rail型差動回路を用いることで、回路規模を縮小して電源電圧を低くした場合でも、入力電圧レンジを広く取ることができる。Rail-to-rail差動乗算回路40,41は、以下の構成を備える。
・ゲート端子に電圧を付与されるP型及びN型MOSFET対34,35。
・MOSFET対34,35のソース端子にそれぞれ接続し、ゲート端子に入力電圧を付与されるP型及びN型MOSFET36,37。
・N型及びP型MOSFETから構成されるカレントミラー回路38,39。
ここで、第1実施形態における差動乗算回路4を前述のように置き換えたものは図9に示されている。第2実施形態における差動乗算回路4を前述のように置き換えたものは図10に示されている。第3実施形態における差動乗算回路15を前述のように置き換えたものは図11に示されている。
図9〜11のように、本実施形態におけるRail-to-rail差動乗算回路40,41は、第1〜第3実施形態における差動乗算回路4,15と第4〜第6実施形態における差動乗算回路29,30を、接続して構成される。ただし、入力差動電圧端子A+及びA-と、双方のカレントミラー回路の入力端子及び出力端子において接続して構成される。
従って、以下で説明する回路動作は、本質的には第1〜第3実施形態における差動乗算回路4,15と第4実施形態における差動乗算回路29,30を組み合わせた回路の動作と考えることができる。なお本実施形態では、第1〜第3実施形態に係る構成との相違点についてのみ説明を行ない、その他の部分に関しては第1〜第3実施形態と同様であるため説明を省略する。
本実施形態におけるRail-to-rail差動乗算回路40,41は、次の2つの差動乗算回路を組み合わせて構成される。
・N型MOSFETから構成されるMOSFET対35とP型MOSFETから構成されるカレントミラー回路38を組み合わせた差動乗算回路。
・P型MOSFETから構成されるMOSFET対34とN型MOSFETから構成されるカレントミラー回路39を組み合わせた差動乗算回路。
Rail-to-rail差動乗算回路40,41によって乗算を行う場合、乗算値wは、電圧値Vwpと電圧値Vwnの組み合わせとして入力される。ただし、電圧Vwpは入力端子Bpに印加され、電圧値VwnはBnに印加される。本実施形態では、電圧値Vwp及び電圧値Vwnの両方の動作電圧レンジが、一例として0.7〜3.3Vであるとして説明するが、実行する演算に応じて変更しても構わない。
また被乗算値oは、差動入力端子A+、A-より入力される電圧値VA+、VA-の差動電圧値ΔVとして入力される。本実施形態では差動電圧値ΔVの動作電圧レンジを例示的に0.0〜1.0Vとして説明するが、実行する演算に応じて変更しても構わない。
なお本実施形態においては、P型MOSFETから構成されるカレントミラー回路38、及びN型MOSFETから構成されるカレントミラー回路39を、例示的に単一段のカレントミラー回路で構成する。ただし、必要に応じて、例えば、カスコード接続のカレントミラー回路を使用しても構わない。
また、本実施形態においては、P型MOSFETから構成されるカレントミラー回路38、及びN型MOSFETから構成されるカレントミラー回路39の入力側MOSFETをダイオード接続している。ただし、必要に応じてどちらか一方のカレントミラー回路のダイオード接続を外し、ゲート端子に適切なバイアス電圧を付与する構造としても構わない。この場合は、該当する回路はカレントミラー回路とは異なる構成をとることになる。
Rail-to-rail差動乗算回路40,41によってwとoの乗算を実行する場合、乗算値wの値を0にすることは、入力端子Bp及び入力端子Bnに、それぞれ次の電圧値を印加することに対応する。
・入力端子BpにVwp=3.3V。
・入力端子BnにVwn=0.7V。
この場合、Rail-to-rail差動乗算回路40,41の出力電流値Iが0となるためである。なお、これらの電圧値は一例であり、実行する演算に応じて変更しても構わない。
また、乗算値wの値を0より大きくすることは、入力する電圧値Vwpを3.3Vより小さくし、かつ電圧値Vwnを0.7Vより大きくすることに対応する。差動入力電圧値が一定の場合、Vwpを小さくし、かつ、Vwnを大きくすると、P型MOSFET36及びN型MOSFET37の電流値が増加する。このため、差動乗算回路40、41の出力電流値Iの大きさも増加する。つまり、乗算値wの値は、0.7V〜3.3Vの電圧レンジを有する電圧値Vwpと0.7V〜3.3Vの電圧レンジを有する電圧値Vwnとの適当な電圧値の組み合わせに対応付けられている。
なお、乗算値wと電圧値Vwp及び電圧値Vwnの組み合わせとの関係は必ずしも線形にはならない。このため、最終的な演算結果であるRail-to-rail差動乗算回路40,41の出力電流値と、乗算値wの関係が線形になるように、事前に対応関係を求めておく。即ち、電圧値Vwp及び電圧値Vwnの組み合わせと乗算値wとを対応させておく。これにより、出力電流値が乗算値wに関して線形な乗算結果となる演算を実行することが可能となる。
また、被乗算値oに関しては、差動入力端子A+、A-より入力される電圧値VA+、VA-の差動電圧値ΔVとして入力される。この場合、差動入力端子の電圧値を以下の条件式(2)を満たすように設定することで、Rail-to-rail差動乗算回路40,41の出力電流Iの方向がカレントミラー回路5,8から電流を引き抜く方向となる。即ち、カレントミラー回路5,8からRail-to-rail差動乗算回路40,41へ電流が流れることになる。なお、ここでは、電流の方向に関係なく差動乗算回路の「出力電流」と表現する。
ΔV = VA+−VA- ≧ 0 ・・・(2)。
なお、差動電圧値ΔV=0(VA+ = VA-)の場合は、被乗算値o=0に対応する。このため、差動電圧値ΔV=0である場合の、Node1の電圧値が、カレントミラー回路5または8を構成するP型MOSFETの閾値に等しくなるように、Rail-to-rail差動乗算回路40の素子サイズを決定する。
電圧値Vwp及びVwnが一定で、式(2)を満たしつつΔVの値を大きくすると、端子A+を有するN型MOSFETの電流値が増加し、端子A+を有するP型MOSFETの電流値が減少する。このため、Rail-to-rail差動乗算回路40,41の出力電流値の大きさも増加することとなる。従って、被乗算値oの値を、0V〜1.0Vの電圧レンジを有する差動電圧値ΔVの適当な電圧値に対応付けることで前述した乗算値wとの乗算が可能となる。
なお、仮に差動電圧値ΔVと差動乗算器の出力電流値が所望の線形な乗算精度を満たさない場合は、電圧値Vwについて上述したのと同様な対応付けをしておく。即ち、最終的な演算結果であるRail-to-rail差動乗算回路40,41の出力電流値と、被乗算値oの関係が線形になるように事前に差動電圧値ΔVと被乗算値oを対応づけておく。これにより、出力電流値が被乗算値oに関して線形な乗算結果となる演算を実行することが可能となる。
以上説明した処理以降の処理は、第1〜第3実施形態に係る構成における処理と同様であるため説明を省略する。また、第2実施形態の差動乗算回路4を本実施形態におけるRail-to-rail差動乗算回路40で置き換えた場合の、キャパシタ9の補正電圧設定に関する処理は、第2実施形態に係る構成における処理と同様であるため、説明を省略する。
なお、図11は、第3実施形態の差動乗算回路15と同様に、Rail-to-rail差動乗算回路41にバラツキ補正用のキャパシタ42〜47及びスイッチ48〜55を設けた回路構成を示している。図11のように、差動乗算回路15においてP型MOSFETのゲート及びドレイン端子に接続されていた24〜26に対応するものが、本実施形態に係る構成においては、P型及びN型MOSFET36,37の両方のゲート及びドレイン端子に接続されている。
また、図11に示すように、第3実施形態のP型MOSFET対16に接続されていたキャパシタ17〜20に対応するものが、P型MOSFET対34及びN型MOSFET対35の両方のゲート端子及びドレイン端子に接続されている。つまり、図11に示す差動乗算回路41は、前述したように、図4に示す差動乗算回路15と、図8に示す差動乗算回路30を組み合わせた構造をしている。
また、図11においてキャパシタ42,43の補正電圧設定を行う際には、以下のように電圧設定を行うことが、第3実施形態に係る構成と異なる。
・入力電圧値VwpをP型MOSFETの閾値に設定する(本実施形態では2.7V)。
・入力電圧値VwnをN型MOSFETの閾値に設定する(本実施形態では0.6V)。
・キャパシタ42の初期電位を−0.6Vに設定する。
・キャパシタ43の初期電位を0.6Vに設定する。
なお、これらの初期電位は実行する演算に応じてその他の電圧値に設定しても構わない。
また、図11においてキャパシタ44,45,46,47の補正電圧設定を行う際には、以下のように電圧設定を行うことが、第3実施形態に係る構成と異なる。
・入力電圧値Vwp及び入力電圧値Vwnを動作電圧レンジ内の適当な値に設定する(本実施形態ではVwp=0.7V、Vwn=3.3V)。
・入力差動電圧値ΔVが0Vになるように入力電圧値VA+、VA-を設定する(本実施形態では両電圧値を2.05Vとする)。
また、本実施形態に係る構成においては、補正電圧設定を以下のように行う。まずキャパシタ42,43の補正電圧設定を同時に行い、続いてキャパシタ44,45,46,47の補正電圧設定を同時に行い、最後にキャパシタ9の補正電圧設定を行うという順番で行う。ただし、P型及びN型のMOSFET対34,35を構成するMOSFETのゲート端子に接続するキャパシタ44,45,46,47の組以外は、補正電圧設定を必ずしも同時に実行する必要は無く、それぞれ別個に行っても良い。このため、本実施形態に係る構成における補正電圧設定に関しては、第3実施形態における補正電圧設定と第4実施形態における補正電圧設定の両方を実行することに対応する。従って、各キャパシタを補正電圧設定する際の動作に関しては、第3実施形態における補正電圧設定または第4実施形態における補正電圧設定における動作と同様であるため、説明を省略する。これ以外の処理に関しては全て第3実施形態に係る構成と同様である。
<<第6実施形態>>
以下、図面を参照して第6実施形態に係る構成を説明する。図12〜20は、本実施形態に係る積和演算回路を示す回路図である。図12〜20に示すように本実施形態における積和演算回路においては、第1〜第5実施形態におけるキャパシタに接続するカレントミラー回路5,8を、N型MOSFETから構成されるカレントミラー回路56,57で置き換えている。また、スイッチング回路6を一段のインバータで構成されるスイッチング回路58で置き換えている。
ここで、第1実施形態におけるカレントミラー回路5を前述のように置き換えたものは図12に示されている。第2実施形態におけるカレントミラー回路8を前述のように置き換えたものは図13に示されている。第3実施形態におけるカレントミラー回路8を前述のように置き換えたものは図14に示されている。第4実施形態におけるカレントミラー回路5,8を前述のように置き換えたものは図15〜17に示されている。第5実施形態におけるカレントミラー回路5,8を前述のように置き換えたものは図18〜20に示されている。
このように本実施形態に係る構成は、第1〜第5実施形態の構成と共通する部分を有する。このため、各構成との相違点についてのみ説明を行ない、その他の部分に関しては第1〜第5実施形態と同様であるため、説明を省略する。
本実施形態におけるキャパシタに接続されるカレントミラー回路56,57は、N型MOSFETから構成されている。このため、本実施形態における差動乗算回路4,15,29,30、及び、Rail-to-rail差動乗算回路40,41の出力電流(乗算値wと被乗算値oの乗算結果に対応)をカレントミラー回路に入力する方向に設定する必要がある。
そこで、本実施形態における差動乗算回路4,15,29,30及びRail-to-rail差動乗算回路40,41に対する差動入力電圧VA+、VA-を以下の条件を満たすように設定する。
ΔV = VA-−VA+ ≧ 0 ・・・(3)。
これにより、差動乗算回路4,15,29,30、及びRail-to-rail差動乗算回路40,41の出力電流Iが、図12〜20に示すように前記カレントミラー回路56,57に入力する方向となる。従って、カレントミラー回路56,57によってコピーされた、乗算値wと被乗算値oの乗算結果に相当する出力電流I'がカレントミラー回路56,57の出力側に接続するキャパシタから引き抜かれる。
ここでカレントミラー回路56,57における出力側のN型MOSFETは、ソース端子側にスイッチング回路58が設けられており、端子CにデジタルのHigh信号が印加され、N型MOSFETが動作する期間のみ前記の出力電流I'がキャパシタから引き抜かれる。従って、端子CにデジタルのHigh信号を印加する期間を一定とすることで、乗算値wと被乗算値oの乗算結果に比例する電荷量がキャパシタ7から抜き取られる。
なお、本実施形態ではHigh信号の印加期間を例示的に20ns.として説明するが、所望の演算精度に応じて変更することが可能である。また、本実施形態では、キャパシタ7の初期電位を例示的に3.3Vとして説明するが、必要に応じてその他の初期電位に設定しても良い。
また、図13,14,16,17,19,20においては、キャパシタ61の初期電位を0.6Vに設定している。これはカレントミラー回路がN型MOSFETであることから、補正電圧設定時にキャパシタ61の電荷を引き抜く方向に電流が流れるためである。なお、初期電位も実行する演算に応じてその他の電圧値に設定しても構わない。
以上説明した処理をそれぞれの乗算値wと被乗算値oの乗算結果について繰り返すことにより、乗算値wと被乗算値oの乗算結果を累算した値が、キャパシタ7の初期電荷量から減少した分の電荷量としてキャパシタ7に保持される。従って、以上説明したシーケンスを所定数回繰り返すことにより、式(1)に示した積和演算を実行することが可能となる。
なお、以上説明した処理以外に関しては、第1〜第5実施形態で説明した処理と同様であるため、説明を省略する。
<<第7実施形態>>
以下、図面を参照して第7実施形態に係る構成を説明する。図21は、本実施形態に係る積和演算回路を示す回路図である。本実施形態における積和演算回路は、第1〜第6実施形態の積和演算回路からキャパシタ7のみを除去した回路を、第1〜第6実施形態においてキャパシタ7と接続していた端子で複数個並列に接続し、更に共通キャパシタ59に接続した構成を有する。以下、第1〜第6実施形態の積和演算回路からキャパシタ7のみを除去した回路を各実施形態ごとの区別はせずに共通に積和演算要素回路60と呼ぶ。なお、図21においては、各積和演算要素回路60の入力端子の記載は省略し、本実施形態の主眼である共通キャパシタ59との接続を図示している。
また、図22は、第1実施形態に係る積和演算回路に対応する積和演算要素回路60を示す回路図である。第2〜第6実施形態の積和演算回路に対応する積和演算要素回路60も同様に求めることができるため、図示を省略する。
本実施形態における積和演算回路においては、共通キャパシタ59に複数の積和演算要素回路60が接続することから、各積和演算要素回路60から出力される電流を共通キャパシタ59に電荷として累積することができる。このため、各積和演算要素回路60で並列して実行される乗算結果を累算することが可能となる。また当然、第1〜第6実施形態で説明したように、時間的に繰り返し実行される乗算の累算も可能である。
なお、第1〜第7実施形態に係る構成においては、トランジスタをMOSFETで実現した構成を例示したが、他の種類のトランジスタにより上記構成を実現しても構わない。
第1実施形態に係る積和演算回路を示す回路図である。 第2実施形態に係る積和演算回路を示す回路図である。 第2実施形態におけるキャパシタ9周辺の拡大図である。 第3実施形態に係る積和演算回路を示す回路図である。 第3実施形態におけるキャパシタ24周辺の拡大図である。 第4実施形態に係る積和演算回路を示す回路図である。 第4実施形態に係る積和演算回路を示す回路図である。 第4実施形態に係る積和演算回路を示す回路図である。 第5実施形態に係る積和演算回路を示す回路図である。 第5実施形態に係る積和演算回路を示す回路図である。 第5実施形態に係る積和演算回路を示す回路図である。 第6実施形態に係る積和演算回路を示す回路図である。 第6実施形態に係る積和演算回路を示す回路図である。 第6実施形態に係る積和演算回路を示す回路図である。 第6実施形態に係る積和演算回路を示す回路図である。 第6実施形態に係る積和演算回路を示す回路図である。 第6実施形態に係る積和演算回路を示す回路図である。 第6実施形態に係る積和演算回路を示す回路図である。 第6実施形態に係る積和演算回路を示す回路図である。 第6実施形態に係る積和演算回路を示す回路図である。 第7実施形態に係る積和演算回路を示す回路図である。 第1実施形態に係る積和演算回路に対応する積和演算要素回路を示す回路図である。

Claims (21)

  1. ソース端子同士が接続された2つの第1トランジスタを有し、該2つの第1トランジスタのそれぞれゲート端子に付与される電圧の差動電圧値が被乗算値に対応する、トランジスタ対と、
    前記トランジスタ対のソース端子に接続され、ゲート端子に乗算値に対応する電圧を付与される第2トランジスタと、
    前記トランジスタ対のそれぞれのドレイン端子に接続された第1カレントミラー回路とを備え、
    前記トランジスタ対の一方のドレイン端子から前記乗算値及び被乗算値の乗算結果に対応する電流を出力することを特徴とする差動乗算回路。
  2. 前記第1及び第2のトランジスタはP型MOSFETであり、
    前記第1カレントミラー回路を構成するトランジスタ素子はN型MOSFETである
    ことを特徴とする請求項1に記載の差動乗算回路。
  3. 前記第1及び第2のトランジスタはN型MOSFETであり、
    前記第1カレントミラー回路を構成するトランジスタ素子はP型MOSFETである
    ことを特徴とする請求項1に記載の差動乗算回路。
  4. 前記第2のトランジスタは、
    ゲート端子に第1キャパシタが接続され、
    ドレイン端子とゲート端子とがスイッチを介して接続され、
    前記ドレイン端子と、前記トランジスタ対のソース端子とがスイッチを介して接続される
    ことを特徴とする請求項1乃至3のいずれか1項に記載の差動乗算回路。
  5. 前記第1キャパシタに接続され、該第1キャパシタに初期電位を設定するための電源を有することを特徴とする請求項4に記載の差動乗算回路。
  6. 請求項1乃至5のいずれかに記載の差動乗算回路と、
    前記第1カレントミラー回路の出力側トランジスタ素子のドレイン端子に接続された第2カレントミラー回路と、
    前記第2カレントミラー回路の出力側トランジスタ素子のドレイン端子に接続され、該ドレイン端子から出力される電流に対応する各乗算結果の和に相当する電荷を蓄積する第2キャパシタと
    を有することを特徴とする積和演算回路。
  7. 前記第1トランジスタの少なくともいずれかは、ゲート端子に第3キャパシタが接続され、ドレイン端子とゲート端子とがスイッチを介して接続されており、
    前記第2カレントミラー回路と、前記第1カレントミラー回路の出力側トランジスタ素子のドレイン端子とがスイッチを介して接続される
    ことを特徴とする請求項6に記載の積和演算回路。
  8. 前記第3キャパシタに接続され、該第3キャパシタに初期電位を設定するための電源を有することを特徴とする請求項7に記載の積和演算回路。
  9. 前記第2カレントミラー回路の出力側トランジスタ素子のソース端子に接続されるスイッチング回路を更に備える
    ことを特徴とする請求項6乃至8のいずれか1項に記載の積和演算回路。
  10. 前記第2カレントミラー回路の、入力側トランジスタ素子のゲート端子と出力側トランジスタ素子のゲート端子とは第4キャパシタを介して接続され、
    前記第2カレントミラー回路の出力側トランジスタ素子のドレイン端子とゲート端子とがスイッチを介して接続され、
    前記第2カレントミラー回路の出力側トランジスタ素子のドレイン端子と、前記第2キャパシタとがスイッチを介して接続される
    ことを特徴とする請求項6乃至9のいずれか1項に記載の積和演算回路。
  11. 前記第2カレントミラー回路のトランジスタ素子は、P型MOSFET又はN型MOSFETである
    ことを特徴とする請求項6乃至10のいずれか1項に記載の積和演算回路。
  12. 請求項6乃至11のいずれか1項に記載の積和演算回路を複数組み合わせてなる積和演算回路であって、当該複数の積和演算回路のそれぞれの前記第2キャパシタとして共通のキャパシタを用いる
    ことを特徴とする積和演算回路。
  13. ソース端子同士が接続され、それぞれゲート端子に電圧を付与される、第1P型MOSFET及び第2P型MOSFETからなる第1トランジスタ対と、
    ソース端子同士が接続され、それぞれゲート端子に電圧を付与される、第1N型MOSFET及び第2N型MOSFETからなる第2トランジスタ対と、
    前記第1トランジスタ対のソース端子に接続され、ゲート端子に電圧を付与される第3P型MOSFETと、
    前記第2トランジスタ対のソース端子に接続され、ゲート端子に電圧を付与される第3N型MOSFETと、
    前記第1トランジスタ対のドレイン端子に接続され、N型MOSFETを用いた第1カレントミラー回路と、
    前記第2トランジスタ対のドレイン端子に接続され、P型MOSFETを用いた第2カレントミラー回路と、
    を備え、
    前記第1P型MOSFET及び前記第1N型MOSFETのゲート電圧には第1の共通電圧が付与され、
    前記第2P型MOSFET及び前記第2N型MOSFETのゲート電圧には第2の共通電圧が付与され、
    前記第1及び第2の共通電圧の差動電圧値が被乗算値に対応し、前記第3P型MOSFET及び前記第3N型MOSFETに付与されるゲート電圧の組み合わせが乗算値に対応しており、
    前記第1カレントミラー回路のドレイン端子と、前記第2カレントミラー回路のドレイン端子とは接続され、出力側トランジスタ素子のドレイン端子から前記乗算値及び被乗算値の乗算結果に対応する電流を出力する
    ことを特徴とする差動乗算回路。
  14. 前記第3P型MOSFETは、
    ゲート端子に第1キャパシタが接続され、
    ドレイン端子とゲート端子とがスイッチを介して接続され、
    前記第1トランジスタ対のソース端子とスイッチを介して接続される
    ことを特徴とする請求項13に記載の差動乗算回路。
  15. 前記第3N型MOSFETは、
    ゲート端子に第2キャパシタが接続され、
    ドレイン端子とゲート端子とがスイッチを介して接続され、
    前記第2トランジスタ対のソース端子とスイッチを介して接続される
    ことを特徴とする請求項13又は14に記載の差動乗算回路。
  16. 請求項13乃至15のいずれかに記載の差動乗算回路と、
    前記第1カレントミラー回路の出力側トランジスタ素子のドレイン端子に接続された第3カレントミラー回路と、
    前記第3カレントミラー回路の出力側トランジスタ素子のドレイン端子に接続され、該ドレイン端子から出力される電流に対応する各乗算結果の和に相当する電荷を蓄積する第3キャパシタと
    を有することを特徴とする積和演算回路。
  17. 前記第1P型MOSFET、前記第2P型MOSFET、前記第1N型MOSFET、前記第2N型MOSFETの少なくともいずれかは、ゲート端子に第4キャパシタが接続され、ドレイン端子とゲート端子とがスイッチを介して接続されており、
    前記第3カレントミラー回路と、前記第1カレントミラー回路の出力側トランジスタ素子のドレイン端子とがスイッチを介して接続される
    ことを特徴とする請求項16に記載の積和演算回路。
  18. 前記第3カレントミラー回路の出力側トランジスタ素子のソース端子に接続されるスイッチング回路を更に備える
    ことを特徴とする請求項16又は17に記載の積和演算回路。
  19. 前記第3カレントミラー回路の、入力側トランジスタ素子のゲート端子と出力側トランジスタ素子のゲート端子とは前記第5キャパシタを介して接続され、
    前記第3カレントミラー回路の出力側トランジスタ素子のドレイン端子とゲート端子とがスイッチを介して接続され、
    前記第3カレントミラー回路の出力側トランジスタ素子のドレイン端子と、前記第3キャパシタとがスイッチを介して接続される
    ことを特徴とする請求項16乃至18のいずれか1項に記載の積和演算回路。
  20. 前記第3カレントミラー回路のトランジスタ素子は、P型MOSFET又はN型MOSFETである
    ことを特徴とする請求項16乃至19のいずれか1項に記載の積和演算回路。
  21. 請求項16乃至20のいずれか1項に記載の積和演算回路を複数組み合わせてなる積和演算回路であって、当該複数の積和演算回路のそれぞれの前記第3キャパシタとして共通のキャパシタを用いる
    ことを特徴とする積和演算回路。
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