KR20220057593A - 반도체 장치 - Google Patents

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KR20220057593A
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히토시 구니타케
다츠야 오누키
하지메 기무라
다카유키 이케다
슌페이 야마자키
šœ페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

점유 면적이 작은 반도체 장치를 제공한다. 제 1 산화물 반도체를 갖는 제 1 트랜지스터와, 제 2 산화물 반도체를 갖는 제 2 트랜지스터와, 용량 소자와, 제 1 절연체와, 제 2 트랜지스터의 소스 또는 드레인과 접촉하는 제 1 도전체를 갖고, 용량 소자는 제 2 도전체와, 제 3 도전체와, 제 2 절연체를 갖고, 제 1 절연체에 매립되도록, 제 1 트랜지스터, 제 2 트랜지스터, 및 제 1 도전체가 배치되고, 제 2 도전체는 제 1 도전체의 상면 및 제 1 트랜지스터의 게이트의 상면과 접촉하여 배치되고, 제 2 절연체는 제 2 도전체 및 제 1 절연체 위에 배치되고, 제 3 도전체는 제 2 절연체를 개재(介在)하여 제 2 도전체를 덮어 배치된다.

Description

반도체 장치
본 발명의 일 형태는 반도체 장치에 관한 것이다.
또한, 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 발명의 기술분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다.
또한, 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 것 전반을 가리킨다. 따라서, 트랜지스터나 다이오드 등의 반도체 소자나 반도체 소자를 포함하는 회로는 반도체 장치이다. 또한, 표시 장치, 발광 장치, 조명 장치, 전기 광학 장치, 기억 장치, 촬상 장치, 통신 장치, 및 전자 기기 등은, 반도체 소자나 반도체 회로를 포함하는 경우가 있다. 또한, 표시 장치, 발광 장치, 조명 장치, 전기 광학 장치, 기억 장치, 촬상 장치, 통신 장치, 및 전자 기기 등도 반도체 장치라고 불리는 경우가 있다.
근년, 채널 형성 영역에 산화물 반도체 또는 금속 산화물을 사용한 트랜지스터(Oxide Semiconductor 트랜지스터, 이하 OS 트랜지스터라고 부름)가 주목을 받고 있다(특허문헌 1).
OS 트랜지스터는 오프 전류가 매우 작다. 이를 이용하여, 특허문헌 2 및 3에는 OS 트랜지스터를 사용한 비휘발성 메모리가 개시되어 있다. OS 트랜지스터를 사용한 비휘발성 메모리는 데이터의 재기록 가능 횟수에 제한이 없고, 또한 데이터를 재기록할 때의 소비 전력도 적다. 또한, 특허문헌 3에는 OS 트랜지스터만으로 비휘발성 메모리의 메모리 셀을 구성한 예가 개시되어 있다.
또한, 본 명세서에서 OS 트랜지스터를 사용한 비휘발성 메모리를 NOSRAM(등록 상표)이라고 부르는 경우가 있다. NOSRAM이란 'Nonvolatile Oxide Semiconductor RAM'의 약칭이고, 게인 셀형(2T형, 3T형)의 메모리 셀을 갖는 RAM을 가리킨다.
일본 공개특허공보 특개2007-123861호 일본 공개특허공보 특개2011-151383호 일본 공개특허공보 특개2016-115387호
본 발명의 일 형태는 점유 면적이 작은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 고집적화가 가능한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 기억 용량이 큰 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 제조 비용이 낮은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 신뢰성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 신규 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 이들 과제의 모두를 해결할 필요는 없다. 또한, 이들 이외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 이외의 과제를 추출할 수 있다.
본 발명의 일 형태는 제 1 트랜지스터와, 제 2 트랜지스터와, 용량 소자와, 제 1 절연체와, 제 1 도전체를 갖고, 제 1 트랜지스터는 제 1 산화물 반도체와, 제 1 게이트와, 제 1 게이트 절연체를 갖고, 제 2 트랜지스터는 제 2 산화물 반도체와, 제 2 게이트와, 제 2 게이트 절연체를 갖고, 용량 소자는 제 2 도전체와, 제 3 도전체와, 제 2 절연체를 갖고, 제 1 절연체는 제 1 산화물 반도체 및 제 2 산화물 반도체 위에 배치되고, 제 1 절연체에는 제 1 산화물 반도체에 도달하는 제 1 개구가 형성되고, 제 2 산화물 반도체에 도달하는 제 2 개구가 형성되고, 제 2 트랜지스터의 소스 및 드레인 중 한쪽에 도달하는 제 3 개구가 형성되고, 제 1 개구 내에 제 1 게이트 절연체 및 제 1 게이트가 배치되고, 제 2 개구 내에 제 2 게이트 절연체 및 제 2 게이트가 배치되고, 제 3 개구 내에 제 1 도전체가 배치되고, 제 2 도전체는 제 1 도전체의 상면 및 제 1 게이트의 상면과 접촉하여 배치되고, 제 2 절연체는 제 2 도전체 및 제 1 절연체 위에 배치되고, 제 3 도전체는 제 2 절연체를 개재(介在)하여 제 2 도전체를 덮어 배치되는 반도체 장치이다.
상기에서, 제 2 도전체는 제 1 게이트를 덮어 배치되는 것이 바람직하다.
또한, 상기에서 제 1 게이트의 일부가 제 2 도전체에서 노출되고, 제 1 게이트의 일부가 제 2 절연체와 접촉하는 구성으로 하여도 좋다.
또한, 상기에서 제 1 트랜지스터의 채널 길이 방향과 제 2 트랜지스터의 채널 길이 방향은 실질적으로 평행인 것이 바람직하다. 또한, 상기에서 제 3 도전체의 연장 방향과 제 1 트랜지스터의 채널 길이 방향은 실질적으로 수직인 것이 바람직하다.
또한, 상기에서 제 2 게이트의 상면과 접촉하여 제 4 도전체를 갖고, 제 4 도전체의 연장 방향과 제 2 트랜지스터의 채널 길이 방향은 실질적으로 수직인 것이 바람직하다. 또한, 상기에서 제 4 도전체는 제 1 절연체를 개재하여 제 1 산화물 반도체와 중첩되는 것이 바람직하다.
본 발명의 다른 일 형태는 제 1 트랜지스터 내지 제 4 트랜지스터와, 제 1 산화물 반도체와, 제 2 산화물 반도체와, 제 1 용량 소자와, 제 2 용량 소자와, 제 1 절연체와, 제 2 절연체와, 제 1 도전체와, 제 2 도전체를 갖고, 제 1 트랜지스터 및 제 3 트랜지스터는 제 1 산화물 반도체에 형성되고, 제 2 트랜지스터 및 제 4 트랜지스터는 제 2 산화물 반도체에 형성되고, 제 1 트랜지스터는 제 1 게이트와 제 1 게이트 절연체를 갖고, 제 2 트랜지스터는 제 2 게이트와 제 2 게이트 절연체를 갖고, 제 3 트랜지스터는 제 3 게이트와 제 3 게이트 절연체를 갖고, 제 4 트랜지스터는 제 4 게이트와 제 4 게이트 절연체를 갖고, 제 1 용량 소자는 제 3 도전체와 제 4 도전체를 갖고, 제 2 용량 소자는 제 5 도전체와 제 6 도전체를 갖고, 제 1 절연체는 제 1 산화물 반도체 및 제 2 산화물 반도체 위에 배치되고, 제 1 절연체에는 제 1 산화물 반도체에 도달하는 제 1 개구 및 제 2 개구가 형성되고, 제 2 산화물 반도체에 도달하는 제 3 개구 및 제 4 개구가 형성되고, 제 2 트랜지스터의 소스 및 드레인 중 한쪽에 도달하는 제 5 개구가 형성되고, 제 4 트랜지스터의 소스 및 드레인 중 한쪽에 도달하는 제 6 개구가 형성되고, 제 1 개구 내에 제 1 게이트 절연체 및 제 1 게이트가 배치되고, 제 2 개구 내에 제 3 게이트 절연체 및 제 3 게이트가 배치되고, 제 3 개구 내에 제 2 게이트 절연체 및 제 2 게이트가 배치되고, 제 4 개구 내에 제 4 게이트 절연체 및 제 4 게이트가 배치되고, 제 5 개구 내에 제 1 도전체가 배치되고, 제 6 개구 내에 제 2 도전체가 배치되고, 제 3 도전체는 제 1 도전체의 상면 및 제 1 게이트의 상면과 접촉하여 배치되고, 제 5 도전체는 제 2 도전체의 상면 및 제 3 게이트의 상면과 접촉하여 배치되고, 제 2 절연체는 제 3 도전체, 제 5 도전체, 및 제 1 절연체 위에 배치되고, 제 4 도전체는 제 2 절연체를 개재하여 제 3 도전체를 덮어 배치되고, 제 6 도전체는 제 2 절연체를 개재하여 제 5 도전체를 덮어 배치되는 반도체 장치이다.
상기에서, 제 1 산화물 반도체 및 제 2 산화물 반도체는 인듐과, 원소 M(M은 갈륨, 알루미늄, 이트륨, 및 주석 중에서 선택되는 하나 또는 복수)과, 아연을 갖는 것이 바람직하다.
본 발명의 일 형태에 의하여 점유 면적이 작은 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 고집적화가 가능한 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 기억 용량이 큰 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 제조 비용이 낮은 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 신규 반도체 장치를 제공할 수 있다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 이들 효과의 모두를 가질 필요는 없다. 또한, 이들 이외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 이외의 효과를 추출할 수 있다.
도 1의 (A)는 본 발명의 일 형태에 따른 반도체 장치의 회로도이다. 도 1의 (B)는 본 발명의 일 형태에 따른 반도체 장치의 상면도이다.
도 2의 (A) 및 (B)는 본 발명의 일 형태에 따른 반도체 장치의 상면도이다.
도 3의 (A) 및 (B)는 본 발명의 일 형태에 따른 반도체 장치의 단면도이다.
도 4는 본 발명의 일 형태에 따른 반도체 장치의 단면도이다.
도 5의 (A)는 IGZO의 결정 구조의 분류를 설명하는 도면이다. 도 5의 (B)는 CAAC-IGZO막의 XRD 스펙트럼을 설명하는 도면이다. 도 5의 (C)는 CAAC-IGZO막의 극미 전자선 회절 패턴을 설명하는 도면이다.
도 6은 본 발명의 일 형태에 따른 반도체 장치의 상면도이다.
도 7의 (A) 및 (B)는 본 발명의 일 형태에 따른 반도체 장치의 단면도이다.
도 8의 (A) 및 (B)는 본 발명의 일 형태에 따른 반도체 장치의 회로도이다.
도 9의 (A)는 본 발명의 일 형태에 따른 반도체 장치의 구성예를 설명하는 블록도이다. 도 9의 (B)는 본 발명의 일 형태에 따른 반도체 장치의 구성예를 설명하는 사시도이다.
도 10은 본 발명의 일 형태에 따른 메모리 셀 어레이의 회로도이다.
도 11은 본 발명의 일 형태에 따른 메모리 셀 어레이의 모식도이다.
도 12의 (A) 및 (B)는 본 발명의 일 형태에 따른 메모리 셀 어레이의 타이밍 차트를 나타낸 도면이다.
도 13은 각종 기억 장치를 계층마다 나타낸 도면이다.
도 14의 (A) 내지 (E)는 본 발명의 일 형태에 따른 기억 장치의 응용예를 설명하는 도면이다.
도 15의 (A) 내지 (H)는 본 발명의 일 형태에 따른 전자 기기를 도시한 도면이다.
실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정되어 해석되는 것은 아니다. 또한, 이하에서 설명하는 발명의 구성에서 동일한 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 상이한 도면 사이에서 공통적으로 사용하고, 그 반복적인 설명은 생략한다.
또한, 도면 등에서 나타내는 각 구성의 위치, 크기, 범위 등은 발명의 이해를 용이하게 하기 위하여 실제의 위치, 크기, 범위 등을 나타내지 않는 경우가 있다. 그러므로, 개시하는 발명은 도면 등에 나타낸 위치, 크기, 범위 등에 반드시 한정되는 것은 아니다. 예를 들어, 실제의 제조 공정에서, 에칭 등의 처리에 의하여 레지스트 마스크 등이 의도하지 않게 감소되는 경우가 있지만, 이해하기 쉽게 하기 위하여 도면에 반영하지 않은 경우가 있다.
또한, 도면 등에서 설명을 쉽게 이해하기 위하여, 일부의 구성 요소의 기재를 생략하는 경우가 있다.
또한, 본 명세서 등에서 '전극'이나 '배선'이라는 용어는 이들 구성 요소를 기능적으로 한정하는 것이 아니다. 예를 들어 '전극'은 '배선'의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한, '전극'이나 '배선'이라는 용어는 복수의 '전극'이나 '배선'이 일체가 되어 형성되어 있는 경우 등도 포함한다.
또한, 본 명세서 등에서 전기 회로에서의 '단자'란, 전류의 입력 또는 출력, 전압의 입력 또는 출력, 또는 신호의 수신 또는 송신이 수행되는 부분을 가리킨다. 따라서, 배선 또는 전극의 일부가 단자로서 기능하는 경우가 있다.
또한, 본 명세서 등에서 '위'나 '아래'라는 용어는 구성 요소의 위치 관계가 바로 위 또는 바로 아래이며 직접 접촉하는 것을 한정하는 것은 아니다. 예를 들어, '절연층 A 위의 전극 B'라는 표현이면, 절연층 A 위에 전극 B가 직접 접촉되어 형성될 필요는 없고, 절연층 A와 전극 B 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
또한, 소스 및 드레인의 기능은 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화되는 경우 등, 동작 조건 등에 따라 서로 바뀌기 때문에, 어느 쪽이 소스 또는 드레인인지를 한정하기가 어렵다. 그러므로, 본 명세서에서는 소스 및 드레인이라는 용어는 서로 바꾸어 사용할 수 있는 것으로 한다.
또한, 본 명세서 등에서 '전기적으로 접속'에는 직접 접속되는 경우와, '어떠한 전기적 작용을 갖는 것'을 통하여 접속되어 있는 경우가 포함된다. 여기서, '어떠한 전기적 작용을 갖는 것'은 접속 대상 간에서의 전기 신호의 주고받음을 가능하게 하는 것이면 특별한 제한을 받지 않는다. 따라서, '전기적으로 접속된다'고 표현되는 경우에도 실제의 회로에서는 물리적인 접속 부분이 없고, 배선이 연장되어 있을 뿐인 경우도 있다.
또한, 본 명세서 등에서 계수치 및 계량값에 관하여 '동일하다', '같다', '동등하다', 또는 '균일하다' 등이라고 하는 경우에는, 명시되어 있는 경우를 제외하고 ±20%의 오차를 포함하는 것으로 한다.
또한, 전압은 어떤 전위와 기준 전위(예를 들어 접지 전위 또는 소스 전위)의 전위차를 가리키는 경우가 많다. 따라서, '전압'과 '전위'는 서로 환언할 수 있는 경우가 많다. 본 명세서 등에서는 특별히 명시되지 않는 한, 전압과 전위를 환언할 수 있는 것으로 한다.
또한, '반도체'라고 표기한 경우에도, 예를 들어 도전성이 충분히 낮은 경우에는 '절연체'로서의 특성을 갖는다. 따라서, '반도체'를 '절연체'로 치환하여 사용할 수도 있다. 이 경우, '반도체'와 '절연체'의 경계는 애매하고, 양자를 엄밀하게 구별하는 것은 어렵다. 따라서, 본 명세서에 기재된 '반도체'와 '절연체'는 서로 바꿔 읽을 수 있는 경우가 있다.
또한, '반도체'라고 표기한 경우에도, 예를 들어 도전성이 충분히 높은 경우에는 '도전체'로서의 특성을 갖는다. 따라서, '반도체'를 '도전체'로 치환하여 사용할 수도 있다. 이 경우, '반도체'와 '도전체'의 경계는 애매하고, 양자를 엄밀하게 구별하는 것은 어렵다. 따라서, 본 명세서에 기재된 '반도체'와 '도전체'는 서로 바꿔 읽을 수 있는 경우가 있다.
또한, 본 명세서 등에서 '제 1', '제 2' 등의 서수사는 구성 요소의 혼동을 피하기 위하여 붙이는 것이며, 공정 순서 또는 적층 순서 등 어떤 순서나 순위를 가리키는 것이 아니다. 또한, 본 명세서 등에서 서수사를 붙이지 않은 용어이어도, 구성 요소의 혼동을 피하기 위하여, 청구범위 등에서는 서수사를 붙이는 경우가 있다. 또한, 본 명세서 등에서 서수사를 붙인 용어이어도, 청구범위에서는 다른 서수사를 붙이는 경우가 있다. 또한, 본 명세서 등에서 서수사를 붙인 용어이어도, 청구범위 등에서는 서수사를 생략하는 경우가 있다.
또한, 본 명세서 등에서 트랜지스터의 '온 상태'란 트랜지스터의 소스와 드레인이 전기적으로 단락되어 있다고 간주할 수 있는 상태('도통 상태'라고도 함)를 말한다. 또한, 트랜지스터의 '오프 상태'란 트랜지스터의 소스와 드레인이 전기적으로 차단되어 있다고 간주할 수 있는 상태('비도통 상태'라고도 함)를 말한다.
또한, 본 명세서 등에서 '온 전류'란, 트랜지스터가 온 상태일 때 소스와 드레인 사이를 흐르는 전류를 가리키는 경우가 있다. 또한, '오프 전류'란, 트랜지스터가 오프 상태일 때 소스와 드레인 사이를 흐르는 전류를 가리키는 경우가 있다.
또한, 본 명세서 등에서 고전원 전위(VDD)(이하, 단순히 'VDD', 'H 전위', 또는 'H'라고도 함)란, 저전원 전위(VSS)(이하, 단순히 'VSS', 'L 전위', 또는 'L'이라고도 함)보다 높은 전위의 전원 전위를 나타낸다. 또한, VSS란, VDD보다 낮은 전위의 전원 전위를 나타낸다. 또한, 접지 전위(이하, 단순히 'GND' 또는 'GND 전위'라고도 함)를 VDD 또는 VSS로서 사용할 수도 있다. 예를 들어 VDD가 접지 전위인 경우에는 VSS는 접지 전위보다 낮은 전위이고, VSS가 접지 전위인 경우에는 VDD는 접지 전위보다 높은 전위이다.
또한, 본 명세서 등에 나타낸 트랜지스터는 명시되어 있는 경우를 제외하여, 인핸스먼트형(노멀리 오프형)의 n채널형 전계 효과 트랜지스터로 한다. 따라서, 그 문턱 전압('Vth'라고도 함)은 0V보다 큰 것으로 한다. 또한, 명시되어 있는 경우를 제외하여, '트랜지스터의 게이트에 H 전위를 공급한다'란 '트랜지스터를 온 상태로 한다'와 같은 의미인 경우가 있다. 또한, 명시되어 있는 경우를 제외하여, '트랜지스터의 게이트에 L 전위를 공급한다'란 '트랜지스터를 오프 상태로 한다'와 같은 의미인 경우가 있다.
또한, 본 명세서 등에서 게이트란, 게이트 전극 및 게이트 배선의 일부 또는 전부를 가리킨다. 게이트 배선이란, 적어도 하나의 트랜지스터의 게이트 전극과, 다른 전극이나 다른 배선을 전기적으로 접속시키기 위한 배선을 가리킨다.
또한, 본 명세서 등에서 소스란, 소스 영역, 소스 전극, 및 소스 배선의 일부 또는 전부를 가리킨다. 소스 영역이란, 반도체층 중 저항률이 일정한 값 이하의 영역을 가리킨다. 소스 전극이란, 소스 영역과 접속되는 부분의 도전층을 가리킨다. 소스 배선이란, 적어도 하나의 트랜지스터의 소스 전극과, 다른 전극이나 다른 배선을 전기적으로 접속시키기 위한 배선을 가리킨다.
또한, 본 명세서 등에서 드레인이란, 드레인 영역, 드레인 전극, 및 드레인 배선의 일부 또는 전부를 가리킨다. 드레인 영역이란, 반도체층 중 저항률이 일정한 값 이하의 영역을 가리킨다. 드레인 전극이란, 드레인 영역과 접속되는 부분의 도전층을 가리킨다. 드레인 배선이란, 적어도 하나의 트랜지스터의 드레인 전극과, 다른 전극이나 다른 배선을 전기적으로 접속시키기 위한 배선을 가리킨다.
또한, 도면 등에서 배선 및 전극 등의 전위의 이해를 돕기 위하여, 배선 및 전극 등에 인접하여 H 전위를 나타내는 'H', 또는 L 전위를 나타내는 'L'을 부기하는 경우가 있다. 또한, 전위 변화가 발생된 배선 및 전극 등에는 'H' 또는 'L'을 원문자로 부기하는 경우가 있다. 또한, 트랜지스터가 오프 상태인 경우, 상기 트랜지스터에 겹쳐 "×" 기호를 부기하는 경우가 있다.
또한, 일반적으로, '용량'은 2개의 전극이 절연체(유전체)를 사이에 두고 대향되는 구성을 갖는다. 본 명세서 등에서 '용량 소자'는 상술한 '용량'인 경우가 포함된다. 즉, 본 명세서 등에서, '용량 소자'란, 2개의 전극이 절연체를 사이에 두고 대향되는 구성을 가진 것, 2개의 배선이 절연체를 사이에 두고 대향되는 구성을 가진 것, 또는 2개의 배선이 절연체를 사이에 두고 배치된 것인 경우가 포함된다.
또한, 본 명세서 등에서 복수의 요소에 같은 부호를 사용하는 경우, 특히 이들을 구별할 필요가 있을 때에는, 부호에 '_1', '_2', '[n]', '[m, n]' 등의 식별용 부호를 붙여서 기재하는 경우가 있다. 예를 들어 두 번째의 배선(CL)을 배선(CL[2])이라고 기재하는 경우가 있다.
또한, 채널 길이란, 예를 들어 트랜지스터의 상면도에서, 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널 형성 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 또한, 하나의 트랜지스터에서, 채널 길이가 모든 영역에서 같은 값을 취한다고 할 수는 없다. 즉, 하나의 트랜지스터의 채널 길이는 하나의 값으로 정해지지 않는 경우가 있다. 그러므로, 본 명세서에서 채널 길이는 채널 형성 영역에서의 어느 하나의 값, 최댓값, 최솟값, 또는 평균값으로 한다.
채널 폭이란, 예를 들어 트랜지스터의 상면도에서, 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널 형성 영역에서의 채널 길이 방향에 수직인 방향의 채널 형성 영역의 길이를 말한다. 또한, 하나의 트랜지스터에서, 채널 폭이 모든 영역에서 같은 값을 취한다고 할 수는 없다. 즉, 하나의 트랜지스터의 채널 폭은 하나의 값으로 정해지지 않는 경우가 있다. 그러므로, 본 명세서에서 채널 폭은 채널 형성 영역에서의 어느 하나의 값, 최댓값, 최솟값, 또는 평균값으로 한다.
또한, 본 명세서 등에서 트랜지스터의 구조에 따라서는, 실제로 채널이 형성되는 영역에서의 채널 폭(이하 '실효적인 채널 폭'이라고도 함)과 트랜지스터의 상면도에서 나타내는 채널 폭(이하 '외관상 채널 폭'이라고도 함)이 상이한 경우가 있다. 예를 들어 게이트 전극이 반도체의 측면을 덮는 경우, 실효적인 채널 폭이 외관상 채널 폭보다 커져, 그 영향을 무시할 수 없는 경우가 있다. 예를 들어 미세하고 게이트 전극이 반도체의 측면을 덮는 트랜지스터에서는, 반도체의 측면에 형성되는 채널 형성 영역의 비율이 커지는 경우가 있다. 이 경우에는 외관상 채널 폭보다 실효적인 채널 폭이 더 크다.
이러한 경우, 실효적인 채널 폭을 실측에 의하여 어림잡기 어려워지는 경우가 있다. 예를 들어 설곗값으로부터 실효적인 채널 폭을 어림잡기 위해서는, 반도체의 형상이 이미 알려져 있다는 가정이 필요하다. 따라서, 반도체의 형상을 정확하게 알 수 없는 경우에는 실효적인 채널 폭을 정확하게 측정하기 어렵다.
본 명세서에서 단순히 채널 폭이라고 기재한 경우에는 외관상 채널 폭을 가리키는 경우가 있다. 또는, 본 명세서에서 단순히 채널 폭이라고 기재한 경우에는 실효적인 채널 폭을 가리키는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외관상 채널 폭 등은 단면 TEM 이미지 등을 해석하는 것 등에 의하여 값을 결정할 수 있다.
또한, 반도체의 불순물이란, 예를 들어 반도체를 구성하는 주성분 이외의 것을 말한다. 예를 들어 농도가 0.1atomic% 미만인 원소는 불순물이라고 할 수 있다. 불순물이 포함됨으로써, 예를 들어 반도체의 결함 준위 밀도가 높아지거나, 결정성의 저하 등이 일어나는 경우가 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들어 1족 원소, 2족 원소, 13족 원소, 14족 원소, 15족 원소, 산화물 반도체의 주성분 이외의 전이 금속(transition metal) 등이 있고, 예를 들어 수소, 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 질소 등이 있다. 또한, 물도 불순물로서 기능하는 경우가 있다. 또한, 예를 들어 불순물의 혼입으로 인하여 산화물 반도체에 산소 결손(VO: oxygen vacancy라고도 함)이 형성되는 경우가 있다.
또한, 본 명세서 등에서 산화질화물이란 그 조성으로서 질소보다 산소의 함유량이 많은 것을 말한다. 또한, 질화산화물이란 그 조성으로서 산소보다 질소의 함유량이 많은 것을 말한다.
또한, 본 명세서 등에서 '절연체'라는 용어를 절연막 또는 절연층이라고 환언할 수 있다. 또한, '도전체'라는 용어를 도전막 또는 도전층이라고 환언할 수 있다. 또한, '반도체'라는 용어를 반도체막 또는 반도체층이라고 환언할 수 있다.
또한, 본 명세서 등에서 '평행'이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 포함된다. 또한, '실질적으로 평행'이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치되어 있는 상태를 말한다. 또한, '수직'이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 포함된다. 또한, '실질적으로 수직'이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치되어 있는 상태를 말한다.
본 명세서 등에서 금속 산화물(metal oxide)이란, 넓은 의미로의 금속의 산화물이다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 산화물 반도체(Oxide Semiconductor 또는 단순히 OS라고도 함) 등으로 분류된다. 예를 들어 트랜지스터의 반도체층에 금속 산화물을 사용한 경우, 상기 금속 산화물을 산화물 반도체라고 하는 경우가 있다. 즉, OS 트랜지스터라고 기재하는 경우에는, 금속 산화물 또는 산화물 반도체를 갖는 트랜지스터라고 환언할 수 있다.
또한, 본 명세서 등에서 노멀리 오프란 게이트에 전위를 인가하지 않거나, 또는 게이트에 접지 전위를 인가하였을 때, 트랜지스터를 흐르는 채널 폭 1μm당 드레인 전류가 실온에서 1×10-20A 이하, 85℃에서 1×10-18A 이하, 또는 125℃에서 1×10-16A 이하인 것을 말한다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치의 일례로서, 메모리 셀(10)의 구성에 대하여 도 1 내지 도 8을 사용하여 설명한다. 메모리 셀(10)은 기억 장치의 일부로서 기능하고, 트랜지스터(11)와, 트랜지스터(12)와, 용량 소자(13)를 갖고, 배선(CL), 배선(WL), 배선(RBL), 배선(SL), 배선(WBL), 배선(BGL1), 및 배선(BGL2)과 전기적으로 접속된다.
도 1의 (A)는 메모리 셀(10)의 회로도이고, 도 1의 (B)는 메모리 셀(10)의 상면도이다. 도 2의 (A)는 도 1의 (B)로부터 배선(CL)을 제외한 상면도이다. 도 2의 (B)는 도 1의 (B)로부터 배선(CL), 배선(WL), 도전체(207), 일점쇄선 A1-A2-A3, 및 일점쇄선 A4-A5-A6을 제외한 상면도이다. 또한, 도 1의 (B), 도 2의 (A), 및 (B)의 상면도에서는 도면의 명료화를 위하여 일부 요소를 생략하였다.
도 3의 (A)는 도 1의 (B) 및 도 2의 (A)에 일점쇄선 A1-A2-A3으로 나타낸 부분의 단면도이다. 여기서, A1-A2로 나타낸 부분의 단면도는 트랜지스터(12)의 채널 길이 방향의 단면도이고, A2-A3으로 나타낸 부분의 단면도는 트랜지스터(11)의 채널 폭 방향의 단면도이다. 또한, 도 3의 (B)는 도 1의 (B) 및 도 2의 (A)에 일점쇄선 A4-A5-A6으로 나타낸 부분의 단면도이다. 여기서, A4-A5로 나타낸 부분의 단면도는 트랜지스터(12)의 채널 폭 방향의 단면도이고, A5-A6으로 나타낸 부분의 단면도는 트랜지스터(11)의 채널 길이 방향의 단면도이다.
또한, 도면 등에서 x 방향, y 방향, 및 z 방향을 나타내는 화살표를 붙이는 경우가 있다. x 방향, y 방향, 및 z 방향은 각각이 서로 직교하는 방향이다. 본 명세서 등에서는, x 방향, y 방향, 및 z 방향 중 하나를 '제 1 방향' 또는 '제 1의 방향'이라고 부르는 경우가 있다. 또한, 다른 2개 중 하나를 '제 2 방향' 또는 '제 2의 방향'이라고 부르는 경우가 있다. 또한, 나머지 하나를 '제 3 방향' 또는 '제 3의 방향'이라고 부르는 경우가 있다.
<반도체 장치의 구성예>
우선, 메모리 셀(10)의 회로 구성예에 대하여 설명한다. 도 1의 (A)에 나타낸 바와 같이, 메모리 셀(10)은 트랜지스터(11), 트랜지스터(12), 및 용량 소자(13)를 갖는다. 트랜지스터(11)의 소스 및 드레인 중 한쪽은 배선(RBL)과 전기적으로 접속되고, 다른 쪽은 배선(SL)과 전기적으로 접속된다. 트랜지스터(11)의 백 게이트는 배선(BGL1)과 전기적으로 접속된다. 트랜지스터(12)의 소스 및 드레인 중 한 쪽은 배선(WBL)과 전기적으로 접속되고, 다른 쪽은 트랜지스터(11)의 게이트와 전기적으로 접속된다. 또한, 본 명세서 등에서는, 트랜지스터(11)의 게이트와, 트랜지스터(12)의 소스 및 드레인 중 다른 쪽을 전기적으로 접속하는 노드 또는 배선을 노드(FN)라고 부르는 경우가 있다. 트랜지스터(12)의 게이트는 배선(WL)과 전기적으로 접속되고, 백 게이트는 배선(BGL2)과 전기적으로 접속된다.
도 1의 (A)에 나타낸 바와 같이, 트랜지스터(11)와 트랜지스터(12)를 동일 평면 위에 제공하고, 트랜지스터(11) 및 트랜지스터(12) 위에 용량 소자(13)가 제공되는 것이 바람직하다. 환언하면, 용량 소자(13)는 트랜지스터(11) 및 트랜지스터(12)에 대하여 z축 방향으로 중첩되도록 배치되는 것이 바람직하다. 이러한 구성으로 함으로써, 트랜지스터(11) 및 트랜지스터(12)에 대하여 면적을 거의 늘리지 않고, 용량 소자(13)를 제공할 수 있다. 따라서, 메모리 셀(10)의 점유 면적을 작게 할 수 있다. 이로써, 반도체 장치의 고집적화를 도모하고, 기억 용량이 큰 반도체 장치를 제공할 수 있다. 또한, 기억 용량당 제조 비용이 낮은 반도체 장치를 제공할 수 있다.
용량 소자(13) 위에 배선(CL)이 배치된다. 여기서, 배선(CL)은 용량 소자(13)의 상부 전극으로서 기능한다. 한편으로, 노드(FN)는 용량 소자(13)의 하부 전극으로서 기능한다. 즉, 용량 소자(13)는 MIM(Metal-Insulator-Metal) 용량을 구성한다. 또한, 메모리 셀(10)은 노드(FN)와 배선(CL) 사이에 용량 소자(13)를 갖는다고 할 수도 있다.
메모리 셀(10)은 노드(FN)에 기록된 전위(전하)를 유지하여, 데이터를 저장하는 기능을 갖는다. 구체적으로는, 배선(WL)에 트랜지스터(12)를 온 상태로 하는 전위를 공급하여, 배선(WBL)과 노드(FN)를 도통 상태로 한다. 이로써, 노드(FN)를 소정의 전위로 하기 위한 전하가 배선(WBL)을 통하여 노드(FN)에 공급된다. 그 후, 트랜지스터(12)의 게이트에 트랜지스터(12)를 오프 상태로 하는 전위를 공급한다. 트랜지스터(12)를 오프 상태로 함으로써, 노드(FN)에 기록된 전하가 유지된다.
또한, 메모리 셀(10)에 저장된 데이터를 판독하는 경우에는, 배선(CL)에 일정한 전위(이하, 판독 전위라고 부르는 경우가 있음)를 인가하면 좋다. 판독 전위가 배선(CL)에 공급되면, 노드(FN)에 기록된 전위에 따라 트랜지스터(11)가 온 상태 또는 오프 상태가 된다. 즉, 메모리 셀(10)의 노드(FN)에 저장된 데이터를 트랜지스터(11)의 온 상태 또는 오프 상태에 따라 판독할 수 있다.
트랜지스터(12) 및 트랜지스터(11)의 반도체층으로서는, 단결정 반도체, 다결정 반도체, 미결정 반도체, 또는 비정질 반도체 등을 단독으로 또는 조합하여 사용할 수 있다. 반도체 재료로서는 예를 들어 실리콘이나 저마늄 등을 사용할 수 있다. 또한, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 산화물 반도체, 질화물 반도체 등의 화합물 반도체를 사용하여도 좋다.
또한, 트랜지스터에 사용하는 반도체층을 적층하여도 좋다. 반도체층을 적층하는 경우에는 각각 상이한 결정 상태를 갖는 반도체를 사용하여도 좋고, 각각 상이한 반도체 재료를 사용하여도 좋다.
특히, 트랜지스터(12)는 OS 트랜지스터인 것이 바람직하다. 산화물 반도체는 밴드 갭이 2eV 이상이기 때문에 오프 전류가 매우 적다. 트랜지스터(12)에 OS 트랜지스터를 사용하면, 노드(FN)에 기록된 전하를 장기간 유지할 수 있다. 따라서, 용량 소자(13)에 요구되는 정전 용량을 작게 할 수 있다. 그러므로, 트랜지스터(12)에 OS 트랜지스터를 사용함으로써, 용량 소자(13)의 점유 면적을 작게 할 수 있다. 이로써, 트랜지스터(11) 및 트랜지스터(12) 위에 용량 소자(13)를 배치하기 쉬워지기 때문에, 메모리 셀(10)의 점유 면적을 저감할 수 있다. 트랜지스터(12)에 OS 트랜지스터를 사용한 경우, 메모리 셀(10)을 'OS 메모리'라고 부를 수 있다.
OS 메모리는 전력의 공급을 정지하여도 기록된 정보를 1년 이상, 나아가서는 10년 이상의 기간 유지할 수 있다. 따라서, OS 메모리를 비휘발성 메모리로 간주할 수도 있다.
또한, OS 메모리는 기록된 전하량이 장기간 변화되기 어렵기 때문에, OS 메모리는 2레벨(1비트)에 한정되지 않고, 멀티레벨(멀티 비트)의 정보를 유지할 수 있다.
또한, OS 메모리는 OS 트랜지스터를 통하여 노드에 전하를 기록하는 방식이기 때문에, 종래의 플래시 메모리에서 필요하던 고전압이 불필요하고, 고속 기록 동작을 실현할 수 있다. 또한, 플래시 메모리에서 수행되는 데이터 재기록 전의 소거 동작이 OS 메모리에서는 불필요하다. 또한, 플로팅 게이트 또는 전하 포획층으로의 전하 주입 및 이들로부터의 전하 추출도 수행되지 않기 때문에, OS 메모리에서는 데이터의 기록 및 판독의 횟수를 실질적으로 무제한으로 할 수 있다. OS 메모리는 종래의 플래시 메모리와 비교하여 열화가 적고, 높은 신뢰성을 얻을 수 있다.
또한, OS 메모리는 상변화 메모리(PCM: Phase Change Memory), 자기 저항 메모리(MRAM: Magnetoresistive Random Access Memory), 또는 저항 변화형 메모리(ReRAM: Resistance Random Access Memory) 등과 달리 원자 레벨에서의 구조 변화가 일어나지 않는다. 따라서, OS 메모리는 상변화 메모리, 자기 저항 메모리, 및 저항 변화형 메모리보다 재기록 내성이 높다.
또한, OS 트랜지스터는 고온 환경하에서도 오프 전류가 거의 증가하지 않는다. 구체적으로는 실온 이상 200℃이하의 환경 온도하에서도 오프 전류가 거의 증가하지 않는다. 또한, 고온 환경하에서도 온 전류가 저하하기 어렵다. OS 메모리를 포함하는 기억 장치는 고온 환경하에서도 동작이 안정적이고, 높은 신뢰성이 얻어진다. 그러므로, OS 메모리를 구성하는 경우, 트랜지스터(11) 및 트랜지스터(12)를 OS 트랜지스터로 하는 것이 바람직하다. 또한, OS 트랜지스터는 소스와 드레인 사이의 절연 내압이 높다. 반도체 장치를 구성하는 트랜지스터에 OS 트랜지스터를 사용함으로써, 고온 환경하에서도 동작이 안정적이고, 신뢰성이 양호한 반도체 장치를 실현할 수 있다.
도 3의 (A), (B) 등에 도시된 바와 같이, 메모리 셀(10)은 기판(도시하지 않았음) 위의 절연체(212)와, 절연체(212) 위의 절연체(214)와, 절연체(214) 위의 절연체(216)와, 절연체(216) 위의 절연체(222)와, 절연체(222) 위의 절연체(224)와, 절연체(224) 위의 절연체(275)와, 절연체(275) 위의 절연체(280)와, 절연체(280) 위의 절연체(282)와, 절연체(282) 위의 절연체(283)를 갖는다. 절연체(212), 절연체(214), 절연체(216), 절연체(222), 절연체(224), 절연체(275), 절연체(280), 절연체(282), 및 절연체(283)는 층간 절연막으로서 기능한다. 절연체(214)와 절연체(282) 사이의 층에 트랜지스터(11) 및 트랜지스터(12)가 제공되고, 절연체(280) 위에 용량 소자(13)가 제공된다. 절연체(280) 및 절연체(275)에는 트랜지스터(12)의 소스 및 드레인 중 다른 쪽에 도달하는 개구가 형성되고, 상기 개구 내에 매립되도록 도전체(240)가 제공된다. 또한, 도전체(240)의 측면과 접촉하여 절연체(241)가 제공되는 것이 바람직하다.
트랜지스터(11)는 절연체(216)에 매립되도록 배치된 도전체(205)(도전체(205a), 도전체(205b), 및 도전체(205c))와, 절연체(216) 위 및 도전체(205) 위의 절연체(222)와, 절연체(222) 위의 절연체(224)와, 절연체(224) 위의 산화물(230a)과, 산화물(230a) 위의 산화물(230b)과, 산화물(230b) 위의 산화물(230c), 산화물(243a), 및 산화물(243b)과, 산화물(243a) 위의 도전체(242a)와, 산화물(243b) 위의 도전체(242b)와, 산화물(230c) 위의 절연체(250), 절연체(250) 위에 위치하고 산화물(230b)의 일부와 중첩되는 도전체(260)(도전체(260a) 및 도전체(260b))를 갖는다. 또한, 이하에서 산화물(230a), 산화물(230b), 및 산화물(230c)을 통틀어 산화물(230)이라고 부르는 경우가 있다. 또한, 산화물(243a) 및 산화물(243b)을 통틀어 산화물(243)이라고 부르는 경우가 있다. 또한, 도전체(242a) 및 도전체(242b)를 통틀어 도전체(242)라고 부르는 경우가 있다.
여기서, 도전체(260)는 톱 게이트로서 기능하고, 도전체(205)는 백 게이트(배선(BGL1))로서 기능한다. 또한, 절연체(250)는 톱 게이트의 게이트 절연체로서 기능하고, 절연체(222) 및 절연체(224)는 백 게이트의 게이트 절연체로서 기능한다. 또한, 도전체(242a)는 소스 및 드레인 중 한쪽으로서 기능하고, 도전체(242b)는 소스 및 드레인 중 다른 쪽으로서 기능한다. 또한, 산화물(230)에서 도전체(260)와 중첩되는 영역의 적어도 일부는 채널 형성 영역으로서 기능한다.
또한, 절연체(275)는 절연체(224), 산화물(230a), 산화물(230b), 산화물(243), 및 도전체(242)를 덮고, 절연체(280)는 절연체(275)의 상면과 접촉하여 제공되어 있다. 절연체(280) 및 절연체(275)에 산화물(230b) 및 절연체(224)에 도달하는 개구가 제공되고, 상기 개구는 도전체(242a)와 도전체(242b) 사이의 영역에 중첩되어 제공되어 있다.
도 2의 (B), 도 3의 (A), 및 (B)에 도시된 바와 같이, 상기 개구 내에 산화물(230c), 절연체(250), 및 도전체(260)가 배치되어 있다. 따라서, 산화물(230c)은 절연체(224)의 상면과, 산화물(230a)의 측면과, 산화물(230b)의 상면 및 측면과, 산화물(243a) 및 산화물(243b)의 측면과, 도전체(242a) 및 도전체(242b)의 측면과, 절연체(275)의 측면과, 절연체(280)의 측면과 접촉하여 제공된다. 또한, 절연체(250)는 산화물(230c)의 상면 및 측면과 접촉하여 제공되고, 도전체(260)는 절연체(250)의 상면 및 측면과 접촉하여 제공된다. 또한, 도전체(260)의 상면, 절연체(250)의 가장 상면, 및 산화물(230c)의 가장 상면은 절연체(280)의 상면과 실질적으로 일치하여 배치된다.
이러한 구조로 함으로써, 도전체(260), 절연체(250), 및 산화물(230c)을 절연체(280) 등에 형성되어 있는 개구에 매립하도록 자기 정합(self-aligned)적으로 형성할 수 있다. 도전체(260) 등을 이와 같이 형성함으로써, 위치 맞춤 없이 도전체(242a)와 도전체(242b) 사이의 영역에 도전체(260)를 배치할 수 있다.
또한, 트랜지스터(12)는 절연체(216)에 매립되도록 배치된 도전체(206)(도전체(206a), 도전체(206b), 및 도전체(206c))와, 절연체(216) 위 및 도전체(206) 위의 절연체(222)와, 절연체(222) 위의 절연체(224)와, 절연체(224) 위의 산화물(231a)과, 산화물(231a) 위의 산화물(231b)과, 산화물(231b) 위의 산화물(231c), 산화물(245a), 및 산화물(245b)과, 산화물(245a) 위의 도전체(244a)와, 산화물(245b) 위의 도전체(244b)와, 산화물(231c) 위의 절연체(251)와, 절연체(251) 위에 위치하고 산화물(231b)의 일부와 중첩되는 도전체(261)(도전체(261a) 및 도전체(261b))를 갖는다. 또한, 이하에서 산화물(231a), 산화물(231b), 및 산화물(231c)을 통틀어 산화물(231)이라고 부르는 경우가 있다. 또한, 산화물(245a) 및 산화물(245b)을 통틀어 산화물(245)이라고 부르는 경우가 있다. 또한, 도전체(244a) 및 도전체(244b)를 통틀어 도전체(244)라고 부르는 경우가 있다.
또한, 트랜지스터(12)는 트랜지스터(11)와 같은 구성을 갖는다. 따라서, 도전체(206)는 도전체(205)와, 산화물(231)은 산화물(230)과, 절연체(251)는 절연체(250)와, 도전체(261)는 도전체(260)와 같은 층에 형성되고, 같은 구성을 갖는다. 따라서, 이하에서, 도전체(206)에 대해서는 도전체(205)의, 산화물(231)에 대해서는 산화물(230)의, 절연체(251)에 대해서는 절연체(250)의, 도전체(261)에 대해서는 도전체(260)의 기재를 참작할 수 있다.
여기서, 도전체(261)는 톱 게이트로서 기능하고, 도전체(206)는 백 게이트(배선(BGL2))로서 기능한다. 또한, 절연체(251)는 톱 게이트의 게이트 절연체로서 기능하고, 절연체(222) 및 절연체(224)는 백 게이트의 게이트 절연체로서 기능한다. 또한, 도전체(244a)는 소스 및 드레인 중 한쪽으로서 기능하고, 도전체(244b)는 소스 및 드레인 중 다른 쪽으로서 기능한다. 또한, 산화물(231)에서 도전체(261)와 중첩되는 영역의 적어도 일부는 채널 형성 영역으로서 기능한다.
또한, 절연체(275)는 절연체(224), 산화물(231a), 산화물(231b), 산화물(245), 및 도전체(244)를 덮고, 절연체(280)는 절연체(275)의 상면과 접촉하여 제공되어 있다. 절연체(280) 및 절연체(275)에 산화물(231b) 및 절연체(224)에 도달하는 개구가 제공되고, 상기 개구는 도전체(244a)와 도전체(244b) 사이의 영역에 중첩되어 제공되어 있다.
도 2의 (B), 도 3의 (A), 및 (B)에 도시된 바와 같이, 상기 개구 내에 산화물(231c), 절연체(251), 및 도전체(261)가 배치되어 있다. 따라서, 산화물(231c)은 절연체(224)의 상면과, 산화물(231a)의 측면과, 산화물(231b)의 상면 및 측면과, 산화물(245a) 및 산화물(245b)의 측면과, 도전체(244a) 및 도전체(244b)의 측면과, 절연체(275)의 측면과, 절연체(280)의 측면과 접촉하여 제공된다. 또한, 절연체(251)는 산화물(231c)의 상면 및 측면과 접촉하여 제공되고, 도전체(261)는 절연체(251)의 상면 및 측면과 접촉하여 제공된다. 또한, 도전체(261)의 상면, 절연체(251)의 가장 상면, 및 산화물(231c)의 가장 상면은 절연체(280)의 상면과 실질적으로 일치하여 배치된다.
이러한 구조로 함으로써, 도전체(261), 절연체(251), 및 산화물(231c)을 절연체(280) 등에 형성되어 있는 개구에 매립하도록 자기 정합적으로 형성할 수 있다. 도전체(261) 등을 이와 같이 형성함으로써, 위치 맞춤 없이 도전체(244a)와 도전체(244b) 사이의 영역에 도전체(261)를 배치할 수 있다.
용량 소자(13)는 도전체(240)의 상면 및 도전체(260)의 상면과 접촉하여 배치된 도전체(207)와, 절연체(280) 및 도전체(207) 위에 배치된 절연체(282)와, 절연체(282) 위에 배치되고 적어도 일부가 도전체(207)와 중첩되는 도전체(208)를 갖는다.
여기서, 도전체(207)는 노드(FN)로서 기능하고, 도전체(208)는 배선(CL)으로서 기능한다. 환언하면, 도전체(207)는 용량 소자(13)의 하부 전극으로서 기능하고, 도전체(208)는 용량 소자(13)의 상부 전극으로서 기능한다. 또한, 절연체(282)는 용량 소자(13)의 유전체로서 기능한다.
도 2의 (A)에 도시된 바와 같이, 상면에서 보았을 때, 도전체(207)는 도전체(260)를 둘러싸는 것이 바람직하다. 환언하면, 도전체(207)는 도전체(260)를 덮어 배치되는 것이 바람직하다. 또한, 상면에서 보았을 때 도전체(207)는 도전체(240)도 둘러싸도 좋다. 이러한 구성으로 함으로써, 트랜지스터(11)의 톱 게이트를 덮고, 트랜지스터(12)의 소스 및 드레인 중 다른 쪽과 중첩시켜 용량 소자(13)를 배치할 수 있다. 따라서, 트랜지스터(11) 및 트랜지스터(12)에 대하여 면적을 거의 늘리지 않고, 용량 소자(13)의 면적을 크게 할 수 있다.
또한, 도 1의 (B), 도 3의 (A), (B)에 도시된 바와 같이, 절연체(282)는 도전체(207)를 덮어 배치되고, 도전체(208)는 절연체(282)를 개재하여 도전체(207)를 덮어 배치되는 것이 바람직하다. 이로써, 도전체(207)의 측면에서도, 절연체(282)를 개재하여 도전체(208)가 배치된다. 따라서, 도전체(208)와 도전체(207)가 중첩되는 영역 전체와, 도전체(207)의 측면을 용량 소자(13)로서 기능시킬 수 있다.
이상과 같은 구성으로 함으로써, 메모리 셀(10)의 점유 면적을 작게 하고, 용량 소자(13)를 제공할 수 있다. 이로써, 반도체 장치의 고집적화를 도모하고, 기억 용량이 큰 반도체 장치를 제공할 수 있다. 또한, 기억 용량당 제조 비용이 낮은 반도체 장치를 제공할 수 있다.
또한, 도전체(261)의 상면과 접촉하여 도전체(209)가 배치된다. 도전체(209)는 도전체(207)와 같은 층에 형성할 수 있고, 절연체(282)로 덮여 있다. 도전체(209)는 배선(WL)으로서 기능한다.
또한, 복수의 메모리 셀(10)을 매트릭스상으로 배열함으로써, 메모리 셀 어레이를 형성할 수 있다. 이 경우, 각 메모리 셀(10)을 접속하는 배선은 한 방향으로 연장되어 제공되는 것이 바람직하다. 예를 들어, 도 1의 (A), (B)에 나타낸 바와 같이, 배선(CL)(도전체(208)), 배선(WL)(도전체(209)), 배선(BGL1)(도전체(205)), 및 배선(BGL2)(도전체(206))은 y 방향으로 연장하여 제공하면 좋다. 이때, y 방향으로 배열되는 각 메모리 셀(10)은 공통된, 배선(CL)(도전체(208)), 배선(WL)(도전체(209)), 배선(BGL1)(도전체(205)), 및 배선(BGL2)(도전체(206))과 접속된다.
또한, 예를 들어, 배선(WL)으로서 도전체(261)를 연장하여 제공하는 구성으로 하면, 배선(WL)과 산화물(230b)이 중첩되는 부분에서 기생 트랜지스터가 형성된다. 그러나, 본 실시형태에서는, 도전체(261) 위에 배치된 도전체(209)가 배선(WL)으로서 기능한다. 이로써, 도 3의 (B)의 A5로 나타낸 바와 같이, 도전체(209)와 산화물(230b)이 절연체(280) 등을 개재하여 중첩된다. 따라서, 도전체(209)와 산화물(230b)이 중첩되는 부분에서 기생 트랜지스터가 형성되는 것을 억제할 수 있다.
또한, 복수의 메모리 셀(10)을 x 방향으로 배열시키는 경우, 메모리 셀(10)에서의 트랜지스터(11)의 소스 및 드레인 중 한쪽은 인접한 메모리 셀(10)에서의 트랜지스터(11)의 소스 및 드레인 중 다른 쪽과 접속된다. 또한, 메모리 셀(10)에서의 트랜지스터(12)의 소스 및 드레인 중 한쪽은 인접한 메모리 셀(10)에서의 트랜지스터(12)의 소스 및 드레인 중 다른 쪽과 접속된다. 즉, 복수의 트랜지스터(11)의 소스와 드레인이 직렬로 접속되고, 또한 복수의 트랜지스터(12)의 소스와 드레인도 직렬로 접속된다. 환언하면, 메모리 셀(10)에서 트랜지스터(12)의 소스 및 드레인 중 한쪽은 다른 트랜지스터(12)를 통하여 배선(WBL)과 전기적으로 접속되고, 트랜지스터(11)의 소스 및 드레인 중 한쪽은 다른 트랜지스터(11)를 통하여 배선(RBL)과 전기적으로 접속되고, 트랜지스터(11)의 소스 및 드레인 중 다른 쪽은 다른 트랜지스터(11)를 통하여 배선(SL)과 전기적으로 접속된다.
이 경우, 메모리 셀(10)의 노드(FN)는 메모리 셀(10)에서의 트랜지스터(12)의 소스 및 드레인 중 다른 쪽 및 인접한 메모리 셀(10)에서의 트랜지스터(12)의 소스 및 드레인 중 한쪽과 접속된다. 따라서, 노드(FN)에 기록된 전위(전하)는 각 메모리 셀(10)의 트랜지스터(12)를 오프로 하고, 또한 인접한 메모리 셀(10)의 트랜지스터(12)를 오프로 함으로써 유지할 수 있다.
상기 구성으로 하는 경우, 도 1의 (B)에 도시된 바와 같이, 산화물(230b) 및 산화물(230a)과, 산화물(231b) 및 산화물(231a)을 각각 x 방향으로 연장하여 제공하면 좋다. 이로써, 산화물(230b)과 도전체(208)가 중첩되는 부분에 트랜지스터(11)를 형성할 수 있고, 산화물(231b)과 도전체(209)가 중첩되는 부분에 트랜지스터(12)를 형성할 수 있다. 여기서, 트랜지스터(11)의 채널 길이 방향과 트랜지스터(12)의 채널 길이 방향은 실질적으로 평행하게 된다. 또한, 트랜지스터(11)의 채널 길이 방향과 도전체(208)의 연장 방향은 실질적으로 수직이 된다. 또한, 트랜지스터(12)의 채널 길이 방향과 도전체(209)의 연장 방향은 실질적으로 수직이 된다.
또한, 도전체(260)와 중첩되어 제거되어 있는 영역은 제외되지만, 산화물(243) 및 도전체(242)도 산화물(230b)과 마찬가지로 x 방향으로 연장하여 배열하면 좋다. 또한, 도전체(261)와 중첩되어 제거되어 있는 영역은 제외되지만, 산화물(245) 및 도전체(244)도 산화물(231b)과 마찬가지로 x 방향으로 연장하여 배열하면 좋다.
또한, 메모리 셀(10)의 구성은 상기에 한정되는 것은 아니다. 예를 들어, 각 메모리 셀(10)에서 배선(RBL) 및 배선(SL)이 트랜지스터(11)와 접속되고, 배선(WBL)과 트랜지스터(12)가 접속되는 구성으로 하여도 좋다. 이 경우, 산화물(230b), 산화물(231b) 등은 연장되어 제공되지 않고, 각 메모리 셀(10)에서 섬 형상으로 패터닝되어 제공된다. 따라서, 노드(FN)에 기록된 전위(전하)는 각 메모리 셀(10)의 트랜지스터(12)를 오프하는 것만으로 유지할 수 있다.
또한, 복수의 메모리 셀(10)을 매트릭스상으로 배열한 메모리 셀 어레이의 자세한 사항에 대해서는 나중의 실시형태에서 설명한다.
다음으로, 도 3의 (B)에서의 트랜지스터(11)의 채널 형성 영역 근방의 확대도를 도 4에 도시하였다. 또한, 이하에서는 트랜지스터(11)의 산화물(230)에 대하여 설명하지만, 트랜지스터(12)의 산화물(231)에 대해서도 상기 설명을 참작할 수 있다. 도 4에 도시된 바와 같이, 산화물(230)은 트랜지스터(11)의 채널 형성 영역으로서 기능하는 영역(232c)과, 영역(232c)을 끼우도록 제공되고, 트랜지스터(11)의 소스 영역 또는 드레인 영역으로서 기능하는 영역(232a) 및 영역(232b)을 갖는다.
영역(232c)은 적어도 일부가 도전체(260)와 중첩된다. 환언하면, 영역(232c)은 도전체(242a)와 도전체(242b) 사이의 영역에 제공되어 있다. 영역(232a)은 도전체(242a)와 중첩되어 제공되어 있고, 영역(232b)은 도전체(242b)와 중첩되어 제공되어 있다.
채널 형성 영역으로서 기능하는 영역(232c)은 영역(232a) 및 영역(232b)보다 산소 결손이 적거나, 또는 불순물 농도가 낮기 때문에, 캐리어 농도가 낮은 고저항 영역이다. 따라서, 영역(232c)은 i형(진성) 또는 실질적으로 i형이라고 할 수 있다.
또한, 소스 영역 또는 드레인 영역으로서 기능하는 영역(232a) 및 영역(232b)은 산소 결손이 많거나, 또는 수소나, 질소나, 금속 원소 등의 불순물 농도가 높기 때문에, 캐리어 농도가 증가되어 저저항화된 영역이다. 즉, 영역(232a) 및 영역(232b)은 영역(232c)과 비교하여 캐리어 농도가 높고 저항이 낮은 n형의 영역이다.
여기서, 채널 형성 영역으로서 기능하는 영역(232c)의 캐리어 농도는 1×1018cm-3 이하인 것이 바람직하고, 1×1017cm-3 미만인 것이 더 바람직하고, 1×1016cm-3 미만인 것이 더 바람직하고, 1×1013cm-3 미만인 것이 더 바람직하고, 1×1012cm-3 미만인 것이 더 바람직하다. 또한, 채널 형성 영역으로서 기능하는 영역(232c)의 캐리어 농도의 하한값에 대해서는 특별히 한정은 없지만, 예를 들어 1×10-9cm-3로 할 수 있다.
또한, 영역(232c)과, 영역(232a) 또는 영역(232b) 사이에, 캐리어 농도가 영역(232a) 및 영역(232b)의 캐리어 농도와 동등하거나 그들보다 낮고, 영역(232c)의 캐리어 농도와 동등하거나 그것보다 높은 영역이 형성되어 있어도 좋다. 즉, 상기 영역은 영역(232c)과, 영역(232a) 또는 영역(232b)의 접합 영역으로서 기능한다. 상기 접합 영역은 수소 농도가 영역(232a) 및 영역(232b)의 수소 농도와 동등하거나 그들보다 낮고, 영역(232c)의 수소 농도와 동등하거나 그것보다 높은 경우가 있다. 또한, 상기 접합 영역은 산소 결손이 영역(232a) 및 영역(232b)의 산소 결손과 동등하거나 그들보다 적고, 영역(232c)의 산소 결손과 동등하거나 그것보다 많은 경우가 있다.
또한, 산화물(230)에서, 각 영역의 경계를 명확히 검출하기가 어려운 경우가 있다. 각 영역 내에서 검출되는 금속 원소, 그리고 수소 및 질소 등의 불순물 원소의 농도는 영역마다 단계적으로 변화되는 것에 한정되지 않고, 각 영역 내에서도 연속적으로 변화되어도 좋다. 즉, 채널 형성 영역에 가까울수록 금속 원소, 그리고 수소 및 질소 등의 불순물 원소의 농도가 감소되면 좋다.
트랜지스터(11)에서는 채널 형성 영역을 포함하는 산화물(230)에, 반도체로서 기능하는 금속 산화물(이하, 산화물 반도체라고도 함)을 사용하는 것이 바람직하다. 산화물(230)은 절연체(224) 위에 배치된 산화물(230a)과, 산화물(230a) 위에 배치된 산화물(230b)과, 산화물(230b) 위에 배치된 산화물(230c)을 갖는 것이 바람직하다. 또한, 이하에서는 트랜지스터(11)의 산화물(230)에 대하여 설명하지만, 트랜지스터(12)의 산화물(231)에 대해서도 상기 설명을 참작할 수 있다.
또한, 반도체로서 기능하는 금속 산화물로서는 밴드 갭이 2eV 이상, 바람직하게는 2.5eV 이상인 것을 사용하는 것이 바람직하다. 이와 같이, 밴드 갭이 큰 금속 산화물을 사용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다. 밴드 갭이 큰 금속 산화물을 사용함으로써, 트랜지스터(11) 및 트랜지스터(12)의 오프 전류를 저감할 수 있다. 특히, 트랜지스터(12)의 오프 전류를 저감함으로써, 트랜지스터(11) 및 트랜지스터(12)를 기억 장치의 메모리 셀로서 사용한 경우에, 장기간에 걸쳐 기억 내용을 유지할 수 있다. 즉, 상기 기억 장치는 리프레시 동작이 불필요하거나, 또는 리프레시 동작의 빈도가 매우 적어도 좋다. 또한, 이로써, 상기 기억 장치의 소비 전력을 충분히 저감할 수 있다.
산화물(230)로서, 예를 들어 인듐, 원소 M, 및 아연을 갖는 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 주석, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등에서 선택된 1종류 또는 복수 종류) 등의 금속 산화물을 사용하면 좋다. 예를 들어 산화물(230)로서 In-Ga-Zn 산화물을 사용하면 좋고, In-Ga-Zn 산화물에 주석을 첨가한 산화물을 사용하여도 좋다. 또한, 산화물(230)로서, In-Ga 산화물, In-Zn 산화물, 인듐 산화물을 사용하여도 좋다.
상기 금속 산화물은 스퍼터링법 등을 사용하여 기판 위에 성막할 수 있다. 따라서, 실리콘 기판에 형성한 구동 회로 등의 주변 회로 위에 중첩시켜 트랜지스터(11) 및 트랜지스터(12)를 제공할 수 있다. 따라서, 트랜지스터(11) 및 트랜지스터(12)를 기억 장치의 메모리 셀로서 사용한 경우에, 하나의 칩에 제공할 수 있는 메모리 셀 어레이의 점유 면적을 늘릴 수 있기 때문에, 상기 기억 장치의 기억 용량을 크게 할 수 있다. 또한, 상기 금속 산화물막을 복수로 적층하여 성막함으로써, 메모리 셀 어레이를 적층하여 제공할 수 있다. 이로써, 메모리 셀 어레이의 점유 면적을 늘리지 않고, 셀을 집적하여 배치할 수 있다. 즉, 메모리 셀 어레이의 적층 구조체(이하, 3D 셀 어레이라고 하는 경우가 있음)를 구성할 수 있다. 이러한 식으로, 메모리 셀의 고집적화를 도모하고, 기억 용량이 큰 반도체 장치를 제공할 수 있다.
또한, 상기 금속 산화물의 성막 방법은 스퍼터링법에 한정되지 않고, 화학 기상 성장(CVD: Chemical Vapor Deposition)법, 분자선 에피택시(MBE: Molecular Beam Epitaxy)법, 펄스 레이저 퇴적(PLD: Pulsed Laser Deposition)법, 원자층 퇴적(ALD: Atomic Layer Deposition)법 등을 적절히 사용하여도 좋다.
여기서, 산화물(230b)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비가, 산화물(230a)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 높은 것이 바람직하다. 산화물(230c)은 산화물(230b)에 사용할 수 있는 금속 산화물 또는 산화물(230a)에 사용할 수 있는 금속 산화물을 사용하면 좋다.
구체적으로는 산화물(230a)로서, In:M:Zn=1:3:4[원자수비] 또는 그 근방의 조성, 혹은 In:M:Zn=1:1:0.5[원자수비] 또는 그 근방의 조성의 금속 산화물을 사용하면 좋다. 또한, 산화물(230b)로서, In:M:Zn=1:1:1[원자수비] 또는 그 근방의 조성, In:M:Zn=4:2:3[원자수비] 또는 그 근방의 조성, 혹은 In:M:Zn=5:1:3[원자수비] 또는 그 근방의 조성의 금속 산화물을 사용하면 좋다. 또한, 근방의 조성이란, 원하는 원자수비의 ±30%의 범위를 포함한 것이다. 또한, 원소 M으로서 갈륨을 사용하는 것이 바람직하다.
또한, 금속 산화물을 스퍼터링법에 의하여 성막하는 경우, 상기 원자수비는 성막된 금속 산화물의 원자수비에 한정되지 않고, 금속 산화물의 성막에 사용하는 스퍼터링 타깃의 원자수비이어도 좋다.
산화물(230b) 아래에 산화물(230a)을 배치함으로써, 산화물(230a)보다 아래쪽에 형성된 구조물로부터 산화물(230b)로의 불순물 및 산소의 확산을 억제할 수 있다. 또한, 산화물(230b) 위에 산화물(230c)을 배치함으로써, 산화물(230c)보다 위쪽에 형성된 구조물로부터 산화물(230b)로의 불순물 및 산소의 확산을 억제할 수 있다.
다만, 산화물(230)은 산화물(230a), 산화물(230b), 및 산화물(230c)의 3층을 적층하는 구성에 한정되는 것은 아니다. 예를 들어, 산화물(230b)의 단층, 산화물(230a)과 산화물(230b)의 2층 구조, 또는 4층 이상의 적층 구조를 제공하는 구성으로 하여도 좋고, 산화물(230a), 산화물(230b), 또는 산화물(230c)의 각각이 적층 구조를 가져도 좋다. 예를 들어, 산화물(230c)을 2층의 적층 구조로 하여도 좋다. 이 경우, 산화물(230c)로서 산화물(230b)에 사용할 수 있는 금속 산화물을 제공하고, 그 위에 산화물(230a)에 사용할 수 있는 금속 산화물을 제공하는 구성으로 하면 좋다.
또한, 산화물(230a), 산화물(230b), 및 산화물(230c)이 산소 이외에 공통된 원소를 가짐으로써(주성분으로 함으로써), 산화물(230a)과 산화물(230b)의 계면 및 산화물(230b)과 산화물(230c)의 계면에서의 결함 준위 밀도를 낮출 수 있다. 산화물(230a)과 산화물(230b)의 계면 및 산화물(230b)과 산화물(230c)의 계면에서의 결함 준위 밀도를 낮출 수 있기 때문에, 계면 산란으로 인한 캐리어 전도에 대한 영향이 작아 높은 온 전류를 얻을 수 있다.
여기서, 산화물(230a)과 산화물(230b)의 접합부 및 산화물(230b)과 산화물(230c)의 접합부에서 전도대 하단은 완만하게 변화된다. 환언하면, 산화물(230a)과 산화물(230b)의 접합부 및 산화물(230b)과 산화물(230c)의 접합부에서의 전도대 하단은 연속적으로 변화 또는 연속 접합한다고도 할 수 있다. 이와 같이 하기 위해서는, 산화물(230a)과 산화물(230b)의 계면 및 산화물(230b)과 산화물(230c)의 계면에 형성되는 혼합층의 결함 준위 밀도를 낮추면 좋다.
산화물(230b)은 각각 결정성을 갖는 것이 바람직하다. 특히, 산화물(230b)로서 CAAC-OS(c-axis aligned crystalline oxide semiconductor)를 사용하는 것이 바람직하다. 또한, 산화물(230a) 또는 산화물(230c)에 CAAC-OS를 사용하여도 좋다.
CAAC-OS는 결정성이 높고 치밀한 구조를 가지며, 불순물이나 결함(예를 들어 산소 결손(VO: oxygen vacancy라고도 함) 등)이 적은 금속 산화물이다. 특히, 금속 산화물의 형성 후에, 금속 산화물이 다결정화되지 않을 정도의 온도(예를 들어 400 ℃이상 600℃이하)에서 가열 처리함으로써, CAAC-OS를 결정성이 더 높고 치밀한 구조로 할 수 있다. 이와 같이, CAAC-OS의 밀도를 더 높임으로써, 상기 CAAC-OS 내의 불순물 또는 산소의 확산을 더 저감할 수 있다.
한편으로, CAAC-OS에서는 명확한 결정립계를 확인하기 어렵기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 따라서, CAAC-OS를 갖는 금속 산화물은 물리적 성질이 안정된다. 그러므로, CAAC-OS를 갖는 금속 산화물은 열에 강하고 신뢰성이 높다.
산화물 반도체를 사용한 트랜지스터는, 산화물 반도체 내의 채널이 형성되는 영역에 불순물 및 산소 결손이 존재하면, 전기 특성이 변동되기 쉬워, 신뢰성이 떨어지는 경우가 있다. 또한, 산소 결손 근방의 수소가, 산소 결손에 수소가 들어간 결함(이하, VOH라고 부르는 경우가 있음)을 형성하고, 트랜지스터의 게이트 전극에 전압이 인가되지 않는 상태에서도 캐리어가 되는 전자를 생성하는 경우가 있다. 그러므로, 산화물 반도체 내의 채널이 형성되는 영역에 산소 결손이 포함되면, 트랜지스터는 노멀리 온 특성(게이트 전극에 전압을 인가하지 않아도 채널이 존재하고, 트랜지스터에 전류가 흐르는 특성)을 갖기 쉽다. 따라서, 산화물 반도체 내의 채널이 형성되는 영역에서는 불순물, 산소 결손, 및 VOH는 가능한 한 저감되어 있는 것이 바람직하다. 환언하면, 산화물 반도체 내의 채널이 형성되는 영역은 트랜지스터의 게이트 전극에 전압이 인가되지 않는 상태에서 캐리어 농도가 저감되어 있고, i형(진성화) 또는 실질적으로 i형인 것이 바람직하다.
이에 대하여, 가열에 의하여 이탈되는 산소(이하, 과잉 산소라고 부르는 경우가 있음)를 포함하는 절연체를 산화물 반도체의 근방에 제공하고 열처리를 수행함으로써, 상기 절연체로부터 산화물 반도체에 산소를 공급하여, 산소 결손 및 VOH를 저감할 수 있다. 다만, 소스 영역 또는 드레인 영역에 과잉량의 산소가 공급되면, 트랜지스터(11) 및 트랜지스터(12)의 온 전류의 저하 또는 전계 효과 이동도의 저하를 일으킬 우려가 있다. 또한, 소스 영역 또는 드레인 영역에 공급되는 산소가 기판 면 내에서 흐트러짐으로써, 트랜지스터를 갖는 반도체 장치의 특성에 편차가 생긴다.
따라서, 산화물 반도체 내에서, 채널 형성 영역으로서 기능하는 영역(232c)은 캐리어 농도가 저감되고 i형 또는 실질적으로 i형인 것이 바람직하지만, 소스 영역 또는 드레인 영역으로서 기능하는 영역(232a) 및 영역(232b)은 캐리어 농도가 높고 n형인 것이 바람직하다. 즉, 산화물 반도체의 영역(232c)의 산소 결손 및 VOH를 저감하고, 영역(232a) 및 영역(232b)에는 과잉량의 산소가 공급되지 않도록 하는 것이 바람직하다.
따라서, 산화물(230b) 위에 도전체(242a) 및 도전체(242b)를 제공한 상태로, 산소를 포함하는 분위기에서 마이크로파 처리를 수행하여, 영역(232c)의 산소 결손 및 VOH를 저감하는 것을 도모하는 것이 바람직하다. 여기서, 마이크로파 처리란, 예를 들어 마이크로파를 사용하여 고밀도 플라스마를 발생시키는 전원을 갖는 장치를 사용한 처리를 가리킨다. 또한, 동시에 트랜지스터(12)에서도 도전체(244a) 및 도전체(244b)를 제공한 상태에서, 산소를 포함하는 분위기에서 마이크로파 처리가 수행된다.
산소를 포함하는 분위기에서 마이크로파 처리를 수행함으로써, 마이크로파 또는 RF 등의 고주파를 사용하여 산소 가스를 플라스마화하여, 상기 산소 플라스마를 작용시킬 수 있다. 이때, 마이크로파 또는 RF 등의 고주파를 영역(232c)에 조사할 수도 있다. 플라스마, 마이크로파 등의 작용에 의하여 영역(232c)의 VOH를 분단하여, 수소 H를 영역(232c)에서 제거하고 산소 결손 VO를 산소로 보전할 수 있다. 즉, 영역(232c)에서 'VOH→H+VO'라는 반응이 일어나, 영역(232c)의 수소 농도를 저감할 수 있다. 따라서, 영역(232c) 내의 산소 결손 및 VOH를 저감하여, 캐리어 농도를 저하시킬 수 있다.
또한, 산소를 포함하는 분위기에서 마이크로파 처리를 수행할 때, 마이크로파, RF 등의 고주파, 또는 산소 플라스마 등의 작용은 도전체(242a) 및 도전체(242b)로 차폐되어, 영역(232a) 및 영역(232b)에는 미치지 않는다. 또한, 산소 플라스마의 작용은 산화물(230b) 및 도전체(242)를 덮어 제공되어 있는 절연체(275) 및 절연체(280)에 의하여 저감할 수 있다. 이로써, 마이크로파 처리를 할 때에, 영역(232a) 및 영역(232b)에서 VOH의 저감 및 과잉량의 산소 공급이 발생하지 않기 때문에, 캐리어 농도의 저하를 방지할 수 있다.
이와 같이 하여, 산화물 반도체의 영역(232c)에서 선택적으로 산소 결손 및 VOH를 제거하여, 영역(232c)을 i형 또는 실질적으로 i형으로 할 수 있다. 또한, 소스 영역 또는 드레인 영역으로서 기능하는 영역(232a) 및 영역(232b)에 과잉량의 산소가 공급되는 것을 억제하여, n형을 유지할 수 있다. 이로써, 트랜지스터(11)의 전기 특성의 변동을 억제하고, 기판 면 내에서 트랜지스터(11)의 전기 특성에 편차가 생기는 것을 억제할 수 있다. 또한, 트랜지스터(12)에서도 같은 효과를 얻을 수 있다.
이상과 같은 구성으로 함으로써, 트랜지스터 특성의 편차가 적은 반도체 장치를 제공할 수 있다. 또한, 양호한 전기 특성을 갖는 반도체 장치를 제공할 수 있다. 또한, 신뢰성이 양호한 반도체 장치를 제공할 수 있다.
또한, 도 3의 (A), (B) 등에서, 도전체(260) 등을 매립하는 개구의 측면이, 산화물(230b)의 홈부도 포함하여 산화물(230b)의 피형성면에 대하여 실질적으로 수직이지만, 본 실시형태는 이에 한정되지 않는다. 예를 들어 상기 개구의 바닥부가 완만한 곡면을 갖는 U자형의 형상이어도 좋다. 또한, 예를 들어 상기 개구의 측면이 산화물(230b)의 피형성면에 대하여 경사져 있어도 좋다.
또한, 도 3의 (A)에 도시된 바와 같이, 트랜지스터(11)의 채널 폭 방향의 단면에서 보았을 때, 산화물(230b)의 측면과 산화물(230b)의 상면 사이에 만곡면을 가져도 좋다. 즉, 상기 측면의 단부와 상기 상면의 단부는 만곡되어도 좋다(이하, 라운드 형상이라고도 함).
상기 만곡면에서의 곡률 반경은 0nm보다 크고, 도전체(242)와 중첩되는 영역의 산화물(230b)의 막 두께보다 작거나, 또는 상기 만곡면을 갖지 않는 영역의 길이의 절반보다 작은 것이 바람직하다. 상기 만곡면에서의 곡률 반경은, 구체적으로는 0nm보다 크고 20nm 이하, 바람직하게는 1nm 이상 15nm 이하, 더 바람직하게는 2nm 이상 10nm 이하로 한다. 이러한 형상으로 함으로써, 절연체(250) 및 도전체(260)의 산화물(230b)에 대한 피복성을 높일 수 있다.
절연체(212), 절연체(214), 절연체(275), 절연체(282), 및 절연체(283) 중 적어도 하나는 물, 수소 등의 불순물이 기판 측으로부터, 또는 트랜지스터(11) 및 트랜지스터(12)의 위쪽으로부터 트랜지스터(11) 및 트랜지스터(12)로 확산되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 따라서, 절연체(212), 절연체(214), 절연체(275), 절연체(282), 및 절연체(283) 중 적어도 하나에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 갖는(상기 불순물이 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 또는, 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는(상기 산소가 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다.
또한, 본 명세서에서 배리어 절연막이란, 배리어성을 갖는 절연막을 가리킨다. 본 명세서에서 배리어성이란, 대응하는 물질의 확산을 억제하는 기능(투과성이 낮다고도 함)으로 한다. 또는, 대응하는 물질을 포획 및 고착(게터링이라고도 함)하는 기능으로 한다.
절연체(212), 절연체(214), 절연체(275), 절연체(282), 및 절연체(283)로서는, 예를 들어 산화 알루미늄, 산화 마그네슘, 산화 하프늄, 산화 갈륨, 인듐 갈륨 아연 산화물, 질화 실리콘, 또는 질화산화 실리콘 등을 사용할 수 있다. 예를 들어 절연체(212) 및 절연체(283)로서는, 수소 배리어성이 더 높은 질화 실리콘 등을 사용하는 것이 바람직하다. 또한, 예를 들어 절연체(214), 절연체(275), 및 절연체(282)로서, 수소를 포획 및 고착하는 기능이 높은, 산화 알루미늄 또는 산화 마그네슘 등을 사용하는 것이 바람직하다. 이로써, 물, 수소 등의 불순물이 절연체(212) 및 절연체(214)를 통하여 기판 측으로부터 트랜지스터(11) 및 트랜지스터(12) 측으로 확산되는 것을 억제할 수 있다. 또는, 물, 수소 등의 불순물이 절연체(283)보다 위쪽에 배치되어 있는 층간 절연막 등으로부터 트랜지스터(11) 및 트랜지스터(12) 측으로 확산되는 것을 억제할 수 있다. 또는, 절연체(224) 등에 포함되는 산소가 절연체(212) 및 절연체(214)를 통하여 기판 측으로 확산되는 것을 억제할 수 있다. 또는, 절연체(280) 등에 포함되는 산소가 절연체(282) 등을 통하여 트랜지스터(11) 및 트랜지스터(12)보다 위쪽으로 확산되는 것을 억제할 수 있다. 이와 같이, 트랜지스터(11) 및 트랜지스터(12)를 물, 수소 등의 불순물, 그리고 산소의 확산을 억제하는 기능을 갖는 절연체(212), 절연체(214), 절연체(275), 절연체(282), 및 절연체(283)로 둘러싸는 구조로 하는 것이 바람직하다.
여기서, 절연체(212), 절연체(214), 절연체(275), 절연체(282), 및 절연체(283)로서, 산화 알루미늄 등을 사용하는 경우, 비정질 구조를 갖는 산화물을 사용하는 것이 바람직하다. 예를 들어 AlOx(x는 0보다 큰 임의의 수) 또는 MgOy(y는 0보다 큰 임의의 수) 등의 금속 산화물을 사용하는 것이 바람직하다. 이러한 비정질 구조를 갖는 금속 산화물에서는 산소 원자가 댕글링 본드를 갖고, 상기 댕글링 본드로 수소를 포획 또는 고착하는 성질을 갖는 경우가 있다. 이러한 비정질 구조를 갖는 금속 산화물을 트랜지스터(11) 및 트랜지스터(12)의 구성 요소로서 사용하거나 트랜지스터(11) 및 트랜지스터(12)의 주위에 제공함으로써, 트랜지스터(11) 및 트랜지스터(12)에 포함되는 수소 또는 트랜지스터(11) 및 트랜지스터(12)의 주위에 존재하는 수소를 포획 또는 고착할 수 있다. 특히, 트랜지스터(11) 및 트랜지스터(12)의 채널 형성 영역에 포함되는 수소를 포획 또는 고착하는 것이 바람직하다. 비정질 구조를 갖는 금속 산화물을 트랜지스터(11) 및 트랜지스터(12)의 구성 요소로서 사용하거나 트랜지스터(11) 및 트랜지스터(12)의 주위에 제공함으로써, 양호한 특성을 갖고 신뢰성이 높은 트랜지스터(11), 트랜지스터(12), 및 반도체 장치를 제작할 수 있다.
또한, 절연체(212), 절연체(214), 절연체(275), 절연체(282), 및 절연체(283)는 산화 알루미늄 등을 사용하는 경우, 비정질 구조인 것이 바람직하지만, 일부에 다결정 구조의 영역이 형성되어 있어도 좋다. 또한, 절연체(212), 절연체(214), 절연체(275), 절연체(282), 및 절연체(283)는 비정질 구조의 층과 다결정 구조의 층이 적층된 다층 구조이어도 좋다. 예를 들어 비정질 구조의 층 위에 다결정 구조의 층이 형성된 적층 구조이어도 좋다.
절연체(212), 절연체(214), 절연체(275), 절연체(282), 및 절연체(283)의 성막은 예를 들어 스퍼터링법을 사용하여 수행하면 좋다. 스퍼터링법은 성막 가스로서 수소를 사용하지 않아도 되기 때문에, 절연체(212), 절연체(214), 절연체(275), 절연체(282), 및 절연체(283)의 수소 농도를 저감할 수 있다. 또한, 성막 방법은 스퍼터링법에 한정되지 않고, CVD법, MBE법, PLD법, ALD법 등을 적절히 사용하여도 좋다.
또한, 절연체(212) 및 절연체(283)의 저항률을 낮추는 것이 바람직한 경우가 있다. 예를 들어 절연체(212) 및 절연체(283)의 저항률을 실질적으로 1×1013Ωcm로 함으로써, 반도체 장치 제작 공정의 플라스마 등을 사용하는 처리에서 절연체(212) 및 절연체(283)가 도전체(205), 도전체(242), 또는 도전체(260)의 차지 업을 완화할 수 있는 경우가 있다. 절연체(212) 및 절연체(283)의 저항률은 바람직하게는 1×1010Ωcm 이상 1×1015Ωcm 이하로 한다.
또한, 절연체(216) 및 절연체(280)는 절연체(214)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 예를 들어 절연체(216) 및 절연체(280)로서, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공(空孔)을 갖는 산화 실리콘 등을 적절히 사용하면 좋다.
트랜지스터(11)에서, 도전체(205)는 산화물(230) 및 도전체(260)와 중첩되도록 배치된다. 도전체(205)는 도 1의 (B) 등에 도시된 바와 같이, y 방향으로 연장하여 제공하면 좋다. 여기서, 도전체(205)는 절연체(216)에 형성된 개구에 매립되도록 제공되는 것이 바람직하다. 또한, 이하에서는 트랜지스터(11)의 도전체(205)에 대하여 설명하지만, 트랜지스터(12)의 도전체(206)에 대해서도 상기 설명을 참작할 수 있다.
도전체(205)는 도전체(205a), 도전체(205b), 및 도전체(205c)를 갖는다. 도전체(205a)는 상기 개구의 바닥면 및 측벽과 접촉하여 제공된다. 도전체(205b)는 도전체(205a)에 형성된 오목부에 매립되도록 제공된다. 여기서, 도전체(205b)의 상면은 도전체(205a)의 상면 및 절연체(216)의 상면보다 낮아진다. 도전체(205c)는 도전체(205b)의 상면 및 도전체(205a)의 측면과 접촉하여 제공된다. 여기서, 도전체(205c)의 상면의 높이는 도전체(205a)의 상면의 높이 및 절연체(216)의 상면의 높이와 실질적으로 일치한다. 즉, 도전체(205b)는 도전체(205a) 및 도전체(205c)로 둘러싸이는 구성이 된다.
여기서, 도전체(205a) 및 도전체(205c)에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 갖는 도전성 재료를 사용하는 것이 바람직하다. 또는, 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는 도전성 재료를 사용하는 것이 바람직하다.
도전체(205a) 및 도전체(205c)에, 수소의 확산을 저감하는 기능을 갖는 도전성 재료를 사용함으로써, 도전체(205b)에 포함되는 수소 등의 불순물이 절연체(224) 등을 통하여 산화물(230)로 확산되는 것을 방지할 수 있다. 또한, 도전체(205a) 및 도전체(205c)에, 산소의 확산을 억제하는 기능을 갖는 도전성 재료를 사용함으로써, 도전체(205b)가 산화되어 도전율이 저하되는 것을 억제할 수 있다. 산소의 확산을 억제하는 기능을 갖는 도전성 재료로서는, 예를 들어 타이타늄, 질화 타이타늄, 탄탈럼, 질화 탄탈럼, 루테늄, 산화 루테늄 등을 사용하는 것이 바람직하다. 따라서, 도전체(205a)로서는, 상기 도전성 재료를 단층 또는 적층하면 좋다. 예를 들어 도전체(205a)에는 질화 타이타늄을 사용하면 좋다.
또한, 도전체(205b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 예를 들어 도전체(205b)에는 텅스텐을 사용하면 좋다.
도전체(205)는 백 게이트 전극으로서 기능하는 경우가 있다. 이 경우, 도전체(205)에 인가하는 전위를 도전체(260)에 인가하는 전위와 연동시키지 않고 독립적으로 변화시킴으로써, 트랜지스터(11)의 문턱 전압(Vth)을 제어할 수 있다. 특히, 도전체(205)에 음의 전위를 인가함으로써, 트랜지스터(11)의 Vth를 더 크게 하고, 오프 전류를 저감할 수 있다. 따라서, 도전체(205)에 음의 전위를 인가하면, 인가하지 않은 경우보다 도전체(260)에 인가하는 전위가 0V일 때의 드레인 전류를 더 작게 할 수 있다.
또한, 도전체(205)의 전기 저항률은 상기 도전체(205)에 인가하는 전위를 고려하여 설계되고, 도전체(205)의 막 두께는 상기 전기 저항률에 맞추어 설정된다. 또한, 절연체(216)의 막 두께는 도전체(205)와 거의 같다. 여기서, 도전체(205)의 설계의 허용 범위에서 도전체(205) 및 절연체(216)의 막 두께를 얇게 하는 것이 바람직하다. 절연체(216)의 막 두께를 얇게 함으로써, 절연체(216) 내에 포함되는 수소 등의 불순물의 절대량을 저감할 수 있기 때문에, 상기 불순물이 산화물(230)로 확산되는 것을 저감할 수 있다.
또한, 도전체(205)는 도 3의 (A), (B)에 도시된 바와 같이, 산화물(230)에서의 도전체(242a) 및 도전체(242b)와 중첩되지 않는 영역의 크기보다 크게 제공되면 좋다. 특히, 도전체(205)는 산화물(230a) 및 산화물(230b)의 채널 폭 방향과 교차되는 단부보다 외측의 영역에서도 연장되는 것이 바람직하다. 즉, 산화물(230)의 채널 폭 방향에서의 측면의 외측에서 도전체(205)와 도전체(260)는 절연체를 개재하여 중첩되는 것이 바람직하다. 상기 구성을 가짐으로써, 톱 게이트 전극으로서 기능하는 도전체(260)의 전계와 백 게이트 전극으로서 기능하는 도전체(205)의 전계에 의하여, 산화물(230)의 채널 형성 영역을 전기적으로 둘러쌀 수 있다. 본 명세서에서 톱 게이트 및 백 게이트의 전계에 의하여 채널 형성 영역을 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(S-channel) 구조라고 부른다.
또한, 본 명세서 등에서 S-channel 구조의 트랜지스터란, 한 쌍의 게이트 전극 중 한쪽 및 다른 쪽의 전계에 의하여 채널 형성 영역을 전기적으로 둘러싸는 트랜지스터의 구조를 말한다. 또한, 본 명세서 등에서 개시하는 S-channel 구조는 Fin형 구조 및 플레이너형 구조와는 상이하다. S-channel 구조를 채용함으로써, 단채널 효과에 대한 내성을 높일 수 있고, 환언하면 단채널 효과가 일어나기 어려운 트랜지스터로 할 수 있다.
또한, 도 1의 (B) 등에 도시된 바와 같이, 도전체(205)는 연장시켜 배선으로서도 기능시킨다. 다만, 이에 한정되지 않고, 도전체(205) 아래에 배선으로서 기능하는 도전체를 제공하는 구성으로 하여도 좋다. 또한, 도전체(205)는 반드시 각 트랜지스터에 하나씩 제공될 필요는 없다. 예를 들어 도전체(205)를 복수의 트랜지스터로 공유하는 구성으로 하여도 좋다.
또한, 도전체(205)로서 도전체(205a), 도전체(205b), 및 도전체(205c)를 적층하는 구성에 대하여 나타내지만, 본 발명은 이에 한정되는 것은 아니다. 도전체(205)를 단층, 2층, 또는 4층 이상의 적층 구조로서 제공하는 구성으로 하여도 좋다. 예를 들어 도전체(205)를 2층의 적층 구조로 하는 경우, 도전체(205c)를 제공하지 않고, 도전체(205a)의 상면과 도전체(205b)의 상면이 일치하는 구조로 하면 좋다.
절연체(222) 및 절연체(224)는 트랜지스터(11) 및 트랜지스터(12)의 백 게이트에 대응하는 게이트 절연체로서 기능한다.
절연체(222)는 수소(예를 들어 수소 원자, 수소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는 것이 바람직하다. 또한, 절연체(222)는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는 것이 바람직하다. 예를 들어 절연체(222)는 절연체(224)보다 수소 및 산소 중 한쪽 또는 양쪽의 확산을 억제하는 기능을 갖는 것이 바람직하다.
절연체(222)로서는 절연성 재료인 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체를 사용하면 좋다. 상기 절연체로서 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 이러한 재료를 사용하여 절연체(222)를 형성한 경우, 절연체(222)는 산화물(230) 및 산화물(231)로부터 기판 측으로의 산소의 방출이나, 트랜지스터(11) 및 트랜지스터(12)의 주변부로부터 산화물(230) 및 산화물(231)로의 수소 등의 불순물의 확산을 억제하는 층으로서 기능한다. 따라서, 절연체(222)를 제공함으로써, 수소 등의 불순물이 트랜지스터(11) 및 트랜지스터(12)의 내측으로 확산되는 것을 억제하고, 산화물(230) 및 산화물(231) 내에 산소 결손이 생성되는 것을 억제할 수 있다. 또한, 도전체(205) 및 도전체(206)가 절연체(224)나 산화물(230) 및 산화물(231)에 포함되는 산소와 반응하는 것을 억제할 수 있다.
또는, 상기 절연체에, 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는, 이들 절연체를 질화 처리하여도 좋다. 또한, 절연체(222)로서는 이들 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층하여 사용하여도 좋다.
또한, 절연체(222)에는 예를 들어 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), (Ba,Sr)TiO3(BST) 등의 소위 high-k 재료를 포함하는 절연체를 단층 또는 적층으로 사용하여도 좋다. 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연체의 박막화로 인하여 누설 전류 등의 문제가 발생하는 경우가 있다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 게이트 전위를 저감할 수 있다.
산화물(230) 및 산화물(231)과 접촉하는 절연체(224)는 과잉 산소를 포함하는(가열에 의하여 산소를 이탈시키는) 것이 바람직하다. 예를 들어 절연체(224)에는 산화 실리콘, 산화질화 실리콘 등을 적절히 사용하면 좋다. 산소를 포함하는 절연체를 산화물(230) 및 산화물(231)과 접촉하여 제공함으로써, 산화물(230) 및 산화물(231) 내의 산소 결손을 저감하여 트랜지스터(11) 및 트랜지스터(12)의 신뢰성을 향상시킬 수 있다.
절연체(224)로서, 구체적으로는 가열에 의하여 일부의 산소가 이탈되는 산화물 재료, 환언하면 과잉 산소 영역을 갖는 절연체 재료를 사용하는 것이 바람직하다. 가열에 의하여 산소가 이탈되는 산화물이란, TDS(Thermal Desorption Spectroscopy) 분석에서 산소 분자의 이탈량이 1.0×1018molecules/cm3 이상, 바람직하게는 1.0×1019molecules/cm3 이상, 더 바람직하게는 2.0×1019molecules/cm3 이상 또는 3.0×1020molecules/cm3 이상인 산화막이다. 또한, 상기 TDS 분석 시의 막의 표면 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 400℃ 이하의 범위가 바람직하다.
또한, 트랜지스터(11) 및 트랜지스터(12)의 제작 공정 중에서, 산화물(230) 및 산화물(231)의 표면이 노출된 상태에서 가열 처리를 수행하면 적합하다. 상기 가열 처리는 예를 들어 100℃ 이상 600℃ 이하에서, 바람직하게는 350℃ 이상 550℃ 이하에서 수행하면 좋다. 또한, 가열 처리는 질소 가스 또는 불활성 가스 분위기, 혹은 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 수행한다. 예를 들어 가열 처리는 산소 분위기에서 수행하는 것이 바람직하다. 이로써, 산화물(230) 및 산화물(231)에 산소를 공급하여 산소 결손(VO)의 저감을 도모할 수 있다. 또한, 가열 처리는 감압 상태에서 수행하여도 좋다. 또는, 가열 처리는 질소 가스 또는 불활성 가스 분위기에서 가열 처리를 수행한 후에, 이탈된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 수행하여도 좋다. 또는, 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 가열 처리를 수행한 후에, 연속하여 질소 가스 또는 불활성 가스 분위기에서 가열 처리를 수행하여도 좋다.
또한, 산화물(230) 및 산화물(231)에 대하여 가산소화 처리를 수행함으로써, 공급된 산소에 의하여 산화물(230) 및 산화물(231) 내의 산소 결손을 수복(修復)할 수 있고, 환언하면 'VO+O→null'이라는 반응을 촉진시킬 수 있다. 또한, 산화물(230) 및 산화물(231) 내에 잔존한 수소와 공급된 산소가 반응함으로써, 상기 수소를 H2O로서 제거(탈수화)할 수 있다. 이로써, 산화물(230) 및 산화물(231) 내에 잔존한 수소가 산소 결손과 재결합하여 VOH가 형성되는 것을 억제할 수 있다.
또한, 절연체(222) 및 절연체(224)가 2층 이상의 적층 구조를 가져도 좋다. 이 경우 같은 재료로 이루어지는 적층 구조에 한정되지 않고, 상이한 재료로 이루어지는 적층 구조이어도 좋다. 또한, 절연체(224)는 산화물(230a) 및 산화물(231a)과 중첩시켜 섬 형상으로 형성하여도 좋다. 이 경우 절연체(275)가 절연체(224)의 측면 및 절연체(222)의 상면과 접촉하는 구성이 된다.
산화물(243a) 및 산화물(243b)이 산화물(230b) 위에 제공된다. 산화물(243a) 및 산화물(243b)은 각각 도전체(260)를 사이에 두고 이격되어 제공된다. 또한, 이하에서는 트랜지스터(11)의 산화물(243)에 대하여 설명하지만, 트랜지스터(12)의 산화물(245)에 대해서도 상기 설명을 참작할 수 있다.
산화물(243)(산화물(243a) 및 산화물(243b))은 산소의 투과를 억제하는 기능을 갖는 것이 바람직하다. 소스 전극이나 드레인 전극으로서 기능하는 도전체(242)와 산화물(230b) 사이에 산소의 투과를 억제하는 기능을 갖는 산화물(243)을 배치함으로써, 도전체(242)와 산화물(230b) 사이의 전기 저항이 저감되기 때문에 바람직하다. 이러한 구성으로 함으로써, 트랜지스터(11)의 전기 특성 및 트랜지스터(11)의 신뢰성을 향상시킬 수 있다. 또한, 도전체(242)와 산화물(230b) 사이의 전기 저항을 충분히 저감할 수 있는 경우, 산화물(243)을 제공하지 않는 구성으로 하여도 좋다.
산화물(243)로서 원소 M을 갖는 금속 산화물을 사용하여도 좋다. 특히, 원소 M으로서는 알루미늄, 갈륨, 이트륨, 또는 주석을 사용하면 좋다. 산화물(243)은 산화물(230b)보다 원소 M의 농도가 높은 것이 바람직하다. 또한, 산화물(243)로서 산화 갈륨을 사용하여도 좋다. 또한, 산화물(243)로서 In-M-Zn 산화물 등의 금속 산화물을 사용하여도 좋다. 구체적으로는 산화물(243)에 사용하는 금속 산화물에서 In에 대한 원소 M의 원자수비가, 산화물(230b)에 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한, 산화물(243)의 막 두께는 0.5nm 이상 5nm 이하인 것이 바람직하고, 1nm 이상 3nm 이하인 것이 더 바람직하고, 1nm 이상 2nm 이하인 것이 더 바람직하다. 또한, 산화물(243)은 결정성을 가지면 바람직하다. 산화물(243)이 결정성을 갖는 경우, 산화물(230) 내의 산소의 방출을 적합하게 억제할 수 있다. 예를 들어 산화물(243)이 육방정 등의 결정 구조를 가지면, 산화물(230) 내의 산소가 방출되는 것을 억제할 수 있는 경우가 있다.
도전체(242a)는 산화물(243a)의 상면과 접촉하여 제공되고, 도전체(242b)는 산화물(243b)의 상면과 접촉하여 제공되는 것이 바람직하다. 도전체(242a) 및 도전체(242b)는 A5-A6 방향으로 배열되어 있고, 도전체(260)를 사이에 두고 각각 이격하여 제공된다. 또한, 이하에서는 트랜지스터(11)의 도전체(242)에 대하여 설명하지만, 트랜지스터(12)의 도전체(244)에 대해서도 상기 설명을 참작할 수 있다.
도전체(242)(도전체(242a) 및 도전체(242b))로서는, 예를 들어 탄탈럼을 포함하는 질화물, 타이타늄을 포함하는 질화물, 몰리브데넘을 포함하는 질화물, 텅스텐을 포함하는 질화물, 탄탈럼 및 알루미늄을 포함하는 질화물, 타이타늄 및 알루미늄을 포함하는 질화물 등을 사용하는 것이 바람직하다. 본 발명의 일 형태에서는 탄탈럼을 포함하는 질화물이 특히 바람직하다. 또한, 예를 들어 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함하는 산화물, 란타넘과 니켈을 포함하는 산화물 등을 사용하여도 좋다. 이들 재료는 산화되기 어려운 도전성 재료 또는 산소를 흡수하여도 도전성을 유지하는 재료이기 때문에 바람직하다.
또한, 산화물(230b) 등에 포함되는 수소가 도전체(242a) 및 도전체(242b)로 확산되는 경우가 있다. 특히, 도전체(242a) 및 도전체(242b)에 탄탈럼을 포함하는 질화물을 사용함으로써, 산화물(230b) 등에 포함되는 수소는 도전체(242a) 및 도전체(242b)로 확산되고, 확산된 수소는 도전체(242a) 및 도전체(242b)가 갖는 질소와 결합하는 경우가 있다. 즉, 산화물(230b) 등에 포함되는 수소는 도전체(242a) 및 도전체(242b)에 흡수되는 경우가 있다.
또한, 도전체(242)의 측면과 도전체(242)의 상면 사이에 만곡면이 형성되지 않는 구성으로 하여도 좋다. 상기 만곡면이 형성되지 않는 도전체(242)로 함으로써, 채널 폭 방향의 단면에서의 도전체(242)의 단면적을 크게 할 수 있다. 이로써, 도전체(242)의 도전율을 높여, 트랜지스터(11)의 온 전류를 크게 할 수 있다.
절연체(275)는 절연체(224), 산화물(230), 산화물(231), 산화물(243), 산화물(245), 도전체(242), 및 도전체(244)를 덮어 제공되어 있고, 도전체(260), 도전체(261), 도전체(240) 등이 제공되는 영역에 개구가 형성되어 있다. 절연체(275)는 절연체(224)의 상면, 산화물(230)의 측면, 산화물(243)의 측면, 도전체(242)의 측면, 도전체(242)의 상면, 산화물(231)의 측면, 산화물(245)의 측면, 도전체(244)의 측면, 및 도전체(244)의 상면과 접촉하여 제공되는 것이 바람직하다. 또한, 절연체(275)는 산소의 투과를 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 또한, 절연체(275)는 물, 수소 등의 불순물이 위쪽으로부터 절연체(224), 산화물(230), 또는 산화물(231)로 확산되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하고, 수소 등의 불순물을 포획하는 기능을 갖는 것이 바람직하다. 절연체(275)로서는, 예를 들어 산화 알루미늄 또는 질화 실리콘 등의 절연체를 사용하면 좋다.
절연체(212)와 절연체(283)에 끼워진 영역 내에서 절연체(280) 및 절연체(224)와 접촉하여 수소 등의 불순물을 포획하는 기능을 갖는 절연체(275)를 제공함으로써, 절연체(280) 및 절연체(224) 등에 포함되는 수소 등의 불순물을 포획하여, 상기 영역 내에서의 수소의 양을 일정한 값으로 할 수 있다. 이 경우에는 절연체(275)로서 산화 알루미늄 등을 사용하는 것이 바람직하다.
또한, 절연체(275)와, 도전체(242) 및 도전체(244) 사이에, 상면에서 보았을 때, 도전체(242) 및 도전체(244)와 같은 형상의 배리어 절연막을 제공하여도 좋다. 상기 배리어 절연막에는, 절연체(275)에 사용할 수 있는 절연체를 사용하면 좋다.
절연체(250)는 트랜지스터(11)의 톱 게이트의 게이트 절연체로서 기능한다. 트랜지스터(11)에서, 절연체(250)는 산화물(230b)과 중첩되어 배치하는 것이 바람직하다. 또한, 이하에서는 트랜지스터(11)의 절연체(250)에 대하여 설명하지만, 트랜지스터(12)의 절연체(251)에 대해서도 상기 설명을 참작할 수 있다.
절연체(250)에는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 갖는 산화 실리콘 등을 사용할 수 있다. 특히, 산화 실리콘 및 산화질화 실리콘은 열에 대하여 안정적이기 때문에 바람직하다.
절연체(250)는 절연체(224)와 마찬가지로, 절연체(250) 내의 물, 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다. 절연체(250)의 막 두께는 1nm 이상 20nm 이하로 하는 것이 바람직하다.
또한, 도 3의 (A), (B)에서는 절연체(250)를 단층으로 도시하였지만, 2층 이상의 적층 구조로 하여도 좋다. 절연체(250)를 2층의 적층 구조로 하는 경우, 절연체(250)의 아래층은 가열에 의하여 산소가 방출되는 절연체를 사용하여 형성하고, 절연체(250)의 위층은 산소의 확산을 억제하는 기능을 갖는 절연체를 사용하여 형성하는 것이 바람직하다. 이러한 구성으로 함으로써, 절연체(250)의 아래층에 포함되는 산소가 도전체(260)로 확산되는 것을 억제할 수 있다. 즉, 산화물(230)에 공급하는 산소량의 감소를 억제할 수 있다. 또한, 절연체(250)의 아래층에 포함되는 산소로 인한 도전체(260)의 산화를 억제할 수 있다. 예를 들어 절연체(250)의 아래층은 상술한 절연체(250)에 사용할 수 있는 재료를 사용하여 제공하고, 절연체(250)의 위층은 절연체(222)와 같은 재료를 사용하여 제공할 수 있다.
또한, 절연체(250)의 아래층에 산화 실리콘이나 산화질화 실리콘 등을 사용하는 경우, 절연체(250)의 위층에는 비유전율이 높은 high-k 재료인 절연성 재료를 사용하여도 좋다. 게이트 절연체를 절연체(250)의 아래층과 절연체(250)의 위층의 적층 구조로 함으로써, 열에 대하여 안정적이며 비유전율이 높은 적층 구조로 할 수 있다. 따라서, 게이트 절연체의 물리적 막 두께를 유지한 채, 트랜지스터 동작 시에 인가하는 게이트 전위를 저감할 수 있다. 또한, 게이트 절연체로서 기능하는 절연체의 등가 산화막 두께(EOT)의 박막화가 가능하게 된다.
절연체(250)의 위층으로서 구체적으로는 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 및 마그네슘 등에서 선택된 1종류 또는 2종류 이상이 포함된 금속 산화물, 또는 산화물(230)로서 사용할 수 있는 금속 산화물을 사용할 수 있다. 특히, 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체를 사용하는 것이 바람직하다. 예를 들어 절연체(250)로서 산화 실리콘과, 상기 산화 실리콘 위의 산화 하프늄을 포함하는 적층 구조를 사용하면 좋다.
또한, 절연체(250)와 도전체(260) 사이에 금속 산화물을 제공하여도 좋다. 상기 금속 산화물은 절연체(250)로부터 도전체(260)로의 산소의 확산을 억제하는 것이 바람직하다. 산소의 확산을 억제하는 금속 산화물을 제공함으로써, 절연체(250)로부터 도전체(260)로의 산소의 확산이 억제된다. 즉, 산화물(230)에 공급하는 산소량의 감소를 억제할 수 있다. 또한, 절연체(250)의 산소로 인한 도전체(260)의 산화를 억제할 수 있다.
또한, 상기 금속 산화물은 톱 게이트 전극의 일부로서의 기능을 갖는 구성으로 하여도 좋다. 예를 들어 산화물(230)로서 사용할 수 있는 금속 산화물을 상기 금속 산화물로서 사용할 수 있다. 이 경우, 도전체(260a)를 스퍼터링법으로 성막함으로써, 상기 금속 산화물의 전기 저항값을 저하시켜 도전체로 할 수 있다. 이를 OC(Oxide Conductor) 전극이라고 부를 수 있다.
상기 금속 산화물을 포함함으로써, 도전체(260)로부터의 전계의 영향을 감소시키지 않고, 트랜지스터(11)의 온 전류의 향상을 도모할 수 있다. 또한, 절연체(250)와 상기 금속 산화물의 물리적 두께에 의하여 도전체(260)와 산화물(230) 사이의 거리를 유지함으로써, 도전체(260)와 산화물(230) 사이의 누설 전류를 억제할 수 있다. 또한, 절연체(250) 및 상기 금속 산화물의 적층 구조를 제공함으로써, 도전체(260)와 산화물(230) 사이의 물리적인 거리, 및 도전체(260)로부터 산화물(230)에 가해지는 전계 강도를 용이하게 적절히 조정할 수 있다.
도전체(260)는 트랜지스터(11)의 톱 게이트 전극으로서 기능한다. 트랜지스터(11)에서 도전체(260)는 도전체(260a)와, 도전체(260a) 위에 배치된 도전체(260b)를 갖는 것이 바람직하다. 또한, 이하에서는 트랜지스터(11)의 도전체(260)에 대하여 설명하지만, 트랜지스터(12)의 도전체(261)에 대해서도 상기 설명을 참작할 수 있다.
예를 들어 도전체(260a)는 도전체(260b)의 바닥면 및 측면을 감싸도록 배치되는 것이 바람직하다. 또한, 도 3의 (A), (B)에 도시된 바와 같이, 도전체(260)의 상면은 절연체(250)의 가장 상면 및 산화물(230c)의 가장 상면과 실질적으로 일치한다. 또한, 도 3의 (A), (B)에서는 도전체(260)는 도전체(260a)와 도전체(260b)의 2층 구조로서 도시하였지만, 단층 구조이어도 좋고, 3층 이상의 적층 구조이어도 좋다.
도전체(260a)에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 갖는 도전성 재료를 사용하는 것이 바람직하다. 또는, 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는 도전성 재료를 사용하는 것이 바람직하다.
또한, 도전체(260a)가 산소의 확산을 억제하는 기능을 가짐으로써, 절연체(250)에 포함되는 산소로 인하여 도전체(260b)가 산화되어 도전율이 저하되는 것을 억제할 수 있다. 산소의 확산을 억제하는 기능을 갖는 도전성 재료로서는, 예를 들어 타이타늄, 질화 타이타늄, 탄탈럼, 질화 탄탈럼, 루테늄, 산화 루테늄 등을 사용하는 것이 바람직하다.
또한, 도전체(260)는 배선으로서도 기능하기 때문에, 도전성이 높은 도전체를 사용하는 것이 바람직하다. 예를 들어 도전체(260b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용할 수 있다. 또한, 도전체(260b)를 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층 구조로 하여도 좋다.
또한, 도 3의 (A)에 도시된 바와 같이, 트랜지스터(11)의 채널 폭 방향에서, 절연체(222)의 바닥면을 기준으로 하였을 때의, 도전체(260)에서 도전체(260)와 산화물(230b)이 중첩되지 않는 영역의 바닥면의 높이는 산화물(230b)의 바닥면의 높이보다 낮은 것이 바람직하다. 게이트 전극으로서 기능하는 도전체(260)가 절연체(250) 등을 개재하여 산화물(230b)의 채널 형성 영역의 측면 및 상면을 덮는 구성으로 함으로써, 도전체(260)의 전계를 산화물(230b)의 채널 형성 영역 전체에 작용시키기 쉬워진다. 따라서, 트랜지스터(11)의 온 전류를 증대시켜 주파수 특성을 향상시킬 수 있다. 절연체(222)의 바닥면을 기준으로 하였을 때의, 산화물(230a) 및 산화물(230b)과 도전체(260)가 중첩되지 않는 영역의 도전체(260)의 바닥면의 높이와, 산화물(230b)의 바닥면의 높이의 차이는 0nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하, 더 바람직하게는 5nm 이상 20nm 이하로 한다.
절연체(280)는 절연체(275) 위에 제공되고, 도전체(260), 도전체(261), 도전체(240) 등이 제공되는 영역에 개구가 형성되어 있다. 또한, 절연체(280)의 상면은 평탄화되어 있어도 좋다.
층간막으로서 기능하는 절연체(280)는 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 절연체(280)는 예를 들어 절연체(216)와 같은 재료를 사용하여 제공되는 것이 바람직하다. 예를 들어, 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 바람직하다. 특히, 산화 실리콘, 산화질화 실리콘, 공공을 갖는 산화 실리콘 등의 재료는 가열에 의하여 이탈되는 산소를 포함하는 영역을 용이하게 형성할 수 있기 때문에 바람직하다.
절연체(280)는 절연체(224)와 마찬가지로, 과잉 산소 영역 또는 과잉 산소를 갖는 것이 바람직하다. 또한, 절연체(280) 내의 물, 수소 등의 불순물의 농도는 저감되어 있는 것이 바람직하다. 예를 들어 절연체(280)에는 산화 실리콘, 산화질화 실리콘 등, 실리콘을 포함하는 산화물을 적절히 사용하면 좋다. 과잉 산소를 갖는 절연체를 산화물(230) 및 산화물(231)과 접촉하여 제공함으로써, 산화물(230) 및 산화물(231) 내의 산소 결손을 저감하여 트랜지스터(11) 및 트랜지스터(12)의 신뢰성을 향상시킬 수 있다.
트랜지스터(12)와 용량 소자(13) 사이에 제공되는 도전체(240)는, 하면이 도전체(244b)와 접촉하고, 상면이 도전체(207)와 접촉한다. 또한, 플러그로서 기능하는 도전체(240)의 측면과 접촉하여 절연체(241)가 제공되는 것이 바람직하다.
절연체(275) 및 절연체(280)의 개구의 내벽과 접촉하여 절연체(241)가 제공되고, 절연체(241)의 측면과 접촉하여 도전체(240)의 제 1 도전체가 제공되고, 더 내측에 도전체(240)의 제 2 도전체가 제공된다. 또한, 도 3의 (A)에서는 도전체(240)의 제 1 도전체 및 도전체(240)의 제 2 도전체를 적층하는 구성에 대하여 나타내었지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들어 도전체(240)를 단층 또는 3층 이상의 적층 구조로 제공하는 구성으로 하여도 좋다.
도전체(240)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전체(240)는 적층 구조로 하여도 좋다. 도전체(240)를 적층 구조로 하는 경우, 절연체(275) 및 절연체(280)와 접촉하는 도전체에는 물, 수소 등의 불순물의 투과를 억제하는 기능을 갖는 도전성 재료를 사용하는 것이 바람직하다. 예를 들어 탄탈럼, 질화 탄탈럼, 타이타늄, 질화 타이타늄, 루테늄, 산화 루테늄 등을 사용하는 것이 바람직하다. 또한, 물, 수소 등의 불순물의 투과를 억제하는 기능을 갖는 도전성 재료를 단층 또는 적층으로 사용하여도 좋다. 이로써, 절연체(280) 등에 포함되는 물, 수소 등의 불순물이 도전체(240)를 통하여 산화물(231)에 혼입되는 것을 억제할 수 있다.
절연체(241)로서는 예를 들어 질화 실리콘, 산화 알루미늄, 질화산화 실리콘 등의 절연체를 사용하면 좋다. 절연체(241)는 절연체(275) 및 절연체(280)와 접촉하여 제공되기 때문에, 절연체(280) 등에 포함되는 물, 수소 등의 불순물이 도전체(240)를 통하여 산화물(230)에 혼입되는 것을 억제할 수 있다. 특히, 질화 실리콘은 수소에 대한 차단성이 높기 때문에 적합하다. 또한, 절연체(280)에 포함되는 산소가 도전체(240)에 흡수되는 것을 방지할 수 있다.
또한, 도전체(240)의 상면 및 도전체(260)의 상면과 접촉하여 도전체(207)가 제공된다. 여기서, 도전체(207)는 노드(FN)로서 기능한다. 즉, 트랜지스터(12)의 소스 및 드레인 중 다른 쪽으로서 기능하는 도전체(244b)는 도전체(240) 및 도전체(207)를 통하여 트랜지스터(11)의 게이트로서 기능하는 도전체(260)와 전기적으로 접속된다.
또한, 도전체(207)와 같은 층에서, 도전체(261)의 상면과 접촉하여 도전체(209)가 제공된다. 여기서, 도전체(209)는 배선(WL)으로서 기능한다.
도전체(207) 및 도전체(209)는 같은 도전막을 패터닝하여 형성하면 좋다. 도전체(207) 및 도전체(209)는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한, 도전체(207) 및 도전체(209)는 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다. 또한, 도전체(207) 및 도전체(209)는 절연체에 제공된 개구에 매립되도록 형성하여도 좋다.
절연체(282)는 도전체(207) 및 도전체(209)를 덮고, 또한 절연체(280)의 상면과 접촉하여 배치된다. 절연체(282)는 용량 소자(13)의 유전체로서 기능하기 때문에, 등가 산화막 두께(EOT: Equivalent oxide thickness)가 얇은 절연체를 사용하는 것이 바람직하다. 절연체(282)로서는 예를 들어 산화 알루미늄, 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄 및 하프늄을 갖는 산화물, 알루미늄 및 하프늄을 갖는 산화질화물, 실리콘 및 하프늄을 갖는 산화물, 실리콘 및 하프늄을 갖는 산화질화물, 또는 실리콘 및 하프늄을 갖는 질화물 등을 사용할 수 있다. 또한, 본 명세서 중에서, 등가 산화막 두께란 물리적인 막 두께를 산화 실리콘 또는 산화질화 실리콘과 등가인 전기적 막 두께로 환산한 값을 말한다.
예를 들어, 절연체(282)로서 비유전율 8.5의 산화 알루미늄을 사용하고, 용량 소자(13)의 면적을 61800nm2로 하면, 절연체(282)의 막 두께를 5nm 이하로 함으로써, 용량 소자(13)의 용량값을 0.9fF 이상으로 할 수 있다. 여기서, 비유전율을 3.9로 한 EOT를 사용하여 절연체(282)의 막 두께를 나타내면, 절연체(282)의 막 두께는 2.3nm가 된다.
용량 소자(13)의 용량값이 0.9fF 이상이면, 트랜지스터(12)의 게이트 용량보다 충분히 크기 때문에, 메모리 셀(10)의 데이터의 기록 및 판독을 충분히 수행할 수 있다. 즉, 절연체(282)의 막 두께를 5nm 이하 정도로 함으로써, 메모리 셀(10)을 기억 장치로서 충분히 기능시킬 수 있다.
또한, 절연체(282)는 물, 수소 등의 불순물이 위쪽으로부터 절연체(280)로 확산되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하고, 수소 등의 불순물을 포획하는 기능을 갖는 것이 바람직하다. 또한, 절연체(282)는 산소의 투과를 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 절연체(282)로서는, 예를 들어 산화 알루미늄 등의 절연체를 사용하면 좋다. 절연체(212)와 절연체(283)에 끼워진 영역 내에서 절연체(280)와 접촉하여 수소 등의 불순물을 포획하는 기능을 갖는 절연체(282)를 제공함으로써, 절연체(280) 등에 포함되는 수소 등의 불순물을 포획하고, 상기 영역 내에서의 수소의 양을 일정한 값으로 할 수 있다.
또한, 절연체(282)는 스퍼터링법을 사용하여 형성하는 것이 바람직하다. 예를 들어, 산소를 포함하는 분위기에서 스퍼터링법을 사용하여 성막하면 좋다. 스퍼터링법으로 절연체(282)를 성막함으로써 절연체(280)에 산소를 첨가할 수 있다. 이로써, 절연체(280)에 포함되는 산소를 산화물(230c) 또는 산화물(231c)을 통하여 산화물(230) 또는 산화물(231)에 효율적으로 공급할 수 있기 때문에, 산화물(230) 내 및 산화물(231) 내의 산소 결손을 저감하여, 트랜지스터(11) 및 트랜지스터(12)의 전기 특성 및 신뢰성을 향상시킬 수 있다. 다만, 절연체(282)의 성막 방법은 스퍼터링법에 한정되는 것은 아니고, CVD법, MBE법, PLD법, ALD법 등을 적절히 사용하여도 좋다.
또한, 절연체(282) 위에 적어도 일부가 도전체(207)와 중첩되도록 도전체(208)가 제공된다. 여기서, 도전체(208)는 배선(CL)으로서 기능한다. 도전체(208)에는 도전체(209) 등에 사용할 수 있는 도전체를 사용하면 좋다. 또한, 도전체(208)는 절연체에 제공된 개구에 매립되도록 형성하여도 좋다.
절연체(283)는 절연체(282) 및 도전체(208)를 덮어 제공된다. 절연체(283)는 물, 수소 등의 불순물이 위쪽으로부터 절연체(280)로 확산되는 것을 억제하는 배리어 절연막으로서 기능한다. 절연체(283)로서는 질화 실리콘 또는 질화산화 실리콘 등, 실리콘을 포함하는 질화물을 사용하는 것이 바람직하다. 예를 들어 절연체(283)로서 스퍼터링법으로 성막된 질화 실리콘을 사용하면 좋다. 절연체(283)를 스퍼터링법으로 성막함으로써, 밀도가 높으며 공동(void) 등이 형성되기 어려운 질화 실리콘막을 형성할 수 있다. 또한, 절연체(283)로서, 스퍼터링법에 의하여 성막된 질화 실리콘 위에, CVD법으로 성막된 질화 실리콘을 더 적층하여도 좋다.
<반도체 장치의 구성 재료>
이하에서는, 반도체 장치에 사용할 수 있는 구성 재료에 대하여 설명한다.
또한, 이하에 나타내는 절연체, 도전체, 산화물의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다.
또한, CVD법은 플라스마를 이용하는 플라스마 CVD(PECVD: Plasma Enhanced CVD)법, 열을 이용하는 열 CVD(TCVD: Thermal CVD)법, 광을 이용하는 광 CVD(Photo CVD)법 등으로 분류할 수 있다. 또한, 사용하는 원료 가스에 따라 금속 CVD(MCVD: Metal CVD)법, 유기 금속 CVD(MOCVD: Metal Organic CVD)법으로 분류할 수 있다.
또한, ALD법으로서는, 전구체 및 반응제의 반응을 열 에너지만으로 수행하는 열 ALD(Thermal ALD)법, 플라스마 여기된 반응제를 사용하는 PEALD(Plasma Enhanced ALD)법 등을 사용할 수 있다.
<<기판>>
트랜지스터(11) 및 트랜지스터(12)를 형성하는 기판으로서는 예를 들어 절연체 기판, 반도체 기판, 또는 도전체 기판을 사용하면 좋다. 절연체 기판으로서는 예를 들어 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(이트리아 안정화 지르코니아 기판 등), 수지 기판 등이 있다. 또한, 반도체 기판으로서는 예를 들어 실리콘, 저마늄을 재료로 한 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 산화 갈륨으로 이루어지는 화합물 반도체 기판 등이 있다. 또한, 상술한 반도체 기판 내부에 절연체 영역을 갖는 반도체 기판, 예를 들어 SOI(Silicon On Insulator) 기판 등이 있다. 도전체 기판으로서는 흑연 기판, 금속 기판, 합금 기판, 도전성 수지 기판 등이 있다. 또는, 금속의 질화물을 갖는 기판, 금속의 산화물을 갖는 기판 등이 있다. 또한, 절연체 기판에 도전체 또는 반도체가 제공된 기판, 반도체 기판에 도전체 또는 절연체가 제공된 기판, 도전체 기판에 반도체 또는 절연체가 제공된 기판 등이 있다. 또는, 이들 기판에 소자가 제공된 것을 사용하여도 좋다. 기판에 제공되는 소자로서는 용량 소자, 저항 소자, 스위칭 소자, 발광 소자, 기억 소자 등이 있다.
<<절연체>>
절연체로서는 절연성을 갖는 산화물, 질화물, 산화질화물, 질화산화물, 금속 산화물, 금속 산화질화물, 금속 질화산화물 등이 있다.
예를 들어 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연체의 박막화에 의하여 누설 전류 등의 문제가 발생하는 경우가 있다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 저전압화가 가능하게 된다. 한편으로, 층간막으로서 기능하는 절연체에는 비유전율이 낮은 재료를 사용함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 따라서, 절연체의 기능에 따라 재료를 선택하면 좋다.
또한, 비유전율이 높은 절연체로서는 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄 및 하프늄을 갖는 산화물, 알루미늄 및 하프늄을 갖는 산화질화물, 실리콘 및 하프늄을 갖는 산화물, 실리콘 및 하프늄을 갖는 산화질화물, 또는 실리콘 및 하프늄을 갖는 질화물 등이 있다.
또한, 비유전율이 낮은 절연체로서는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 갖는 산화 실리콘, 또는 수지 등이 있다.
또한, 금속 산화물을 사용한 트랜지스터는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연체로 둘러쌈으로써, 트랜지스터의 전기 특성을 안정적으로 할 수 있다. 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연체로서는 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체를 단층으로 또는 적층하여 사용하면 좋다. 구체적으로는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연체로서, 산화 알루미늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼 등의 금속 산화물, 질화 알루미늄, 질화산화 실리콘, 질화 실리콘 등의 금속 질화물을 사용할 수 있다.
또한, 게이트 절연체로서 기능하는 절연체는, 가열에 의하여 이탈되는 산소를 포함하는 영역을 갖는 절연체인 것이 바람직하다. 예를 들어 가열에 의하여 이탈되는 산소를 포함하는 영역을 갖는 산화 실리콘 또는 산화질화 실리콘이 산화물(230)과 접하는 구조로 함으로써, 산화물(230)이 갖는 산소 결손을 보상할 수 있다.
<<도전체>>
도전체로서는, 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 및 란타넘 등에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용하는 것이 바람직하다. 예를 들어 질화 탄탈럼, 질화 타이타늄, 텅스텐, 타이타늄과 알루미늄을 포함한 질화물, 탄탈럼과 알루미늄을 포함하는 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함하는 산화물, 란타넘과 니켈을 포함하는 산화물 등을 사용하는 것이 바람직하다. 또한, 질화 탄탈럼, 질화 타이타늄, 타이타늄과 알루미늄을 포함하는 질화물, 탄탈럼과 알루미늄을 포함하는 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함하는 산화물, 란타넘과 니켈을 포함하는 산화물은 산화되기 어려운 도전성 재료, 또는 산소를 흡수하여도 도전성을 유지하는 재료이기 때문에 바람직하다. 또한, 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는, 전기 전도도가 높은 반도체, 니켈실리사이드 등의 실리사이드를 사용하여도 좋다.
또한, 상기 재료로 형성되는 도전층을 복수로 적층하여 사용하여도 좋다. 예를 들어 상술한 금속 원소를 포함한 재료와 산소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한, 상술한 금속 원소를 포함하는 재료와 질소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한, 상술한 금속 원소를 포함하는 재료와, 산소를 포함하는 도전성 재료와, 질소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다.
또한, 트랜지스터의 채널 형성 영역에 산화물을 사용하는 경우, 게이트 전극으로서 기능하는 도전체에는 상술한 금속 원소를 포함한 재료와 산소를 포함하는 도전성 재료를 조합한 적층 구조를 사용하는 것이 바람직하다. 이 경우에는 산소를 포함하는 도전성 재료를 채널 형성 영역 측에 제공하면 좋다. 산소를 포함하는 도전성 재료를 채널 형성 영역 측에 제공함으로써, 상기 도전성 재료로부터 이탈된 산소가 채널 형성 영역에 공급되기 쉬워진다.
특히, 게이트 전극으로서 기능하는 도전체로서, 채널이 형성되는 금속 산화물에 포함되는 금속 원소 및 산소를 포함하는 도전성 재료를 사용하는 것이 바람직하다. 또한, 상술한 금속 원소 및 질소를 포함하는 도전성 재료를 사용하여도 좋다. 예를 들어 질화 타이타늄, 질화 탄탈럼 등의 질소를 포함하는 도전성 재료를 사용하여도 좋다. 또한, 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 실리콘을 첨가한 인듐 주석 산화물을 사용하여도 좋다. 또한, 질소를 포함하는 인듐 갈륨 아연 산화물을 사용하여도 좋다. 이러한 재료를 사용함으로써, 채널이 형성되는 금속 산화물에 포함되는 수소를 포획할 수 있는 경우가 있다. 또는, 외부의 절연체 등으로부터 혼입되는 수소를 포획할 수 있는 경우가 있다.
<<금속 산화물>>
산화물(230)로서는 반도체로서 기능하는 금속 산화물(산화물 반도체)을 사용하는 것이 바람직하다. 이하에서는 본 발명에 따른 산화물(230)에 적용할 수 있는 금속 산화물에 대하여 설명한다.
금속 산화물은 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히, 인듐 및 아연을 포함하는 것이 바람직하다. 또한, 이들에 더하여 알루미늄, 갈륨, 이트륨, 주석 등이 포함되는 것이 바람직하다. 또한, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘, 코발트 등에서 선택된 1종류 또는 복수 종류가 포함되어도 좋다.
여기서는, 금속 산화물이 인듐, 원소 M, 및 아연을 갖는 In-M-Zn 산화물인 경우를 생각한다. 또한, 원소 M은 알루미늄, 갈륨, 이트륨, 및 주석 중에서 선택되는 하나 또는 복수로 한다. 그 이외의 원소 M에 적용할 수 있는 원소로서는, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘, 코발트 등이 있다. 다만, 원소 M으로서, 상술한 원소를 복수 조합하여도 되는 경우가 있다.
또한, 본 명세서 등에서 질소를 갖는 금속 산화물도 금속 산화물(metal oxide)이라고 총칭하는 경우가 있다. 또한, 질소를 갖는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다.
<결정 구조의 분류>
우선, 산화물 반도체에서의, 결정 구조의 분류에 대하여 도 5의 (A)를 사용하여 설명한다. 도 5의 (A)는 산화물 반도체, 대표적으로는 IGZO(In과, Ga과, Zn을 포함하는 금속 산화물)의 결정 구조의 분류를 설명하는 도면이다.
도 5의 (A)에 나타낸 바와 같이, 산화물 반도체는 크게 나누어 'Amorphous(무정형)'와, 'Crystalline(결정성)'과, 'Crystal(결정)'로 분류된다. 또한, 'Amorphous'의 범주에는 completely amorphous가 포함된다. 또한, 'Crystalline'의 범주에는 CAAC(c-axis-aligned crystalline), nc(nanocrystalline), 및 CAC(cloud-aligned composite)가 포함된다(excluding single crystal and poly crystal). 또한, 'Crystalline'의 분류에서는 single crystal, poly crystal, 및 completely amorphous는 제외된다. 또한, 'Crystal'의 범주에는 single crystal 및 poly crystal이 포함된다.
또한, 도 5의 (A)에 나타낸 굵은 테두리 내의 구조는 'Amorphous(무정형)'와 'Crystal(결정)' 사이의 중간 상태이며, 새로운 경계 영역(New crystalline phase)에 속하는 구조이다. 즉, 상기 구조는 에너지적으로 불안정한 'Amorphous(무정형)'나, 'Crystal(결정)'과는 전혀 다른 구조라고 환언할 수 있다.
또한, 막 또는 기판의 결정 구조는 X선 회절(XRD: X-Ray Diffraction) 스펙트럼을 사용하여 평가할 수 있다. 여기서, 'Crystalline'으로 분류되는 CAAC-IGZO막의 GIXD(Grazing-Incidence XRD) 측정으로 얻어지는 XRD 스펙트럼을 도 5의 (B)에 나타내었다. 또한, GIXD법은 박막법 또는 Seemann-Bohlin법이라고도 한다. 이후, 도 5의 (B)에 나타낸 GIXD 측정으로 얻어지는 XRD 스펙트럼을 단순히 XRD 스펙트럼이라고 기재한다. 또한, 도 5의 (B)에 나타낸 CAAC-IGZO막의 조성은 In:Ga:Zn=4:2:3[원자수비] 근방이다. 또한, 도 5의 (B)에 나타낸 CAAC-IGZO막의 두께는 500nm이다.
도 5의 (B)에서는 가로축은 2θ[deg.]이고, 세로축은 Intensity[a.u.]이다. 도 5의 (B)에 나타낸 바와 같이, CAAC-IGZO막의 XRD 스펙트럼에서는 명확한 결정성을 나타내는 피크가 검출된다. 구체적으로는 CAAC-IGZO막의 XRD 스펙트럼에서는 2θ=31° 근방에 c축 배향을 나타내는 피크가 검출된다. 또한, 도 5의 (B)에 나타낸 바와 같이, 2θ=31° 근방의 피크는 피크 강도가 검출된 각도를 축으로 하여 좌우 비대칭이다.
또한, 막 또는 기판의 결정 구조는, 극미 전자선 회절법(NBED: Nano Beam Electron Diffraction)에 의하여 관찰되는 회절 패턴(극미 전자선 회절 패턴이라고도 함)으로 평가할 수 있다. CAAC-IGZO막의 회절 패턴을 도 5의 (C)에 나타내었다. 도 5의 (C)는 전자선을 기판에 대하여 평행하게 입사하는 NBED에 의하여 관찰되는 회절 패턴이다. 또한, 도 5의 (C)에 나타낸 CAAC-IGZO막의 조성은 In:Ga:Zn=4:2:3[원자수비] 근방이다. 또한, 극미 전자선 회절법에서는 프로브 직경을 1nm로 하여 전자선 회절이 수행된다.
도 5의 (C)에 나타낸 바와 같이, CAAC-IGZO막의 회절 패턴에서는, c축 배향을 나타내는 복수의 스폿이 관찰된다.
<<산화물 반도체의 구조>>
또한, 산화물 반도체는 결정 구조에 착안한 경우, 도 5의 (A)와는 상이한 분류가 되는 경우가 있다. 예를 들어 산화물 반도체는 단결정 산화물 반도체와, 그 이외의 비단결정 산화물 반도체로 분류된다. 비단결정 산화물 반도체로서는 예를 들어 상술한 CAAC-OS 및 nc-OS가 있다. 또한, 비단결정 산화물 반도체에는 다결정 산화물 반도체, a-like OS(amorphous-like oxide semiconductor), 비정질 산화물 반도체 등이 포함된다.
여기서, 상술한 CAAC-OS, nc-OS, 및 a-like OS에 대하여 자세히 설명한다.
[CAAC-OS]
CAAC-OS는 복수의 결정 영역을 갖고, 상기 복수의 결정 영역은 c축이 특정 방향으로 배향되는 산화물 반도체이다. 또한, 특정 방향이란, CAAC-OS막의 두께 방향, CAAC-OS막의 피형성면의 법선 방향, 또는 CAAC-OS막의 표면의 법선 방향을 말한다. 또한, 결정 영역이란, 원자 배열에 주기성을 갖는 영역을 말한다. 또한, 원자 배열을 격자 배열로 간주하면, 결정 영역은 격자 배열이 정렬된 영역이기도 하다. 또한, CAAC-OS는 a-b면 방향에서 복수의 결정 영역이 연결되는 영역을 갖고, 상기 영역은 변형을 갖는 경우가 있다. 또한, 변형이란, 복수의 결정 영역이 연결되는 영역에서, 격자 배열이 정렬된 영역과, 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화되는 부분을 가리킨다. 즉, CAAC-OS는 c축 배향을 갖고, a-b면 방향으로는 명확한 배향을 갖지 않는 산화물 반도체이다.
또한, 상기 복수의 결정 영역의 각각은, 하나 또는 복수의 미소한 결정(최대 직경이 10nm 미만인 결정)으로 구성된다. 결정 영역이 하나의 미소한 결정으로 구성되는 경우, 상기 결정 영역의 최대 직경은 10nm 미만이 된다. 또한, 결정 영역이 다수의 미소한 결정으로 구성되는 경우, 상기 결정 영역의 크기는 수십nm 정도가 되는 경우가 있다.
또한, In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 주석, 타이타늄 등에서 선택된 1종류 또는 복수 종류)에서, CAAC-OS는 인듐(In) 및 산소를 갖는 층(이하 In층)과, 원소 M, 아연(Zn), 및 산소를 갖는 층(이하 (M, Zn)층)이 적층된 층상의 결정 구조(층상 구조라고도 함)를 갖는 경향이 있다. 또한, 인듐과 원소 M은 서로 치환할 수 있다. 따라서, (M, Zn)층에는 인듐이 포함되는 경우가 있다. 또한, In층에는 원소 M이 포함되는 경우가 있다. 또한, In층에는 Zn이 포함되는 경우도 있다. 상기 층상 구조는 예를 들어 고분해능 TEM 이미지에서, 격자상(格子像)으로 관찰된다.
예를 들어 XRD 장치를 사용하여 CAAC-OS막의 구조 해석을 수행할 때, θ/2θ 스캔을 사용한 Out-of-plane XRD 측정에서는, c축 배향을 나타내는 피크가 2θ=31° 또는 그 근방에서 검출된다. 또한, c축 배향을 나타내는 피크의 위치(2θ의 값)는 CAAC-OS를 구성하는 금속 원소의 종류, 조성 등에 따라 변동되는 경우가 있다.
또한, 예를 들어 CAAC-OS막의 전자선 회절 패턴에서, 복수의 휘점(스폿)이 관측된다. 또한, 어떤 스폿과 다른 스폿은 시료를 투과한 입사 전자선의 스폿(다이렉트 스폿이라고도 함)을 대칭 중심으로 하여 점대칭의 위치에서 관측된다.
상기 특정 방향에서 결정 영역을 관찰한 경우, 상기 결정 영역 내의 격자 배열은 기본적으로 육방 격자이지만, 단위 격자는 정육각형에 한정되지 않고, 비정육각형인 경우가 있다. 또한, 상기 변형에서 오각형, 칠각형 등의 격자 배열을 갖는 경우가 있다. 또한, CAAC-OS에서 변형 근방에서도 명확한 결정립계(그레인 바운더리)를 확인할 수는 없다. 즉, 격자 배열의 변형에 의하여 결정립계의 형성이 억제되는 것을 알 수 있다. 이는, CAAC-OS가 a-b면 방향에서 산소 원자의 배열이 조밀하지 않거나, 금속 원자가 치환됨으로써 원자 사이의 결합 거리가 변화되는 것 등에 의하여 변형을 허용할 수 있기 때문이라고 생각된다.
또한, 명확한 결정립계가 확인되는 결정 구조는 소위 다결정(polycrystal)이다. 결정립계는 재결합 중심이 되고, 캐리어가 포획되어 트랜지스터의 온 전류의 저하, 전계 효과 이동도의 저하 등을 일으킬 가능성이 높다. 따라서, 명확한 결정립계가 확인되지 않는 CAAC-OS는 트랜지스터의 반도체층에 적합한 결정 구조를 갖는 결정성 산화물의 하나이다. 또한, CAAC-OS를 구성하기 위해서는, Zn을 갖는 구성이 바람직하다. 예를 들어 In-Zn 산화물 및 In-Ga-Zn 산화물은 In 산화물보다 결정립계의 발생을 억제할 수 있기 때문에 적합하다.
CAAC-OS는 결정성이 높고, 명확한 결정립계가 확인되지 않는 산화물 반도체이다. 따라서, CAAC-OS는 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한, 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등으로 인하여 저하되는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고 할 수도 있다. 따라서, CAAC-OS를 갖는 산화물 반도체는 물리적 성질이 안정된다. 그러므로, CAAC-OS를 갖는 산화물 반도체는 열에 강하고 신뢰성이 높다. 또한, CAAC-OS는 제조 공정에서의 높은 온도(소위 thermal budget)에 대해서도 안정적이다. 따라서, OS 트랜지스터에 CAAC-OS를 사용하면, 제조 공정의 자유도를 높일 수 있게 된다.
[nc-OS]
nc-OS는 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 환언하면, nc-OS는 미소한 결정을 갖는다. 또한, 상기 미소한 결정은 크기가 예를 들어 1nm 이상 10nm 이하, 특히 1nm 이상 3nm 이하이기 때문에 나노 결정이라고도 한다. 또한, nc-OS는 상이한 나노 결정 사이에서 결정 방위에 규칙성이 보이지 않는다. 따라서, 막 전체에서 배향성이 보이지 않는다. 그러므로, nc-OS는 분석 방법에 따라서는 a-like OS나 비정질 산화물 반도체와 구별할 수 없는 경우가 있다. 예를 들어 XRD 장치를 사용하여 nc-OS막의 구조 해석을 수행할 때, θ/2θ 스캔을 사용한 Out-of-plane XRD 측정에서는, 결정성을 나타내는 피크가 검출되지 않는다. 또한, nc-OS막에 대하여 나노 결정보다 큰 프로브 직경(예를 들어 50nm 이상)의 전자선을 사용하는 전자선 회절(제한 시야 전자선 회절이라고도 함)을 수행하면, 헤일로 패턴과 같은 회절 패턴이 관측된다. 한편으로, nc-OS막에 대하여 나노 결정의 크기와 가깝거나 나노 결정보다 작은 프로브 직경(예를 들어 1nm 이상 30nm 이하)의 전자선을 사용하는 전자선 회절(나노빔 전자선 회절이라고도 함)을 수행하면, 다이렉트 스폿을 중심으로 하는 링 형상의 영역 내에 복수의 스폿이 관측되는 전자선 회절 패턴이 취득되는 경우가 있다.
[a-like OS]
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 갖는 산화물 반도체이다. a-like OS는 공동 또는 저밀도 영역을 갖는다. 즉, a-like OS는 nc-OS 및 CAAC-OS와 비교하여 결정성이 낮다. 또한, a-like OS는 nc-OS 및 CAAC-OS와 비교하여 막 내의 수소 농도가 높다.
<<산화물 반도체의 구성>>
다음으로, 상술한 CAC-OS에 대하여 자세히 설명한다. 또한, CAC-OS는 재료 구성에 관한 것이다.
[CAC-OS]
CAC-OS란, 예를 들어 금속 산화물을 구성하는 원소가 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 3nm 이하, 또는 그 근방의 크기로 편재된 재료의 한 구성이다. 또한, 이하에서는 금속 산화물에서 하나 또는 복수의 금속 원소가 편재되고, 상기 금속 원소를 갖는 영역이 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 3nm 이하, 또는 그 근방의 크기로 혼합된 상태를 모자이크 패턴 또는 패치 패턴이라고도 한다.
또한, CAC-OS란, 재료가 제 1 영역과 제 2 영역으로 분리하여 모자이크 패턴을 형성하고, 상기 제 1 영역이 막 내에 분포된 구성(이하, 클라우드상이라고도 함)이다. 즉, CAC-OS는 상기 제 1 영역과 상기 제 2 영역이 혼합된 구성을 갖는 복합 금속 산화물이다.
여기서, In-Ga-Zn 산화물에서의 CAC-OS를 구성하는 금속 원소에 대한 In, Ga, 및 Zn의 원자수비를 각각 [In], [Ga], 및 [Zn]이라고 표기한다. 예를 들어 In-Ga-Zn 산화물에서의 CAC-OS에서, 제 1 영역은 [In]이 CAC-OS막의 조성에서의 [In]보다 큰 영역이다. 또한, 제 2 영역은 [Ga]이 CAC-OS막의 조성에서의 [Ga]보다 큰 영역이다. 또는, 예를 들어 제 1 영역은 [In]이 제 2 영역에서의 [In]보다 크며, [Ga]이 제 2 영역에서의 [Ga]보다 작은 영역이다. 또한, 제 2 영역은 [Ga]이 제 1 영역에서의 [Ga]보다 크며, [In]이 제 1 영역에서의 [In]보다 작은 영역이다.
구체적으로는 상기 제 1 영역은 인듐 산화물, 인듐 아연 산화물 등이 주성분인 영역이다. 또한, 상기 제 2 영역은 갈륨 산화물, 갈륨 아연 산화물 등이 주성분인 영역이다. 즉, 상기 제 1 영역을 In을 주성분으로 하는 영역이라고 환언할 수 있다. 또한, 상기 제 2 영역을 Ga을 주성분으로 하는 영역이라고 환언할 수 있다.
또한, 상기 제 1 영역과 상기 제 2 영역 사이에서 명확한 경계를 관찰할 수 없는 경우가 있다.
예를 들어 In-Ga-Zn 산화물에서의 CAC-OS에서는, 에너지 분산형 X선 분광법(EDX: Energy Dispersive X-ray spectroscopy)을 사용하여 취득한 EDX 매핑으로부터, In을 주성분으로 하는 영역(제 1 영역)과, Ga을 주성분으로 하는 영역(제 2 영역)이 편재되고 혼합된 구조를 갖는 것을 확인할 수 있다.
CAC-OS를 트랜지스터에 사용하는 경우에는 제 1 영역에 기인하는 도전성과 제 2 영역에 기인하는 절연성이 상보적으로 작용함으로써, 스위칭 기능(On/Off 기능)을 CAC-OS에 부여할 수 있다. 즉, CAC-OS는 재료의 일부에서는 도전성의 기능을 갖고, 재료의 일부에서는 절연성의 기능을 갖고, 재료 전체에서는 반도체로서의 기능을 갖는다. 도전성의 기능과 절연성의 기능을 분리함으로써, 양쪽의 기능을 최대한 높일 수 있다. 따라서, CAC-OS를 트랜지스터에 사용함으로써, 높은 온 전류(Ion), 높은 전계 효과 이동도(μ), 및 양호한 스위칭 동작을 실현할 수 있다.
산화물 반도체는 다양한 구조를 갖고, 각각이 상이한 특성을 갖는다. 본 발명의 일 형태의 산화물 반도체는 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, CAC-OS, nc-OS, CAAC-OS 중 2종류 이상을 가져도 좋다.
<산화물 반도체를 갖는 트랜지스터>
이어서, 상기 산화물 반도체를 트랜지스터에 사용하는 경우에 대하여 설명한다.
상기 산화물 반도체를 트랜지스터에 사용함으로써, 전계 효과 이동도가 높은 트랜지스터를 실현할 수 있다. 또한, 신뢰성이 높은 트랜지스터를 실현할 수 있다.
트랜지스터의 채널 형성 영역에는 캐리어 농도가 낮은 산화물 반도체를 사용하는 것이 바람직하다. 예를 들어 산화물 반도체의 채널 형성 영역의 캐리어 농도는 1×1018cm-3 이하인 것이 바람직하고, 1×1017cm-3 미만인 것이 더 바람직하고, 1×1016cm-3 미만인 것이 더 바람직하고, 1×1013cm-3 미만인 것이 더 바람직하고, 1×1012cm-3 미만인 것이 더 바람직하다. 또한, 산화물 반도체막의 캐리어 농도를 낮추는 경우에는, 산화물 반도체막 내의 불순물 농도를 낮추고, 결함 준위 밀도를 낮추면 좋다. 본 명세서 등에서 불순물 농도가 낮고, 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 또한, 캐리어 농도가 낮은 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 하는 경우가 있다.
또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다.
또한, 산화물 반도체의 트랩 준위에 포획된 전하는, 소실되는 데 걸리는 시간이 길고, 마치 고정 전하처럼 작용하는 경우가 있다. 그러므로, 트랩 준위 밀도가 높은 산화물 반도체에 채널 형성 영역이 형성되는 트랜지스터는 전기 특성이 불안정해지는 경우가 있다.
따라서, 트랜지스터의 전기 특성을 안정적으로 하기 위해서는, 산화물 반도체 내의 불순물 농도를 저감하는 것이 유효하다. 또한, 산화물 반도체 내의 불순물 농도를 저감하기 위해서는, 근접한 막 내의 불순물 농도도 저감하는 것이 바람직하다. 불순물로서는 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
<불순물>
여기서, 산화물 반도체 내에서의 각 불순물의 영향에 대하여 설명한다.
산화물 반도체에 14족 원소 중 하나인 실리콘이나 탄소가 포함되면, 산화물 반도체에서 결함 준위가 형성된다. 그러므로, 산화물 반도체의 채널 형성 영역에서의 실리콘이나 탄소의 농도와, 산화물 반도체의 채널 형성 영역과의 계면 근방의 실리콘이나 탄소의 농도(이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위를 형성하여 캐리어를 생성하는 경우가 있다. 따라서, 알칼리 금속 또는 알칼리 토금속이 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 그러므로, SIMS에 의하여 얻어지는 산화물 반도체의 채널 형성 영역 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한, 산화물 반도체에 질소가 포함되면, 캐리어인 전자가 발생하고 캐리어 농도가 증가되어 n형화되기 쉽다. 이 결과, 질소가 포함되는 산화물 반도체를 반도체에 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 또는, 산화물 반도체에 질소가 포함되면, 트랩 준위가 형성되는 경우가 있다. 이 결과, 트랜지스터의 전기 특성이 불안정해지는 경우가 있다. 그러므로 SIMS에 의하여 얻어지는 산화물 반도체의 채널 형성 영역 내의 질소 농도를 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산소 결손을 형성하는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써, 캐리어인 전자가 생성되는 경우가 있다. 또한, 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서, 수소가 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 그러므로, 산화물 반도체의 채널 형성 영역 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 산화물 반도체의 채널 형성 영역에서 SIMS에 의하여 얻어지는 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 5×1019atoms/cm3 미만, 더 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 한다.
불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
<<이 이외의 반도체 재료>>
산화물(230)에 사용할 수 있는 반도체 재료는 상술한 금속 산화물에 한정되지 않는다. 산화물(230)로서, 밴드 갭을 갖는 반도체 재료(제로 갭 반도체가 아닌 반도체 재료)를 사용하여도 좋다. 예를 들어 실리콘 등의 단체 원소의 반도체, 비소화 갈륨 등의 화합물 반도체, 반도체로서 기능하는 층상 물질(원자층 물질, 2차원 재료 등이라고도 함) 등을 반도체 재료에 사용하는 것이 바람직하다. 특히, 반도체로서 기능하는 층상 물질을 반도체 재료에 사용하면 적합하다.
여기서, 본 명세서 등에서 층상 물질이란 층상의 결정 구조를 갖는 재료군의 총칭이다. 층상의 결정 구조는 공유 결합이나 이온 결합에 의하여 형성되는 층이, 반데르발스 힘과 같은 공유 결합이나 이온 결합보다 약한 결합에 의하여 적층되는 구조이다. 층상 물질은 단위층 내에서의 전기 전도성이 높고, 즉 2차원 전기 전도성이 높다. 반도체로서 기능하고, 또한 2차원 전기 전도성이 높은 재료를 채널 형성 영역에 사용함으로써, 온 전류가 큰 트랜지스터를 제공할 수 있다.
층상 물질로서 그래핀, 실리센, 칼코젠화물 등이 있다. 칼코젠화물은 칼코젠을 포함하는 화합물이다. 또한, 칼코젠이란 16족에 속하는 원소의 총칭이고, 산소, 황, 셀레늄, 텔루륨, 폴로늄, 리버모륨이 포함된다. 또한, 칼코젠화물로서 전이 금속 칼코제나이드, 13족 칼코제나이드 등을 들 수 있다.
산화물(230)로서, 예를 들어 반도체로서 기능하는 전이 금속 칼코제나이드를 사용하는 것이 바람직하다. 산화물(230)로서 적용할 수 있는 전이 금속 칼코제나이드로서, 구체적으로는 황화 몰리브데넘(대표적으로는 MoS2), 셀레늄화 몰리브데넘(대표적으로는 MoSe2), 몰리브데넘 텔루륨(대표적으로는 MoTe2), 황화 텅스텐(대표적으로는 WS2), 셀레늄화 텅스텐(대표적으로는 WSe2), 텅스텐 텔루륨(대표적으로는 WTe2), 황화 하프늄(대표적으로는 HfS2), 셀레늄화 하프늄(대표적으로는 HfSe2), 황화 지르코늄(대표적으로는 ZrS2), 셀레늄화 지르코늄(대표적으로는 ZrSe2) 등을 들 수 있다.
<반도체 장치의 변형예>
이하에서는, 도 6, 도 7의 (A), (B), 도 8의 (A), (B)를 사용하여 본 발명의 일 형태인 반도체 장치의 일례에 대하여 설명한다.
도 6은 메모리 셀(10)의 상면도이다. 도 7의 (A)는 도 6에 일점쇄선 A1-A2-A3으로 나타낸 부분의 단면도이다. 여기서, A1-A2로 나타낸 부분의 단면도는 트랜지스터(12)의 채널 길이 방향의 단면도이고, A2-A3으로 나타낸 부분의 단면도는 트랜지스터(11)의 채널 폭 방향의 단면도이다. 또한, 도 7의 (B)는 도 6에 일점쇄선 A4-A5-A6으로 나타낸 부분의 단면도이다. 여기서, A4-A5로 나타낸 부분의 단면도는 트랜지스터(12)의 채널 폭 방향의 단면도이고, A5-A6으로 나타낸 부분의 단면도는 트랜지스터(11)의 채널 길이 방향의 단면도이다. 또한, 도 6의 상면도에서는, 도면의 명료화를 위하여 일부의 요소(예를 들어 배선(CL))를 생략하였다.
또한, 도 6, 도 7의 (A), (B)에 도시된 반도체 장치에서, <반도체 장치의 구성예>에 나타낸 반도체 장치를 구성하는 구조와 같은 기능을 갖는 구조에는 같은 부호를 부기하였다. 또한, 본 항목에서도 반도체 장치의 구성 요소에 대해서는 <반도체 장치의 구성예>에서의 설명을 참작할 수 있다.
도 6, 도 7의 (A), (B)에 도시된 반도체 장치는 도 1의 (B), 도 2의 (A), (B), 도 3의 (A), (B)에 도시된 반도체 장치의 변형예이다. 도 6, 도 7의 (A), (B)에 도시된 메모리 셀(10)은 도 1의 (B), 도 2의 (A), (B), 도 3의 (A), (B)에 도시된 메모리 셀(10)과는 도전체(260)의 일부가 도전체(207)에서 노출되어 있는 점에서 상이하다.
여기서, 상기 도전체(260)의 일부는 절연체(282)와 접촉한다. 따라서, 도 6, 도 7의 (A), (B)에 도시된 메모리 셀(10)에서는 도전체(207) 및 도전체(260)가 용량 소자(13)의 하부 전극으로서 기능한다.
또한, 도전체(260)에서 절연체(282)와 접촉하는 영역은 트랜지스터(11)의 채널 형성 영역 근방과 중첩되는 영역을 포함한다. 즉, 도 6, 도 7의 (A), (B)에 도시된 메모리 셀(10)에서는 트랜지스터(11)의 채널 형성 영역의 상부 근방에서, 절연체(282)와, 절연체(280), 산화물(230c), 절연체(250), 및 도전체(260)가 접촉한다.
이러한 구성으로 함으로써, 트랜지스터(11)의 채널 형성 영역의 상부 근방에, 물, 수소 등의 불순물에 대한 배리어 절연막을 제공할 수 있기 때문에, 상기 불순물이 산화물(230c), 절연체(250) 등을 통하여 산화물(230)로 확산되는 것을 더 효과적으로 저감할 수 있다. 또한, 절연체(282)를 스퍼터링법으로 성막함으로써, 절연체(280)에서의 트랜지스터(11)의 채널 형성 영역에 더 가까운 영역에 산소를 첨가할 수 있다. 이로써, 절연체(280)에 포함되는 산소를 산화물(230c) 또는 절연체(250)를 통하여 산화물(230)에 더 효율적으로 공급할 수 있기 때문에, 산화물(230) 내의 산소 결손을 저감하여, 트랜지스터(11)의 전기 특성 및 신뢰성을 향상시킬 수 있다.
또한, 도 1의 (A) 등에서는, 배선(BGL1) 및 배선(BGL2)을 y 방향으로 연장하는 예를 나타내었지만, 본 발명에 따른 반도체 장치는 이에 한정되는 것은 아니다. 예를 들어, 도 8의 (A)에 나타낸 바와 같이, 트랜지스터(11) 및 트랜지스터(12)에 백 게이트를 제공하지 않는 구성으로 하여도 좋다. 또한, 예를 들어, 도 8의 (B)에 나타낸 바와 같이, 배선(BGL1) 및 배선(BGL2)을 x 방향으로 연장하여 제공하는 구성으로 하여도 좋다.
또한, 도 1의 (A) 등에서는 메모리 셀(10)의 판독을 수행할 때에, 판독 전위를 인가하는 배선(CL)을 용량 소자(13)의 상부 전극과 접속하는 예에 대하여 나타내었지만, 본 발명에 따른 반도체 장치는 이에 한정되는 것은 아니다. 예를 들어, 트랜지스터(11)의 백 게이트 전극과 배선(CL)을 접속하는 구성으로 하여도 좋다. 이 경우, 용량 소자(13)의 상부 전극과 접속되는 배선에는 저전원 전위(VSS)를 인가혀면 좋다. 즉, 메모리 셀(10)의 판독을 수행할 때에 도전체(205)를 판독 전위를 인가하는 배선(CL)으로 하고, 도전체(208)를 저전원 전위(VSS)가 인가되는 배선으로 하면 좋다.
본 발명의 일 형태에 의하여 점유 면적이 작은 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 고집적화가 가능한 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 기억 용량이 큰 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 제조 비용이 낮은 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 신규 반도체 장치를 제공할 수 있다.
이상, 본 실시형태에 나타낸 구성, 방법 등은 본 실시형태에 나타낸 다른 구성, 방법, 또는 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는, 앞의 실시형태에 나타낸 메모리 셀(10)을 포함하는 반도체 장치(500)의 구성예에 대하여 설명한다.
도 9의 (A)에 본 발명의 일 형태인 반도체 장치(500)의 구성예를 나타낸 블록도를 나타내었다. 도 9의 (A)에 나타낸 반도체 장치(500)는 구동 회로(510)와, 메모리 셀 어레이(520)를 갖는다. 메모리 셀 어레이(520)는 복수의 메모리 셀 스트링(20)을 갖는 NAND형 메모리 셀 어레이이다. 메모리 셀 스트링(20)은 복수의 메모리 셀(10)을 갖는다. 도 9의 (A)에서는, 메모리 셀 어레이(520)가 n개(n은 2 이상의 정수)의 메모리 셀 스트링(20[1]) 내지 메모리 셀 스트링(20[n])을 갖는 예를 나타내었다. 다만, 본 발명은 이에 한정되는 것은 아니고, 예를 들어 n개의 메모리 셀 스트링(20)을 하나의 블록으로 하고, 복수의 블록을 메모리 셀 어레이(520)가 갖는 구성으로 하여도 좋다.
구동 회로(510)는 PSW(파워 스위치)(541), PSW(542), 및 주변 회로(515)를 갖는다. 주변 회로(515)는 주변 회로(511), 컨트롤 회로(512), 및 전압 생성 회로(528)를 갖는다.
반도체 장치(500)에서 각 회로, 각 신호, 및 각 전압은 필요에 따라 적절히 취사선택할 수 있다. 또는, 다른 회로 또는 다른 신호를 추가하여도 좋다. 신호(BW), 신호(CE), 신호(GW), 신호(CLK), 신호(WAKE), 신호(ADDR), 신호(WDA), 신호(PON1), 신호(PON2)는 외부로부터의 입력 신호이고, 신호(RDA)는 외부에 대한 출력 신호이다. 신호(CLK)는 클록 신호이다.
또한, 신호(BW), 신호(CE), 및 신호(GW)는 제어 신호이다. 신호(CE)는 칩 인에이블 신호이고, 신호(GW)는 글로벌 기록 인에이블 신호이고, 신호(BW)는 바이트 기록 인에이블 신호이다. 신호(ADDR)는 어드레스 신호이다. 신호(WDA)는 기록 데이터이고, 신호(RDA)는 판독 데이터이다. 신호(PON1), 신호(PON2)는 파워 게이팅 제어용 신호이다. 또한, 신호(PON1), 신호(PON2)는 컨트롤 회로(512)에서 생성하여도 좋다.
컨트롤 회로(512)는 반도체 장치(500)의 동작 전반을 제어하는 기능을 갖는 로직 회로이다. 예를 들어, 컨트롤 회로(512)는 신호(CE), 신호(GW), 및 신호(BW)를 논리 연산하여 반도체 장치(500)의 동작 모드(예를 들어 기록 동작, 판독 동작)를 결정한다. 또는, 컨트롤 회로(512)는 이 동작 모드가 실행되도록 주변 회로(511)의 제어 신호를 생성한다.
전압 생성 회로(528)는 음의 전압을 생성하는 기능을 갖는다. 신호(WAKE)는 신호(CLK)의 전압 생성 회로(528)에 대한 입력을 제어하는 기능을 갖는다. 예를 들어, 신호(WAKE)에 H레벨의 신호가 공급되면, 신호(CLK)가 전압 생성 회로(528)에 입력되고, 전압 생성 회로(528)는 음의 전압을 생성한다.
주변 회로(511)는 메모리 셀(10)에 대한 데이터의 기록 및 판독을 수행하기 위한 회로이다. 주변 회로(511)는 행 디코더(521), 열 디코더(522), 행 드라이버(523), 열 드라이버(524), 입력 회로(525), 출력 회로(526), 감지 증폭기(527)를 갖는다.
행 디코더(521) 및 열 디코더(522)는 신호(ADDR)를 디코드하는 기능을 갖는다. 행 디코더(521)는 액세스하는 행을 지정하기 위한 회로이고, 열 디코더(522)는 액세스하는 열을 지정하기 위한 회로이다. 행 드라이버(523)는 행 디코더(521)가 지정하는 배선(WL)을 선택하는 기능을 갖는다. 열 드라이버(524)는 데이터를 메모리 셀(10)에 기록하는 기능, 메모리 셀(10)로부터 데이터를 판독하는 기능, 판독한 데이터를 유지하는 기능 등을 갖는다.
입력 회로(525)는 신호(WDA)를 유지하는 기능을 갖는다. 입력 회로(525)가 유지하는 데이터는 열 드라이버(524)에 출력된다. 입력 회로(525)의 출력 데이터는 메모리 셀(10)에 기록되는 데이터(Din)이다. 열 드라이버(524)가 메모리 셀(10)로부터 판독한 데이터(Dout)는 출력 회로(526)에 출력된다. 출력 회로(526)는 Dout을 유지하는 기능을 갖는다. 또한, 출력 회로(526)는 Dout을 반도체 장치(500)의 외부에 출력하는 기능을 갖는다. 출력 회로(526)로부터 출력되는 데이터가 신호(RDA)이다.
PSW(541)는 주변 회로(515)에 대한 VDD의 공급을 제어하는 기능을 갖는다. PSW(542)는 행 드라이버(523)에 대한 VHM의 공급을 제어하는 기능을 갖는다. 여기서는, 반도체 장치(500)의 고전원 전압이 VDD이고, 저전원 전압은 GND(접지 전위)이다. 또한, VHM은 워드선을 고레벨로 하기 위하여 사용되는 고전원 전압이고, VDD보다 높다. 신호(PON1)에 의하여 PSW(541)의 온·오프가 제어되고, 신호(PON2)에 의하여 PSW(542)의 온·오프가 제어된다. 도 9의 (A)에서는 주변 회로(515)에서 VDD가 공급되는 전원 도메인의 개수를 하나로 하였지만, 복수로 할 수도 있다. 이 경우, 각 전원 도메인에 대하여 파워 스위치를 제공하면 좋다.
구동 회로(510)와 메모리 셀 어레이(520)는 동일 평면 위에 제공하여도 좋다. 또한, 도 9의 (B)에 도시된 바와 같이, 구동 회로(510)와 메모리 셀 어레이(520)를 중첩시켜 제공하여도 좋다. 구동 회로(510)와 메모리 셀 어레이(520)를 중첩시켜 제공함으로써, 신호 전반 거리를 짧게 할 수 있다. 또한, 반도체 장치(500)의 소형화를 실현할 수 있다.
도 10에 메모리 셀 어레이(520)에서의 메모리 셀(10)의 배치예를 설명하는 회로도를 나타내었다. 메모리 셀 어레이(520)는 x 방향으로 연장된 n개의 메모리 셀 스트링(20[1]) 내지 메모리 셀 스트링(20[n])을 갖는다. 각 메모리 셀 스트링(20)은 x 방향으로 배열된 m개(m은 2 이상의 정수)의 메모리 셀(10)과, 트랜지스터(14)와, 트랜지스터(15)를 갖는다. 따라서, 메모리 셀 어레이(520)에서, m×n개의 메모리 셀(10)이 n행 m열의 매트릭스상으로 배열되어 있다. 또한, n개의 트랜지스터(14[1]) 내지 트랜지스터(14[n])와 n개의 트랜지스터(15[1]) 내지 트랜지스터(15[n])가 각각 y 방향으로 배열되어 있다. 또한, 각 메모리 셀(10)의 회로 구성에 대해서는, 도 1의 (A)에 나타낸 구성과 마찬가지이고, 배선의 접속 등도 마찬가지이기 때문에, 앞의 실시형태의 기재를 참작할 수 있다.
각 메모리 셀 스트링(20)에서, 복수의 트랜지스터(11)의 소스와 드레인은 직렬로 접속되어 있고, 또한 복수의 트랜지스터(12)의 소스와 드레인도 직렬로 접속되어 있다. 또한, 각 메모리 셀 스트링(20)의 한쪽 단부에서 트랜지스터(11)의 소스 및 드레인 중 한쪽은 트랜지스터(14)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 또한, 각 메모리 셀 스트링(20)의 다른 쪽 단부에서, 트랜지스터(11)의 소스 및 드레인 중 다른 쪽은 트랜지스터(15)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다.
도 10에서는, 1행 1열째의 메모리 셀(10)을 메모리 셀(10[1, 1])로 나타내었고, n행 m열째의 메모리 셀(10)을 메모리 셀(10[n, m])로 나타내었다. 또한, j행 i열째(j는 1 이상 n 이하의 정수. i는 1 이상 m 이하의 정수)의 메모리 셀(10)을 메모리 셀(10[j, i])로 나타내었다.
또한, 행과 열은 서로 직교하는 방향으로 연장된다. 본 실시형태에서는 x 방향을 '행'으로 하고, y 방향을 '열'로 하지만, x 방향을 '열'로 하고, y 방향을 '행'으로 하여도 좋다.
또한, 메모리 셀 어레이(520)는 y 방향으로 연장된 m개의 배선(CL[1]) 내지 배선(CL[m])과, y 방향으로 연장된 m개의 배선(WL[1]) 내지 배선(WL[m])과, y 방향으로 연장된 m개의 배선(BGL1[1]) 내지 배선(BGL1[m])과, y 방향으로 연장된 m개의 배선(BGL2[1]) 내지 배선(BGL2[m])과, y 방향으로 연장된 2개의 배선(SEL[1]) 및 배선(SEL[2])을 갖는다. 여기서, 배선(SEL[1])은 트랜지스터(14[1]) 내지 트랜지스터(14[n])의 게이트와 전기적으로 접속되고, 배선(SEL[2])은 트랜지스터(15[1]) 내지 트랜지스터(15[n])의 게이트와 전기적으로 접속된다.
또한, 메모리 셀 어레이(520)는 n개의 배선(RBL[1]) 내지 배선(RBL[n])과, n개의 배선(SL[1]) 내지 배선(SL[n])과, n개의 배선(WBL[1]) 내지 배선(WBL[n])을 갖는다. 각 메모리 셀 스트링(20)에서, 한쪽 단부의 트랜지스터(12)와 배선(WBL)이 전기적으로 접속되고, 한쪽 단부의 트랜지스터(14)와 배선(RBL)이 전기적으로 접속되고, 다른 쪽 단부의 트랜지스터(15)와 배선(SL)이 전기적으로 접속된다.
예를 들어, 메모리 셀 스트링(20[1])에서는 배선(RBL[1])이 트랜지스터(14[1])를 통하여 메모리 셀(10[1, 1])에서의 트랜지스터(11)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 또한, 배선(SL[1])이 트랜지스터(15[1])를 통하여 메모리 셀(10[1, m])에서의 트랜지스터(11)의 소스 및 드레인 중 다른 쪽과 전기적으로 접속된다. 또한, 배선(WBL[1])이 메모리 셀(10[1, 1])에서의 트랜지스터(12)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다.
도 11에 도 10의 회로도에 대응하는 메모리 셀 어레이(520)의 상면도를 도시하였다. 또한, 도 11의 상면도에서는 도면의 명료화를 위하여 일부 요소를 생략하였다. 또한, 도면의 명료화를 위하여, 도전체(207) 등의 일부의 요소를 숨은선이 아니라 실선으로 표시하였다. 여기서, 각 메모리 셀(10)의 구조에 대해서는 도 1의 (B), 도 2의 (A), (B), 도 3의 (A), (B) 등에 도시된 구조와 마찬가지이고, 앞의 실시형태의 기재를 참작할 수 있다.
도 11에 도시된 바와 같이, 메모리 셀 어레이(520)는 y 방향으로 연장되는, 배선(CL)으로서 기능하는 m개의 도전체(208[1]) 내지 도전체(208[m])와, 배선(WL)으로서 기능하는 m개의 도전체(209[1]) 내지 도전체(209[m])와, 배선(BGL1)으로서 기능하는 m개의 도전체(205[1]) 내지 도전체(205[m])와, 배선(BGL2)으로서 기능하는 m개의 도전체(206[1]) 내지 도전체(206[m])와, 배선(SEL[1])으로서 기능하는 도전체(210[1])와, 배선(SEL[2])으로서 기능하는 도전체(210[2])를 갖는다. 또한, 배선(SEL[1]) 및 배선(SEL[2])으로서 기능하는 도전체(210)는 도전체(209)와 같은 도전성 재료를 사용하여 형성하면 좋다.
또한, 도 11에 도시된 바와 같이, 메모리 셀 어레이(520)는 x 방향으로 연장되는, n개의 산화물(230b[1]) 내지 산화물(230b[n])과, n개의 산화물(231b[1]) 내지 산화물(231b[n])을 갖는다. 산화물(230b)과 산화물(231b)은 각 메모리 셀 스트링(20)에 1개씩 배치되어 있다. 산화물(230b)의 한쪽 단부에는 배선(RBL)과 전기적으로 접속된 플러그가 제공되고, 산화물(230b)의 다른 쪽 단부에는 배선(SL)과 전기적으로 접속된 플러그가 제공된다. 또한, 산화물(231b)의 한쪽 단부에는 배선(WBL)과 전기적으로 접속된 플러그가 제공된다. 또한, 도시하지 않았지만, 산화물(230b) 및 산화물(231b)과 마찬가지로, 산화물(230a), 산화물(231a), 산화물(243), 산화물(245), 도전체(242), 및 도전체(244)도 적절히 연장되어 배치된다.
산화물(230b)에서, 도전체(208)와 중첩되는 부분에 트랜지스터(11)가 형성된다. 또한, 산화물(231b)에서, 도전체(209)와 중첩되는 부분에 트랜지스터(12)가 형성되고, 도전체(210[1])와 중첩되는 부분에 트랜지스터(14)가 형성되고, 도전체(210[2])와 중첩되는 부분에 트랜지스터(15)가 형성된다. 여기서, 트랜지스터(14) 및 트랜지스터(15)는 트랜지스터(11)와 같은 구조로 하면 좋다. 다만, 트랜지스터(14)의 톱 게이트의 상면은 도전체(210[1])와 접촉하고, 트랜지스터(15)의 톱 게이트의 상면은 도전체(210[2])와 접촉한다.
또한, 메모리 셀 어레이(520)는, 도 3의 (A), (B) 등에 도시된 구조와 마찬가지로, 기판(도시하지 않았음) 위의 절연체(212)와, 절연체(212) 위의 절연체(214)와, 절연체(214) 위의 절연체(216)와, 절연체(216) 위의 절연체(222)와, 절연체(222) 위의 절연체(224)와, 절연체(224) 위의 절연체(275)와, 절연체(275) 위의 절연체(280)와, 절연체(280) 위의 절연체(282)와, 절연체(282) 위의 절연체(283)를 갖는다. 또한, 절연체(216)와 같은 층에 m개의 도전체(205) 및 m개의 도전체(206)가 배치되고, 절연체(224) 위에 n개의 산화물(230b) 및 n개의 산화물(231b) 등이 배치되고, 절연체(280) 위에 m개의 도전체(209)가 배치되고, 절연체(282) 위에 m개의 도전체(208)가 배치된다. 또한, 각 메모리 셀(10)에서, 절연체(214)와 절연체(282) 사이의 층에 트랜지스터(11) 및 트랜지스터(12)가 제공되고, 절연체(280) 위에 용량 소자(13)가 제공되고, 트랜지스터(11)와 트랜지스터(12)를 접속하는 도전체(240)가 제공된다.
예를 들어, 메모리 셀 어레이(520)를 구성하는 메모리 셀(10[1, 1]) 및 메모리 셀(10[1, 2])도 각각 도 3의 (A), (B) 등에 도시된 구조를 갖는다. 다만, 메모리 셀(10[1, 2])의 트랜지스터(11) 및 메모리 셀(10[1, 2])의 트랜지스터(11)는 모두 산화물(230b[1])에 형성된다. 또한, 메모리 셀(10[1, 2])의 트랜지스터(12) 및 메모리 셀(10[1, 2])의 트랜지스터(12)는 모두 산화물(231b[1])에 형성된다.
도 11에 도시된 바와 같이, NAND형 메모리 셀 어레이(520)에서는, 각 메모리 셀(10)에 배선(WBL), 배선(RBL) 등과 접속되는 콘택트 플러그를 형성할 필요가 없다. 그러므로, 메모리 셀(10) 내에 불필요한 콘택트 홀을 형성하기 위한 공간을 제공하지 않아도 된다. 따라서, 산화물(230b), 산화물(231b), 도전체(208)(배선(CL)), 및 도전체(209)(배선(WL))로 둘러싸이는 사각형을 기준으로 하여 메모리 셀(10)의 형상을 설계함으로써, 메모리 셀(10)의 점유 면적을 최소화할 수 있다.
여기서, 산화물(230b), 산화물(231b), 도전체(208), 및 도전체(209)의 레이아웃은 배선 간의 기생 용량이나 최소 가공 치수 등을 기준으로, 가능한 한 메모리 셀(10)의 면적이 좁아지도록 설계하는 것이 바람직하다. 이로써, 용량 소자(13)의 상부 전극으로서 기능하는 도전체(208)가 메모리 셀(10)에서 차지하는 면적, 즉 용량 소자(13)가 가질 수 있는 면적의 최댓값도 제한된다. 그러므로, 설계된 도전체(208)와 도전체(207)가 중첩되는 면적이 가능한 한 커지도록 하는 것이 바람직하다.
본 실시형태 등에 기재된 메모리 셀(10)에서는 노드(FN)로서 기능하는 도전체(207)를 산화물(230b) 및 산화물(231b)과 중첩시켜 배치한다. 이로써, 메모리 셀(10)에서 도전체(208)와 도전체(207)가 중첩되는 면적을 y 방향으로 확대할 수 있다.
이러한 구성으로 함으로써, 제한된 메모리 셀(10)의 면적에 대하여, 면적을 거의 늘리지 않고, 용량 소자(13)의 용량을 크게 할 수 있다. 따라서, 메모리 셀(10)의 점유 면적을 작게 할 수 있다. 이로써, 반도체 장치의 고집적화를 도모하고, 기억 용량이 큰 반도체 장치를 제공할 수 있다. 또한, 기억 용량당 제조 비용이 낮은 반도체 장치를 제공할 수 있다.
다음으로, 도 12의 (A) 및 (B)를 사용하여 메모리 셀 어레이(520)의 데이터의 기록 동작 및 데이터의 판독 동작의 일례에 대하여 설명한다. 이하에서는, m=4인 경우의 메모리 셀 스트링(20[1])을 모델로 한 동작에 대하여 설명한다.
우선, 도 12의 (A)에 나타낸 타이밍 차트를 사용하여 기간 T1 내지 기간 T4에서 메모리 셀 스트링(20[1])에 데이터를 기록하는 예에 대하여 설명한다. 여기서, 도 12의 (A)는 배선(WBL[1])의 전위(VWBL[1])[V], 배선(WL[4])의 전위(VWL[4])[V], 배선(WL[3])의 전위(VWL[3])[V], 배선(WL[2])의 전위(VWL[2])[V], 배선(WL[1])의 전위(VWL[1])[V]를 나타낸 것이다. 또한, 기간 T1 내지 기간 T4에서, 배선(RBL[1]), 배선(SL[1]), 배선(CL[1]) 내지 배선(CL[4]), 배선(BGL1[1]) 내지 배선(BGL1[4]), 및 배선(BGL2[1]) 내지 배선(BGL2[4])의 전위는 0V로 한다.
기간 T1에서는, 메모리 셀(10[1, 4])에 데이터 0를 기록한다. 전위(VWBL[1])를 데이터 0의 전위(예를 들어 0V)로 하고, 전위(VWL[4]) 내지 전위(VWL[1])를 메모리 셀(10[1, 4]) 내지 메모리 셀(10[1, 1])의 트랜지스터(11)가 온 상태가 되는 전위(예를 들어 4V)로 한다. 이로써, 배선(WBL[1])과 메모리 셀(10[1, 4])의 노드(FN)가 도통되어, 노드(FN)에 데이터 0의 전위가 인가된다. 기간 T1로부터 기간 T2로 전환될 때에 전위(VWL[4])를 트랜지스터(11)가 오프 상태가 되는 전위(예를 들어 -4V)로 한다. 이로써, 메모리 셀(10[1, 4])의 노드(FN)가 부유 상태가 되고, 노드(FN)에 인가된 데이터 0에 대응하는 전위를 유지할 수 있다.
기간 T2에서는, 메모리 셀(10[1, 3])에 데이터 1을 기록한다. 전위(VWBL[1])를 데이터 1의 전위(예를 들어 2V)로 하고, 전위(VWL[3]) 내지 전위(VWL[1])를 메모리 셀(10[1, 3]) 내지 메모리 셀(10[1, 1])의 트랜지스터(11)가 온 상태가 되는 전위(예를 들어 4V)로 한다. 이로써, 배선(WBL[1])과 메모리 셀(10[1, 3])의 노드(FN)가 도통되어, 노드(FN)에 데이터 1의 전위가 인가된다. 이때, 메모리 셀(10[1, 4])의 트랜지스터(11)는 오프 상태이기 때문에, 기간 T1에서 메모리 셀(10[1, 4])에 기록된 데이터 0는 유지된다. 기간 T2로부터 기간 T3으로 전환될 때에 전위(VWL[3])를 트랜지스터(11)가 오프 상태가 되는 전위(예를 들어 -4V)로 한다. 이로써, 메모리 셀(10[1, 3])의 노드(FN)가 부유 상태가 되고, 노드(FN)에 인가된 데이터 1에 대응하는 전위를 유지할 수 있다.
이하, 기간 T3에서는 기간 T1과 같은 방법으로 메모리 셀(10[1, 2])에 데이터 0를 기록하면 좋고, 기간 T4에서는 기간 T2와 같은 방법으로 메모리 셀(10[1, 1])에 데이터 1을 기록하면 좋다.
다음으로, 도 12의 (B)에 나타낸 타이밍 차트를 사용하여 기간 T1 내지 기간 T4에서 데이터를 기록한 메모리 셀 스트링(20[1])에 대하여, 기간 T5 내지 기간 T8에서 데이터를 판독하는 예에 대하여 설명한다. 여기서, 도 12의 (B)는 배선(CL[4])의 전위(VCL[4])[V], 배선(CL[3])의 전위(VCL[3])[V], 배선(CL[2])의 전위(VCL[2])[V], 배선(CL[1])의 전위(VCL[1])[V], 배선(RBL[1])의 전류값(IRBL[1])[μA]를 나타낸 것이다. 또한, 기간 T5 내지 기간 T8에서, 배선(WL[1]) 내지 배선(WL[4])의 전위는 -4V, 배선(RBL[1])의 전위는 1.2V, 배선(SL[1]), 배선(WBL[1]), 배선(BGL1[1]) 내지 배선(BGL1[4]), 및 배선(BGL2[1]) 내지 배선(BGL2[4])의 전위는 0V로 한다. 또한, 트랜지스터(14[1]) 및 트랜지스터(15[1])는 온 상태로 한다.
기간 T5에서는, 메모리 셀(10[1, 4])의 데이터 0를 판독한다. 전위(VCL[4])를 판독 전위(예를 들어 0V)로 하고, 전위(VCL[3]) 내지 전위(VCL[1])를 메모리 셀(10[1, 3]) 내지 메모리 셀(10[1, 1])의 트랜지스터(11)가 유지하고 있는 데이터에 상관없이 온 상태가 되는 전위(예를 들어 4V)로 한다. 이로써, 배선(RBL[1])과 배선(SL[1])의 도통 상태는 메모리 셀(10[1, 4])의 트랜지스터(11)의 도통 상태로 결정된다. 여기서, 메모리 셀(10)의 트랜지스터(11)는 배선(CL)에 판독 전위를 인가하였을 때에, 데이터 0가 유지되어 있으면 오프 상태가 되고, 데이터 1이 유지되어 있으면 온 상태가 된다. 도 12의 (B)에 나타낸 바와 같이, IRBL[1]은 0μA이고, 배선(RBL[1])과 배선(SL[1])은 비도통 상태이기 때문에, 메모리 셀(10[1, 4])에 데이터 0가 유지되어 있는 것을 판독할 수 있다.
기간 T6에서는, 메모리 셀(10[1, 3])의 데이터 1을 판독한다. 전위(VCL[3])를 판독 전위(예를 들어 0V)로 하고, 전위(VCL[4]), 전위(VCL[2]), 및 전위(VCL[1])를 메모리 셀(10[1, 4]), 메모리 셀(10[1, 2]), 및 메모리 셀(10[1, 1])의 트랜지스터(11)가 유지하고 있는 데이터에 상관없이 온 상태가 되는 전위(예를 들어 4V)로 한다. 이로써, 배선(RBL[1])과 배선(SL[1])의 도통 상태는 메모리 셀(10[1, 3])의 트랜지스터(11)의 도통 상태로 결정된다. 도 12의 (B)에 나타낸 바와 같이, IRBL[1]은 양의 값을 취하고, 배선(RBL[1])과 배선(SL[1])은 도통 상태이기 때문에, 메모리 셀(10[1, 3])에 데이터 1이 유지되어 있는 것을 판독할 수 있다.
이하, 기간 T7에서는 기간 T5와 같은 방법으로 메모리 셀(10[1, 2])의 데이터 0를 판독하면 좋고, 기간 T8에서는 기간 T6과 같은 방법으로 메모리 셀(10[1, 1])의 데이터 1을 판독하면 좋다.
이상과 같이 하여, 메모리 셀 스트링(20[1])의 데이터의 기록 및 판독을 수행할 수 있다. 또한, 상기에서는, 하나의 메모리 셀 스트링(20)에 대하여 기록 및 판독을 수행하였지만, 같은 방법으로 복수의 메모리 셀 스트링(20)의 데이터의 기록 및 판독을 동시에 수행할 수 있다. 예를 들어, 도 10에 나타낸 메모리 셀 어레이(520)이면, 메모리 셀 스트링(20[1]) 내지 메모리 셀 스트링(20[n])의 데이터의 기록 및 판독을 동시에 수행할 수 있다.
또한, 상기 메모리 셀 어레이(520)의 데이터의 기록 동작 및 데이터의 판독 동작은 일례이고, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 앞의 실시형태에서 설명한 바와 같이, 데이터의 판독 동작 시에, 판독 전위를 인가하는 배선(CL)으로서 도전체(205)를 기능시켜도 좋고, 도전체(208)를 저전원 전위(VSS)가 인가되는 배선으로 하여도 좋다.
또한, 상기 메모리 셀 어레이(520)의 레이아웃은 일례이고, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 배선(WBL)을 메모리 셀 스트링(20)의 한쪽 단부뿐만 아니라, 다른 쪽 단부에도 제공하는 구성, 즉, 하나의 메모리 셀 스트링(20)에 배선(WBL)을 2개 접속하는 구성으로 하여도 좋다. 이러한 구성으로 함으로써, 상기 데이터의 기록 동작에서, 데이터의 기록을 메모리 셀 스트링(20)의 2개의 방향으로부터 동시에 수행할 수 있기 때문에, 데이터의 기록 속도를 향상시킬 수 있다.
또한, 예를 들어, 배선(BGL1) 및 배선(BGL2)을 제공하지 않는 구성으로 하여도 좋고, 배선(BGL1) 및 배선(BGL2)을 x 방향으로 연장시키는 구성으로 하여도 좋다. 또한, 트랜지스터(14) 및 트랜지스터(15)에 백 게이트 및 배선(BGL1)을 제공하는 구성으로 하여도 좋다.
또한, 상기 메모리 셀 어레이(520)를 NAND형 메모리 셀 어레이로 하였지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 각 메모리 셀(10)에 산화물(230b) 및 산화물(231b) 등을 섬 형상으로 패턴 형성하여, NOR형 메모리 셀 어레이로 하여도 좋다.
이상, 본 실시형태에 나타낸 구성, 방법 등은 본 실시형태에 나타낸 다른 구성, 방법, 또는 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는 본 발명의 일 형태에 따른 기억 장치의 응용예에 대하여 설명한다.
일반적으로 컴퓨터 등의 반도체 장치에서는 용도에 따라 다양한 기억 장치가 사용된다. 도 13에 각종 기억 장치를 계층마다 나타내었다. 위층에 위치하는 기억 장치일수록 빠른 액세스 속도가 요구되고, 아래층에 위치하는 기억 장치일수록 큰 기억 용량과 높은 기록 밀도가 요구된다. 도 13에서는 가장 위층으로부터 순차적으로 CPU 등의 연산 처리 장치에 레지스터로서 혼재(混載)되는 메모리, SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 3D NAND 메모리를 나타내었다.
CPU 등의 연산 처리 장치에 레지스터로서 혼재되는 메모리는 연산 결과의 일시적인 저장 등에 사용되기 때문에, 연산 처리 장치로부터의 액세스 빈도가 높다. 따라서, 기억 용량보다 빠른 동작 속도가 요구된다. 또한, 레지스터는 연산 처리 장치의 설정 정보 등을 유지하는 기능도 갖는다.
SRAM은 예를 들어 캐시에 사용된다. 캐시는 메인 메모리에 유지되어 있는 정보의 일부를 복제하여 유지하는 기능을 갖는다. 사용 빈도가 높은 데이터를 캐시에 복제함으로써 데이터에 대한 액세스 속도를 빠르게 할 수 있다.
DRAM은 예를 들어 메인 메모리에 사용된다. 메인 메모리는 스토리지로부터 판독된 프로그램이나 데이터를 유지하는 기능을 갖는다. DRAM의 기록 밀도는 약 0.1 내지 0.3Gbit/mm2이다.
3D NAND 메모리는 예를 들어 스토리지에 사용된다. 스토리지는 장기간 저장할 필요가 있는 데이터나 연산 처리 장치에서 사용하는 각종 프로그램 등을 유지하는 기능을 갖는다. 따라서, 스토리지에서는, 동작 속도보다 큰 기억 용량과 높은 기록 밀도가 요구된다. 스토리지에 사용되는 기억 장치의 기록 밀도는 약 0.6 내지 6.0Gbit/mm2이다.
본 발명의 일 형태에 따른 기억 장치는 기억 용량이 크고, 동작 속도가 빠르고, 장기간에 걸친 데이터 유지가 가능하다. 본 발명의 일 형태에 따른 기억 장치는 캐시가 위치하는 계층과 메인 메모리가 위치하는 계층의 양쪽을 포함하는 경계 영역(901)에 위치하는 기억 장치로서 적합하게 사용할 수 있다. 또한, 본 발명의 일 형태에 따른 기억 장치는 메인 메모리가 위치하는 계층과 스토리지가 위치하는 계층의 양쪽을 포함하는 경계 영역(902)에 위치하는 기억 장치로서 적합하게 사용할 수 있다.
본 발명의 일 형태에 따른 기억 장치는 예를 들어 각종 전자 기기(예를 들어, 정보 단말기, 컴퓨터, 스마트폰, 전자책 단말기, 디지털 스틸 카메라, 비디오 카메라, 녹화 재생 장치, 내비게이션 시스템, 게임기 등)의 기억 장치에 적용할 수 있다. 또한, 이미지 센서, IoT(Internet of Things), 헬스케어 기기 등에 사용할 수도 있다. 또한, 여기서, 컴퓨터란, 태블릿형 컴퓨터나, 노트북형 컴퓨터나, 데스크톱형 컴퓨터 이외에, 서버 시스템과 같은 대형의 컴퓨터를 포함하는 것이다.
또한, 본 발명의 일 형태에 따른 기억 장치는 메모리 카드(예를 들어 SD 카드), USB 메모리, SSD(solid state drive) 등의 각종 리무버블 기억 장치에 적용된다. 도 14의 (A) 내지 (E)에 리무버블 기억 장치의 몇 가지 구성예를 모식적으로 도시하였다. 예를 들어, 본 발명의 일 형태에 따른 기억 장치는 패키징된 메모리 칩으로 가공되고, 다양한 기억 장치, 리무버블 메모리에 사용된다.
도 14의 (A)는 USB 메모리의 모식도이다. USB 메모리(1100)는 하우징(1101), 캡(1102), USB 커넥터(1103), 및 기판(1104)을 갖는다. 기판(1104)은 하우징(1101)에 수납되어 있다. 예를 들어, 기판(1104)에는 메모리 칩(1105), 컨트롤러 칩(1106)이 장착되어 있다. 기판(1104)의 메모리 칩(1105) 등에, 앞의 실시형태에 나타낸 반도체 장치를 제공할 수 있다.
도 14의 (B)는 SD 카드의 외관 모식도이고, 도 14의 (C)는 SD 카드의 내부 구조의 모식도이다. SD 카드(1110)는 하우징(1111), 커넥터(1112), 및 기판(1113)을 갖는다. 기판(1113)은 하우징(1111)에 수납되어 있다. 예를 들어, 기판(1113)에는 메모리 칩(1114), 컨트롤러 칩(1115)이 장착되어 있다. 기판(1113)의 뒷면 측에도 메모리 칩(1114)을 제공함으로써, SD 카드(1110)의 용량을 증가시킬 수 있다. 또한, 무선 통신 기능을 갖는 무선 칩을 기판(1113)에 제공하여도 좋다. 이로써, 호스트 장치와 SD 카드(1110) 사이의 무선 통신에 의하여 메모리 칩(1114)의 데이터의 판독, 기록이 가능하게 된다. 기판(1113)의 메모리 칩(1114) 등에, 앞의 실시형태에 나타낸 반도체 장치를 제공할 수 있다.
도 14의 (D)는 SSD의 외관 모식도이고, 도 14의 (E)는 SSD의 내부 구조의 모식도이다. SSD(1150)는 하우징(1151), 커넥터(1152), 및 기판(1153)을 갖는다. 기판(1153)은 하우징(1151)에 수납되어 있다. 예를 들어, 기판(1153)에는 메모리 칩(1154), 메모리 칩(1155), 컨트롤러 칩(1156)이 장착되어 있다. 메모리 칩(1155)은 컨트롤러 칩(1156)의 워크 메모리이고, 예를 들어 DOSRAM 칩을 사용하면 좋다. 기판(1153)의 뒷면 측에도 메모리 칩(1154)을 제공함으로써, SSD(1150)의 용량을 증가시킬 수 있다. 기판(1153)의 메모리 칩(1154) 등에, 앞의 실시형태에 나타낸 반도체 장치를 제공할 수 있다.
이상, 본 실시형태에 나타낸 구성, 방법 등은 본 실시형태에 나타낸 다른 구성, 방법, 또는 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
도 15에 본 발명의 일 형태에 따른 반도체 장치를 갖는 전자 기기의 구체적인 예를 도시하였다.
<전자 기기·시스템>
본 발명의 일 형태에 따른 반도체 장치는 다양한 전자 기기에 탑재할 수 있다. 전자 기기의 예로서는 예를 들어 텔레비전 장치, 데스크톱형 또는 노트북형 정보 단말기용 등의 모니터, 디지털 사이니지(Digital Signage: 전자 간판), 파친코기 등의 대형 게임기 등 비교적 큰 화면을 갖는 전자 기기 이외에, 디지털 카메라, 디지털 비디오 카메라, 디지털 액자, 전자책 단말기, 휴대 전화기, 휴대용 게임기, 휴대 정보 단말기, 음향 재생 장치 등을 들 수 있다. 또한, 본 발명의 일 형태에 따른 반도체 장치는 인공 지능의 구성 요소로서 적용할 수 있다. 또한, 본 발명의 일 형태에 따른 반도체 장치를 사용하여, 전자 기기에 인공 지능을 탑재할 수 있다.
본 발명의 일 형태에 따른 전자 기기는 안테나를 가져도 좋다. 안테나로 신호를 수신함으로써 표시부에서 영상이나 정보 등을 표시할 수 있다. 또한, 전자 기기가 안테나 및 이차 전지를 갖는 경우, 안테나를 비접촉 전력 전송(傳送)에 사용하여도 좋다.
본 발명의 일 형태의 전자 기기는 센서(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도(硬度), 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 포함하는 것)를 가져도 좋다.
본 발명의 일 형태에 따른 전자 기기는 다양한 기능을 가질 수 있다. 예를 들어 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)를 실행하는 기능, 무선 통신 기능, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하는 기능 등을 가질 수 있다.
[정보 단말기]
도 15의 (A)에는 정보 단말기의 1종류인 휴대 전화기(스마트폰)를 도시하였다. 정보 단말기(5100)는 하우징(5101)과 표시부(5102)를 갖고, 입력용 인터페이스로서 터치 패널이 표시부(5102)에 제공되고, 버튼이 하우징(5101)에 제공된다.
정보 단말기(5100)는, 본 발명의 일 형태에 따른 반도체 장치를 사용하여, 인공 지능을 이용한 애플리케이션을 실행할 수 있다. 인공 지능을 이용한 애플리케이션으로서는, 예를 들어 회화를 인식하고 그 회화 내용을 표시부(5102)에 표시하는 애플리케이션, 표시부(5102)에 제공된 터치 패널에 사용자가 입력한 문자, 도형 등을 인식하고 표시부(5102)에 표시하는 애플리케이션, 지문이나 성문 등의 생체 인증을 수행하는 애플리케이션 등을 들 수 있다.
도 15의 (B)에는 노트북형 정보 단말기(5200)를 도시하였다. 노트북형 정보 단말기(5200)는 정보 단말기의 본체(5201)와, 표시부(5202)와, 키보드(5203)를 갖는다.
노트북형 정보 단말기(5200)는 상술한 정보 단말기(5100)와 마찬가지로, 본 발명의 일 형태에 따른 반도체 장치를 사용하여, 인공 지능을 이용한 애플리케이션을 실행할 수 있다. 인공 지능을 이용한 애플리케이션으로서는, 예를 들어 설계 지원 소프트웨어, 문장 첨삭 소프트웨어, 식단 자동 생성 소프트웨어 등을 들 수 있다. 또한, 노트북형 정보 단말기(5200)를 사용함으로써, 신규 인공 지능을 개발할 수 있다.
또한, 앞에서는 전자 기기로서 스마트폰 및 노트북형 정보 단말기를 예로 들어 각각 도 15의 (A), (B)에 도시하였지만, 스마트폰 및 노트북형 정보 단말기 이외의 정보 단말기를 적용할 수도 있다. 스마트폰 및 노트북형 정보 단말기 이외의 정보 단말기로서는 예를 들어 PDA(Personal Digital Assistant), 데스크톱형 정보 단말기, 워크스테이션 등을 들 수 있다.
[게임기]
도 15의 (C)는 게임기의 일례인 휴대용 게임기(5300)를 도시한 것이다. 휴대용 게임기(5300)는 하우징(5301), 하우징(5302), 하우징(5303), 표시부(5304), 접속부(5305), 조작 키(5306) 등을 갖는다. 하우징(5302) 및 하우징(5303)은 하우징(5301)에서 떼어낼 수 있다. 하우징(5301)에 제공된 접속부(5305)를 다른 하우징(도시하지 않았음)에 장착함으로써, 표시부(5304)에 출력되는 영상을 다른 영상 기기(도시하지 않았음)에 출력할 수 있다. 이때, 하우징(5302) 및 하우징(5303)은 각각 조작부로서 기능할 수 있다. 이로써, 복수의 플레이어가 동시에 게임을 할 수 있다. 하우징(5301), 하우징(5302), 및 하우징(5303)의 기판에 제공된 칩 등에 본 발명의 일 형태에 따른 반도체 장치를 제공할 수 있다.
또한, 도 15의 (D)는 게임기의 일례인 거치형 게임기(5400)를 도시한 것이다. 거치형 게임기(5400)에는 무선 또는 유선으로 컨트롤러(5402)가 접속되어 있다.
휴대용 게임기(5300), 거치형 게임기(5400) 등의 게임기에 본 발명의 일 형태의 GPU 또는 칩을 적용함으로써, 소비 전력이 낮은 게임기를 실현할 수 있다. 또한, 소비 전력이 낮으면, 회로로부터의 발열을 저감할 수 있기 때문에, 발열로 인한 그 회로 자체, 주변 회로, 및 모듈에 대한 영향을 줄일 수 있다.
또한, 휴대용 게임기(5300)에 본 발명의 일 형태에 따른 반도체 장치를 사용하여, 인공 지능을 갖는 휴대용 게임기(5300)를 실현할 수 있다.
원래, 게임의 진행, 게임에 등장하는 생물의 언동, 게임에서 발생하는 현상 등의 표현은 그 게임이 갖는 프로그램에 의하여 정해져 있지만, 휴대용 게임기(5300)에 인공 지능을 적용함으로써, 게임의 프로그램에 의하여 한정되지 않는 표현이 가능하게 된다. 예를 들어 플레이어가 질문하는 내용, 게임의 진행 상황, 시각, 게임에 등장하는 인물의 언동을 변화시켜 표현할 수 있게 된다.
또한, 휴대용 게임기(5300)로 복수의 플레이어를 필요로 하는 게임을 하는 경우에는, 인공 지능이 의인적으로 게임 플레이어를 구성할 수 있기 때문에, 상대를 인공 지능에 의한 게임 플레이어로 함으로써, 혼자서도 게임을 할 수 있다.
도 15의 (C), (D)에서는, 게임기의 일례로서 휴대용 게임기 및 거치형 게임기를 도시하였지만, 본 발명의 일 형태에 따른 반도체 장치를 적용할 수 있는 게임기는 이들에 한정되지 않는다. 본 발명의 일 형태에 따른 반도체 장치를 적용할 수 있는 게임기로서는, 예를 들어 오락 시설(오락실, 놀이공원 등)에 설치되는 아케이드 게임기, 스포츠 시설에 설치되는 배팅 연습용 투구 머신 등을 들 수 있다.
[대형 컴퓨터]
본 발명의 일 형태에 따른 반도체 장치는 대형 컴퓨터에 적용할 수 있다.
도 15의 (E)는 대형 컴퓨터의 일례인 슈퍼컴퓨터(5500)를 도시한 것이다. 도 15의 (F)는 슈퍼컴퓨터(5500)가 갖는 랙 마운트형 계산기(5502)를 나타낸 것이다.
슈퍼컴퓨터(5500)는 랙(5501)과, 복수의 랙 마운트형 계산기(5502)를 갖는다. 또한, 복수의 계산기(5502)는 랙(5501)에 수납되어 있다. 또한, 계산기(5502)에는 복수의 기판(5504)이 제공되고, 상기 기판 위에 본 발명의 일 형태에 따른 반도체 장치를 탑재할 수 있다.
슈퍼컴퓨터(5500)는 주로 과학 기술 계산에 이용되는 대형 컴퓨터이다. 과학 기술 계산에서는 방대한 연산을 고속으로 처리할 필요가 있기 때문에, 소비 전력이 높고, 칩의 발열이 크다. 슈퍼컴퓨터(5500)에 본 발명의 일 형태에 따른 반도체 장치를 적용함으로써, 소비 전력이 낮은 슈퍼컴퓨터를 실현할 수 있다. 또한, 소비 전력이 낮으면, 회로로부터의 발열을 저감할 수 있기 때문에, 발열로 인한 그 회로 자체, 주변 회로, 및 모듈에 대한 영향을 줄일 수 있다.
도 15의 (E), (F)에서는 대형 컴퓨터의 일례로서 슈퍼컴퓨터를 도시하였지만, 본 발명의 일 형태에 따른 반도체 장치가 적용되는 대형 컴퓨터는 이에 한정되지 않는다. 본 발명의 일 형태에 따른 반도체 장치가 적용되는 대형 컴퓨터로서는, 예를 들어 서비스를 제공하는 컴퓨터(서버), 대형 범용 컴퓨터(메인 프레임) 등을 들 수 있다.
[이동체]
본 발명의 일 형태에 따른 반도체 장치는 이동체인 자동차, 및 자동차의 운전석 주변에 적용할 수 있다.
도 15의 (G)는 이동체의 일례인 자동차(5600)의 실내에서의 앞유리 주변을 도시한 것이다. 도 15의 (G)에서는 대시 보드에 장착된 표시 패널(5601), 표시 패널(5602), 표시 패널(5603) 이외에, 필러에 장착된 표시 패널(5604)을 도시하였다.
표시 패널(5601) 내지 표시 패널(5603)은, 속도계나 회전 속도계, 주행 거리, 연료계, 기어 상태, 에어컨디셔너의 설정 등을 표시함으로써, 다양한 정보를 제공할 수 있다. 또한, 표시 패널에 표시되는 표시 항목이나 레이아웃 등은 사용자의 취향에 따라 적절히 변경할 수 있기 때문에, 디자인성을 높일 수 있다. 표시 패널(5601) 내지 표시 패널(5603)은 조명 장치로서 사용할 수도 있다.
표시 패널(5604)에는 자동차에 제공된 촬상 장치(도시하지 않았음)로부터의 영상을 표시함으로써, 필러로 차단된 시계(사각(死角))를 보완할 수 있다. 즉, 자동차의 외측에 제공된 촬상 장치로부터의 화상을 표시함으로써, 사각을 보완하여 안전성을 높일 수 있다. 또한, 보이지 않는 부분을 보완하는 영상을 표시함으로써, 더 자연스럽고 위화감 없이 안전을 확인할 수 있다. 표시 패널(5604)은 조명 장치로서 사용할 수도 있다.
본 발명의 일 형태에 따른 반도체 장치는 인공 지능의 구성 요소로서 적용할 수 있기 때문에, 예를 들어 상기 칩을 자동차의 자동 운전 시스템에 사용할 수 있다. 또한, 상기 칩을 도로 안내, 위험 예측 등을 하는 시스템에 사용할 수 있다. 표시 패널(5601) 내지 표시 패널(5604)은 도로 안내, 위험 예측 등의 정보를 표시하는 구성으로 하여도 좋다.
또한, 앞에서는 이동체의 일례로서 자동차에 대하여 설명하였지만, 이동체는 자동차에 한정되지 않는다. 예를 들어 이동체로서는 전철, 모노레일, 선박, 비행체(헬리콥터, 무인 항공기(드론), 비행기, 로켓) 등도 있고, 이들 이동체에 본 발명의 일 형태에 따른 반도체 장치를 적용하여 인공 지능을 이용한 시스템을 부여할 수 있다.
[전자 제품]
도 15의 (H)는 전자 제품의 일례인 전기 냉동 냉장고(5700)를 도시한 것이다. 전기 냉동 냉장고(5700)는 하우징(5701), 냉장실용 문(5702), 냉동실용 문(5703) 등을 갖는다.
전기 냉동 냉장고(5700)에 본 발명의 일 형태에 따른 반도체 장치를 사용하여, 인공 지능을 갖는 전기 냉동 냉장고(5700)를 실현할 수 있다. 인공 지능을 이용함으로써, 전기 냉동 냉장고(5700)는 전기 냉동 냉장고(5700)에 저장되어 있는 식재료, 그 식재료의 소비 기한 등을 바탕으로 식단을 자동 생성하는 기능이나, 전기 냉동 냉장고(5700)에 저장되어 있는 식재료에 적합한 온도로 자동적으로 조절하는 기능 등을 가질 수 있다.
전자 제품의 일례로서 전기 냉동 냉장고에 대하여 설명하였지만, 그 이외의 전자 제품으로서는 예를 들어 청소기, 전자 레인지, 전기 오븐, 밥솥, 온수기, IH 조리기, 워터 서버, 에어컨디셔너를 포함하는 냉난방 기구, 세탁기, 건조기, 오디오 비주얼 기기(audio visual appliance) 등을 들 수 있다.
본 실시형태에서 설명한 전자 기기, 그 전자 기기의 기능, 인공 지능의 응용예, 그 효과 등은 다른 전자 기기에 관한 기재와 적절히 조합할 수 있다.
이상, 본 실시형태에 나타낸 구성, 방법 등은 본 실시형태에 나타낸 다른 구성, 방법, 또는 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
BGL1: 배선, BGL2: 배선, CL: 배선, RBL: 배선, SL: 배선, SEL: 배선, T1: 기간, T2: 기간, T3: 기간, T4: 기간, T5: 기간, T6: 기간, T7: 기간, T8: 기간, WBL: 배선, WL: 배선, 10: 메모리 셀, 11: 트랜지스터, 12: 트랜지스터, 13: 용량 소자, 14: 트랜지스터, 15: 트랜지스터, 20: 메모리 셀 스트링, 205: 도전체, 205a: 도전체, 205b: 도전체, 205c: 도전체, 206: 도전체, 206a: 도전체, 206b: 도전체, 206c: 도전체, 207: 도전체, 208: 도전체, 209: 도전체, 210: 도전체, 212: 절연체, 214: 절연체, 216: 절연체, 222: 절연체, 224: 절연체, 230: 산화물, 230a: 산화물, 230b: 산화물, 230c: 산화물, 231: 산화물, 231a: 산화물, 231b: 산화물, 231c: 산화물, 232a: 영역, 232b: 영역, 232c: 영역, 240: 도전체, 241: 절연체, 242: 도전체, 242a: 도전체, 242b: 도전체, 243: 산화물, 243a: 산화물, 243b: 산화물, 244: 도전체, 244a: 도전체, 244b: 도전체, 245: 산화물, 245a: 산화물, 245b: 산화물, 250: 절연체, 251: 절연체, 260: 도전체, 260a: 도전체, 260b: 도전체, 261: 도전체, 261a: 도전체, 261b: 도전체, 275: 절연체, 280: 절연체, 282: 절연체, 283: 절연체, 500: 반도체 장치, 510: 구동 회로, 511: 주변 회로, 512: 컨트롤 회로, 515: 주변 회로, 520: 메모리 셀 어레이, 521: 행 디코더, 522: 열 디코더, 523: 행 드라이버, 524: 열 드라이버, 525: 입력 회로, 526: 출력 회로, 527: 감지 증폭기, 528: 전압 생성 회로, 541: PSW, 542: PSW, 901: 경계 영역, 902: 경계 영역, 1100: USB 메모리, 1101: 하우징, 1102: 캡, 1103: USB 커넥터, 1104: 기판, 1105: 메모리 칩, 1106: 컨트롤러 칩, 1110: SD 카드, 1111: 하우징, 1112: 커넥터, 1113: 기판, 1114: 메모리 칩, 1115: 컨트롤러 칩, 1150: SSD, 1151: 하우징, 1152: 커넥터, 1153: 기판, 1154: 메모리 칩, 1155: 메모리 칩, 1156: 컨트롤러 칩, 5100: 정보 단말기, 5101: 하우징, 5102: 표시부, 5200: 노트북형 정보 단말기, 5201: 본체, 5202: 표시부, 5203: 키보드, 5300: 휴대용 게임기, 5301: 하우징, 5302: 하우징, 5303: 하우징, 5304: 표시부, 5305: 접속부, 5306: 조작 키, 5400: 게임기, 5402: 컨트롤러, 5500: 슈퍼컴퓨터, 5501: 랙, 5502: 계산기, 5504: 기판, 5600: 자동차, 5601: 표시 패널, 5602: 표시 패널, 5603: 표시 패널, 5604: 표시 패널, 5700: 전기 냉동 냉장고, 5701: 하우징, 5702: 냉장실용 문, 5703: 냉동실용 문

Claims (9)

  1. 반도체 장치로서,
    제 1 트랜지스터와, 제 2 트랜지스터와, 용량 소자와, 제 1 절연체와, 제 1 도전체를 갖고,
    상기 제 1 트랜지스터는 제 1 산화물 반도체와, 제 1 게이트와, 제 1 게이트 절연체를 갖고,
    상기 제 2 트랜지스터는 제 2 산화물 반도체와, 제 2 게이트와, 제 2 게이트 절연체를 갖고,
    상기 용량 소자는 제 2 도전체와, 제 3 도전체와, 제 2 절연체를 갖고,
    상기 제 1 절연체는 상기 제 1 산화물 반도체 및 상기 제 2 산화물 반도체 위에 배치되고,
    상기 제 1 절연체에는 상기 제 1 산화물 반도체에 도달하는 제 1 개구가 형성되고, 상기 제 2 산화물 반도체에 도달하는 제 2 개구가 형성되고, 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽에 도달하는 제 3 개구가 형성되고,
    상기 제 1 개구 내에 상기 제 1 게이트 절연체 및 상기 제 1 게이트가 배치되고,
    상기 제 2 개구 내에 상기 제 2 게이트 절연체 및 상기 제 2 게이트가 배치되고,
    상기 제 3 개구 내에 상기 제 1 도전체가 배치되고,
    상기 제 2 도전체는 상기 제 1 도전체의 상면 및 상기 제 1 게이트의 상면과 접촉하여 배치되고,
    상기 제 2 절연체는 상기 제 2 도전체 및 상기 제 1 절연체 위에 배치되고,
    상기 제 3 도전체는 상기 제 2 절연체를 개재(介在)하여 상기 제 2 도전체를 덮어 배치되는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 2 도전체는 상기 제 1 게이트를 덮어 배치되는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 게이트의 일부가 상기 제 2 도전체에서 노출되고, 상기 제 1 게이트의 일부가 상기 제 2 절연체와 접촉하는, 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 트랜지스터의 채널 길이 방향과 상기 제 2 트랜지스터의 채널 길이 방향은 실질적으로 평행인, 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 3 도전체의 연장 방향과 상기 제 1 트랜지스터의 채널 길이 방향은 실질적으로 수직인, 반도체 장치.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 2 게이트의 상면과 접촉하여 제 4 도전체를 갖고,
    상기 제 4 도전체의 연장 방향과 상기 제 2 트랜지스터의 채널 길이 방향은 실질적으로 수직인, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 4 도전체는 상기 제 1 절연체를 개재하여 상기 제 1 산화물 반도체와 중첩되는, 반도체 장치.
  8. 반도체 장치로서,
    제 1 트랜지스터 내지 제 4 트랜지스터와, 제 1 산화물 반도체와, 제 2 산화물 반도체와, 제 1 용량 소자와, 제 2 용량 소자와, 제 1 절연체와, 제 2 절연체와, 제 1 도전체와, 제 2 도전체를 갖고,
    상기 제 1 트랜지스터 및 상기 제 3 트랜지스터는 상기 제 1 산화물 반도체에 형성되고,
    상기 제 2 트랜지스터 및 상기 제 4 트랜지스터는 상기 제 2 산화물 반도체에 형성되고,
    상기 제 1 트랜지스터는 제 1 게이트와 제 1 게이트 절연체를 갖고,
    상기 제 2 트랜지스터는 제 2 게이트와 제 2 게이트 절연체를 갖고,
    상기 제 3 트랜지스터는 제 3 게이트와 제 3 게이트 절연체를 갖고,
    상기 제 4 트랜지스터는 제 4 게이트와 제 4 게이트 절연체를 갖고,
    상기 제 1 용량 소자는 제 3 도전체와 제 4 도전체를 갖고,
    상기 제 2 용량 소자는 제 5 도전체와 제 6 도전체를 갖고,
    상기 제 1 절연체는 상기 제 1 산화물 반도체 및 상기 제 2 산화물 반도체 위에 배치되고,
    상기 제 1 절연체에는 상기 제 1 산화물 반도체에 도달하는 제 1 개구 및 제 2 개구가 형성되고, 상기 제 2 산화물 반도체에 도달하는 제 3 개구 및 제 4 개구가 형성되고, 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽에 도달하는 제 5 개구가 형성되고, 상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽에 도달하는 제 6 개구가 형성되고,
    상기 제 1 개구 내에 상기 제 1 게이트 절연체 및 상기 제 1 게이트가 배치되고,
    상기 제 2 개구 내에 상기 제 3 게이트 절연체 및 상기 제 3 게이트가 배치되고,
    상기 제 3 개구 내에 상기 제 2 게이트 절연체 및 상기 제 2 게이트가 배치되고,
    상기 제 4 개구 내에 상기 제 4 게이트 절연체 및 상기 제 4 게이트가 배치되고,
    상기 제 5 개구 내에 상기 제 1 도전체가 배치되고,
    상기 제 6 개구 내에 상기 제 2 도전체가 배치되고,
    상기 제 3 도전체는 상기 제 1 도전체의 상면 및 상기 제 1 게이트의 상면과 접촉하여 배치되고,
    상기 제 5 도전체는 상기 제 2 도전체의 상면 및 상기 제 3 게이트의 상면과 접촉하여 배치되고,
    상기 제 2 절연체는 상기 제 3 도전체, 상기 제 5 도전체, 및 상기 제 1 절연체 위에 배치되고,
    상기 제 4 도전체는 상기 제 2 절연체를 개재하여 상기 제 3 도전체를 덮어 배치되고,
    상기 제 6 도전체는 상기 제 2 절연체를 개재하여 상기 제 5 도전체를 덮어 배치되는, 반도체 장치.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 1 산화물 반도체 및 상기 제 2 산화물 반도체는 인듐과, 원소 M(M은 갈륨, 알루미늄, 이트륨, 및 주석 중에서 선택되는 하나 또는 복수)과, 아연을 갖는, 반도체 장치.
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