JP2019046337A - 半導体装置 - Google Patents

Abstract

【課題】間欠駆動が可能な半導体装置を提供する。【解決手段】半導体装置は、カレントミラー回路と、バイアス回路と、第１乃至第３トランジスタと、を有する。カレントミラー回路は、第１出力端子と、第２出力端子と、を有し、カレントミラー回路は、第１トランジスタを介して、電源供給線と電気的に接続されている。また、カレントミラー回路は、第１出力端子の電位に応じた電流を、第１出力端子及び第２出力端子からそれぞれ出力する機能を有する。バイアス回路は、電流ソース回路と、電流シンク回路と、を有し、電流ソース回路は、第２トランジスタを介して、第２出力端子と電気的に接続され、電流シンク回路は、第３トランジスタを介して、第２出力端子と電気的に接続されている。第１乃至第３トランジスタのオン状態、オフ状態の切り替えを行うことで、半導体装置で間欠駆動を実現する。【選択図】図１

Description

本発明の一態様は、半導体装置に関する。

なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法、それらの検査方法を一例として挙げることができる。

人工ニューラルネットワークは、神経回路網をモデルにした情報処理システムである。人工ニューラルネットワークを利用することで、従来のノイマン型コンピュータよりも高性能なコンピュータが実現できると期待されており、近年、電子回路上で人工ニューラルネットワークを構築する種々の研究が進められている。

特に、特許文献１には、チャネル形成領域に酸化物半導体を有するトランジスタを用いた記憶装置によって、人工ニューラルネットワークを用いた計算に必要な重みデータを保持する発明が開示されている。

米国特許公開第２０１６／０３４３４５２号公報

階層型の人工ニューラルネットワークを半導体装置として構築するには、第１層の複数の第１ニューロンと第２層の第２ニューロンの一との間の結合強度を記憶し、第１層の複数の第１ニューロンのそれぞれの出力とそれらに対応する結合強度とを乗じて足し合わせる積和演算回路を実現する必要がある。つまり、結合強度を保持するメモリ、積和演算を実行する乗算回路と加算回路などを該半導体装置に実装する必要がある。

該メモリ、該乗算回路、該加算回路などをデジタル回路で構成する場合、該メモリは、多ビットの情報の記憶ができる仕様とする必要があり、加えて、該乗算回路、及び該加算回路は、多ビットの演算を取り扱うことができる仕様とする必要がある。つまり、ニューラルネットワークをデジタル回路で構成するには、大規模なメモリ、大規模な乗算回路、及び大規模な加算回路が必要となり、そのため、該デジタル回路のチップ面積が増大する。

また、人工ニューラルネットワークを構成する回路によっては、当該回路の駆動時に貫通電流が生じてしまい、当該回路の消費電力が高くなってしまう。

本発明の一態様は、演算回路を有する新規の半導体装置を提供することを課題の一とする。又は、本発明の一態様は、消費電力を低減した新規の半導体装置を提供することを課題の一とする。

又は、本発明の一態様は、新規の半導体装置を有する電子機器を提供することを課題の一とする。

なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した記載、及び他の課題の全てを解決する必要はない。

（１）
本発明の一態様は、第１回路と、メモリセルアレイと、スイッチと、を有する半導体装置であって、第１回路は、カレントミラー回路と、第２回路と、第１出力端子と、第２出力端子と、を有し、第１出力端子は、メモリセルアレイに電気的に接続され、第２出力端子は、メモリセルアレイと、スイッチの第１端子と、に電気的に接続され、カレントミラー回路は、第３出力端子と、第４出力端子と、第１トランジスタと、を有し、第３出力端子は、第１出力端子と電気的に接続され、第４出力端子は、第２出力端子と電気的に接続され、第１トランジスタの第１端子は、カレントミラー回路に対して電源電圧を与える配線と電気的に接続され、カレントミラー回路は、第３出力端子の電位に応じた電流を、第３出力端子、及び第４出力端子に出力する機能を有し、第２回路は、電流ソース回路と、電流シンク回路と、第２トランジスタと、第３トランジスタと、を有し、第２トランジスタの第１端子は、第３トランジスタの第１端子と、第２出力端子と、に電気的に接続され、第２トランジスタの第２端子は、電流ソース回路と電気的に接続され、第３トランジスタの第２端子は、電流シンク回路と電気的に接続されることを特徴とする半導体装置である。

（２）
又は、本発明の一態様は、前記（１）において、カレントミラー回路は、第４乃至第６トランジスタを有し、第１トランジスタ、第４乃至第６トランジスタは、ｐチャネル型トランジスタであり、第４トランジスタの第１端子は、第１トランジスタの第２端子と、第３出力端子と、に電気的に接続され、第４トランジスタの第２端子は、第１トランジスタのゲートに電気的に接続され、第５トランジスタの第１端子は、第４出力端子と電気的に接続され、第６トランジスタの第１端子は、第１トランジスタのゲートと、第５トランジスタのゲートと、に電気的に接続されることを特徴とする半導体装置である。

（３）
又は、本発明の一態様は、前記（１）、又は前記（２）において、電流ソース回路は、第７トランジスタと、第８トランジスタと、第１容量素子と、を有し、第２トランジスタ、第７トランジスタは、ｐチャネル型のトランジスタであり、第８トランジスタは、ｎチャネル型のトランジスタであり、第７トランジスタの第１端子は、第２トランジスタの第２端子と、第８トランジスタの第１端子と、に電気的に接続され、第７トランジスタのゲートは、第８トランジスタの第２端子と、第１容量素子の第１端子と、に電気的に接続され、第７トランジスタの第２端子は、第１容量素子の第２端子に電気的に接続されることを特徴とする半導体装置である。

（４）
又は、本発明の一態様は、前記（３）において、第８トランジスタは、チャネル形成領域に金属酸化物を有することを特徴とする半導体装置である。

（５）
又は、本発明の一態様は、前記（１）乃至（４）のいずれか一において、電流シンク回路は、第９トランジスタと、第１０トランジスタと、第２容量素子と、を有し、第３トランジスタ、第９トランジスタ、及び第１０トランジスタは、ｎチャネル型のトランジスタであり、第９トランジスタの第１端子は、第３トランジスタの第２端子と、第１０トランジスタの第１端子と、に電気的に接続され、第９トランジスタのゲートは、第１０トランジスタの第２端子と、第２容量素子の第１端子と、に電気的に接続され、第９トランジスタの第２端子は、第２容量素子の第２端子に電気的に接続されることを特徴とする半導体装置である。

（６）
又は、本発明の一態様は、前記（５）において、第３トランジスタ、第９トランジスタ、及び第１０トランジスタの少なくとも一は、チャネル形成領域に金属酸化物を有することを特徴とする半導体装置である。

（７）
又は、本発明の一態様は、前記（１）乃至（６）のいずれか一において、メモリセルアレイは、第１メモリセルと、第２メモリセルと、を有し、第１メモリセル、及び第２メモリセルのそれぞれは、第１１トランジスタと、第１２トランジスタと、第３容量素子と、を有し、第１メモリセル、及び第２メモリセルのそれぞれにおいて、第１１トランジスタの第１端子は、第１２トランジスタのゲートと、第３容量素子の第１端子と電気的に接続され、第１メモリセルの第１２トランジスタの第１端子は、第１出力端子と電気的に接続され、第２メモリセルの第１２トランジスタの第１端子は、第２出力端子と、スイッチの第１端子と、に電気的に接続されることを特徴とする半導体装置である。

（８）
又は、本発明の一態様は、前記（７）において、第１メモリセル、及び第２メモリセルのそれぞれの第１１トランジスタは、チャネル形成領域に金属酸化物を有することを特徴とする半導体装置である。

（９）
又は、本発明の一態様は、前記（１）乃至（８）のいずれか一において、第３回路を有し、第３回路は、入力端子と、第５出力端子と、を有し、入力端子は、スイッチの第２端子に電気的に接続され、第３回路は、入力端子に入力された電流の変動量をサンプリングして、当該変動量に応じた電位を第５出力端子に出力することを特徴とする半導体装置である。

（１０）
又は、本発明の一態様は、前記（１）乃至（９）のいずれか一に記載の半導体装置を有するチップである。

本発明の一態様によって、演算回路を有する新規の半導体装置を提供することができる。又は、本発明の一態様によって、消費電力を低減した新規の半導体装置を提供することができる。

又は、本発明の一態様によって、新規の半導体装置を有する電子機器を提供することができる。

なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。

演算回路の構成例を示す回路図。 演算回路に含まれる電流供給回路の構成例を示すブロック図。 演算回路に含まれる電流供給回路の構成例を示す回路図。 演算回路の動作例を示すタイミングチャート。 演算回路の動作例を示すタイミングチャート。 ｏｘＡＩチップの構成例を示す機能ブロック図。 半導体装置の構成例を示す図。 トランジスタの構成例を示す図。 トランジスタの構成例を示す図。 トランジスタの構成例を示す図。 電子機器及びシステムの例を示す図。 電子機器の例を示す図。 並列計算機、計算機、及びＰＣカードの構成例を示す図。 システムの構成例を示す図。

本明細書などにおいて、人工ニューラルネットワーク（ＡＮＮ、以後、ニューラルネットワークと呼称する。）とは、生物の神経回路網を模したモデル全般を指す。一般的には、ニューラルネットワークは、ニューロンを模したユニットが、シナプスを模したユニットを介して、互いに結合された構成となっている。

シナプスの結合（ニューロン同士の結合）の強度（重み係数ともいう。）は、ニューラルネットワークに既存の情報を与えることによって、変化することができる。このように、ニューラルネットワークに既存の情報を与えて、結合強度を決める処理を「学習」と呼ぶ場合がある。

また、「学習」を行った（結合強度を定めた）ニューラルネットワークに対して、何らかの情報を与えることにより、その結合強度に基づいて新たな情報を出力することができる。このように、ニューラルネットワークにおいて、与えられた情報と結合強度に基づいて新たな情報を出力する処理を「推論」又は「認知」と呼ぶ場合がある。

ニューラルネットワークのモデルとしては、例えば、ホップフィールド型、階層型などが挙げられる。特に、多層構造としたニューラルネットワークを「ディープニューラルネットワーク」（ＤＮＮ）と呼称し、ディープニューラルネットワークによる機械学習を「ディープラーニング」と呼称する。

本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にｏｘともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してｏｘと呼ぶことができる。また、ｏｘ ＦＥＴ（又はｏｘトランジスタ）と記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。

（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置である演算回路の構成、及び動作例について説明する。

図１は、演算回路の構成例を示している。図１に示す演算回路ＭＡＣＦは、後述するメモリセルに保持された第１データと、メモリセルに入力された第２データと、の積和演算を行う回路であり、該積和演算の結果に応じた活性化関数の値を出力する回路である。なお、第１データ、及び第２データは、アナログデータ、又は多値のデータ（離散的なデータ）とすることができる。

図１に示す演算回路ＭＡＣＦは、電流供給回路ＩＳと、回路ＷＤＤと、回路ＷＬＤと、回路ＣＬＤと、回路ＯＦＳＴと、活性化関数回路ＡＣＴＶと、メモリセルアレイＣＡと、アナログスイッチＳＷと、を有する。

メモリセルアレイＣＡは、メモリセルＡＭ［１］と、メモリセルＡＭ［２］と、メモリセルＡＭｒｅｆ［１］と、メモリセルＡＭｒｅｆ［２］と、を有する。メモリセルＡＭ［１］、及びメモリセルＡＭ［２］は、第１データを保持する役割を有し、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］は、積和演算を行うために必要になる参照データを保持する機能を有する。なお、参照データも、第１データ、及び第２データと同様に、アナログデータ、又は多値のデータ（離散的なデータ）とすることができる。

なお、図１のメモリセルアレイＣＡは、メモリセルが行方向に２個、列方向に２個、マトリクス状に配置された構成としているが、メモリセルアレイＣＡは、メモリセルが行方向に３個以上、列方向に３個以上、マトリクス状に配置された構成としてもよい。また、積和演算でなく乗算を行う場合、メモリセルアレイＣＡは、メモリセルが行方向に１個、列方向に２個以上、マトリクス状に配置されている構成としてもよい。

メモリセルＡＭ［１］と、メモリセルＡＭ［２］と、メモリセルＡＭｒｅｆ［１］と、メモリセルＡＭｒｅｆ［２］と、は、それぞれトランジスタＴｒ１１と、トランジスタＴｒ１２と、を有する。なお、図１には図示していないが、トランジスタＴｒ１１、及び／又はトランジスタＴｒ１２は、それぞれゲートと、バックゲートと、を有する構成としてもよい。

なお、トランジスタＴｒ１１は、ｏｘトランジスタであることが好ましい。加えて、トランジスタＴｒ１１のチャネル形成領域は、インジウム、元素Ｍ（元素Ｍとしては、アルミニウム、ガリウム、イットリウム、スズなどが挙げられる。）、亜鉛の少なくとも一を含む酸化物であることがより好ましい。トランジスタＴｒ１１は、特に実施の形態３に記載するトランジスタの構造であることが更に好ましい。

トランジスタＴｒ１１として、ｏｘトランジスタを用いることにより、トランジスタＴｒ１１のリーク電流を抑えることができるため、計算精度の高い積和演算回路を実現できる場合がある。また、トランジスタＴｒ１１として、ｏｘトランジスタを用いることにより、トランジスタＴｒ１１が非導通状態における、保持ノードから書き込みワード線へのリーク電流を非常に小さくすることができる。つまり、保持ノードの電位のリフレッシュ動作を少なくすることができるため、積和演算回路の消費電力を低減することができる。

また、トランジスタＴｒ１２に対しても、ｏｘトランジスタを用いることで、トランジスタＴｒ１１と同時に作製することができるため、演算回路の作製工程を短縮することができる場合がある。また、トランジスタＴｒ１２のチャネル形成領域を、酸化物でなく、非晶質シリコン、多結晶シリコンなどとしてもよい。

メモリセルＡＭ［１］と、メモリセルＡＭ［２］と、メモリセルＡＭｒｅｆ［１］と、メモリセルＡＭｒｅｆ［２］と、のそれぞれにおいて、トランジスタＴｒ１１の第１端子は、トランジスタＴｒ１２のゲートと、容量素子ＣＰの第１端子と、に電気的に接続されている。加えて、トランジスタＴｒ１２の第１端子は、配線ＶＲ０と電気的に接続されている。

メモリセルＡＭ［１］において、トランジスタＴｒ１１の第２端子は、配線ＷＤと電気的に接続され、トランジスタＴｒ１１のゲートは、配線ＷＬ［１］と電気的に接続されている。トランジスタＴｒ１２の第２端子は、配線ＢＬと電気的に接続され、容量素子ＣＰの第２端子は、配線ＣＬ［１］と電気的に接続されている。なお、図１では、メモリセルＡＭ［１］において、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１２のゲートと、の接続箇所をノードＮＭ［１］としている。加えて、配線ＢＬからトランジスタＴｒ１２の第２端子に流れる電流をＩ_{ＡＭ［１］}とする。

メモリセルＡＭ［２］において、トランジスタＴｒ１１の第２端子は、配線ＷＤと電気的に接続され、トランジスタＴｒ１１のゲートは、配線ＷＬ［２］と電気的に接続されている。トランジスタＴｒ１２の第２端子は、配線ＢＬと電気的に接続され、容量素子ＣＰの第２端子は、配線ＣＬ［２］と電気的に接続されている。なお、図１では、メモリセルＡＭ［２］において、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１２のゲートと、の接続箇所をノードＮＭ［２］としている。加えて、配線ＢＬからトランジスタＴｒ１２の第２端子に流れる電流をＩ_{ＡＭ［２］}とする。

メモリセルＡＭｒｅｆ［１］において、トランジスタＴｒ１１の第２端子は、配線ＷＤｒｅｆと電気的に接続され、トランジスタＴｒ１１のゲートは、配線ＷＬ［１］と電気的に接続されている。トランジスタＴｒ１２の第２端子は、配線ＢＬｒｅｆと電気的に接続され、容量素子ＣＰの第２端子は、配線ＣＬ［１］と電気的に接続されている。なお、図１では、メモリセルＡＭｒｅｆ［１］において、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１２のゲートと、の接続箇所をノードＮＭｒｅｆ［１］としている。加えて、配線ＢＬｒｅｆからトランジスタＴｒ１２の第２端子に流れる電流をＩ_{ＡＭｒｅｆ［１］}とする。

メモリセルＡＭｒｅｆ［２］において、トランジスタＴｒ１１の第２端子は、配線ＷＤｒｅｆと電気的に接続され、トランジスタＴｒ１１のゲートは、配線ＷＬ［２］と電気的に接続されている。トランジスタＴｒ１２の第２端子は、配線ＢＬｒｅｆと電気的に接続され、容量素子ＣＰの第２端子は、配線ＣＬ［２］と電気的に接続されている。なお、図１では、メモリセルＡＭｒｅｆ［２］において、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１２のゲートと、の接続箇所をノードＮＭｒｅｆ［２］としている。加えて、配線ＢＬｒｅｆからトランジスタＴｒ１２の第２端子に流れる電流をＩ_{ＡＭｒｅｆ［２］}とする。

上述したノードＮＭ［１］、ノードＮＭ［２］、ノードＮＭｒｅｆ［１］、及びノードＮＭｒｅｆ［２］は、それぞれのメモリセルの保持ノードとして機能する。

配線ＶＲ０は、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１２の第１端子‐第２端子間に電流を流すための配線である。そのため、配線ＶＲ０は、所定の電位を与えるための配線として機能する。例えば、配線ＶＲ０が与える電位は、基準電位、又は基準電位よりも低い電位とすることができる。

電流供給回路ＩＳは、端子ＩＴと、端子ＩＴｒｅｆと、を有する。端子ＩＴは、配線ＢＬに電気的に接続され、端子ＩＴｒｅｆは、配線ＢＬｒｅｆに電気的に接続されている。電流供給回路ＩＳは、配線ＢＬ及び配線ＢＬｒｅｆに対して電流を供給する機能を有する。本明細書などでは、電流供給回路ＩＳの端子ＩＴから配線ＢＬに流れる電流をＩ_Ｂと記し、電流供給回路ＩＳの端子ＩＴｒｅｆから配線ＢＬｒｅｆに流れる電流をＩ_Ｂｒｅｆと記している。

本明細書等において、電流供給回路ＩＳは、一例としてバイアス回路ＣＳと、カレントミラー回路ＣＵＭと、を有するものとし、電流供給回路ＩＳを図２に示す。

カレントミラー回路ＣＵＭは、トランジスタＴｒ４０と、内部回路ＣＵＩＮと、端子ＮＰと、端子ＮＰｒｅｆと、を有する。なお、図２では、トランジスタＴｒ４０をｎチャネル型のトランジスタとして図示しているが、トランジスタＴｒ４０は、ｐチャネル型のトランジスタとしてもよい。

トランジスタＴｒ４０の第１端子は、内部回路ＣＵＩＮと電気的に接続され、トランジスタＴｒ４０の第２端子は、配線ＶＤＤＭＬと電気的に接続され、トランジスタＴｒ４０のゲートは、配線ＩＳＬ０と電気的に接続されている。

配線ＶＤＤＭＬは、電位ＶＤＤＭを供給するための配線である。また、配線ＩＳＬ０は、トランジスタＴｒ４０のオン状態、オフ状態を切り替えるための配線である。

内部回路ＣＵＩＮは、端子ＮＰと、端子ＮＰｒｅｆと、に電気的に接続されている。加えて、端子ＮＰは、電流供給回路ＩＳの端子ＩＴと電気的に接続され、端子ＮＰｒｅｆは、電流生成回路ＩＳの端子ＩＴｒｅｆと電気的に接続されている。

カレントミラー回路ＣＵＭは、内部回路ＣＵＩＮにより、端子ＮＰｒｅｆの電位に応じた電流を端子ＮＰと端子ＮＰｒｅｆのそれぞれに出力する機能を有する。なお、図２では、端子ＮＰ、及び端子ＮＰｒｅｆから出力される電流をＩ_ＣＭと記している。

ところで、当該電流は、電位ＶＤＤＭが与えられている配線ＶＤＤＭＬから流れるものとする。そのため、カレントミラー回路ＣＵＭを駆動する場合、トランジスタＴｒ４０をオン状態にする必要がある。トランジスタＴｒ４０は、トランジスタＴｒ４０のゲートに高レベル電位を与えることによってオン状態にすることができるため、カレントミラー回路ＣＵＭを駆動するには、配線ＩＳＬ０に高レベル電位を与えればよい。

バイアス回路ＣＳは、トランジスタＴｒ５１と、トランジスタＴｒ６１と、電流ソース回路ＳＯＣと、電流シンク回路ＳＩＣと、端子ＮＣと、を有する。なお、図２において、トランジスタＴｒ５１をｐチャネル型のトランジスタとし、トランジスタＴｒ６１をｎチャネル型のトランジスタとしている。

トランジスタＴｒ５１の第１端子は、トランジスタＴｒ６１の第１端子と、端子ＮＣと、に電気的に接続され、トランジスタＴｒ５１の第２端子は、電流ソース回路ＳＯＣと電気的に接続され、トランジスタＴｒ５１のゲートは配線ＩＳＬ３と電気的に接続されている。トランジスタＴｒ６１の第２端子は、電流シンク回路ＳＩＣと電気的に接続され、トランジスタＴｒ６２のゲートは配線ＩＳＬ４と電気的に接続されている。

配線ＩＳＬ３、及び配線ＩＳＬ４は、それぞれトランジスタＴｒ５１、及びトランジスタＴｒ６１のオン状態、オフ状態を切り替えるための配線である。

端子ＮＣは、端子ＮＰと、電流生成回路ＩＳの端子ＩＴと、に電気的に接続されている。

電流ソース回路ＳＯＣは、トランジスタＴｒ５１を介して、端子ＮＣに電流を供給する機能を有する。また、電流シンク回路ＳＩＣは、トランジスタＴｒ６１を介して、端子ＮＰ及び端子ＩＴから端子ＮＣに流れる電流を排出する機能を有する。なお、図２では、電流ソース回路ＳＯＣから端子ＮＣに流れる電流と、端子ＮＣから電流シンク回路ＳＩＣに流れる電流の総和をＩ_ＣＭと記している。また、図２では、Ｉ_ＣＳの矢印の向きをトランジスタＴｒ５１の第１端子から端子ＮＣに流れる向きとしているが、端子ＮＣからトランジスタＴｒ６１の第１端子に流れる向きとしてもよい。

ところで、電流ソース回路ＳＯＣから端子ＮＣに流れる電流は、トランジスタＴｒ５１を介する。そのため、電流ソース回路ＳＯＣを駆動する場合、トランジスタＴｒ５１をオン状態にする必要がある。トランジスタＴｒ５１は、トランジスタＴｒ５１のゲートに低レベル電位を与えることによってオン状態にすることができるため、電流ソース回路ＳＯＣを駆動するには、配線ＩＳＬ３に低レベル電位を与えればよい。

また、電流シンク回路ＳＩＣから端子ＮＣに流れる電流は、トランジスタＴｒ６１を介する。そのため、電流シンク回路ＳＩＣを駆動する場合、トランジスタＴｒ６１をオン状態にする必要がある。トランジスタＴｒ６１は、トランジスタＴｒ６１のゲートに高レベル電位を与えることによってオン状態にすることができるため、電流シンク回路ＳＩＣを駆動するには、配線ＩＳＬ４に高レベル電位を与えればよい。

なお、本発明の一態様に係る回路は、図２に示した電流供給回路ＩＳに限定せず、適宜回路構成を変更することができる。

例えば、図２に示した電流供給回路ＩＳと異なる別の回路の構成例を図３に示す。なお、図３の説明において、図２と共通する部分については省略する。

カレントミラー回路ＣＵＭは、トランジスタＴｒ３１と、トランジスタＴｒ３２と、トランジスタＴｒ４１と、トランジスタＴｒ４２と、を有する。なお、図３において、トランジスタＴｒ３１、トランジスタＴｒ３２、トランジスタＴｒ４１、トランジスタＴｒ４２はそれぞれｐチャネル型のトランジスタとしている。

トランジスタＴｒ３１の第１端子は、トランジスタＴｒ４２と、端子ＮＰｒｅｆと、に電気的に接続され、トランジスタＴｒ３１の第２端子は、配線ＶＤＤＭＬと電気的に接続され、トランジスタＴｒ３１のゲートは、トランジスタＴｒ３２のゲートと、トランジスタＴｒ４１の第１端子と、に電気的に接続されている。トランジスタＴｒ３２の第１端子は、端子ＮＰに電気的に接続され、トランジスタＴｒ３２の第２端子は、配線ＶＤＤＭＬに電気的に接続されている。

トランジスタＴｒ４１のゲートは、配線ＩＳＬ１と電気的に接続され、トランジスタＴｒ４２のゲートは、配線ＩＳＬ２と電気的に接続されている。配線ＩＳＬ１、及び配線ＩＳＬ２は、それぞれトランジスタＴｒ４１、及びトランジスタＴｒ４２のオン状態、オフ状態を切り替えるための配線である。また、トランジスタＴｒ４１の第２端子は、配線ＶＨＬと電気的に接続されている。配線ＶＨＬは、電位ＶＨを与える配線であり、電位ＶＨは、トランジスタＴｒ３１、及びトランジスタＴｒ３２のそれぞれをオフ状態にするのに十分に高い電位であるものとする。

カレントミラー回路ＣＵＭの動作の詳細は後述するが、カレントミラー回路ＣＵＭは、トランジスタＴｒ４１がオン状態、且つトランジスタＴｒ４２がオフ状態のときに、端子ＮＰｒｅｆの電位に応じた電流を、トランジスタＴｒ３１を介して配線ＶＤＤＭＬから端子ＮＰｒｅｆに出力し、且つ当該電流と同じ量の電流を、トランジスタＴｒ３２を介して配線ＶＤＤＭＬから端子ＮＰに出力する機能を有する。

バイアス回路ＣＳにおいて、電流ソース回路ＳＯＣは、トランジスタＴｒ５２と、トランジスタＴｒ５３と、容量素子Ｃ５と、を有する。また、電流シンク回路ＳＩＣは、トランジスタＴｒ６２と、トランジスタＴｒ６３と、容量素子Ｃ６と、を有する。なお、図３において、トランジスタＴｒ５２はｐチャネル型のトランジスタとし、トランジスタＴｒ５３、トランジスタＴｒ６２、トランジスタＴｒ６３はそれぞれｎチャネル型のトランジスタとしている。また、図３では、トランジスタＴｒ５３、及びトランジスタＴｒ６３は、ゲートと、バックゲートと、を有するトランジスタとして図示しており、バックゲートに任意の電位を印加することによって、当該バックゲートを有するトランジスタのしきい値電圧を変動することができる。なお、トランジスタＴｒ５３、及びトランジスタＴｒ６３は、ゲートのみを有するトランジスタとしてもよい。

トランジスタＴｒ５１の第２端子は、トランジスタＴｒ５２の第１端子と、トランジスタＴｒ５３の第１端子と、に電気的に接続されている。トランジスタＴｒ５２のゲートは、トランジスタＴｒ５３の第２端子と、容量素子Ｃ５の第１端子と、に電気的に接続され、トランジスタＴｒ５２の第２端子は、容量素子Ｃ５の第２端子と、配線ＶＤＤＭＬと、に電気的に接続されている。トランジスタＴｒ６１の第２端子は、トランジスタＴｒ６２の第１端子と、トランジスタＴｒ６３の第１端子と、に電気的に接続されている。トランジスタＴｒ６２のゲートは、トランジスタＴｒ６３の第２端子と、容量素子Ｃ６の第１端子と、に電気的に接続され、トランジスタＴｒ６２の第２端子は、容量素子Ｃ６の第２端子と、配線ＶＳＳＭＬと、に電気的に接続されている。図３では、トランジスタＴｒ５１の第１端子とトランジスタＴｒ６１の第１端子と端子ＩＴとの接続箇所を端子ＮＣとして図示している。

配線ＶＳＳＭＬは、電位ＶＳＳＭを供給するための配線である。なお、電位ＶＤＤＳは、電位ＶＤＤＭよりも低い電位であるとする。

トランジスタＴｒ５３のゲートは、配線ＯＳＭと電気的に接続され、トランジスタＴｒ５３のバックゲートは、配線ＢＧＬ１と電気的に接続されている。トランジスタＴｒ６３のゲートは、配線ＯＳＰと電気的に接続され、トランジスタＴｒ６３のバックゲートは、配線ＢＧＬ２と電気的に接続されている。

バイアス回路ＣＳの動作の詳細は後述するが、電流ソース回路ＳＯＣは、トランジスタＴｒ５１がオン状態、且つトランジスタＴｒ５３がオフ状態のときに、容量素子Ｃ５の第１端子の電位に応じた電流を、トランジスタＴｒ５２を介して配線ＶＤＤＭＬからトランジスタＴｒ５１の第１端子に供給する機能を有する。また、電流シンク回路ＳＩＣは、トランジスタＴｒ６１がオン状態、且つトランジスタＴｒ６３がオフ状態のときに、容量素子Ｃ６の第１端子の電位に応じた電流を、トランジスタＴｒ６２を介してトランジスタＴｒ６１の第１端子から配線ＶＳＳＭＬに排出する機能を有する。

なお、トランジスタＴｒ５３及び／又はトランジスタＴｒ６３は、ｏｘトランジスタであることが好ましい。加えて、トランジスタＴｒ５３及び／又はトランジスタＴｒ６３のチャネル形成領域は、インジウム、元素Ｍ（元素Ｍとしては、アルミニウム、ガリウム、イットリウム、スズなどが挙げられる。）、亜鉛の少なくとも一を含む酸化物であることがより好ましい。トランジスタＴｒ５３及び／又はトランジスタＴｒ６３は、特に実施の形態３に記載するトランジスタの構造であることが更に好ましい。

回路ＷＤＤは、配線ＷＤと、配線ＷＤｒｅｆと、に電気的に接続されている。回路ＷＤＤは、メモリセルアレイＣＡが有するそれぞれのメモリセルに格納するための第１データを送信する機能を有する。

回路ＷＬＤは、配線ＷＬ［１］と、配線ＷＬ［２］と、に電気的に接続されている。回路ＷＬＤは、メモリセルアレイＣＡが有するメモリセルに第１データを書き込む際に、第１データの書き込み先となるメモリセルを選択する機能を有する。

回路ＣＬＤは、配線ＣＬ［１］と、配線ＣＬ［２］と、に電気的に接続されている。回路ＣＬＤは、メモリセルアレイＣＡが有するそれぞれのトランジスタＴｒ１２のバックゲートに対して、第２データに応じた電位を印加する機能を有する。

アナログスイッチＳＷの第１端子は、配線ＢＬと電気的に接続され、アナログスイッチＳＷの第２端子は、回路ＯＦＳＴと電気的に接続されている。また、アナログスイッチＳＷは制御端子を有し、制御端子は、配線ＩＳＬ５と電気的に接続されている。配線ＩＳＬ５は、アナログスイッチＳＷのオン状態、オフ状態の切り替えを行うための配線であり、本明細書などでは、制御端子に高レベル電位が印加されたとき、アナログスイッチＳＷがオン状態となり、制御端子に低レベル電位が印加されたとき、アナログスイッチＳＷがオフ状態となるものとする。

また、図１に示す演算回路ＭＡＣＦのアナログスイッチＳＷは、別の回路、又は回路素子に置き換えることができる。アナログスイッチＳＷの代替としては、例えば、電気的なスイッチとして、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタ等）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタ等）、又はこれらを組み合わせた論理回路等がある。また、例えば、機械的なスイッチとして、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、オン状態とオフ状態とを制御して動作する。なお、本明細書などにおいて、アナログスイッチＳＷ、上述した電気的なスイッチ、機械的なスイッチなどをまとめてスイッチと呼称する。

回路ＯＦＳＴは、配線ＯＬと、に電気的に接続されている。回路ＯＦＳＴは、アナログスイッチＳＷの第２端子から回路ＯＦＳＴに流れる電流量、及び／又はアナログスイッチＳＷの第２端子から回路ＯＦＳＴに流れる電流の変化量をサンプリングする機能を有する。加えて、回路ＯＦＳＴは、当該サンプリングに基づいたデータを配線ＯＬに出力する機能を有する。なお、当該データとしては、電流としてとしてもよいし、電圧としてもよい。なお、図１では、アナログスイッチＳＷを介して配線ＢＬから回路ＯＦＳＴに流れる電流をＩ_αと記している。

活性化関数回路ＡＣＴＶは、配線ＯＬと、配線ＮＩＬと、に電気的に接続されている。活性化関数回路ＡＣＴＶには、配線ＯＬを介して、回路ＯＦＳＴから出力された電位が入力される。活性化関数回路ＡＣＴＶは、当該電位に対して、あらかじめ定義された関数に従った演算を行う回路である。当該関数としては、例えば、シグモイド関数、ｔａｎｈ関数、ソフトマックス関数、ＲｅＬＵ（Ｒｅｃｔｉｆｉｅｄ Ｌｉｎｅａｒ Ｕｎｉｔ）関数、しきい値関数などを用いることができ、これらの関数は、ニューラルネットワークにおける活性化関数として適用される。活性化関数回路ＡＣＴＶの出力結果は、配線ＮＩＬに出力される。

具体的な動作例については後述するが、メモリセルＡＭ［１］のノードＮＭ［１］、メモリセルＡＭ［２］のノードＮＭ［２］に第１データに応じた電位を供給し、かつ配線ＣＬ［１］、配線ＣＬ［２］に第２データに応じた電位を印加することで、第１データと第２データの積和演算を行うことができる。

＜演算回路の動作例＞
次に、上述した演算回路ＭＡＣＦで行うことができる積和演算の動作例について説明する。なお、図１に示す演算回路ＭＡＣＦの電流生成回路ＩＳは、図３に示す電流生成回路ＩＳとする。

図４、及び図５に演算回路ＭＡＣＦの動作例のタイミングチャートを示す。図４のタイミングチャートは、時刻Ｔ００乃至時刻Ｔ１２における、配線ＩＳＬ１乃至配線ＩＳＬ５、配線ＯＳＭ、配線ＯＳＰ、配線ＷＬ［１］、配線ＷＬ［２］、配線ＷＤ、配線ＷＤｒｅｆ、配線ＣＬ［１］、配線ＣＬ［２］、ノードＮＭ［１］、ノードＮＭ［２］、ノードＮＭｒｅｆ［１］、及びノードＮＭｒｅｆ［２］の電位の変動を示している。図５のタイミングチャートは、時刻Ｔ１２乃至時刻Ｔ１８における、配線ＩＳＬ１乃至配線ＩＳＬ５、配線ＣＬ［１］、配線ＣＬ［２］、ノードＮＭ［１］、ノードＮＭ［２］、ノードＮＭｒｅｆ［１］、及びノードＮＭｒｅｆ［２］の電位の変動を示し、電流Ｉ_Ｂ−Ｉ_α、及び電流Ｉ_Ｂｒｅｆの大きさの変動を示している。特に、電流Ｉ_Ｂ−Ｉ_αは、配線ＢＬから、メモリセルアレイＣＡのメモリセルＡＭ［１］、及びメモリセルＡＭ［２］に流れる電流の総和を示している。なお、図５では、配線ＯＳＭ、配線ＯＳＰ、配線ＷＬ［１］、配線ＷＬ［２］、配線ＷＤ、及び配線ＷＤｒｅｆの電位の変化を図示していないが、時刻Ｔ１２以降における、配線ＯＳＭ、配線ＯＳＰ、配線ＷＬ［１］、配線ＷＬ［２］、配線ＷＤ、及び配線ＷＤｒｅｆの電位は、時刻Ｔ１１から時刻Ｔ１２までの間の電位が続けて印加されているものとする。

＜＜時刻Ｔ００より前の時刻について＞＞
時刻Ｔ００より前の時刻において、演算回路ＭＡＣＦは停止状態となっている。停止状態とは、演算回路ＭＡＣＦを駆動するための電源電圧が、カレントミラー回路ＣＵＭ、バイアス回路ＣＳなどに供給されていない状態となっている。具体的には、配線ＩＳＬ１に低レベル電位（図４ではＬｏｗと表記している。）が印加され、配線ＩＳＬ２に高レベル電位（図４ではＨｉｇｈと表記している。）が印加され、配線ＩＳＬ３に高レベル電位が印加され、配線ＩＳＬ４に低レベル電位が印加され、配線ＩＳＬ５に低レベル電位が印加されている。加えて、配線ＯＳＭに低レベル電位が印加され、配線ＯＳＰに低レベル電位が印加されている。

このとき、カレントミラー回路ＣＵＭにおいて、トランジスタＴｒ４１のゲートに低レベル電位が印加されるため、トランジスタＴｒ４１はオン状態となり、また、トランジスタＴｒ４２のゲートに高レベル電位が印加されるため、トランジスタＴｒ４２はオフ状態となる。これにより、トランジスタＴｒ３１、及びトランジスタＴｒ３２のそれぞれのゲートには、電位ＶＨが印加されて、トランジスタＴｒ３１、及びトランジスタＴｒ３２がオフ状態となる。トランジスタＴｒ３１、及びトランジスタＴｒ３２がオフ状態となっているため、トランジスタＴｒ３１、及びトランジスタＴｒ３２のそれぞれの第２端子に接続されている配線ＶＤＤＭＬからカレントミラー回路ＣＵＭへの電流の供給が停止されている。

また、バイアス回路ＣＳの電流ソース回路ＳＯＣにおいて、トランジスタＴｒ５１のゲートに高レベル電位が印加されるため、トランジスタＴｒ５１はオフ状態となり、また、トランジスタＴｒ５３のゲートに低レベル電位が印加されるため、トランジスタＴｒ５３はオフ状態となる。これにより、トランジスタＴｒ５２及びトランジスタＴｒ５１を介して配線ＶＤＤＭＬから端子ＮＣへの電流の供給が停止される。

更に、バイアス回路ＣＳの電流シンク回路ＳＩＣにおいて、トランジスタＴｒ６１のゲートに高レベル電位が印加されるため、トランジスタＴｒ６１はオフ状態となり、また、トランジスタＴｒ６３のゲートに低レベル電位が印加されるため、トランジスタＴｒ６３はオフ状態となる。これにより、トランジスタＴｒ６１及びトランジスタＴｒ６２を介して端子ＮＣから配線ＶＳＳＭＬへの電流の排出が停止される。

そして、配線ＩＳＬ５に低レベル電位が印加されているため、アナログスイッチＳＷの制御端子に低レベル電位が入力される。これにより、アナログスイッチＳＷはオフ状態となる。

つまり、上述より、カレントミラー回路ＣＵＭ、及びバイアス回路ＣＳの駆動が停止状態となっているため、電流供給回路ＩＳから配線ＢＬ及び配線ＢＬｒｅｆへの電流の供給が行われない。それに加えて、アナログスイッチＳＷがオフ状態となっているため、各メモリセルのトランジスタＴｒ１２を介して、配線ＶＲ０への電流の排出も行われない。

＜＜時刻Ｔ００から時刻Ｔ０１まで＞＞
次に、演算回路ＭＡＣＦを駆動状態にするため、所定の配線に電位を供給する動作が行われる。具体的には、時刻Ｔ００から時刻Ｔ０１までの間において、配線ＩＳＬ１に高レベル電位が印加され、配線ＩＳＬ２に低レベル電位が印加され、配線ＩＳＬ５に高レベル電位が印加されている。なお、配線ＩＳＬ３、配線ＩＳＬ４、配線ＯＳＭ、配線ＯＳＰには、時刻Ｔ００以前の電位が引き続き印加されている。

このとき、カレントミラー回路ＣＵＭにおいて、トランジスタＴｒ４１のゲートに高レベル電位が印加されるため、トランジスタＴｒ４１はオフ状態となり、また、トランジスタＴｒ４２のゲートに低レベル電位が印加されるため、トランジスタＴｒ４２はオン状態となる。これにより、トランジスタＴｒ３１、及びトランジスタＴｒ３２のそれぞれのゲートは、端子ＮＰｒｅｆとほぼ同じ電位となるため、端子ＮＰｒｅｆの電位に応じて、トランジスタＴｒ３１の第２端子から第１端子に、及びトランジスタＴｒ３２の第２端子から第１端子にほぼ同じ電流が流れる。

また、配線ＩＳＬ５に高レベル電位が印加されているため、アナログスイッチＳＷの制御端子に高レベル電位が入力される。これにより、アナログスイッチＳＷはオン状態となる。

＜＜時刻Ｔ０１から時刻Ｔ０２まで＞＞
時刻Ｔ０１から時刻Ｔ０２までの間において、配線ＷＬ［１］に高レベル電位が印加され、配線ＷＬ［２］に低レベル電位が印加されている。加えて、配線ＷＤには接地電位（図４ではＧＮＤと表記している。）よりもＶ_ＰＲ−Ｖ_Ｗ［１］大きい電位が印加され、配線ＷＤｒｅｆには接地電位よりもＶ_ＰＲ大きい電位が印加されている。更に、配線ＣＬ［１］、及び配線ＣＬ［２］にはそれぞれ基準電位（図４ではＲＥＦＰと表記している。）が印加され、配線ＩＳＬ１、配線ＩＳＬ２、配線ＩＳＬ３、配線ＩＳＬ４、配線ＩＳＬ５、配線ＯＳＭ、配線ＯＳＰには、時刻Ｔ００から時刻Ｔ０１までの間の電位が引き続き印加されている。

なお、電位Ｖ_Ｗ［１］は、第１データの一に対応する電位である。また、電位Ｖ_ＰＲは、参照データに対応する電位である。

このとき、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれのトランジスタＴｒ１１のゲートに高レベル電位が印加されるため、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれのトランジスタＴｒ１１は、導通状態となる。そのため、メモリセルＡＭ［１］において、配線ＷＤとノードＮＭ［１］とが電気的に接続されるため、ノードＮＭ［１］の電位は、Ｖ_ＰＲ−Ｖ_Ｗ［１］となる。同様に、メモリセルＡＭｒｅｆ［１］において、配線ＷＤｒｅｆとノードＮＭｒｅｆ［１］とが電気的に接続されるため、ノードＮＭｒｅｆ［１］の電位は、Ｖ_ＰＲとなる。

ここで、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれのトランジスタＴｒ１２の第２端子から第１端子に流れる電流を考える。配線ＢＬからメモリセルＡＭ［１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩ_{ＡＭ［１］，０}としたとき、Ｉ_{ＡＭ［１］，０}は次の式で表すことができる。

ｋは、トランジスタＴｒ１２のチャネル長、チャネル幅、移動度、及びゲート絶縁膜の容量などで決まる定数である。また、Ｖ_ｔｈは、トランジスタＴｒ１２のしきい値電圧である。

配線ＢＬｒｅｆからメモリセルＡＭｒｅｆ［１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩ_{ＡＭｒｅｆ［１］，０}としたとき、同様に、Ｉ_{ＡＭｒｅｆ［１］，０}は次の式で表すことができる。

なお、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１のゲートに低レベル電位が印加されるため、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１は、非導通状態となる。このため、ノードＮＭ［２］、及びノードＮＭｒｅｆ［２］への電位の保持は行われない。

＜＜時刻Ｔ０２から時刻Ｔ０３まで＞＞
時刻Ｔ０２から時刻Ｔ０３までの間において、配線ＷＬ［１］に低レベル電位が印加される。このとき、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれのトランジスタＴｒ１１のゲートに低レベル電位が印加されるため、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれのトランジスタＴｒ１１は非導通状態となる。

また、配線ＷＬ［２］には、時刻Ｔ０２以前から引き続き、低レベル電位が印加されている。このため、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１は、時刻Ｔ０２以前から非導通状態となっている。

上述のとおり、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１は非導通状態となっているため、時刻Ｔ０２から時刻Ｔ０３までの間では、ノードＮＭ［１］、ノードＮＭ［２］、ノードＮＭｒｅｆ［１］、及びノードＮＭｒｅｆ［２］のそれぞれの電位が保持される。

特に、演算回路ＭＡＣＦの回路構成の説明で述べたとおり、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１にｏｘトランジスタを適用することによって、トランジスタＴｒ１１の第１端子‐第２端子間に流れるリーク電流を小さくすることができるため、それぞれのノードの電位を長時間保持することができる。

時刻Ｔ０２から時刻Ｔ０３までの間において、配線ＷＤ、及び配線ＷＤｒｅｆには接地電位が印加されている。メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１は、非導通状態となっているため、配線ＷＤ、及び配線ＷＤｒｅｆからの電位の印加によって、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのノードに保持されている電位が書き換えられることは無い。

＜＜時刻Ｔ０３から時刻Ｔ０４まで＞＞
時刻Ｔ０３から時刻Ｔ０４までの間において、配線ＷＬ［１］に低レベル電位が印加され、配線ＷＬ［２］に高レベル電位が印加されている。加えて、配線ＷＤには接地電位よりもＶ_ＰＲ−Ｖ_Ｗ［２］大きい電位が印加され、配線ＷＤｒｅｆには接地電位よりもＶ_ＰＲ大きい電位が印加されている。更に、配線ＣＬ［１］、及び配線ＣＬ［２］には、それぞれ基準電位が印加され、配線ＩＳＬ１、配線ＩＳＬ２、配線ＩＳＬ３、配線ＩＳＬ４、配線ＩＳＬ５、配線ＯＳＭ、配線ＯＳＰには、時刻Ｔ０２から時刻Ｔ０３までの間の電位が引き続き印加されている。

なお、電位Ｖ_Ｘ［２］は、第１データの一に対応する電位である。

このとき、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１のゲートに高レベル電位が印加されるため、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１は、導通状態となる。そのため、メモリセルＡＭ［２］において、配線ＷＤとノードＮＭ［２］とが電気的に接続されるため、ノードＮＭ［２］の電位は、Ｖ_ＰＲ−Ｖ_Ｗ［２］となる。同様に、メモリセルＡＭｒｅｆ［２］において、配線ＷＤｒｅｆとノードＮＭｒｅｆ［２］とが電気的に接続されるため、ノードＮＭｒｅｆ［２］の電位は、Ｖ_ＰＲとなる。

ここで、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１２の第２端子から第１端子に流れる電流を考える。配線ＢＬからメモリセルＡＭ［２］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩ_{ＡＭ［２］，０}としたとき、Ｉ_{ＡＭ［２］，０}は次の式で表すことができる。

配線ＢＬｒｅｆからメモリセルＡＭｒｅｆ［２］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩ_{ＡＭｒｅｆ［２］，０}としたとき、同様に、Ｉ_{ＡＭｒｅｆ［２］，０}は次の式で表すことができる。

＜＜時刻Ｔ０４から時刻Ｔ０５まで＞＞
時刻Ｔ０４から時刻Ｔ０５までの間において、配線ＷＬ［２］に低レベル電位が印加される。このとき、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１のゲートに低レベル電位が印加されるため、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１は非導通状態となる。

また、配線ＷＬ［１］には、時刻Ｔ０４以前から引き続き、低レベル電位が印加されている。このため、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれのトランジスタＴｒ１１は、時刻Ｔ０２より先から時刻Ｔ０４まで非導通状態となっている。

また、時刻Ｔ０４から時刻Ｔ０５までの間では、時刻Ｔ０２から時刻Ｔ０３までの間と同様に、配線ＷＤ、及び配線ＷＤｒｅｆには接地電位が印加されている。メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１は、非導通状態となっているため、配線ＷＤ、及び配線ＷＤｒｅｆからの電位の印加によって、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのノードに保持されている電位が書き換えられることは無い。

＜＜時刻Ｔ０５から時刻Ｔ０６まで＞＞
時刻Ｔ０５から時刻Ｔ０６までの間において、配線ＯＳＭに高レベル電位が印加される。また、配線ＩＳＬ１、配線ＩＳＬ２、配線ＩＳＬ３、配線ＩＳＬ４、配線ＩＳＬ５、配線ＯＳＰには、時刻Ｔ０５以前の電位が引き続き印加されている。

このとき、バイアス回路ＣＳにおいて、トランジスタＴｒ５３のゲートに高レベル電位が印加されるため、トランジスタＴｒ５３はオン状態となる。これにより、トランジスタＴｒ５２のゲートとトランジスタＴｒ５２の第１端子とが電気的に接続されるため、トランジスタＴｒ５２はダイオード接続の構成となる。トランジスタＴｒ５１はオフ状態となっているため、トランジスタＴｒ５２のゲートの電位は、ＶＤＤＭとなる。つまり、容量素子Ｃ５の第１端子‐第２端子間の電位は０となる。

＜＜時刻Ｔ０６から時刻Ｔ０７まで＞＞
時刻Ｔ０６から時刻Ｔ０７までの間において、配線ＩＳＬ３に低レベル電位が印加される。これによって、トランジスタＴｒ５１はオン状態となる。

このとき、トランジスタＴｒ５１、及びトランジスタＴｒ５２を介して、配線ＶＤＤＭＬから端子ＮＣに電流が流れる場合がある。また、当該電流の量は、カレントミラー回路ＣＵＭから流れる電流Ｉ_ＣＭ、メモリセルＡＭ［１］に流れる電流Ｉ_{ＡＭ［１］}、メモリセルＡＭ［２］に流れる電流Ｉ_{ＡＭ［２］}などによって決まり、同時にトランジスタＴｒ５２のゲートの電位も定まる。

＜＜時刻Ｔ０７から時刻Ｔ０８まで＞＞
時刻Ｔ０７から時刻Ｔ０８までの間において、配線ＩＳＬ３に高レベル電位が印加され、配線ＯＳＭに低レベル電位が印加される。これによって、トランジスタＴｒ５１はオフ状態、トランジスタＴｒ５３はオフ状態となり、トランジスタＴｒ５２のゲートの電位を保持することができ、トランジスタＴｒ５２の第１端子‐第２端子間に当該電位に応じた電流を流すことができる。

＜＜時刻Ｔ０８から時刻Ｔ０９まで＞＞
時刻Ｔ０８から時刻Ｔ０９までの間において、配線ＯＳＰに高レベル電位が印加される。また、配線ＩＳＬ１、配線ＩＳＬ２、配線ＩＳＬ３、配線ＩＳＬ４、配線ＯＳＭには、時刻Ｔ０８以前の電位が引き続き印加されている。

このとき、バイアス回路ＣＳにおいて、トランジスタＴｒ６３のゲートに高レベル電位が印加されるため、トランジスタＴｒ６３はオン状態となる。これにより、トランジスタＴｒ６２のゲートとトランジスタＴｒ６２の第１端子とが電気的に接続されるため、トランジスタＴｒ６２はダイオード接続の構成となる。トランジスタＴｒ６１はオフ状態となっているため、トランジスタＴｒ６２のゲートの電位は、ＶＳＳＭとなる。つまり、容量素子Ｃ６の第１端子‐第２端子間の電位は０となる。

＜＜時刻Ｔ０９から時刻Ｔ１０まで＞＞
時刻Ｔ０９から時刻Ｔ１０までの間において、配線ＩＳＬ４に低レベル電位が印加される。これによって、トランジスタＴｒ６１はオン状態となる。

このとき、トランジスタＴｒ６１、及びトランジスタＴｒ６２を介して、端子ＮＣから配線ＶＳＳＭＬに電流が流れる場合がある。また、当該電流の量は、カレントミラー回路ＣＵＭから流れる電流Ｉ_ＣＭ、メモリセルＡＭ［１］に流れる電流Ｉ_{ＡＭ［１］}、メモリセルＡＭ［２］に流れる電流Ｉ_{ＡＭ［２］}などによって決まり、同時にトランジスタＴｒ６２のゲートの電位も定まる。

＜＜時刻Ｔ１０から時刻Ｔ１１まで＞＞
時刻Ｔ１０から時刻Ｔ１１までの間において、配線ＩＳＬ４に低レベル電位が印加され、配線ＯＳＰに低レベル電位が印加される。これによって、トランジスタＴｒ６１はオフ状態、トランジスタＴｒ６３はオフ状態となり、トランジスタＴｒ６２のゲートの電位を保持することができ、トランジスタＴｒ６２の第１端子‐第２端子間に当該電位に応じた電流を流すことができる。

＜＜時刻Ｔ１１から時刻Ｔ１２まで＞＞
時刻Ｔ１０から時刻Ｔ１１までの間において、配線ＩＳＬ３に低レベル電位が印加され、配線ＩＳＬ４に高レベル電位が印加される。これにより、トランジスタＴｒ５２のゲートの電位に応じた電流が配線ＶＤＤＭＬから端子ＮＣに流れ、及び／又は、トランジスタＴｒ６２のゲートの電位に応じた電流が端子ＮＣから配線ＶＳＳＭＬに流れる。

＜＜時刻Ｔ１２から時刻Ｔ１３まで＞＞
ここで、配線ＢＬ及び配線ＢＬｒｅｆに流れる電流について説明する。

配線ＢＬｒｅｆには、カレントミラー回路ＣＵＭからの電流が供給され、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］へ電流が排出される。配線ＢＬｒｅｆにおいて、カレントミラー回路ＣＵＭによって排出される電流をＩ_ＣＭ，０としたとき、キルヒホッフの法則により次の式が成り立つ。

配線ＢＬには、バイアス回路ＣＳによる電流の供給及び／又は排出が行われる。加えて、配線ＢＬには、カレントミラー回路ＣＵＭからの電流が供給され、メモリセルＡＭ［１］、メモリセルＡＭ［２］へ電流が排出される。更に、配線ＢＬからアナログスイッチＳＷを介して回路ＯＦＳＴにも電流が流れる。配線ＢＬにおいて、バイアス回路ＣＳから供給される電流をＩ_ＣＳとし、配線ＢＬから回路ＯＦＳＴに流れる電流をＩ_α，０としたとき、キルヒホッフの法則により次の式が成り立つ。

＜＜時刻Ｔ１３から時刻Ｔ１４まで＞＞
時刻Ｔ１３から時刻Ｔ１４までの間において、配線ＣＬ［１］に基準電位よりもＶ_Ｘ［１］高い電位が印加される。このとき、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれの容量素子ＣＰの第２端子に電位Ｖ_Ｘ［１］が印加されるため、ノードＮＭ［１］及びノードＮＭｒｅｆ［１］のそれぞれの電位は、容量結合によって変動する。これにより、トランジスタＴｒ１２の第１端子‐第２端子間に流れる電流量が増減する。

なお、電位Ｖ_ｘ［１］は、第２データの一に対応する電位である。

ところで、トランジスタＴｒ１２のゲートの電位の変化量は、配線ＣＬ［１］の電位変化に、メモリセルの構成によって決まる容量結合係数を乗じた電位となる。該容量結合係数は、容量素子ＣＰの容量、トランジスタＴｒ１２のゲート容量、寄生抵抗などによって算出される。本動作例では、容量結合係数をｈとして説明する。つまり、トランジスタＴｒ１２のゲート電位の変化量をΔＶとしたとき、ΔＶは次の式で求めることができる。

メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれの容量素子ＣＰの第２端子に、電位Ｖ_Ｘ［１］が印加されることによって、トランジスタＴｒ１２のゲート電位は、それぞれｈＶ_Ｘ［１］上昇する。換言すれば、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれの容量素子ＣＰの第２端子に、電位Ｖ_Ｘ［１］が印加されることによって、ノードＮＭ［１］及びノードＮＭｒｅｆ［１］の電位がそれぞれｈＶ_Ｘ［１］上昇する。

ここで、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれのトランジスタＴｒ１２の第２端子から第１端子に流れる電流を考える。配線ＢＬからメモリセルＡＭ［１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩ_{ＡＭ［１］，１}としたとき、Ｉ_{ＡＭ［１］，１}は次の式で表すことができる。

つまり、配線ＣＬ［１］に電位Ｖ_Ｘ［１］を印加することによって、配線ＢＬからメモリセルＡＭ［１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流は、Ｉ_{ＡＭ［１］，１}−Ｉ_{ＡＭ［１］，０}（図５では、ΔＩ_{ＡＭ［１］}と表記する。）増加する。

同様に、配線ＢＬｒｅｆからメモリセルＡＭｒｅｆ［１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩ_{ＡＭｒｅｆ［１］，１}としたとき、Ｉ_{ＡＭｒｅｆ［１］，１}は次の式で表すことができる。

つまり、配線ＣＬ［１］に電位Ｖ_Ｘ［１］を印加することによって、配線ＢＬｒｅｆからメモリセルＡＭｒｅｆ［１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流は、Ｉ_{ＡＭｒｅｆ［１］，１}−Ｉ_{ＡＭｒｅｆ［１］，０}（図５では、ΔＩ_{ＡＭｒｅｆ［１］}と表記する。）増加する。

ここで、配線ＢＬ及び配線ＢＬｒｅｆに流れる電流について説明する。

配線ＢＬｒｅｆには、時刻Ｔ１２から時刻Ｔ１３までの間と同様に、カレントミラー回路ＣＵＭからの電流が供給され、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］へ電流が排出される。配線ＢＬｒｅｆにおいて、カレントミラー回路ＣＵＭによって排出される電流をＩ_ＣＭ，１としたとき、キルヒホッフの法則により次の式が成り立つ。

配線ＢＬには、時刻Ｔ１２から時刻Ｔ１３までの間と同様に、バイアス回路ＣＳによる電流の供給及び／又は排出が行われる。加えて、配線ＢＬには、カレントミラー回路ＣＵＭからの電流が供給され、メモリセルＡＭ［１］、メモリセルＡＭ［２］へ電流が排出される。更に、配線ＢＬからアナログスイッチＳＷを介して回路ＯＦＳＴにも電流が流れる。バイアス回路ＣＳから供給される電流は、トランジスタＴｒ５２、及びトランジスタＴｒ６２のゲートの電位が、時刻Ｔ１２から時刻Ｔ１３までの間のときと変化していないため、Ｉ_ＣＳとなる。配線ＢＬにおいて、配線ＢＬから回路ＯＦＳＴに流れる電流をＩ_α，１としたとき、キルヒホッフの法則により次の式が成り立つ。

時刻Ｔ１２から時刻Ｔ１３までの間における、配線ＢＬから回路ＯＦＳＴに流れる電流Ｉ_α，０と、時刻Ｔ１３から時刻Ｔ１４までの間における、配線ＢＬから回路ＯＦＳＴに流れる電流Ｉ_α，１と、の差をΔＩ_αとする。以後、ΔＩ_αを、演算回路ＭＡＣＦにおける、差分電流と呼称する。差分電流ΔＩ_αは、式（Ｅ１）乃至式（Ｅ６）、式（Ｅ８）乃至式（Ｅ１１）用いて、次の式のとおりに表すことができる。

＜＜時刻Ｔ１４から時刻Ｔ１５まで＞＞
時刻Ｔ１４から時刻Ｔ１５までの間において、配線ＣＬ［１］には接地電位が印加されている。このとき、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれの容量素子ＣＰの第２端子に、接地電位が印加されるため、トランジスタＴｒ１２のゲートの電位（ノードＮＭ［１］及びノードＮＭｒｅｆ［１］のそれぞれの電位）は、それぞれ時刻Ｔ１２から時刻Ｔ１３までの間の電位に戻る。

＜＜時刻Ｔ１５から時刻Ｔ１６まで＞＞
時刻Ｔ１５から時刻Ｔ１６までの間において、配線ＣＬ［１］に基準電位よりもＶ_Ｘ［２］高い電位が印加され、配線ＣＬ［２］に基準電位よりもＶ_Ｘ［２］高い電位が印加される。このとき、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれの容量素子ＣＰの第２端子に電位Ｖ_Ｘ［１］が印加され、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれの容量素子ＣＰの第２端子に電位Ｖ_Ｘ［２］が印加される。このため、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１２のゲートの電位が変動する。換言すると、ノードＮＭ［１］、ノードＮＭ［２］、ノードＮＭｒｅｆ［１］、及びノードＮＭｒｅｆ［２］の電位が変動する。

ノードＮＭ［１］、及びノードＮＭｒｅｆ［１］のそれぞれの電位の変化は、時刻Ｔ１３時刻Ｔ１４までの間の動作を参酌する。メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］についても同様に、それぞれの容量結合係数をｈとして説明する。

容量結合係数をｈとしているため、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれの容量素子ＣＰの第２端子に、電位Ｖ_Ｘ［２］が印加されることによって、トランジスタＴｒ１２のゲートの電位は、それぞれｈＶ_Ｘ［２］上昇する。換言すると、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれの容量素子ＣＰの第２端子に、電位Ｖ_Ｘ［２］が印加されることによって、ノードＮＭ［２］、及びノードＮＭｒｅｆ［２］の電位がそれぞれｈＶ_Ｘ［２］上昇する。

ここで、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１２の第２端子から第１端子に流れる電流を考える。配線ＢＬからメモリセルＡＭ［１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩ_{ＡＭ［２］，１}としたとき、Ｉ_{ＡＭ［２］，１}は次の式で表すことができる。

つまり、配線ＣＬ［２］に電位Ｖ_Ｘ［２］を印加することによって、配線ＢＬからメモリセルＡＭ［２］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流は、Ｉ_{ＡＭ［２］，１}−Ｉ_{ＡＭ［２］，０}（図５では、ΔＩ_{ＡＭ［２］}と表記する。）増加する。

同様に、配線ＢＬｒｅｆからメモリセルＡＭｒｅｆ［２］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩ_{ＡＭｒｅｆ［２］，１}としたとき、Ｉ_{ＡＭｒｅｆ［２］，１}は次の式で表すことができる。

つまり、配線ＣＬ［２］に電位Ｖ_Ｘ［２］を印加することによって、配線ＢＬｒｅｆからメモリセルＡＭｒｅｆ［２］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流は、Ｉ_{ＡＭｒｅｆ［２］，１}−Ｉ_{ＡＭｒｅｆ［２］，０}（図５では、ΔＩ_{ＡＭｒｅｆ［２］}と表記する。）増加する。

ここで、配線ＢＬ及び配線ＢＬｒｅｆに流れる電流について説明する。

配線ＢＬｒｅｆには、時刻Ｔ１２から時刻Ｔ１３までの間と同様に、カレントミラー回路ＣＵＭからの電流が供給され、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］へ電流が排出される。配線ＢＬｒｅｆにおいて、カレントミラー回路ＣＵＭによって排出される電流をＩ_ＣＭ，２としたとき、キルヒホッフの法則により次の式が成り立つ。

配線ＢＬには、時刻Ｔ１２から時刻Ｔ１３までの間と同様に、バイアス回路ＣＳによる電流の供給及び／又は排出が行われる。加えて、配線ＢＬには、カレントミラー回路ＣＵＭからの電流が供給され、メモリセルＡＭ［１］、メモリセルＡＭ［２］へ電流が排出される。更に、配線ＢＬからアナログスイッチＳＷを介して回路ＯＦＳＴにも電流が流れる。バイアス回路ＣＳから供給される電流は、トランジスタＴｒ５２、及びトランジスタＴｒ６２のゲートの電位が、時刻Ｔ１２から時刻Ｔ１３までの間のときと変化していないため、Ｉ_ＣＳとなる。配線ＢＬにおいて、配線ＢＬから回路ＯＦＳＴに流れる電流をＩ_α，３としたとき、キルヒホッフの法則により次の式が成り立つ。

時刻Ｔ１２から時刻Ｔ１３までの間における、配線ＢＬから回路ＯＦＳＴに流れる電流Ｉ_α，０と、時刻Ｔ０７から時刻Ｔ０８までの間における、配線ＢＬから回路ＯＦＳＴに流れる電流Ｉ_α，３と、の差となる差分電流ΔＩ_αは、式（Ｅ１）乃至式（Ｅ６）、式（Ｅ８）、式（Ｅ９）、式（Ｅ１３）乃至式（Ｅ１６）用いて、次の式のとおりに表すことができる。

式（Ｅ１２）、式（Ｅ１７）に示すとおり、回路ＯＦＳＴに入力される差分電流ΔＩ_αは、複数の第１データである電位Ｖ_Ｘと、複数の第２データである電位Ｖ_Ｗと、の積の和に応じた値となる。つまり、差分電流ΔＩ_αを回路ＯＦＳＴで計測することによって、第１データと第２データとの積和の値を求めることができる。

＜＜時刻Ｔ１６から時刻Ｔ１７まで＞＞
時刻Ｔ１６から時刻Ｔ１７までの間において、配線ＣＬ［１］、及び配線ＣＬ［２］には接地電位が印加されている。このとき、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれの容量素子ＣＰの第２端子に、接地電位が印加されるため、トランジスタＴｒ１２のゲートの電位（ノードＮＭ［１］、ノードＮＭ［２］、ノードＮＭｒｅｆ［１］、ノードＮＭｒｅｆ［２］のそれぞれの電位）は、それぞれ時刻Ｔ１４から時刻Ｔ１５までの間のゲートの電位に戻る。

時刻Ｔ１３から時刻Ｔ１４までの間において、配線ＣＬ［１］にＶ_Ｗ［１］を印加し、時刻Ｔ１５から時刻Ｔ１６までの間において、配線ＣＬ［１］及び配線ＣＬ［２］にそれぞれＶ_Ｗ［１］、Ｖ_Ｗ［２］を印加したが、配線ＣＬ［１］及び配線ＣＬ［２］に印加する電位は、基準電位ＲＥＦＰよりも低くてもよい。配線ＣＬ［１］、及び／又は配線ＣＬ［２］に、基準電位ＲＥＦＰよりも低い電位を印加した場合、配線ＣＬ［１］、及び／又は配線ＣＬ［２］に接続されているトランジスタＴｒ１２のゲートの電位を低くすることができる。これにより、積和演算において、第１データと、負の値である第２データの一との積を行うことができる。例えば、時刻Ｔ１５から時刻Ｔ１６までの間において、配線ＣＬ［２］に、Ｖ_Ｗ［２］でなく−Ｖ_Ｗ［２］を印加した場合、差分電流ΔＩ_αは、次の式の通りに表すことができる。

なお、本動作例では、２行２列のマトリクス状に配置されているメモリセルを有するメモリセルアレイＭＡについて扱ったが、１行、且つ２列以上のメモリセルアレイ、又は３行以上、且つ３列以上のメモリセルアレイについても同様に、積和演算を行うことができる。この場合のメモリセルアレイは、複数列のうち１列を、参照データ（電位Ｖ_ＰＲ）を保持するメモリセルとすることで、複数列のうち残りの列の数だけ積和演算処理を同時に実行することができる。つまり、メモリセルアレイの列の数を増やすことで、高速な積和演算処理を実現する半導体装置を提供することができる。また、行数を増やすことによって、積和演算における、足し合わせる項数を増やすことができる。行数を増やした場合の、差分電流ΔＩαは、次の式で表すことができる。

＜＜時刻Ｔ１７から時刻Ｔ１８まで＞＞
時刻Ｔ１４から時刻Ｔ１５までの間において、配線ＩＳＬ１に低レベル電位が印加され、配線ＩＳＬ２に高レベル電位が印加され、配線ＩＳＬ３に高レベル電位が印加され、配線ＩＳＬ４に低レベル電位が印加されている。

このとき、カレントミラー回路ＣＵＭにおいて、トランジスタＴｒ４１のゲートに低レベル電位が印加されるため、トランジスタＴｒ４１はオン状態となり、また、トランジスタＴｒ４２のゲートに高レベル電位が印加されるため、トランジスタＴｒ４２はオフ状態となる。これにより、トランジスタＴｒ３１、及びトランジスタＴｒ３２のそれぞれのゲートには、電位ＶＨが印加されて、トランジスタＴｒ３１、及びトランジスタＴｒ３２がオフ状態となる。トランジスタＴｒ３１、及びトランジスタＴｒ３２がオフ状態となることで、トランジスタＴｒ３１、及びトランジスタＴｒ３２のそれぞれの第２端子に接続されている配線ＶＤＤＭＬからカレントミラー回路ＣＵＭへの電流の供給を停止することができる。

また、バイアス回路ＣＳにおいて、トランジスタＴｒ５１のゲートに高レベル電位が印加されるため、トランジスタＴｒ５１はオフ状態となり、また、トランジスタＴｒ５３のゲートに例レベル電位が印加されるため、トランジスタＴｒ５３はオフ状態となる。これにより、トランジスタＴｒ５２及びトランジスタＴｒ５１を介して配線ＶＤＤＭＬから端子ＮＣへの電流の供給、及び、トランジスタＴｒ６１及びトランジスタＴｒ６２を介して端子ＮＣから配線ＶＳＳＭＬへの電流の排出を停止することができる。

そして、配線ＩＳＬ５に低レベル電位が印加されているため、アナログスイッチＳＷの制御端子に低レベル電位が入力される。これにより、アナログスイッチＳＷはオフ状態となる。

つまり、上述より、カレントミラー回路ＣＵＭ、及びバイアス回路ＣＳの駆動が停止状態となっているため、電流供給回路ＩＳから配線ＢＬ及び配線ＢＬｒｅｆへの電流の供給が行われない。それに加えて、アナログスイッチＳＷがオフ状態となっているため、各メモリセルのトランジスタＴｒ１２を介して、配線ＶＲ０への電流の排出も行われない。

このように、演算が終わった後、演算回路ＭＡＣＦの配線ＩＳＬ１乃至配線ＩＳＬ５、配線ＯＳＭ、配線ＯＳＰに所定の電位を印加することによって、演算回路ＭＡＣＦを停止状態にすることができる。また、再度、計算を行う場合は、演算回路ＭＡＣＦの配線ＩＳＬ１乃至配線ＩＳＬ５、配線ＯＳＭ、配線ＯＳＰに所定の電位を印加して、演算回路ＭＡＣＦを駆動状態とすればよい。つまり、演算回路ＭＡＣＦは、間欠駆動として、必要なときに演算を行うことができる。

本実施の形態で述べた演算回路は、例えば、階層型のニューラルネットワークに用いることができる。具体的には、階層型のニューラルネットワークにおける第（Ｋ−１）層（Ｋは２以上の整数とする。）が有する全てのニューロンから第Ｋ層が有するニューロンの一に信号が与えられるとき、上述の第１データを重み係数、上述の第２データを第（Ｋ−１）層から出力される信号の強度とすることで、第（Ｋ−１）層から出力される信号の強度と重み係数の積和を計算することができる。更に当該積和の結果を活性化関数回路ＡＣＴＶに入力することで、活性化関数の値を求めることができる。この活性化関数の値が、第Ｋ層が有するニューロンの一に有力される信号とすることができる。

ところで、本実施の形態で述べた演算回路のメモリセルアレイＭＡでは、メモリセルアレイＭＡの行数が前層のニューロンの数となる。換言すると、メモリセルＡＭの行数は、次層へ入力される前層のニューロンの出力信号の数に対応する。そして、メモリセルアレイＭＡの列数が、次層のニューロンの数となる。換言すると、メモリセルアレイＭＡの列数は、次層から出力されるニューロンの出力信号の数に対応する。つまり、前層、次層のそれぞれのニューロンの個数によって、演算回路のメモリセルアレイＭＡの行数、及び列数が定まるため、構成したいニューラルネットワークに応じて、メモリセルアレイの行数、及び列数を定めて、設計すればよい。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態２）
本実施の形態では、実施の形態１で説明した演算回路ＭＡＣＦを有するＩＣチップについて説明する。なお、本明細書等において、ｏｘトランジスタを用いて構成された人工知能をｏｘＡＩと表記し、当該人工知能の演算処理が可能なＩＣチップをｏｘＡＩチップと呼称する。

ｏｘＡＩチップの構成例をブロック図として図６に示す。図６に示すｏｘＡＩチップ４００は、レシーバ（ＲＸ）４０１、デジタル‐アナログコンバータ（ＤＡＣ）４０３、４０４、演算回路（ＭＡＣ）アレイ４０５、４０６、ゲートドライバ４０７、デジタル‐アナログコンバータ（ＤＡＣ）４０８、トランスミッタ（ＴＸ）４０９を有する。

ｏｘＡＩチップ４００のデータ伝送方式は差動伝送方式である。例えば、レシーバ４０１として、ＬＶＤＳ（小振幅差動伝送方式：Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）レシーバが用いられ、トランスミッタ４０９としてＬＶＤＳトランスミッタが用いられる。

リセット信号ｒｅｓｔ＿ｎは、ｏｘＡＩチップ４００をリセットする。

データｉｎ＿ｗ［７：０］は、学習済みデータである。例えば、重み係数を表す８ビットデジタル信号である。イネーブル信号ｅｎ＿ｌａ＿ｗ、クロック信号ｄｃｌｋ＿ｗに従い、ＤＡＣ４０４は、データｉｎ＿ｗ［７：０］をアナログデータに変換する。ゲートドライバ４０７は、ＭＡＣアレイ４０５、４０６へのアナログデータの書込みを制御する。ゲートドライバ４０７には、クロック信号ｇｃｌｋ、パルス幅制御信号ｇｐｗｃ、スタートパルス信号ｇｓｐが入力される。

ｏｘＡＩチップ４００が処理するデータは８ビットデジタルデータであり、差動伝送方式で入力される。例えば、レシーバ４０１として、ＬＶＤＳレシーバが用いられる。レシーバ４０１は、差動クロック信号ｒｘ＿ｃｌｐ、ｒｘ＿ｃｌｎに従い、入力データｒｘ＿ｄｐ［７：０］、ｒｘ＿ｄｎ［７：０］をシングルエンド形式の８ビットデータに変換する。ＤＡＣ４０３は、この８ビットデータをアナログデータに変換する。ＤＡＣ４０４から出力されるアナログデータは、逐次ＭＡＣアレイ４０５に書き込まれる。

＜ＭＡＣアレイ４０５、４０６＞
ＭＡＣアレイ４０５、４０６としては、実施の形態１で説明した図１の演算回路ＭＡＣＦの構成を適用すればよい。ここで、例えば、入力層が１０２４個のニューロンユニット、隠れ層が１２８個のニューロンユニット、出力層が３２個のニューロンユニットを有する場合を考える。この場合、ＭＡＣアレイ４０５に相当する演算回路ＭＡＣＦのメモリセルアレイＣＡは、メモリセルＡＭが１０２４行１２８列の行列状に配置され、メモリセルＡＭｒｅｆが１０２４行１６列の行列状に配置された構成とすればよい。また、ＭＡＣアレイ４０６に相当する演算回路ＭＡＣＦのメモリセルアレイＣＡは、メモリセルＡＭが１２８行３２列の行列状に配置され、メモリセルＡＭｒｅｆが１２８行４列の行列状に配置された構成とすればよい。このような構成にすることにより、ＭＡＣアレイ４０５に相当する演算回路ＭＡＣＦから出力された１２８個の出力信号のそれぞれを、ＭＡＣアレイ４０６に相当する演算回路ＭＡＣＦの１２８行のメモリセルＡＭ、メモリセルＡＭｒｅｆに入力することができる。

ところで、演算回路ＭＡＣＦのメモリセルＡＭ、メモリセルＡＭｒｅｆは、第１データを保持する不揮発性のローカルメモリとして機能を有する。そのため、ｏｘＡＩチップ４００は、ＧＰＵと比べて非常に少ないトランジスタ数によって、超並列演算を実現できる。トランジスタ数の低減は、ｏｘＡＩチップ４００の小型化、消費電力の低減につながる。

図１の演算回路ＭＡＣＦの回路ＷＬＤは、図６のゲートドライバ４０７に相当する。

図６に示すイネーブル信号ｅｎ＿ｃｍは、ＭＡＣアレイ４０５、４０６の電流源用のイネーブル信号である。ここでいう電流源とは、実施の形態１で説明した電流供給回路ＩＳとすることができ、当該イネーブル信号は、配線ＩＳＬ０乃至配線ＩＳＬ５などに与える信号とすることができる。イネーブル信号ｅｎ＿ａｂｓは、ＭＡＣアレイ４０５、４０６のオフセット回路用のイネーブル信号であり、信号ｏｓｐ１、ｏｓｎ１、ｅｎ＿ｒｅｓ１はＭＡＣアレイ４０５のオフセット回路の制御信号であり、信号ｏｓｐ２、ｏｓｎ２、ｅｎ＿ｒｅｓ２はＭＡＣアレイ４０６のオフセット回路の制御信号である。なお、オフセット回路とは、図１に示す演算回路ＭＡＣＦが有する回路ＯＦＳＴとすることができる。

＜ＡＤＣ４０８、ＴＸ４０９＞
ＡＤＣ４０８には、ＭＡＣアレイ４０６から出力されたアナログデータが並列に入力される。ＡＤＣ４０８は、シリアルパラレル変換を行うため、出力段にレジスタを備える。ＡＤＣ４０８は、１チャネルの８ビットデジタルデータを出力する。

信号ｃｌｋ＿ｓａｒ、ｒｅｓ＿ｓａｒ、ｇｏ、ｓｔｂｙ＿ａｄｃは、それぞれ、ＡＤＣ４０８用のクロック信号、リセット信号、イネーブル信号、スタンバイ信号である。信号ｄｃｌｋ＿ｐ２ｓ、ｅｎ＿ｐ２ｓ＿ｐｅｒ、ｅｎ＿ｐ２ｓ＿ｓｅｒは、それぞれ、レジスタ用のクロック信号、ラッチ信号、出力イネーブル信号である。ＡＤＣ４０８には、ＭＡＣアレイ４０６からのアナログデータが入力され、８ビットデジタルデータをトランスミッタ４０９へ出力する。信号ｓｔｂｙ＿ｔｘはトランスミッタ４０９用のスタンバイ信号である。

トランスミッタ４０９は、信号ｄｃｌｋ＿ｐ２ｓに応じて、８ビットデジタルデータを差分形式のデータｔｘ＿ｄｐ［７：０］、ｔｘ＿ｄｎ［７：０］に変換し、出力し、信号ｄｃｌｋ＿ｐ２ｓを差分形式のクロック信号ｔｘ＿ｃｌｐ、ｔｘ＿ｃｌｎに変換し、出力する。差分データｔｘ＿ｄｐ［７：０］、ｔｘ＿ｄｎ［７：０］は、ｏｘＡＩチップ４００によって計算された推論データである。

ＭＡＣアレイ４０５、４０６の入力および出力データはアナログデータであるので、入出力データがデジタルデータである場合と比較し、ＭＡＣアレイ４０５、４０６の配線数を大幅に低減することができる。加えて、ＭＡＣアレイ４０５、４０６として演算回路ＭＡＣＦを適用したとき、メモリセルアレイＣＡは、乗算機能と、重み係数データの保持機能双方を備えるため、演算時にデータを読み込むことがない。つまり、メモリセルアレイＣＡが有するメモリセルＡＭ、及びメモリセルＡＭｒｅｆは、データの授受の時間ペナルティーおよび電力ペナルティーが実質的にない。

並列処理アーキテクチャをもつプロセッサとしてＧＰＵが知られている。ＧＰＵも、ＣＰＵと同様に、演算部とメモリ部間のデータ授受が演算効率のボトルネックとされている。これに対して、ｏｘＡＩチップ４００はこのような問題点がない。

メモリセルＡＭ、及びメモリセルＡＭｒｅｆは、２トランジスタのゲインセルと同じ回路構成であり、少ないトランジスタ数によって、アナログデータ、又は多値のデータの掛け算を行うことができる。したがって、メモリセルアレイＣＡを用いて、積和演算部を構成することで、低消費電力で、超並列演算処理が可能なｏｘＡＩチップ４００を提供することができる。例えば、メモリセルアレイＣＡが有するメモリセルＡＭ、及びメモリセルＡＭｒｅｆの合計数が１０^６乃至１０^８個程度であり、動作周波数３ＭＨｚ乃至３０ＭＨｚである場合、ｏｘＡＩチップ４００の演算性能は、３ＴＯＰＳ（Ｔｅｒａ Ｏｐｅｒａｔｉｏｎｓ Ｐｅｒ Ｓｅｃｏｎｄ）乃至３ＰＯＰＳ（Ｐｅｔａ ＯＰＳ）程度である。

このように、ｏｘＡＩチップ４００の演算性能は、演算回路ＭＡＣＦの回路規模、及び動作周波数によって定まるため、比較的小さい演算性能で十分な場合は、演算回路ＭＡＣＦの回路規模を小さくする、及び／又は動作周波数を下げることができる。この場合、演算回路ＭＡＣＦの消費電力を更に下げることができる。

また、実施の形態１で説明したとおり、演算回路ＭＡＣＦは、必要なときに演算を行う間欠駆動で動作することができる。これにより、演算回路ＭＡＣＦの動作周波数を下げた場合と同様に、演算回路ＭＡＣＦの消費電力を下げることができる。

ところで、ｏｘＡＩチップ４００は、上述の通り並列処理アーキテクチャを有するため、ｏｘＡＩチップ４００をＧＰＵとして使用できる場合がある。特に、ＧＰＵに演算回路ＭＡＣＦが含まれている場合、当該ＧＰＵにおいて間欠駆動が可能になるため、演算処理を行わないタイミングで当該ＧＰＵへの電力供給を停止することができる場合がある。このように、間欠駆動を行うことができるＧＰＵを、ＮｏｆｆＧＰＵ（Ｎｏｒｍａｌｌｙ ｏｆｆ ＧＰＵ）と呼ぶことができる。

また、演算回路ＭＡＣＦの消費電力を下げる方法として、電流供給回路ＩＳを駆動するための電位ＶＤＤＭを低くすればよい。また、電位ＶＤＤＭと電位ＶＳＳＭとの電位差を小さくすればよい。演算回路ＭＡＣＦにおける並列演算処理において、第１データと第２データと積和の項数が少ない場合、配線ＢＬに流れる電流量が少なくなるので、それに合わせて電位ＶＤＤＭ及び／又は電位ＶＳＳＭを可変して、消費電力を少なくする構成としてもよい。

また、ＣＰＵと同一のチップの内部にｏｘＡＩチップ４００の構成を設けてもよい。ｏｘＡＩチップ４００をＧＰＵとして使用することで、ＣＰＵの内部に設けられたＧＰＵ（統合ＧＰＵ、ｉｎｔｅｇｒａｔｅｄ ＧＰＵ、ｉＧＰＵ）を構成することができる。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態３）
本実施の形態では、上記実施の形態で説明した演算回路ＭＡＣＦを含む半導体装置に用いることが可能なｏｘトランジスタの構成例について説明する。

＜半導体装置の構成例＞
図７に示す半導体装置は、トランジスタ３００と、トランジスタ２００、および容量素子１００を有している。図８（Ａ）はトランジスタ２００のチャネル長方向の断面図であり、図８（Ｂ）はトランジスタ２００のチャネル幅方向の断面図であり、図８（Ｃ）はトランジスタ３００のチャネル幅方向の断面図である。

トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ２００は、オフ電流が小さいため、これを半導体装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、半導体装置の消費電力を十分に低減することができる。

図７に示す半導体装置において、配線１００１はトランジスタ３００のソースおよびドレインの一方と接続され、配線１００２はトランジスタ３００のソースおよびドレインの他方と接続されている。また、配線１００３はトランジスタ２００のソースおよびドレインの一方と接続され、配線１００４はトランジスタ２００のトップゲートと接続され、配線１００６はトランジスタ２００のボトムゲートと接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と接続され、配線１００５は容量素子１００の電極の他方と接続されている。

ここで、実施の形態１に示す演算回路ＭＡＣＦのメモリセルアレイＣＡが有するメモリセルＡＭ［１］に、本実施の形態に示す半導体装置を用いる場合、トランジスタＴｒ１２はトランジスタ３００に、トランジスタＴｒ１１はトランジスタ２００に、容量素子ＣＰは容量素子１００に対応する。また、配線ＶＲ０は、配線１００１に、配線ＢＬは、配線１００２に、配線ＷＤは、配線１００３に、配線ＷＬ［１］は、配線１００４に、配線ＣＬ［１］は、配線１００５に対応する。なお、配線１００６は、トランジスタＴｒ１１がバックゲートを有する構成の場合、当該バックゲートと電気的に接続される配線に対応する。なお、メモリセルアレイＣＡが有するメモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、メモリセルＡＭｒｅｆ［２］の場合は、上述の記載を参酌する。

本発明の一態様の半導体装置は、図７に示すようにトランジスタ３００、トランジスタ２００、容量素子１００を有する。トランジスタ２００はトランジスタ３００の上方に設けられ、容量素子１００はトランジスタ３００、およびトランジスタ２００の上方に設けられている。

トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。

トランジスタ３００は、図８（Ｃ）に示すように、半導体領域３１３の上面およびチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。

なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。

半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。

低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。

ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。

なお、導電体の材料により、仕事関数を定めることで、トランジスタのＶｔｈを調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。

なお、図７に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。例えば、トランジスタ２００と同様に、トランジスタ３００に酸化物半導体を用いる構成にしてもよい。

トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。

絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。

絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜として機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。

また、絶縁体３２４には、基板３１１、またはトランジスタ３００などから、トランジスタ２００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。

水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ２００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。

水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０^１５ａｔｏｍ／ｃｍ^２以下、好ましくは５×１０^１５ａｔｏｍ／ｃｍ^２以下であればよい。

なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。

また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量素子１００、またはトランジスタ２００と接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線として機能を有する。また、プラグまたは配線として機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。

各プラグ、および配線（導電体３２８、および導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。

絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図７において、絶縁体３５０、絶縁体３５２、および絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、および絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ３００と接続するプラグ、または配線として機能を有する。なお導電体３５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。

なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。

なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。

絶縁体３５４、および導電体３５６上に、配線層を設けてもよい。例えば、図７において、絶縁体３６０、絶縁体３６２、および絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、および絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグ、または配線として機能を有する。なお導電体３６６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。

なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。

絶縁体３６４、および導電体３６６上に、配線層を設けてもよい。例えば、図７において、絶縁体３７０、絶縁体３７２、および絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、および絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグ、または配線として機能を有する。なお導電体３７６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。

なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。

絶縁体３７４、および導電体３７６上に、配線層を設けてもよい。例えば、図７において、絶縁体３８０、絶縁体３８２、および絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、および絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグ、または配線として機能を有する。なお導電体３８６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。

なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。

上記において、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６を含む配線層、および導電体３８６を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。

絶縁体３８４上には絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６が、順に積層して設けられている。絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。

例えば、絶縁体２１０、および絶縁体２１４には、例えば、基板３１１、またはトランジスタ３００を設ける領域などから、トランジスタ２００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。

水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ２００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。

また、水素に対するバリア性を有する膜として、例えば、絶縁体２１０、および絶縁体２１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。

特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ２００への混入を防止することができる。また、トランジスタ２００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ２００に対する保護膜として用いることに適している。

また、例えば、絶縁体２１２、および絶縁体２１６には、絶縁体３２０と同様の材料を用いることができる。また、当該絶縁膜に、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２１２、および絶縁体２１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。

また、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６には、導電体２１８、およびトランジスタ２００を構成する導電体（導電体２０３）等が埋め込まれている。なお、導電体２１８は、容量素子１００、またはトランジスタ３００と接続するプラグ、または配線としての機能を有する。導電体２１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。

特に、絶縁体２１０、および絶縁体２１４と接する領域の導電体２１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ２００とは、酸素、水素、および水に対するバリア性を有する層で、完全により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。

絶縁体２１６の上方には、トランジスタ２００が設けられている。

図８（Ａ）、（Ｂ）に示すように、トランジスタ２００は、絶縁体２１４および絶縁体２１６に埋め込まれるように配置された導電体２０３と、絶縁体２１６と導電体２０３の上に配置された絶縁体２２０と、絶縁体２２０の上に配置された絶縁体２２２と、絶縁体２２２の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された酸化物２３０ａと、酸化物２３０ａの上に配置された酸化物２３０ｂと、酸化物２３０ｂ上に、互いに離して配置された導電体２４２ａ、および導電体２４２ｂと、導電体２４２ａおよび導電体２４２ｂ上に配置され、導電体２４２ａと導電体２４２ｂの間に重畳して開口が形成された絶縁体２８０と、開口の中に配置された導電体２６０と、酸化物２３０ｂ、導電体２４２ａ、導電体２４２ｂ、および絶縁体２８０と、導電体２６０と、の間に配置された絶縁体２５０と、酸化物２３０ｂ、導電体２４２ａ、導電体２４２ｂ、および絶縁体２８０と、絶縁体２５０と、の間に配置された酸化物２３０ｃと、を有する。また、図８（Ａ）、（Ｂ）に示すように、酸化物２３０ａ、酸化物２３０ｂ、導電体２４２ａ、および導電体２４２ｂと、絶縁体２８０の間に絶縁体２４４が配置されることが好ましい。また、図８（Ａ）、（Ｂ）に示すように、導電体２６０は、絶縁体２５０の内側に設けられた導電体２６０ａと、導電体２６０ａの内側に埋め込まれるように設けられた導電体２６０ｂと、を有することが好ましい。また、図８（Ａ）、（Ｂ）に示すように、絶縁体２８０、導電体２６０、および絶縁体２５０の上に絶縁体２７４が配置されることが好ましい。

なお、以下において、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃをまとめて酸化物２３０という場合がある。また、導電体２４２ａおよび導電体２４２ｂをまとめて導電体２４２という場合がある。

なお、トランジスタ２００では、チャネルが形成される領域と、その近傍において、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物２３０ｂの単層、酸化物２３０ｂと酸化物２３０ａの２層構造、酸化物２３０ｂと酸化物２３０ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよい。また、トランジスタ２００では、導電体２６０を２層の積層構造として示しているが、本発明はこれに限られるものではない。例えば、導電体２６０が、単層構造であってもよいし、３層以上の積層構造であってもよい。また、図７、図８（Ａ）（Ｂ）に示すトランジスタ２００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。

ここで、導電体２６０は、トランジスタのゲート電極として機能し、導電体２４２ａおよび導電体２４２ｂは、それぞれソース電極またはドレイン電極として機能する。上記のように、導電体２６０は、絶縁体２８０の開口、および導電体２４２ａと導電体２４２ｂに挟まれた領域に埋め込まれるように形成される。導電体２６０、導電体２４２ａおよび導電体２４２ｂの配置は、絶縁体２８０の開口に対して、自己整合的に選択される。つまり、トランジスタ２００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体２６０を位置合わせのマージンを設けることなく形成することができるので、トランジスタ２００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。

さらに、導電体２６０が、導電体２４２ａと導電体２４２ｂの間の領域に自己整合的に形成されるので、導電体２６０は、導電体２４２ａまたは導電体２４２ｂと重畳する領域を有さない。これにより、導電体２６０と導電体２４２ａおよび導電体２４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ２００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。

導電体２６０は、第１のゲート（トップゲートともいう。）電極として機能する場合がある。また、導電体２０３は、第２のゲート（ボトムゲートともいう。）電極として機能する場合がある。その場合、導電体２０３に印加する電位を、導電体２６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ２００のＶｔｈを制御することができる。特に、導電体２０３に負の電位を印加することにより、トランジスタ２００のＶｔｈを０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体２０３に負の電位を印加したほうが、印加しない場合よりも、導電体２６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。

導電体２０３は、酸化物２３０、および導電体２６０と、重なるように配置する。これにより、導電体２６０、および導電体２０３に電位を印加した場合、導電体２６０から生じる電界と、導電体２０３から生じる電界と、がつながり、酸化物２３０に形成されるチャネル形成領域を覆うことができる。本明細書において、第１のゲート電極、および第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。

また、導電体２０３は、導電体２１８と同様の構成であり、絶縁体２１４および絶縁体２１６の開口の内壁に接して導電体２０３ａが形成され、さらに内側に導電体２０３ｂが形成されている。

絶縁体２２０、絶縁体２２２、絶縁体２２４、および絶縁体２５０は、ゲート絶縁体としての機能を有する。

ここで、酸化物２３０と接する絶縁体２２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体２２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物２３０に接して設けることにより、酸化物２３０中の酸素欠損を低減し、トランジスタ２００の信頼性を向上させることができる。

過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上、好ましくは１．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上、さらに好ましくは２．０×１０^１９ａｔｏｍｓ／ｃｍ^３、または３．０×１０^２０ａｔｏｍｓ／ｃｍ^３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。

また、絶縁体２２４が、過剰酸素領域を有する場合、絶縁体２２２は、酸素（例えば、酸素原子、酸素分子など）の少なくとも一の拡散を抑制する機能を有する（上記酸素が透過しにくい。）ことが好ましい。

絶縁体２２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物２３０が有する酸素は、絶縁体２２０側へ拡散することがなく、好ましい。また、導電体２０３が、絶縁体２２４や、酸化物２３０が有する酸素と反応することを抑制することができる。

絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ_３）または（Ｂａ，Ｓｒ）ＴｉＯ_３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。

特に、不純物、および酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい。）絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体２２２を形成した場合、絶縁体２２２は、酸化物２３０からの酸素の放出や、トランジスタ２００の周辺部から酸化物２３０への水素等の不純物の混入を抑制する層として機能する。

または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。

また、絶縁体２２０は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、ｈｉｇｈ−ｋ材料の絶縁体と絶縁体２２０とを組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。

なお、絶縁体２２０、絶縁体２２２、および絶縁体２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。

トランジスタ２００は、チャネル形成領域を含む酸化物２３０に、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物２３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物２３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。

酸化物２３０においてチャネル形成領域にとして機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。

酸化物２３０は、酸化物２３０ｂ下に酸化物２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。また、酸化物２３０ｂ上に酸化物２３０ｃを有することで、酸化物２３０ｃよりも上方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。

なお、酸化物２３０は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物２３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物２３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物２３０ｃは、酸化物２３０ａまたは酸化物２３０ｂに用いることができる金属酸化物を、用いることができる。

また、酸化物２３０ａおよび酸化物２３０ｃの伝導帯下端のエネルギーが、酸化物２３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物２３０ａおよび酸化物２３０ｃの電子親和力が、酸化物２３０ｂの電子親和力より小さいことが好ましい。

ここで、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物２３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。

具体的には、酸化物２３０ａと酸化物２３０ｂ、酸化物２３０ｂと酸化物２３０ｃが、酸素以外に共通の元素を有する（主成分とする。）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物２３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物２３０ａおよび酸化物２３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。

このとき、キャリアの主たる経路は酸化物２３０ｂとなる。酸化物２３０ａ、酸化物２３０ｃを上述の構成とすることで、酸化物２３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２００は高いオン電流を得られる。

酸化物２３０ｂ上には、ソース電極、およびドレイン電極として機能する導電体２４２（導電体２４２ａ、および導電体２４２ｂ）が設けられる。導電体２４２としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。

また、図８（Ａ）に示すように、酸化物２３０の、導電体２４２との界面とその近傍には、低抵抗領域として、領域２４３（領域２４３ａ、および領域２４３ｂ）が形成される場合がある。このとき、領域２４３ａはソース領域またはドレイン領域の一方として機能し、領域２４３ｂはソース領域またはドレイン領域の他方として機能する。また、領域２４３ａと領域２４３ｂに挟まれる領域にチャネル形成領域が形成される。

酸化物２３０と接するように上記導電体２４２を設けることで、領域２４３の酸素濃度が低減する場合がある。また、領域２４３に導電体２４２に含まれる金属と、酸化物２３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域２４３のキャリア密度が増加し、領域２４３は、低抵抗領域となる。

絶縁体２４４は、導電体２４２を覆うように設けられ、導電体２４２の酸化を抑制する。このとき、絶縁体２４４は、酸化物２３０の側面を覆い、絶縁体２２４と接するように設けられてもよい。

絶縁体２４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。

特に、絶縁体２４４として、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱履歴において、結晶化しにくいため好ましい。なお、導電体２４２が耐酸化性を有する材料、または、酸素を吸収しても著しく導電性が低下しない場合、絶縁体２４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。

絶縁体２５０は、ゲート絶縁体として機能する。絶縁体２５０は、酸化物２３０ｃの内側（上面および側面）接して配置することが好ましい。絶縁体２５０は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。例えば、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、酸素分子に換算しての酸素の脱離量が１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上、好ましくは１．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上、さらに好ましくは２．０×１０^１９ａｔｏｍｓ／ｃｍ^３、または３．０×１０^２０ａｔｏｍｓ／ｃｍ^３である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下の範囲が好ましい。

具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。

加熱により酸素が放出される絶縁体を、絶縁体２５０として、酸化物２３０ｃの上面に接して設けることにより、絶縁体２５０から、酸化物２３０ｃを通じて、酸化物２３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体２２４と同様に、絶縁体２５０中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体２５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。

また、絶縁体２５０が有する過剰酸素を、効率的に酸化物２３０へ供給するために、絶縁体２５０と導電体２６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体２５０から導電体２６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体２５０から導電体２６０への過剰酸素の拡散が抑制される。つまり、酸化物２３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体２６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体２４４に用いることができる材料を用いればよい。

第１のゲート電極として機能する導電体２６０は、図８（Ａ）、（Ｂ）では２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。

導電体２６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ_２Ｏ、ＮＯ、ＮＯ_２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子など）の少なくとも一の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体２６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体２５０に含まれる酸素により、導電体２６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。

また、導電体２６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層構造としてもよい。

絶縁体２８０は、絶縁体２４４を介して、導電体２４２上に設けられる。絶縁体２８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体２８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などを有することが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。

絶縁体２８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体２８０を、酸化物２３０ｃと接して設けることで、絶縁体２８０中の酸素を、酸化物２３０ｃを通じて、酸化物２３０の領域２３４へと効率良く供給することができる。なお、絶縁体２８０中の水または水素などの不純物濃度が低減されていることが好ましい。

絶縁体２８０の開口は、導電体２４２ａと導電体２４２ｂの間の領域に重畳して形成される。これにより、導電体２６０は、絶縁体２８０の開口、および導電体２４２ａと導電体２４２ｂに挟まれた領域に、埋め込まれるように形成される。

半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体２６０の導電性が下がらないようにする必要がある。そのために導電体２６０の膜厚を大きくすると、導電体２６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体２６０を絶縁体２８０の開口に埋め込むように設けるため、導電体２６０をアスペクト比の高い形状にしても、工程中に導電体２６０を倒壊させることなく、形成することができる。

絶縁体２７４は、絶縁体２８０の上面、導電体２６０の上面、および絶縁体２５０の上面に接して設けられることが好ましい。絶縁体２７４をスパッタリング法で成膜することで、絶縁体２５０および絶縁体２８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物２３０中に酸素を供給することができる。

例えば、絶縁体２７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、またはマグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。

特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。

また、絶縁体２７４の上に、層間膜として機能する絶縁体２８１を設けることが好ましい。絶縁体２８１は、絶縁体２２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。

また、絶縁体２８１、絶縁体２７４、絶縁体２８０、および絶縁体２４４に形成された開口に、導電体２４０ａおよび導電体２４０ｂを配置する。導電体２４０ａおよび導電体２４０ｂは、導電体２６０を挟んで対向して設ける。導電体２４０ａおよび導電体２４０ｂは、後述する導電体２４６および導電体２４８と同様の構成である。

絶縁体２８１上には、絶縁体２８２が設けられている。絶縁体２８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体２８２には、絶縁体２１４と同様の材料を用いることができる。例えば、絶縁体２８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。

特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ２００への混入を防止することができる。また、トランジスタ２００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ２００に対する保護膜として用いることに適している。

また、絶縁体２８２上には、絶縁体２８６が設けられている。絶縁体２８６は、絶縁体３２０と同様の材料を用いることができる。また、当該絶縁膜に、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。

また、絶縁体２２０、絶縁体２２２、絶縁体２２４、絶縁体２４４、絶縁体２８０、絶縁体２７４、絶縁体２８１、絶縁体２８２、および絶縁体２８６には、導電体２４６、および導電体２４８等が埋め込まれている。

導電体２４６、および導電体２４８は、容量素子１００、トランジスタ２００、またはトランジスタ３００と接続するプラグ、または配線として機能を有する。導電体２４６、および導電体２４８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。

続いて、トランジスタ２００の上方には、容量素子１００が設けられている。容量素子１００は、導電体１１０と、導電体１２０、絶縁体１３０とを有する。

また、導電体２４６、および導電体２４８上に、導電体１１２を設けてもよい。導電体１１２は、トランジスタ２００と接続するプラグ、または配線としての機能を有する。導電体１１０は、容量素子１００の電極としての機能を有する。なお、導電体１１２、および導電体１１０は、同時に形成することができる。

導電体１１２、および導電体１１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。または、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。

図７では、導電体１１２、および導電体１１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。

絶縁体１３０を介して、導電体１１０と重畳するように、導電体１２０を設ける。なお、導電体１２０は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。

導電体１２０、および絶縁体１３０上には、絶縁体１５０が設けられている。絶縁体１５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体１５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。

本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制するとともに、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された半導体装置を提供することができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。

＜トランジスタの構成例＞
図７及び図８では、ゲートとしての機能を機能する導電体２６０が、絶縁体２８０の開口の内部に形成されている構成例について説明したが、ｏｘトランジスタの構成はこれに限られない。例えば、当該導電体の上方に、当該絶縁体が設けられた構成を用いることもできる。このようなトランジスタの構成例を、図９、図１０に示す。

図９（Ａ）はトランジスタの上面図であり、図９（Ｂ）はトランジスタの斜視図である。また、図９（Ａ）におけるＸ１−Ｘ２の断面図を図１０（Ａ）に示し、Ｙ１−Ｙ２の断面図を図１０（Ｂ）に示す。

図９、図１０に示すトランジスタは、バックゲートとしての機能を有する導電体ＢＧＥと、ゲート絶縁膜としての機能を有する絶縁体ＢＧＩと、酸化物半導体Ｓと、ゲート絶縁膜としての機能を有する絶縁体ＦＧＩと、フロントゲートとしての機能を有する導電体ＦＧＥと、配線としての機能を有する導電体ＷＥと、を有する。また、導電体ＰＥは、導電体ＷＥと、酸化物半導体Ｓ、導電体ＢＧＥ、又は導電体ＦＧＥと、を接続するためのプラグとしての機能を有する。なお、ここでは、酸化物半導体Ｓが、３層の酸化物Ｓ１、Ｓ２、Ｓ３によって構成されている例を示している。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態４）
本実施の形態では、上記の実施の形態で説明したｏｘトランジスタに用いることができる金属酸化物の構成について説明する。

＜金属酸化物の構成＞
明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌ）、及びＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。

ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。

また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。

また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。

また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。

すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。

＜金属酸化物の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。

ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。

ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。

また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。

ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ｏｘトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。

ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。

ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。

酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。

＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。

なお、上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。

また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア密度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、酸化物半導体は、キャリア密度が８×１０^１１／ｃｍ^３未満、好ましくは１×１０^１１／ｃｍ^３未満、さらに好ましくは１×１０^１０／ｃｍ^３未満であり、１×１０^−９／ｃｍ^３以上とすればよい。

また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。

また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。

従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。

＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。

酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１６ａｔｏｍｓ／ｃｍ^３以下にする。

また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０^２０ａｔｏｍｓ／ｃｍ^３未満、好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、より好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。

不純物が十分に低減された酸化物半導体をトランジスタのチャネル領域に用いることで、安定した電気特性を付与することができる。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態５）
本実施の形態では、上記実施の形態で説明した演算回路ＭＡＣＦ、又はｏｘＡＩチップ（それぞれを半導体装置と呼称する。）を適用することができる電子機器等について説明する。

＜電子機器・システム＞
本発明の一態様に係る半導体装置は、様々な電子機器に搭載することができる。電子機器の例としては、例えば、テレビジョン装置、デスクトップ型もしくはノート型のパーソナルコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ（電子看板）、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。また、本発明の一態様に係る集積回路又はコンピュータを電子機器に設けることにより、電子機器に人工知能を搭載することができる。

本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。

本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。

本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。図１１に、電子機器の例を示す。

［携帯電話］

図１１（Ａ）には、情報端末の一種である携帯電話（スマートフォン）が図示されている。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。

情報端末５５００は、本発明の一態様の半導体装置を適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、会話を認識してその会話内容を表示部５５１１に表示するアプリケーション、表示部５５１１に備えるタッチパネルに対してユーザが入力した文字、図形などを認識して、表示部５５１１に表示するアプリケーション、指紋や声紋などの生体認証を行うアプリケーションなどが挙げられる。

［情報端末１］
図１１（Ｂ）には、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボード５３０３と、を有する。

デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、本発明の一態様の半導体装置を適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、デスクトップ型情報端末５３００を用いることで、新規の人工知能の開発を行うことができる。

なお、上述では、電子機器としてスマートフォン、及びデスクトップ用情報端末を例として、それぞれ図１１（Ａ）、（Ｂ）に図示したが、スマートフォン、及びデスクトップ用情報端末以外の情報端末を適用することができる。スマートフォン、及びデスクトップ用情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。

［電化製品］
図１１（Ｃ）は、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。

電気冷凍冷蔵庫５８００に本発明の一態様の半導体装置を適用することによって、人工知能を有する電気冷凍冷蔵庫５８００を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などを基に献立を自動生成する機能や、電気冷凍冷蔵庫５８００に保存されている食材に合わせた温度に自動的に調節する機能などを有することができる。

本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電子オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。

［ゲーム機］

図１１（Ｄ）は、ゲーム機の一例である携帯ゲーム機５２００を示している。携帯ゲーム機は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。

携帯ゲーム機５２００に本発明の一態様の半導体装置を適用することによって、低消費電力の携帯ゲーム機５２００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。

更に、携帯ゲーム機５２００に本発明の一態様の半導体装置を適用することによって、人工知能を有する携帯ゲーム機５２００を実現することができる。

本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機５２００に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。例えば、プレイヤーが問いかける内容、ゲームの進行状況、時刻、ゲーム上に登場する人物の言動が変化するといった表現が可能となる。

また、携帯ゲーム機５２００で複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、１人でもゲームを行うことができる。

図１１（Ｄ）では、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一態様のＧＰＵ又はコンピュータを適用するゲーム機はこれに限定されない。本発明の一態様のＧＰＵ又はコンピュータを適用するゲーム機としては、例えば、家庭用の据え置き型ゲーム機、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。

［移動体］
本発明の一態様の半導体装置は、移動体である自動車、及び自動車の運転席周辺に適用することができる。

図１１（Ｅ１）は移動体の一例である自動車５７００を示し、図１１（Ｅ２）は、自動車の室内におけるフロントガラス周辺を示す図である。図１１（Ｅ１）では、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。

表示パネル５７０１乃至表示パネル５７０３は、スピードメーターやタコメーター、走行距離、給油量、ギア状態、エアコンの設定など、その他様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。

表示パネル５７０４には、自動車５７００に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。

本発明の一態様の半導体装置は人工知能の構成要素として適用できるため、例えば、当該コンピュータを自動車５７００の自動運転システムに用いることができる。また、当該コンピュータを道路案内、危険予測などを行うシステムに用いることができる。表示パネル５７０１乃至表示パネル５７０４には、道路案内、危険予測などの情報を表示する構成としてもよい。

なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様のコンピュータを適用して、人工知能を利用したシステムを付与することができる。

［放送システム］
本発明の一態様の半導体装置は、放送システムに適用することができる。

図１１（Ｆ）は、放送システムにおけるデータ伝送を模式的に示している。具体的には、図１１（Ｆ）は、放送局５６８０から送信された電波（放送信号）が、各家庭のテレビジョン受信装置（ＴＶ）５６００に届くまでの経路を示している。ＴＶ５６００は、受信装置を備え（図示しない。）、アンテナ５６５０で受信された放送信号は、当該受信装置を介して、ＴＶ５６００に送信される。

図１１（Ｆ）では、アンテナ５６５０は、ＵＨＦ（Ｕｌｔｒａ Ｈｉｇｈ Ｆｒｅｑｕｅｎｃｙ）アンテナを図示しているが、アンテナ５６５０としては、ＢＳ・１１０°ＣＳアンテナ、ＣＳアンテナなども適用できる。

電波５６７５Ａ、電波５６７５Ｂは地上波放送用の放送信号であり、電波塔５６７０は受信した電波５６７５Ａを増幅して、電波５６７５Ｂの送信を行う。各家庭では、アンテナ５６５０で電波５６７５Ｂを受信することで、ＴＶ５６００で地上波放送を視聴することができる。なお、放送システムは、図１１（Ｆ）に示す地上波放送に限定せず、人工衛星を用いた衛星放送、光回線によるデータ放送などとしてもよい。

上述した放送システムは、本発明の一態様の半導体装置を適用して、人工知能を利用した放送システムとしてもよい。放送局５６８０から各家庭のＴＶ５６００に放送データを送信するとき、エンコーダによって放送データの圧縮が行われ、アンテナ５６５０が当該放送データを受信したとき、ＴＶ５６００に含まれる受信装置のデコーダによって当該放送データの復元が行われる。人工知能を利用することによって、例えば、エンコーダの圧縮方法の一である動き補償予測において、表示画像に含まれる表示パターンの認識を行うことができる。また、人工知能を利用したフレーム内予測などを行うこともできる。また、例えば、解像度の低い放送データを受信して、解像度の高いＴＶ５６００で当該放送データの表示を行うとき、デコーダによる放送データの復元において、アップコンバートなどの画像の補間処理を行うことができる。

上述した人工知能を利用した放送システムは、放送データの量が増大する超高精細度テレビジョン（ＵＨＤＴＶ：４Ｋ、８Ｋ）放送に対して好適である。

また、ＴＶ５６００側における人工知能の応用として、例えば、ＴＶ５６００に人工知能を有する録画装置を設けてもよい。このような構成にすることによって、当該録画装置にユーザの好みを人工知能に学習させることで、ユーザの好みにあった番組を自動的に録画することができる。

［情報端末２］
図１２に、情報端末７０００の一例を示す。図１２（Ａ）に示すように、情報端末７０００は、筐体７０１０、モニタ部７０１２、キーボード７０１３、ポート７０１５を有する。キーボード７０１３、ポート７０１５は筐体７０１０に設けられている。ポート７０１５としては、例えば、ＵＳＢポート、ＬＡＮポート、ＨＤＭＩ（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）（登録商標）ポートなどがある。

モニタ部７０１２は、開閉可能に筐体７０１０に取り付けられている。図１２（Ａ）には、モニタ部７０１２が開いている状態が示され、図１２（Ｂ）には、モニタ部７０１２が閉じている状態を示す。例えば、モニタ部７０１２の最大開角度は１３５°程度である。

図１２（Ｂ）に示すように、筐体７０１０には開閉可能なカバー７０１１が設けられている。筐体７０１０内部には、複数のＰＣカード７０１４が着脱可能に組み込まれている。ＰＣカード７０１４としては、例えば、ｏｘＡＩチップが搭載された拡張カードとすることができる。筐体７０１０の内部には、ＰＣカード７０１４を冷却する装置、または放熱する装置が設けられていてもよい。カバー７０１１を開けて、ＰＣカード７０１４を交換することができるので、情報端末７０００の拡張性は高い。情報端末７０００にＰＣカード７０１４としてｏｘＡＩチップが搭載された拡張カードを複数組み込むことで、様々なグラフィック処理及び人工知能の演算を高速に行うことが可能になる。

＜並列計算機＞
本発明の一態様の半導体装置を含む計算機を複数用いてクラスターを組むことで、並列計算機を構成することができる。

図１３（Ａ）には、大型の並列計算機５４００が図示されている。並列計算機５４００には、ラック５４１０にラックマウント型の計算機５４２０が複数格納されている。

計算機５４２０は、例えば、図１３（Ｂ）に示す斜視図の構成とすることができる。図１３（Ｂ）において、計算機５４２０は、マザーボード５４３０を有し、マザーボード５４３０は、複数のスロット５４３１、複数の接続端子５４３２、複数の接続端子５４３３を有する。スロット５４３１には、ＰＣカード５４２１が挿されている。加えて、ＰＣカード５４２１は、接続端子５４２３、接続端子５４２４、接続端子５４２５を有し、それぞれ、マザーボード５４３０に接続されている。

ＰＣカード５４２１は、実施の形態１で説明した演算回路ＭＡＣＦ、実施の形態２で説明したｏｘＡＩチップなどを備えた処理ボードである。例えば、図１３（Ｃ）では、ＰＣカード５４２１が、ボード５４２２を有し、ボード５４２２が、接続端子５４２３、接続端子５４２４、接続端子５４２５と、チップ５４２６と、チップ５４２７と、接続端子５４２８と、を有する構成を示している。なお、図１３（Ｃ）には、チップ５４２６、及びチップ５４２７以外のチップを図示しているが、それらのチップについては、以下に記載するチップ５４２６、及びチップ５４２７の説明を参酌する。

接続端子５４２８は、マザーボード５４３０のスロット５４３１に挿すことができる形状を有しており、接続端子５４２８は、ＰＣカード５４２１とマザーボード５４３０とを接続するためのインターフェースとして機能する。接続端子５４２８の規格としては、例えば、ＰＣＩｅなどが挙げられる。

接続端子５４２３、接続端子５４２４、接続端子５４２５は、例えば、ＰＣカード５４２１に対して電力供給、信号入力などを行うためのインターフェースとすることができる。また、例えば、ＰＣカード５４２１によって計算された信号の出力などを行うためのインターフェースとすることができる。接続端子５４２３、接続端子５４２４、接続端子５４２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）などが挙げられる。また、接続端子５４２３、接続端子５４２４、接続端子５４２５から映像信号を出力する場合、それぞれの規格としては、ＨＤＭＩ（登録商標）などが挙げられる。

チップ５４２６は、信号の入出力を行う端子（図示しない。）を有しており、当該端子をＰＣカード５４２１が備えるソケット（図示しない。）に対して差し込むことで、チップ５４２６とＰＣカード５４２１とを電気的に接続することができる。チップ５４２６としては、例えば、上記実施の形態で説明したｏｘＡＩチップとすることができる。

チップ５４２７は、複数の端子を有しており、当該端子をＰＣカード５４２１が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、チップ５４２７とＰＣカード５４２１とを電気的に接続することができる。チップ５４２７としては、例えば、記憶装置、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＣＰＵなどが挙げられる。

本発明の一態様の半導体装置を、図１３（Ａ）に示す並列計算機５４００の計算機５４２０に適用することで、例えば、人工知能の学習、及び推論に必要な大規模の計算を行うことができる。

＜サーバ、及びサーバを含むシステム＞
上述した計算機、又は並列計算機は、例えば、ネットワーク上で機能するサーバに適用することができる。また、これにより当該サーバを含むシステムを構成することができる。

図１４（Ａ）は、一例として、本発明の一態様の半導体装置を適用したサーバ５１００と、上記で説明した情報端末５５００、及びデスクトップ型情報端末５３００と、の間で通信を行う様子を模式的に示している。なお、図１４（Ａ）では、通信を行う様子として、通信５１１０を図示している。

このような形態を構成することにより、ユーザは、情報端末５５００、デスクトップ型情報端末５３００などからサーバ５１００に対してアクセスすることができる。そして、ユーザは、インターネットを介した通信５１１０によって、サーバ５１００の管理者が提供するサービスを受けることができる。当該サービスとしては、例えば、電子メール、ＳＮＳ（Ｓｏｃｉａｌ Ｎｅｔｗｏｒｋｉｎｇ Ｓｅｒｖｉｃｅ）、オンラインソフトウェア、クラウドストレージ、ナビゲーションシステム、翻訳システム、インターネットゲーム、オンラインショッピング、株・為替・債権などの金融取引、公共施設・商業施設・宿泊施設・病院などの予約、インターネット番組・講演・講義などの動画の視聴などが挙げられる。

特に、本発明の一態様のコンピュータをサーバ５１００に適用することによって、上述したサービスにおいて、人工知能を利用することができる場合がある。例えば、ナビゲーションシステムに人工知能を導入することによって、当該システムは、道路の混雑状況、電車の運行情報などに応じて臨機応変に目的地まで案内することができる場合がある。また、例えば、翻訳システムに人工知能を導入することによって、当該システムは、方言・スラングなど独特の言い回しを適切に翻訳することができる場合がある。また、例えば、病院などの予約のシステムに人工知能を利用することによって、当該システムは、ユーザの症状・怪我の度合いなどから判断して適切な病院・診察所などを紹介することができる場合がある。

また、ユーザが人工知能の開発を行いたい場合、インターネットを介してサーバ５１００にアクセスして、サーバ５１００上で当該開発を行うことができる。これは、ユーザの手元にある情報端末５５００、デスクトップ型情報端末５３００などでは処理能力が足りない場合、情報端末５５００、デスクトップ型情報端末５３００などで開発環境を構築できない場合などに好適である。

図１４（Ａ）では、サーバを含むシステムとして、情報端末とサーバ５１００とによって構成されるシステムの一例を示しているが、別の一例として、情報端末以外の電子機器とサーバ５１００とによって構成されるシステムであってもよい。つまり、電子機器をインターネットに接続したＩｏＴ（Ｉｎｔｅｒｎｅｔ ｏｆ Ｔｈｉｎｇｓ）の形態としてもよい。

図１４（Ｂ）は、一例として、図１１で説明した電子機器（電気冷凍冷蔵庫５８００、携帯ゲーム機５２００、自動車５７００、ＴＶ５６００）とサーバ５１００との間で通信を行う様子を模式的に示している。なお、図１４（Ｂ）では、通信を行う様子として、通信５１１０を図示している。

図１１で説明したそれぞれの電子機器に人工知能を適用する場合、図１４（Ｂ）に示すとおり、当該人工知能を動作するために必要な演算をサーバ５１００で実行することができる。例えば、演算に必要な入力データが、通信５１１０によって、それぞれの電子機器の一からサーバ５１００に送信されることで、サーバ５１００が有する人工知能によって当該入力データを基に出力データが算出され、当該出力データは通信５１１０によってサーバ５１００から電子機器の一に送信される。これにより、電子機器の一は、人工知能が出力したデータに基づいた動作を行うことができる。

図１４（Ｂ）に示す電子機器は一例であり、図１４（Ｂ）に図示していない電子機器をサーバ５１００に接続して、上述と同様に、相互に通信を行う構成としてもよい。

本実施の形態で説明した電子機器、その電子機器の機能、人工知能の応用例、その効果などは、他の電子機器の記載と適宜組み合わせることができる。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

（本明細書等の記載に関する付記）
以上の実施の形態における各構成の説明について、以下に付記する。

＜実施の形態で述べた本発明の一態様に関する付記＞
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。

なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。

なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。

なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。

＜序数詞に関する付記＞
本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。

＜図面を説明する記載に関する付記＞
実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。

また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書等で説明した記載に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現では、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。

また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。

また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。

また、図面において、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。

また、図面において、同一の要素又は同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。

＜言い換え可能な記載に関する付記＞
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。なお、本明細書等において、チャネル形成領域はチャネルが形成される領域を指し、ゲートに電位を印加することでこの領域が形成されて、ソース‐ドレイン間に電流を流すことができる。

また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。

また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。

なお本明細書等において、「膜」、「層」などの語句は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。

なお本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。

＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及した語句の定義について説明する。

＜＜半導体の不純物について＞＞
半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。

＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。

一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。

電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。

なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。

機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。

＜＜接続について＞＞
本明細書等において、ＸとＹとが接続されている、と記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも含むものとする。

ここで使用するＸ、Ｙなどは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。

ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。

なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。

なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。

例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

＜＜平行、垂直について＞＞
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。

ＭＡＣＦ 演算回路
ＩＳ 電流供給回路
ＷＤＤ 回路
ＣＬＤ 回路
ＷＬＤ 回路
ＯＦＳＴ 回路
ＡＣＴＶ 活性化関数回路
ＣＳ バイアス回路
ＳＯＣ 電流ソース回路
ＳＩＣ 電流シンク回路
ＣＵＭ カレントミラー回路
ＣＵＩＮ 内部回路
ＡＭ［１］ メモリセル
ＡＭ［２］ メモリセル
ＡＭｒｅｆ［１］ メモリセル
ＡＭｒｅｆ［２］ メモリセル
ＷＬ［１］ 配線
ＷＬ［２］ 配線
ＣＬ［１］ 配線
ＣＬ［２］ 配線
ＷＤ 配線
ＷＤｒｅｆ 配線
ＢＬ 配線
ＢＬｒｅｆ 配線
ＶＲ０ 配線
ＩＳＬ０ 配線
ＩＳＬ１ 配線
ＩＳＬ２ 配線
ＩＳＬ３ 配線
ＩＳＬ４ 配線
ＩＳＬ５ 配線
ＯＳＭ 配線
ＯＳＰ 配線
ＶＤＤＭＬ 配線
ＶＳＳＭＬ 配線
ＶＨＬ 配線
ＢＧＬ１ 配線
ＢＧＬ２ 配線
ＩＴ 端子
ＩＴｒｅｆ 端子
ＮＰ 端子
ＮＰｒｅｆ 端子
ＮＣ 端子
ＳＷ アナログスイッチ
Ｔｒ１１ トランジスタ
Ｔｒ１２ トランジスタ
Ｔｒ３１ トランジスタ
Ｔｒ３２ トランジスタ
Ｔｒ４０ トランジスタ
Ｔｒ４１ トランジスタ
Ｔｒ４２ トランジスタ
Ｔｒ５１ トランジスタ
Ｔｒ５２ トランジスタ
Ｔｒ５３ トランジスタ
Ｔｒ６１ トランジスタ
Ｔｒ６２ トランジスタ
Ｔｒ６３ トランジスタ
ＣＰ 容量素子
Ｃ５ 容量素子
Ｃ６ 容量素子
ＷＥ 導電体
ＦＧＥ 導電体
ＦＧＩ 絶縁体
ＢＧＥ 導電体
ＢＧＩ 絶縁体
ＰＥ 導電体
Ｓ 酸化物半導体
Ｓ１ 酸化物
Ｓ２ 酸化物
Ｓ３ 酸化物
１００ 容量素子
１１０ 導電体
１１２ 導電体
１２０ 導電体
１３０ 絶縁体
１５０ 絶縁体
２００ トランジスタ
２０３ 導電体
２０３ａ 導電体
２０３ｂ 導電体
２１０ 絶縁体
２１２ 絶縁体
２１４ 絶縁体
２１６ 絶縁体
２１８ 導電体
２２０ 絶縁体
２２２ 絶縁体
２２４ 絶縁体
２３０ 酸化物
２３０ａ 酸化物
２３０ｂ 酸化物
２３０ｃ 酸化物
２３４ 領域
２４０ａ 導電体
２４０ｂ 導電体
２４２ 導電体
２４２ａ 導電体
２４２ｂ 導電体
２４３ 領域
２４３ａ 領域
２４３ｂ 領域
２４４ 絶縁体
２４６ 導電体
２４８ 導電体
２５０ 絶縁体
２６０ 導電体
２６０ａ 導電体
２６０ｂ 導電体
２７４ 絶縁体
２８０ 絶縁体
２８１ 絶縁体
２８２ 絶縁体
２８６ 絶縁体
３００ トランジスタ
３１１ 基板
３１３ 半導体領域
３１４ａ 低抵抗領域
３１４ｂ 低抵抗領域
３１５ 絶縁体
３１６ 導電体
３２０ 絶縁体
３２２ 絶縁体
３２４ 絶縁体
３２６ 絶縁体
３２８ 導電体
３３０ 導電体
３５０ 絶縁体
３５２ 絶縁体
３５４ 絶縁体
３５６ 導電体
３６０ 絶縁体
３６２ 絶縁体
３６４ 絶縁体
３６６ 導電体
３７０ 絶縁体
３７２ 絶縁体
３７４ 絶縁体
３７６ 導電体
３８０ 絶縁体
３８２ 絶縁体
３８４ 絶縁体
３８６ 導電体
４００ ｏｘＡＩチップ
４０１ レシーバ
４０３ デジタル‐アナログコンバータ
４０４ デジタル‐アナログコンバータ
４０５ ＭＡＣアレイ
４０６ ＭＡＣアレイ
４０７ ゲートドライバ
４０８ デジタル‐アナログコンバータ
４０９ トランスミッタ
１００１ 配線
１００２ 配線
１００３ 配線
１００４ 配線
１００５ 配線
１００６ 配線
５１００ サーバ
５２００ 携帯ゲーム機
５２０１ 筐体
５２０２ 表示部
５２０３ ボタン
５３００ デスクトップ型情報端末
５３０１ 本体
５３０２ ディスプレイ
５３０３ キーボード
５４００ 並列計算機
５４１０ ラック
５４２０ 計算機
５４２１ ＰＣカード
５４２２ ボード
５４２３ 接続端子
５４２４ 接続端子
５４２５ 接続端子
５４２６ チップ
５４２７ チップ
５４２８ 接続端子
５４３０ マザーボード
５４３１ スロット
５４３２ 接続端子
５４３３ 接続端子
５５００ 情報端末
５５１０ 筐体
５５１１ 表示部
５６００ ＴＶ
５６５０ アンテナ
５６７０ 電波塔
５６７５Ａ 電波
５６７５Ｂ 電波
５６８０ 放送局
５７００ 自動車
５７０１ 表示パネル
５７０２ 表示パネル
５７０３ 表示パネル
５７０４ 表示パネル
５８００ 電気冷凍冷蔵庫
５８０１ 筐体
５８０２ 冷蔵室用扉
５８０３ 冷凍室用扉
７０００ 情報端末
７０１０ 筐体
７０１１ カバー
７０１２ モニタ部
７０１３ キーボード
７０１４ ＰＣカード
７０１５ ポート

Claims (10)

1. 第１回路と、メモリセルアレイと、スイッチと、を有する半導体装置であって、
   前記第１回路は、カレントミラー回路と、第２回路と、第１出力端子と、第２出力端子と、を有し、
   前記第１出力端子は、前記メモリセルアレイに電気的に接続され、
   前記第２出力端子は、前記メモリセルアレイと、前記スイッチの第１端子と、に電気的に接続され、
   前記カレントミラー回路は、第３出力端子と、第４出力端子と、第１トランジスタと、を有し、
   前記第３出力端子は、前記第１出力端子と電気的に接続され、
   前記第４出力端子は、前記第２出力端子と電気的に接続され、
   前記第１トランジスタの第１端子は、前記カレントミラー回路に対して電源電圧を与える配線と電気的に接続され、
   前記カレントミラー回路は、前記第３出力端子の電位に応じた電流を、前記第３出力端子、及び前記第４出力端子に出力する機能を有し、
   前記第２回路は、電流ソース回路と、電流シンク回路と、第２トランジスタと、第３トランジスタと、を有し、
   前記第２トランジスタの第１端子は、前記第３トランジスタの第１端子と、前記第２出力端子と、に電気的に接続され、
   前記第２トランジスタの第２端子は、前記電流ソース回路と電気的に接続され、
   前記第３トランジスタの第２端子は、前記電流シンク回路と電気的に接続されることを特徴とする半導体装置。
2. 請求項１において、
   前記カレントミラー回路は、第４乃至第６トランジスタを有し、
   前記第１トランジスタ、及び前記第４乃至第６トランジスタは、ｐチャネル型トランジスタであり、
   前記第４トランジスタの第１端子は、前記第１トランジスタの第２端子と、前記第３出力端子と、に電気的に接続され、
   前記第４トランジスタの第２端子は、前記第１トランジスタのゲートに電気的に接続され、
   前記第５トランジスタの第１端子は、前記第４出力端子と電気的に接続され、
   前記第６トランジスタの第１端子は、前記第１トランジスタのゲートと、前記第５トランジスタのゲートと、に電気的に接続されることを特徴とする半導体装置。
3. 請求項１、又は請求項２において、
   前記電流ソース回路は、第７トランジスタと、第８トランジスタと、第１容量素子と、を有し、
   前記第２トランジスタ、及び前記第７トランジスタは、ｐチャネル型のトランジスタであり、
   前記第８トランジスタは、ｎチャネル型のトランジスタであり、
   前記第７トランジスタの第１端子は、前記第２トランジスタの第２端子と、前記第８トランジスタの第１端子と、に電気的に接続され、
   前記第７トランジスタのゲートは、前記第８トランジスタの第２端子と、前記第１容量素子の第１端子と、に電気的に接続され、
   前記第７トランジスタの第２端子は、前記第１容量素子の第２端子に電気的に接続されることを特徴とする半導体装置。
4. 請求項３において、
   前記第８トランジスタは、チャネル形成領域に金属酸化物を有することを特徴とする半導体装置。
5. 請求項１乃至請求項４のいずれか一において、
   前記電流シンク回路は、第９トランジスタと、第１０トランジスタと、第２容量素子と、を有し、
   前記第３トランジスタ、前記第９トランジスタ、及び前記第１０トランジスタは、ｎチャネル型のトランジスタであり、
   前記第９トランジスタの第１端子は、前記第３トランジスタの第２端子と、前記第１０トランジスタの第１端子と、に電気的に接続され、
   前記第９トランジスタのゲートは、前記第１０トランジスタの第２端子と、前記第２容量素子の第１端子と、に電気的に接続され、
   前記第９トランジスタの第２端子は、前記第２容量素子の第２端子に電気的に接続されることを特徴とする半導体装置。
6. 請求項５において、
   前記第３トランジスタ、前記第９トランジスタ、及び前記第１０トランジスタの少なくとも一は、チャネル形成領域に金属酸化物を有することを特徴とする半導体装置。
7. 請求項１乃至請求項６のいずれか一において、
   前記メモリセルアレイは、第１メモリセルと、第２メモリセルと、を有し、
   前記第１メモリセル、及び前記第２メモリセルのそれぞれは、第１１トランジスタと、第１２トランジスタと、第３容量素子と、を有し、
   前記第１メモリセル、及び前記第２メモリセルのそれぞれにおいて、前記第１１トランジスタの第１端子は、前記第１２トランジスタのゲートと、前記第３容量素子の第１端子と電気的に接続され、
   前記第１メモリセルの前記第１２トランジスタの第１端子は、前記第１出力端子と電気的に接続され、
   前記第２メモリセルの前記第１２トランジスタの第１端子は、前記第２出力端子と、前記スイッチの第１端子と、に電気的に接続されることを特徴とする半導体装置。
8. 請求項７において、
   前記第１メモリセル、及び前記第２メモリセルのそれぞれの前記第１１トランジスタは、チャネル形成領域に金属酸化物を有することを特徴とする半導体装置。
9. 請求項１乃至請求項８のいずれか一において、
   第３回路を有し、
   前記第３回路は、入力端子と、第５出力端子と、を有し、
   前記入力端子は、前記スイッチの第２端子に電気的に接続され、
   前記第３回路は、前記入力端子に入力された電流の変動量をサンプリングして、当該変動量に応じた電位を前記第５出力端子に出力することを特徴とする半導体装置。
10. 請求項１乃至請求項９のいずれか一に記載の半導体装置を有するチップ。