CN109753480A - 一种片上系统及其数据读写处理方法 - Google Patents
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Abstract
本发明提供一种片上系统及其数据读写处理方法，涉及计算机技术领域，适用于片上系统，于所述片上系统内设置一存储阵列和一外围电路；所述外围电路包括一逻辑处理模块和多个页缓存区域，多个所述页缓存区域和所述存储阵列依序组合形成一存储序列，所述逻辑处理模块连接所述存储序列；进行数据读取操作时，所述逻辑处理模块判断所述数据是否被保存于所述页缓存区域内；若是，则所述逻辑处理模块从所述页缓存区域内读取数据并输出；若否，则所述逻辑处理模块从所述存储阵列内读取数据并输出。本发明减少了数据从存储阵列感应到页缓存区域的时间延时，提升了系统的整体性能。
Description
技术领域
本发明涉及计算机技术领域，尤其涉及一种片上系统及其数据读写处理方法。
背景技术
随着人工智能的发展，尤其是在视频识别图像识别等领域，将人工智能应用到物联网的终端边缘设备成为了热烈研究的主题，由于物联网的终端边缘设备要求较小的体积较低的功耗，而人工智能算法又要求较高的计算速度和大的存储空间，基于此，可将逻辑处理电路直接做在存储阵列周围的片上系统，既能提升整个设备的性能又能降低功耗。
传统的片上系统的逻辑处理模块访问存储阵列中的数据时，需要先将数据传输至页缓存区，然后从页缓存区直接传输至逻辑处理模块中，如果需要再次访问数据，则数据再从存储阵列中传输至页缓存区，然后再传输至逻辑处理模块。由于数据每次从存储阵列中传输至页缓存区域的延时较长，因此导致片上系统整体的性能下降。
发明内容
针对现有技术中存在的问题，本发明提供一种数据读写处理方法，适用于片上系统，于所述片上系统内设置一存储阵列和一外围电路；
所述外围电路包括一逻辑处理模块和多个页缓存区域，多个所述页缓存区域和所述存储阵列依序组合形成一存储序列，所述逻辑处理模块连接所述存储序列；
所述数据读写处理方法包括一数据读取过程，具体包括：
步骤A1，依照以所述存储阵列为起点，以最后的所述页缓存区域为终点的存储顺序，所述逻辑处理模块将保存于所述存储阵列内的数据依序保存至所述存储序列中的所有所述页缓存区域内；
步骤A2，所述逻辑处理模块接收到外部输入的数据读取请求，并判断所述数据读取请求所对应的数据是否被保存于所述页缓存区域内；
若是，则所述逻辑处理模块从所述页缓存区域内读取数据并输出；
若否，则所述逻辑处理模块从所述存储阵列内读取数据并输出。
优选的，还包括一数据写入过程，具体包括：
依照以最后的所述页缓存区域为起点，以所述存储阵列为终点的存储顺序，所述逻辑处理模块将保存于所述页缓存区域内的所有数据依序写入所述存储阵列内，以完成所述数据写入过程。
优选的，所述存储阵列的存储介质为三维非易失性存储器。
优选的，所述三维非易失性存储器包括三维闪存，和/或三维相变存储器，和/或三维阻变式存储器。
优选的，所述页缓存区域形成于所述三维非易失性存储器的衬底的空白位置上。
优选的，所述逻辑处理模块为中央处理器，和/或图像处理器，和/或张量处理器，和/或微处理器。
优选的，所述存储阵列和所述外围电路被封装于同一块芯片上。
本发明提供一种片上系统，应用以上所述的数据读写处理方法。
优选的，所述片上系统应用于神经网络模型中；
所述片上系统中的所述逻辑处理模块作为所述神经网络模型的神经元；
所述片上系统中的所述存储阵列作为所述神经网络模型的突触。
上述技术方案具有如下优点或有益效果：通过增加片上系统的页缓存区域，使得页缓存区域能够存储更多存储阵列中的数据，增加了逻辑处理单元的读取命中率，进而减少了逻辑处理单元从存储阵列中访问数据的次数，从而减少了数据从存储阵列感应到页缓存区的时间延时，提升了系统的整体性能。
附图说明
图1为本发明的较佳的实施例中，片上系统的结构示意图；
图2为本发明的较佳的实施例中，一种数据读写处理方法的流程示意图；
图3为本发明的一个较佳的实施例中，数据读取过程中，数据通过流水线的方式由存储阵列依次传输至页缓存区域的示意图；
图4为本发明的一个较佳的实施例中，页缓存区中的数据重新写回到存储阵列中的示意图。
具体实施方式
下面结合附图和具体实施例对本发明进行详细说明。本发明并不限定于该实施方式，只要符合本发明的主旨，则其他实施方式也可以属于本发明的范畴。
本发明的较佳的实施例中，基于现有技术中存在的上述问题，现提供一种数据读写处理方法，适用于片上系统，如图1所示，于片上系统内设置一存储阵列1和一外围电路2；
外围电路2包括一逻辑处理模块21和多个页缓存区域22，多个页缓存区域22和存储阵列1依序组合形成一存储序列，逻辑处理模块21连接存储序列；
数据读写处理方法包括一数据读取过程，如图2所示，具体包括：
步骤A1，依照以存储阵列1为起点，以最后的页缓存区域22为终点的存储顺序，逻辑处理模块21将保存于存储阵列1内的数据依序保存至存储序列中的所有页缓存区域22内；
步骤A2，逻辑处理模块21接收到外部输入的数据读取请求，并判断数据读取请求所对应的数据是否被保存于页缓存区域22内；
若是，则逻辑处理模块21从页缓存区域22内读取数据并输出；
若否，则逻辑处理模块21从存储阵列1内读取数据并输出。
具体地，本实施例中，步骤A1中，存储阵列中的数据保存至所有页缓存区域的过程采用流水线的方式，即第一次保存过程中，存储阵列中的数据1保存至页缓存区域1中；
第二次保存过程中，先将页缓存区域1中保存的数据1转移至页缓存区域2中，再将存储阵列中的数据2保存至页缓存区域1中；
以此类推，直至所有页缓存区域存满。
本发明的较佳的实施例中，还包括一数据写入过程，具体包括：
依照以最后的页缓存区域22为起点，以存储阵列1为终点的存储顺序，逻辑处理模块21将保存于页缓存区域22内的所有数据依序写入存储阵列1内，以完成数据写入过程。
具体地，本实施例中，页缓存区域22中的数据保存至存储阵列1的过程采用流水线的方式，离存储阵列1最近的页缓存区域22中的数据首先保存至存储阵列1中，然后以此类推，页缓存区域22中的所述数据均写入存储阵列1中。
本发明的较佳的实施例中，存储阵列1的存储介质为三维非易失性存储器。
本发明的较佳的实施例中，三维非易失性存储器包括三维闪存，和/或三维相变存储器，和/或三维阻变式存储器。
本发明的较佳的实施例中，页缓存区域22形成于三维非易失性存储器的衬底的空白位置上。
具体地，本实施例中，使用三维非易失性存储器作为存储阵列1的存储介质，由于三维非易失性存储器的衬底位置空余一部分电路的空间，可以实现在这些空余的空间上增加多个页缓存区域22。
本发明的较佳的实施例中，逻辑处理模块21为中央处理器，和/或图像处理器，和/或张量处理器，和/或微处理器。
本发明的较佳的实施例中，存储阵列1和外围电路2被封装于同一块芯片上。
具体地，本实施例中，存储阵列1和外围电路2以系统级芯片，或者系统级封装的方式封装于同一芯片内；
本发明提供一种片上系统，应用以上的数据读写处理方法。
本发明的较佳的实施例中，片上系统应用于神经网络模型中；
片上系统中的逻辑处理模块作为神经网络模型的神经元；
片上系统中的存储阵列作为神经网络模型的突触。
本发明的一个较佳的实施例中，数据读取过程中，数据通过流水线的方式由存储阵列依次传输至页缓存区域，如图3所示，将数据1传输至页缓存区1中，当需要传输数据2时，先将数据1由页缓存区1中传输至页缓存区2中，然后将数据2传输至页缓存区1中，以此类推，通过N次传输，将数据1传输至页缓存区N中，数据N传输至页缓存区1中；
若下一次需要从数据1至数据N中读取数据时，数据可以从页缓存区中直接传输至逻辑处理模块；
若下一次需要读取的数据不在页缓存区中，则直接访问存储阵列，从存储阵列中查找到需要读取的数据后，先将数据采用上述方法传输至页缓存区，再通过页缓存区传输至逻辑处理模块。
逻辑处理模块结束数据读取操作后，若页缓存区中的数据需要重新写回到存储阵列中，则数据通过流水线的方式由页缓存区域依次传输至存储阵列，如图4所示，页缓存区域1中的数据1先写回到存储阵列中，同时页缓存区域2中的数据2缓存至页缓存区域1中，以此类推，页缓存区域N中的数据N缓存至页缓存区域N-1中；
再将页缓存区域1中的数据2写回到存储阵列，同时页缓存区域2中的数据3缓存至页缓存区域1中，以此类推，页缓存区域N-1中的数据N缓存至页缓存区域N-2中；
再将页缓存区域1中的数据3写回到存储阵列，同时页缓存区域2中的数据4缓存至页缓存区域1中，以此类推，经过N次写回操作，页缓存区域中的数据全部写回到存储阵列中，这样通过增加存储阵列的页缓存区域，让更多的数据存储在页缓存区，减少了逻辑处理模块直接从存储阵列中访问数据的次数，也就隐藏了部分数据从存储阵列感应到页缓存区的延迟时间，从而提升了整体性能。
本发明的另一个较佳的实施例中，本发明的片上系统还可以应用到神经网络模型中，在神经网络模型中，逻辑处理模块实现神经元的功能，存储阵列实现突触的功能。
以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。
Claims (9)
1.一种数据读写处理方法，适用于片上系统，其特征在于，于所述片上系统内设置一存储阵列和一外围电路；
所述外围电路包括一逻辑处理模块和多个页缓存区域，多个所述页缓存区域和所述存储阵列依序组合形成一存储序列，所述逻辑处理模块连接所述存储序列；
所述数据读写处理方法包括一数据读取过程，具体包括：
步骤A1，依照以所述存储阵列为起点，以最后的所述页缓存区域为终点的存储顺序，所述逻辑处理模块将保存于所述存储阵列内的数据依序保存至所述存储序列中的所有所述页缓存区域内；
步骤A2，所述逻辑处理模块接收到外部输入的数据读取请求，并判断所述数据读取请求所对应的数据是否被保存于所述页缓存区域内；
若是，则所述逻辑处理模块从所述页缓存区域内读取数据并输出；
若否，则所述逻辑处理模块从所述存储阵列内读取数据并输出。
2.根据权利要求1所述的数据读写处理方法，其特征在于，还包括一数据写入过程，具体包括：
依照以最后的所述页缓存区域为起点，以所述存储阵列为终点的存储顺序，所述逻辑处理模块将保存于所述页缓存区域内的所有数据依序写入所述存储阵列内，以完成所述数据写入过程。
3.根据权利要求1所述的数据读写处理方法，其特征在于，所述存储阵列的存储介质为三维非易失性存储器。
4.据权利要求3所述的数据读写处理方法，其特征在于，所述三维非易失性存储器包括三维闪存，和/或三维相变存储器，和/或三维阻变式存储器。
5.据权利要求3所述的数据读写处理方法，其特征在于，所述页缓存区域形成于所述三维非易失性存储器的衬底的空白位置上。
6.根据权利要求1所述的数据读写处理方法，其特征在于，所述逻辑处理模块为中央处理器，和/或图像处理器，和/或张量处理器，和/或微处理器。
7.根据权利要求1所述的数据读写处理方法，其特征在于，所述存储阵列和所述外围电路被封装于同一块芯片上。
8.一种片上系统，其特征在于，应用如权利要求1-7中任意一项所述的数据读写处理方法。
9.根据权利要求8所述的片上系统，其特征在于，所述片上系统应用于神经网络模型中；
所述片上系统中的所述逻辑处理模块作为所述神经网络模型的神经元；
所述片上系统中的所述存储阵列作为所述神经网络模型的突触。
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| CN115469799A (zh) * | 2022-05-18 | 2022-12-13 | 上海江波龙数字技术有限公司 | 数据存储方法、存储装置及计算机可读存储装置 |
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