CN107643955B - 一种基于纠错回写技术提升非易失存储器性能的方法及非易失存储器结构 - Google Patents

Abstract

本发明涉及一种基于纠错回写技术提升非易失存储器性能的方法及非易失存储器结构，非易失存储器结构主要包括接口模块、逻辑控制模块、物理地址解析模块、读写驱动及感应放大模块、NVM阵列；结构简单，性能稳定；本方法会在每次读出数据时均进行纠错，并根据错误情况将纠错后的正确数据回写至原地址位，另外本发明还会采用定期扫描数据巡检的方式，将这些比特位读出，纠错并写回；同时，本发明还对存储数据设置了报警门限，每次纠错时，如果发现纠错数据段的RBER超过了该门限，则启动内部搬移程序，将该数据段从原地址搬移到新的地址存储，从而保证了新型NVM存储数据的可靠性；实时降低新型非易失存储器介质的原始出错率，保证数据可靠性。

Description

一种基于纠错回写技术提升非易失存储器性能的方法及非易 失存储器结构

技术领域

本发明涉及计算机技术领域，尤其涉及一种基于纠错回写技术提升非易失存储器性能的方法及非易失存储器结构。

背景技术

在存储器领域，有许多读写速度比闪存(FLASH Memory)更快的新型非易失存储介质，比如STT-MRAM(Spin-Transfer-Torque Magnetic Random Access Memory)，FRAM(Ferroelectric Random Access Memory)，PCRAM(Phase Change Random Access Memory)和RRAM(Resistance Random Access Memory)。这些介质既具备与闪存一样的非易失特性：在掉电状态下仍然可以稳定存储数据，同时读写速度和擦写寿命均高于闪存，因此得到了计算机业界的广泛关注。

作为非易失存储器，新型存储介质必须保证存储的数据的可靠性，但是随着新型存储器使用寿命的增加，以及工作环境(比如温度，震动，湿度等)变化，其某些比特位存储的信息会出错，因此为了保证存储可靠性，必须采用纠错算法对所存储的信息进行纠错。常见的纠错算法有汉明码(Hamming Code)，BCH算法，LDPC算法等，每种算法的纠错能力不同，纠错过程所耗费的时间和能耗也不同。通常来说，纠错能力越强，纠错能耗越大，纠错时间也越长。

由于新型存储介质的原始出错率(Raw Error Bit Rate，RBER)会随着时间的推移而逐渐增大，因此随着新型存储器的使用寿命增加，需要纠错能力更强的算法来保证数据可靠性。但是新型存储介质由于速度比闪存更快，往往被用于内存级或者存储级内存(Storage Classed Memory)，这些应用对存储器的读写性能要求极高，要求存储介质对读写请求的响应在纳秒级或者几十纳秒级，而由于每次读写都需要纠错处理，纠错性能强大的算法(如LDPC，BCH或Polar码)由于耗时过长，往往不能满足读写性能的要求。因此，在新型存储介质的整个使用生命周期中，需要解决其原始出错率逐渐升高的情况下，同时保证读写数据的可靠性和读写性能的问题。

发明内容

本发明为克服上述的不足之处，目的在于提供一种基于纠错回写技术提升非易失存储器性能的方法，本方法会在每次读出数据时均进行纠错，并根据错误情况将纠错后的正确数据回写至原地址位，相当于对新型NVM介质进行定期的巡检纠错，从而随时保持新型NVM中的RBER处于较低的水平，采用纠错回写方法即可完成纠错，另外本发明还会采用定期扫描数据巡检的方式，将这些比特位读出，纠错并写回；同时，本发明还对存储数据设置了报警门限，每次纠错时，如果发现纠错数据段的RBER超过了该门限，则判断该数据段所在的存储位元处于不可靠状态，则启动内部搬移程序，将该数据段从原地址搬移到新的地址存储，从而保证了新型NVM存储数据的可靠性。解决了针对在新型存储介质的整个使用生命周期中，其原始出错率逐渐升高而导致数据可靠性和读写性能无法同时保证的问题；实时降低新型非易失存储器介质的原始出错率，保证数据可靠性。

本发明另一目的在于提供一种非易失存储器结构，主要包括接口模块、逻辑控制模块、物理地址解析模块、读写驱动及感应放大模块、NVM阵列；结构简单，性能稳定。

本发明是通过以下技术方案达到上述目的：一种基于纠错回写技术提升非易失存储器性能的方法，包括如下步骤：

(1)在每次数据读取时进行纠错，若发现错误数据，采用纠错回写方法将数据纠错后并根据错误情况将纠错后数据回写至原地址位；纠错时，若发现纠错数据段的原始出错率超过了预设的报警门限，则启动内部搬移程序，将该数据段从原地址搬移到新地址进行存储；

(2)采用定期扫描数据巡检方式对长期未被读取的数据进行扫描搬移，在数据扫描搬移过程中按照步骤(1)所述方法完成数据纠错。

作为优选，所述步骤(1)的步骤如下：

1)逻辑控制模块根据主机端读指令和逻辑地址查找LAMT，得到数据的物理地址A并将物理地址A送给物理地址解析模块；

2)物理地址解析模块根据物理地址A打开NVM阵列相应的物理存储单元，准备读取；

3)读写驱动及感应放大模块从NVM阵列中读出数据，检测数据后对数据进行纠错；

4)判断数据是否有错误，若没有错误，将没有错误的数据返回给主机端后结束；否则，执行步骤5)；

5)读写驱动及感应放大模块对数据进行纠错，并将纠错后的正确数据送给主机端，并统计数据的原始出错率，启动纠错回写机制；

6)逻辑控制模块判断原始出错率是否超过预设的报警门限，若超过，则跳往步骤9)；否则，执行步骤7)；

7)逻辑控制模块判断是否存在对物理地址A的写请求，如果有则读写驱动及感应放大模块删除纠错后的正确数据，并等待逻辑控制模块将新数据写入物理地址A，由逻辑控制模块将LAMT表格中物理地址A对应的存储时间长度位改为1后结束；否则前往步骤8)；

8)读写驱动及感应放大模块将纠错后的正确数据写回物理地址A存储，由逻辑控制模块将LAMT表格中物理地址A对应的存储时间长度位改为1后结束；

9)读写驱动及感应放大模块上报原始出错率超过报警门限，逻辑控制模块判断是否存在对物理地址A的写请求，如果有则前往执行10)，否则执行步骤11)；

10)逻辑控制模块指定尚未存储数据的物理地址B，将需要写入的数据存入物理地址B中并将LAMT表格中物理地址A修改为物理地址B，将物理地址B对应的存储时间长度位改为1，逻辑控制模块将物理地址A标记为坏地址，读写驱动及感应放大模块删除纠错后的正确数据后结束；

11)由逻辑控制模块指定尚未存储数据的物理地址B，将完成纠错的正确数据存入物理地址B中并将LAMT表格中物理地址A修改为物理地址B，将物理地址B对应的存储时间长度位改为1，逻辑控制模块将物理地址A标记为坏地址后结束。

作为优选，所述步骤(2)的步骤如下：

i)逻辑控制模块定期扫描LAMT表格，扫描时间间隔是预设的；

ii)判断LAMT表格中的每一个逻辑地址对应的存储时间长度位是否达到时间长度位上限，若未达到，将该逻辑地址对应的存储时间长度位加后则跳往步骤vii)，否则执行步骤iii)；

iii)读写驱动及感应放大模块将该逻辑地址对应的数据读出，并进行ECC纠错后统计该数据的原始出错率；

iv)判断原始出错率是否超过报警门限，若超过，则跳往步骤vi)，否则执行步骤v)；

v)将纠错后的正确数据写回原地址，并将该数据的逻辑地址对应的存储时间长度位改为1后跳往步骤vii)；

vi)逻辑控制模块指定尚未存储数据的物理地址，将完成纠错的正确数据存入指定的物理地址中后修改LAMT表格中的逻辑地址与物理地址映射关系，并将该数据的逻辑地址对应的存储时间长度位改为1，跳往步骤vii)；

vii)继续扫描LAMT表格中下一个逻辑地址，直至LAMT表格中所有逻辑地址均被扫描完毕后结束。

作为优选，所述步骤ii)的时间长度位上限为预设的。

一种非易失存储器结构，包括：接口模块、逻辑控制模块、物理地址解析模块、读写驱动及感应放大模块、NVM阵列；接口模块与逻辑控制模块连接；逻辑控制模块分别与物理地址解析模块、读写驱动及感应放大模块连接；NVM阵列分别与物理地址解析模块、读写驱动及感应放大模块相连。

作为优选，所述的接口模块为DDR3，LPDDR3，DDR4，LPDDR4，PCIE，SATA，SAS，SPI，IIC，Parallel接口中的任意一种。

作为优选，所述的物理地址解析模块在逻辑控制模块的控制下，解析物理地址并根据该地址打开NVM阵列中的物理存储单元，使NVM阵列进入可被读写的状态。

作为优选，所述的读写驱动及感应放大模块驱动NVM阵列的读和写；具备写驱动、读感应放大和数据纠错功能。

作为优选，所述的NVM阵列为STT-MRAM、FRAM、PCRAM、RRAM中的任意一种。

作为优选，所述的NVM阵列用于存储运行数据及逻辑地址映射表，所述逻辑地址映射表表示的是数据的逻辑地址与物理地址的映射关系以及与每一个逻辑地址对应的一个存储时间位。

本发明的有益效果在于：1)采用这种纠错回写和定期扫描巡检的方法，可以随时保持新型NVM中的RBER处于较低的水平，采用纠错能力较低的纠错算法即可完成纠错，保证数据可靠性；2)纠错能力较低的算法计算时间短，不会影响新型NVM的读写性能。

附图说明

图1是本发明的非易失存储器结构示意图；

图2是本发明的逻辑地址映射表示意图；

图3是本发明的纠错回写流程示意图；

图4是本发明的定期扫描数据搬移流程示意图。

具体实施方式

下面结合具体实施例对本发明进行进一步描述，但本发明的保护范围并不仅限于此：

实施例：如图1所示，一种非易失存储器结构包含NVM接口电路1，负责主机端(HOST)与NVM模块之间的通信，接口可以为DDR3，LPDDR3，DDR4，LPDDR4，PCIE，SATA，SAS，SPI，IIC，Parallel接口中的任意一种；NVM模块内部的逻辑控制模块2(以下简称“控制模块”)，该模块负责控制NVM模块内部所有模块的功能与时序，具体包括解析所有从主机端(HOST)送来的控制命令(Command Code)和逻辑地址(Logic Address)，缓存读写数据(DataBuffering)，驱动行列地址解析模块正常工作，将主机端送来的数据写入NVM阵列，或者将数据从NVM阵列中正确读出；

物理地址解析模块3(以下简称“地址模块”)负责根据控制模块2解析出来的物理地址，打开NVM阵列中相应的存储单元，供读写驱动模块读写；

读写驱动及感应放大模块4(以下简称“读写模块”)负责驱动NVM阵列的读和写，具体工作包括写驱动(Write Driving)，读感应放大(Sense Amplifier)和数据纠错(ECC)等；

NVM存储阵列5(以下简称“NVM阵列”)负责存储从主机端送来的数据，NVM存储介质可以是STT-MRAM(Spin-Transfer-Torque Magnetic Random Access Memory)，FRAM(Ferroelectric Random Access Memory)，也可以是PCRAM(Phase Change Random AccessMemory)或者RRAM(Resistance Random Access Memory)。除了存储数据之外，NVM阵列5中还存在一张逻辑地址映射表(Logic Address Mapping Table，以下简称“LAMT”)，如图2所示，该映射表负责存储所有数据的逻辑地址与物理地址的对应关系，同时，对于每一个逻辑地址，都有一个与之对应的存储时间位，存储时间位表示该逻辑地址对应的数据在该逻辑地址对应的物理地址上存储的时间长度，时间长度标识由主机端指定，为了方便描述，本发明中以“1”为存储时间最短，“10”为存储时间最长为例表述，但时间长度标识不限于此。控制模块12会定期扫描LAMT，凡是达到时间长度上限(该上限也由主机端指定，在本发明中，为了方便描述，时间长度上限指定为“10”)的逻辑地址对应的数据，都会被读出，纠错后送回原地址或新地址存储。

本发明的纠错回写方法在主机端从NVM模块中读出数据时实施，具体实施方法如下，如图3所示：

1)控制模块2根据解析出来的主机端读指令和逻辑地址，开始数据读出过程。首先根据逻辑地址查找LAMT，得到该数据的物理地址A；

2)控制模块2将物理地址A送给地址模块3，并由地址模块3根据物理地址打开NVM阵列5相应的物理存储单元，准备读取；

3)读写模块4从物理地址A中读出数据，经过感应放大电路检测后，将数据送入ECC纠错电路进行纠错；

4)判断该数据是否有错误，如果该数据没有错误，则跳往步骤12)，否则，前往步骤5)；

5)读写模块4对数据进行纠错，并将纠错后的正确数据送给主机端，同时，统计数据的原始出错率(Raw Error Bit Rate，以下简称“RBER”)，并启动纠错回写机制；

6)控制模块2判断RBER是否超过预设的报警门限(该报警门限完全由主机端预先指定)，如果超过，则跳往步骤9)，否则，前往步骤7)；

7)读写模块2判断是否有来自主机端的对地址A的写请求，如果有，则读写模块4删除纠错后的正确数据，并等待控制模块2将新数据写入地址A，并由控制模块2将LAMT表格中地址A对应的存储时间长度位改为“1”，跳往步骤13)，否则，前往步骤8)；

8)读写模块4将纠错后的正确数据写回地址A存储，并由控制模块2将LAMT表格中地址A对应的存储时间长度位改为“1”，跳往步骤13)；

9)读写模块4向控制模块2上报地址A存储的RBER超过报警门限，由控制模块2判断是否接收到主机端对地址A的写请求，如果有，则前往步骤10)，否则，跳往步骤11)；

10)由控制模块2为该写请求指定尚未存储数据的物理地址B，将需要写入的数据存入物理地址B中，并修改LAMT表格中的地址对应关系，由逻辑地址对应的物理地址A修改为逻辑地址对应物理地址B，并将地址B对应的存储时间长度位改为“1”，控制模块2将地址A标记位坏地址，以后不再使用，读写模块4删除纠错后的正确数据，跳往步骤13)；

11)由控制模块2为读写模块4指定尚未存储数据的物理地址B，将读写模块4中已经完成纠错的正确数据存入物理地址B中，并修改LAMT表格中的地址对应关系，由逻辑地址对应的物理地址A修改为逻辑地址对应物理地址B，并将地址B对应的存储时间长度位改为“1”，控制模块2将地址A标记位坏地址，以后不再使用，跳往步骤13)；

12)将没有错误的数据返回给主机端；

13)读流程和纠错回写流程完成。

除了利用读出数据纠错回写功能保证数据的RBER始终处于较低水平之外，本发明还采用定期扫描搬移技术来保证那些长时间未被读取的数据块保持较低的RBER水平，如图4所示，具体实施方法如下：

i)控制模块2定期扫描LAMT表格，扫描时间间隔由主机端指定；

ii)扫描每一个逻辑地址对应的存储时间长度位是否为达到时间长度位上限，为了方便描述，本发明中以“10”为时间长度位上限，如果未达到，则跳往步骤vii)，如果达到，则前往步骤iii)；

iii)控制模块2驱动读写模块4将该逻辑地址对应的数据读出，并进行ECC纠错，并统计该数据的RBER；

iv)判断该数据的RBER是否超过报警门限，如果超过，则跳往步骤vi)，如果没有，则前往步骤(v)；

v)将纠错后的正确数据写回原地址，并将该数据的逻辑地址对应的存储时间长度位改为“1”，跳往步骤viii)；

vi)由控制模块2为读写模块4指定尚未存储数据的物理地址，将读写模块4中已经完成纠错的正确数据存入指定的物理地址中，并修改LAMT表格中的逻辑地址与物理地址映射关系，并将该数据的逻辑地址对应的存储时间长度位改为“1”，跳往步骤viii)；

vii)将该逻辑地址对应的存储时间长度位加1；

viii)继续扫描LAMT表格中下一个逻辑地址，直至LAMT表格中所有逻辑地址均被扫描完毕；

ix)定期扫描搬移过程结束。

以上的所述乃是本发明的具体实施例及所运用的技术原理，若依本发明的构想所作的改变，其所产生的功能作用仍未超出说明书及附图所涵盖的精神时，仍应属本发明的保护范围。

Claims (9)

1.一种基于纠错回写技术提升非易失存储器性能的方法，其特征在于，包括如下步骤：

(1)在每次数据读取时进行纠错，若发现错误数据，采用纠错回写方法将数据纠错后并根据错误情况将纠错后数据回写至原地址位；纠错时，若发现纠错数据段的原始出错率超过了预设的报警门限，则启动内部搬移程序，将该数据段从原地址搬移到新地址进行存储；具体步骤如下：

(1.1)逻辑控制模块根据主机端读指令和逻辑地址查找逻辑地址映射表，得到数据的物理地址A并将物理地址A送给物理地址解析模块；

(1.2)物理地址解析模块根据物理地址A打开NVM阵列相应的物理存储单元，准备读取；

(1.3)读写驱动及感应放大模块从NVM阵列中读出数据，检测数据后对数据进行纠错；

(1.4)判断数据是否有错误，若没有错误，将没有错误的数据返回给主机端后结束；否则，执行步骤(1.5)；

(1.5)读写驱动及感应放大模块对数据进行纠错，并将纠错后的正确数据送给主机端，并统计数据的原始出错率，启动纠错回写机制；

(1.6)逻辑控制模块判断原始出错率是否超过预设的报警门限，若超过，则跳往步骤(1.9)；否则，执行步骤(1.7)；

(1.7)逻辑控制模块判断是否存在对物理地址A的写请求，如果有则读写驱动及感应放大模块删除纠错后的正确数据，并等待逻辑控制模块将新数据写入物理地址A，由逻辑控制模块将逻辑地址映射表中物理地址A对应的存储时间长度位改为1后结束；否则前往步骤(1.8)；

(1.8)读写驱动及感应放大模块将纠错后的正确数据写回物理地址A存储，由逻辑控制模块将逻辑地址映射表中物理地址A对应的存储时间长度位改为1后结束；

(1.9)读写驱动及感应放大模块上报原始出错率超过报警门限，逻辑控制模块判断是否存在对物理地址A的写请求，如果有则前往执行(1.10)，否则执行步骤(1.11)；

(1.10)逻辑控制模块指定尚未存储数据的物理地址B，将需要写入的数据存入物理地址B中并将逻辑地址映射表中物理地址A修改为物理地址B，将物理地址B对应的存储时间长度位改为1，逻辑控制模块将物理地址A标记为坏地址，读写驱动及感应放大模块删除纠错后的正确数据后结束；

(1.11)由逻辑控制模块指定尚未存储数据的物理地址B，将完成纠错的正确数据存入物理地址B中并将逻辑地址映射表中物理地址A修改为物理地址B，将物理地址B对应的存储时间长度位改为1，逻辑控制模块将物理地址A标记为坏地址后结束；

(2)采用定期扫描数据巡检方式对长期未被读取的数据进行扫描搬移，在数据扫描搬移过程中按照步骤(1)所述方法完成数据纠错。

2.根据权利要求1所述的一种基于纠错回写技术提升非易失存储器性能的方法，其特征在于：所述步骤(2)的步骤如下：

(2.1)逻辑控制模块定期扫描逻辑地址映射表，扫描时间间隔是预设的；

(2.2)判断逻辑地址映射表中的每一个逻辑地址对应的存储时间长度位是否达到时间长度位上限值，当所述存储时间长度位小于所述时间长度位上限值时，将该逻辑地址对应的存储时间长度位加1后则跳往步骤(2.7)，当所述存储时间长度位大于或等于所述时间长度位上限值时，执行步骤(2.3)；

(2.3)读写驱动及感应放大模块将该逻辑地址对应的数据读出，并进行ECC纠错后统计该数据的原始出错率；

(2.4)判断原始出错率是否超过报警门限，若超过，则跳往步骤(2.6)，否则执行步骤(2.5)；

(2.5)将纠错后的正确数据写回原地址，并将该数据的逻辑地址对应的存储时间长度位改为1后跳往步骤(2.7)；

(2.6)逻辑控制模块指定尚未存储数据的物理地址，将完成纠错的正确数据存入指定的物理地址中后修改逻辑地址映射表中的逻辑地址与物理地址映射关系，并将该数据的逻辑地址对应的存储时间长度位改为1，跳往步骤(2.7)；

(2.7)继续扫描逻辑地址映射表中下一个逻辑地址，直至逻辑地址映射表中所有逻辑地址均被扫描完毕后结束。

3.根据权利要求2所述的一种基于纠错回写技术提升非易失存储器性能的方法，其特征在于：所述步骤(2.2)的时间长度位上限值为预设的。

4.一种应用如权利要求1所述方法的非易失存储器结构，其特征在于包括：接口模块(1)、逻辑控制模块(2)、物理地址解析模块(3)、读写驱动及感应放大模块(4)、NVM阵列(5)；接口模块(1)与逻辑控制模块(2)连接；逻辑控制模块(2)分别与物理地址解析模块(3)、读写驱动及感应放大模块(4)连接；NVM阵列(5)分别与物理地址解析模块(3)、读写驱动及感应放大模块(4)相连。

5.根据权利要求4所述的非易失存储器结构，其特征在于：所述的接口模块(1)为DDR3，LPDDR3，DDR4，LPDDR4，PCIE，SATA，SAS，SPI，IIC，Parallel接口中的任意一种。

6.根据权利要求4所述的非易失存储器结构，其特征在于：所述的物理地址解析模块(3)在逻辑控制模块(2)的控制下，解析物理地址并根据该地址打开NVM阵列(5)中的物理存储单元，使NVM阵列(5)进入可被读写的状态。

7.根据权利要求4所述的非易失存储器结构，其特征在于：所述的读写驱动及感应放大模块(4)驱动NVM阵列(5)的读和写；具备写驱动、读感应放大和数据纠错功能。

8.根据权利要求4所述的非易失存储器结构，其特征在于：所述的NVM阵列(5)为STT-MRAM、FRAM、PCRAM、RRAM中的任意一种。

9.根据权利要求4所述的非易失存储器结构，其特征在于：所述的NVM阵列(5)用于存储运行数据及逻辑地址映射表，所述逻辑地址映射表表示的是数据的逻辑地址与物理地址的映射关系以及与每一个逻辑地址对应的一个存储时间位。

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