CN112447255A - 存储器子系统的读取电压辅助制造测试 - Google Patents

存储器子系统的读取电压辅助制造测试 Download PDF

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Abstract

本申请涉及存储器子存储器的读电压辅助制造测试。处理装置通过经由存取多个读取电压电平来验证每个读取电压电平是否落入对应的相对电压范围内来测试每个存储器管芯。所述处理装置选择初始读取电压电平，以在所述存储器管芯的第一最短写入到读取W2R延迟或第二最短写入到读取W2R延迟中的一个处实现不满足阈值标准的误码率，并且使用所述初始读取电压电平确定所述存储器管芯的存储单元的误码率。所述处理装置响应于以下各项中的一个，将所述存储器管芯报告为有缺陷：(i)所述多个读取电压电平中的读取电压电平未通过验证；或(ii)所述存储器管芯的一或多个存储单元的所述误码率满足所述阈值标准。

Description

存储器子系统的读取电压辅助制造测试
技术领域
本公开的实施例一般涉及存储器子系统，更具体地涉及用于存储器子系统的读取电压辅助制造测试。
背景技术
存储器子系统可以包含存储数据的一或多个存储器组件。存储器组件可以是例如非易失性存储器组件和易失性存储器组件。通常，主机系统可以利用存储器子系统在存储器组件处存储数据并从存储器组件检索数据。
发明内容
在一个方面中，本申请提供了一种系统，其包括：多个存储器管芯，每个存储器管芯包括为所述存储器管芯存储多个读取电压电平的寄存器；以及处理装置，其耦合到所述多个存储器管芯，其中为了测试所述多个存储器管芯中的存储器管芯，所述处理装置用于：经由存取存储在所述存储器管芯的所述寄存器中的所述多个读取电压电平，验证每个读取电压电平是否落入对应的相对电压范围内；选择所述多个读取电压电平中的初始读取电压电平，以在所述存储器管芯的第一最短写入到读取(W2R)延迟范围或第二最短写入到读取(W2R)延迟范围中的一个处实现不满足阈值标准的误码率；使用所述初始读取电压电平确定所述存储器管芯的存储单元的误码率，其中每个存储单元包括一或多个码字；以及响应于以下各项中的一个，将所述存储器管芯报告为有缺陷：(i)所述多个读取电压电平中的读取电压电平未通过验证；或(ii)所述存储器管芯的一或多个存储单元的所述误码率满足所述阈值标准。
在另一个方面中，本申请进一步提供了一种方法，其包括在存储器子系统的制造期间使用至少一个处理装置测试所述存储器子系统的多个存储器管芯，其中测试所述多个存储器管芯中的存储器管芯包括：经由存取存储在所述存储器管芯中的读取电压电平，验证每个读取电压电平落入对应的相对电压范围内；为所述存储器管芯选择所述读取电压电平中的初始读取电压电平，以在第一最短写入到读取(W2R)延迟范围、第二最短写入到读取(W2R)延迟范围或第三最短写入到读取(W2R)延迟范围中的一个处实现不满足阈值标准的误码率；以及执行误码率检查，其包括：将数据写入所述存储器管芯的存储单元；使用所述初始读取电压电平从所述存储器管芯的所述存储单元读取所述数据；以及基于所述从所述存储器管芯的所述存储单元读取所述数据来确定误码率。
在又一个方面中，本申请进一步提供了一种存储指令的非暂时性机器可读存储介质，所述指令在由处理装置执行时使得所述处理装置针对存储器子系统的多个存储器管芯中的存储器管芯以：经由存取存储在所述存储器管芯中的读取电压电平，验证每个读取电压电平落入对应的相对电压范围内；选择所述读取电压电平中的初始读取电压电平，以在所述存储器管芯的第一最短写入到读取(W2R)延迟范围、第二最短写入到读取(W2R)延迟范围或第三最短写入到读取(W2R)延迟范围中的一个处实现不满足阈值标准的误码率；使数据被写入到所述存储器管芯的存储单元；使所述数据使用所述初始读取电压电平从所述存储器管芯的所述存储单元被读取；以及基于从所述存储器管芯的所述存储单元读取所述数据来确定误码率。
附图说明
根据以下给出的详细描述以及本公开的各种实施例的附图，将更全面地理解本公开。
图1示出了根据本公开的一些实施例的实例计算环境，其包含存储器子系统。
图2是示出根据实施例，在三个读取电压电平中的每一个中，误码率(BER)如何随时间变化而随写入到读取(W2R)延迟的而改变的图。
图3是根据各种实施例的用于对存储器子系统执行制造测试的方法的流程图。
图4是示出根据实施例的用于执行读取电压电平分离检查的特定电压范围的图。
图5A是示出根据一些实施例的使用交错的写入操作组与读取操作组来测试在所选读取电压电平下的存储器质量的图。
图5B是示出根据实施例的图5A的存储器质量测试的最后部分的图，其中在最后的写入操作内插入有意的等待周期以完成整个最佳W2R延迟周期。
图6是根据各个实施例的用于执行存储器子系统的读取电压辅助制造测试的实例方法的流程图。
图7是根据各种实施例的使用一或多个读取电压电平执行存储器质量测试的实例方法的流程图。
图8是可以在其中操作本公开的实施例的实例计算机系统的框图。
具体实施方式
本公开的各方面针对存储器子系统中的读取电压辅助制造测试。存储器子系统可以是存储装置、存储器模块或存储装置和存储器模块的混合体。下面结合图1描述存储装置和存储器模块的实例。通常，主机系统可以利用包含一或多个存储器组件或装置的存储器子系统。主机系统可以提供要存储在存储器子系统处的数据，并且可以请求从存储器子系统检索数据。
存储器子系统可以包含可以存储来自主机系统的数据的多个存储器组件或存储器装置。存储器子系统制造测试(有时被称为“自测试”)是在制造时运行的测试流程，以确保存储器子系统满足技术规范的集合，例如功能性、温度鲁棒性、可靠性等。以此方式测试的存储器子系统的实例包含但不限于包含多个存储器管芯或封装的存储装置、控制器、印刷电路板和包含在存储器子系统内或与存储器子系统相关联的其它组件。存储器子系统可以被结合在更大的计算装置或驱动器内，但是为了简单起见，本公开通常将仅涉及“存储器子系统”。
在各种实施例中，制造测试流程可以包含但不限于测试构成个别存储器管芯(或封装)的存储单元的基本功能，其中每个存储单元包含一或多个码字。码字是存储器单元的粒度，存储器控制器在所述粒度下写入存储器子系统，并且在其上执行纠错码(ECC)编码和解码。制造测试流程可以进一步包含测试存储单元的预条件，扫描和映射出不良的物理存储单元，扫描和记录存储器健康状况(例如，经由确定原始误码率(RBER)或故障位计数(FBC))，在例如温度或压力的某些条件下进行应力测试。测试流程可以由存储器子系统本身作为自测试执行，或可以由外部测试装置执行。
测试流程在存储器子系统被出厂之前在存储器子系统的制造或再制造期间执行。如果存储器子系统在这些制造测试流程期间故障，则不出厂存储器子系统。因为测试流程延迟了存储器子系统的出厂，所以制造商尽力尽可能快地完成这些测试以最大化制造吞吐量。然而，测试存储器子系统的存储单元的质量可能花费大量时间。例如，读取个别存储器管芯的个别存储单元的误码率(BER)可以随时间变化，原因将参考图2解释。由于存储单元和存储器管芯的此特性，多个读取电压电平用于对应于存储单元的不同的写入到读取(W2R)延迟，例如，以便调整到时变BER并且仍然能够精确地读取存储器管芯中的存储单元。W2R延迟是从将数据写入到存储器组件时与存储器组件读取数据时之间经过的时间周期。
由于这些原因，制造商通常在每个读取电压电平(对应于不同的W2R延迟)测试BER，或仅测试静态BER，而不考虑测试期间变化的W2R延迟。这些方法中的任一种都具有某些缺点。为了测试所有读取电压电平(以及因此各种预期的W2R延迟)，在对应于长W2R延迟的读取电压电平处对存储器管芯执行BER测试。在某些情况下，单个此些存储器质量测试可能花费五小时或更多，因此显著地延迟了基于存储器的装置或驱动器的制造测试流程和出厂。相反，测试不依赖于时间的静态BER意味着无法覆盖各种W2R延迟的存储器质量的不充分测试，并且可能丢失某些缺陷。此方法可能导致将出厂不良的存储器子系统或驱动器运送给客户，这是不希望的结果。
本公开的各方面通过采取分阶段的方法进行制造测试来解决以上和其它缺陷，从而寻求在早期检测某些缺陷并在发现这些缺陷时避免进一步测试的需要。所公开的测试方法还去除了一些不需要的测试。关于耗时的测试，本公开尤其集中于读取电压辅助制造测试。
在各种实施例中，所公开的测试以验证每个读取电压电平(分别存储在每个存储器管芯上)是否落入对应的相对电压范围(或在另一个实施例中为绝对电压范围)内开始。如果可以在对应的正确电压范围(无论是相对的还是绝对的)内验证每个读取电压电平，则期望存储器子系统以不同的W2R延迟下正确地操作。测试可以继续选择初始读取电压电平，所述初始读取电压电平在几个最短的W2R延迟中的一个，例如，在第一、第二或第三最短的W2R延迟范围处实现低于阈值标准(例如，良好的BER)的BER。然后，测试可以继续使用存储器管芯的存储单元的初始读取电压电平来确定BER，例如，这涉及对存储单元的写入和读取。
可以使用另一个读取电压电平重复BER相关测试，但是集中于在另一个最短W2R延迟范围处实现不满足(例如，低于)阈值标准的误码率的读取电压电平，以保持测试时间短。如果通过了这些BER测试，则在对应于较长W2R延迟的电压电平的进一步测试不太可能导致缺陷检测，并且可以安全地跳过。然后，测试可以继续将任何存储器管芯报告为有缺陷，所述存储器管芯未通过验证读取电压电平中的一个或其BER满足一或多个存储单元的阈值标准，例如，所测试的读取电压电平处超过BER的某个阈值。不同的实施例可以在考虑存储器管芯缺陷(取决于出厂的存储器组件或装置中所期望的质量水平)之前设定满足阈值标准的不同数目的存储单元。
本公开的优点包含但不限于添加在测试存储器子系统的存储单元上的BER之前执行的读取电压电平的附加检查标准。此附加测试可以在执行更耗时的测试之前有效地检测异常或有缺陷的存储单元(或存储器管芯)。所公开的方法提供了一种用于在制造测试期间确定存储器质量的系统、有效且高度灵活的方法，将参考图5A至5B及图6至7来讨论所述方法。此外，在节省测试时间的同时，在制造测试结果和实际存储器子系统质量之间存在很强的相关性，这改进了出厂的最终产品的质量。在下文中讨论的制造测试流程的特征中，其它优点对于本领域技术人员将是显而易见的。
图1示出了根据本公开的一些实施例的实例计算环境100，其包含存储器子系统110。存储器子系统110可以包含例如一或多个易失性存储器装置(例如，存储器装置140)、一或多个非易失性存储器装置(例如，存储器装置130)或其组合的介质。每个存储器装置130或140可以是一或多个存储器组件。
存储器子系统110可以是存储装置、存储模块或存储装置和存储模块的混合体。存储装置的实例包含固态驱动器(SSD)、快闪驱动器、通用串行总线(USB)快闪驱动器、嵌入式多介质控制器(eMMC)驱动器、通用快闪存储(UFS)驱动器和硬盘驱动器(HDD)。存储器模块的实例包含双列直插式存储器模块(DIMM)、小外形DIMM(SO-DIMM)和非易失性双列直插式存储器模块(NVDIMM)。
计算环境100可以包含耦合到一或多个存储器子系统110的主机系统120。在一些实施例中，主机系统120耦合到不同类型的存储器子系统110。图1示出了耦合到一个存储器子系统110的主机系统120的一个实例。主机系统120例如使用存储器子系统110以将数据写入到存储器子系统110，并且从存储器子系统110读取数据。如本文中所使用的，“耦合到”通常是指组件或装置之间的连接，其可以是间接通信连接或直接通信连接(例如，没有介入组件或装置)，无论是有线还是无线，包含例如电、光、磁等。
主机系统120可以是计算装置，例如台式计算机、膝上型计算机、网络服务器、移动装置、嵌入式计算机(例如，包含在车辆、工业装备或联网的商业装置中的一个)或包含存储器和处理装置的此些计算装置。主机系统120可以经由物理主机接口耦合到存储器子系统110。物理主机接口的实例包含但不限于串行高级技术附件(SATA)接口、外围组件快速互连(PCIe)接口、通用串行总线(USB)接口、光纤通道、串行附接SCSI(SAS)等。物理主机接口可以用于在主机系统120与存储器子系统110之间传输数据。当存储器子系统110通过PCIe接口与主机系统120耦合时，主机系统120可以进一步利用NVM快速(NVMe)接口来存取存储器组件(例如，存储器装置130)。物理主机接口可以提供用于在存储器子系统110与主机系统120之间传递控制、地址、数据和其它信号的接口。
存储器装置可以包含不同类型的非易失性存储器装置和/或易失性存储器装置的任何组合。易失性存储器装置(例如，存储器装置140)可以但不限于是随机存取存储器(RAM)，例如动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)。
非易失性存储器装置(例如，存储器装置130)的实例包含三维交叉点(3D交叉点)存储器装置，其为非易失性存储器单元的交叉点阵列。非易失性存储器的交叉点阵列可以基于体电阻的变化，结合可堆叠的交叉网格数据存取阵列来执行位存储。另外，与许多基于快闪的存储器相比，交叉点非易失性存储器可以执行原地写入操作，其中可以对非易失性存储器单元进行编程在无需预先擦除非易失性存储器单元。
尽管描述了例如3D交叉点型存储器之类的非易失性存储器组件，但是存储器装置130可以基于任何其它类型的非易失性存储器，例如负和(NAND)、只读存储器(ROM)、相变存储器(PCM)、自选存储器、其它基于硫族化物的存储器、铁电随机存取存储器(FeRAM)、磁随机存取存储器(MRAM)、负或(NOR)快闪存储器以及电可擦可编程只读存储器(EEPROM)。
每个单元可以存储一或多个位。在一个实施例中，存储器装置130中的每一个可以包含一或多个存储器单元阵列，例如单级单元(SLC)、多级单元(MLC)、三级单元(TLC)或四级单元(QLC)或其组合。在一些实施例中，特定存储器组件或装置可以包含存储器单元的SLC部分和MLC部分，TLC部分或QLC部分。存储器单元中的每一个可以存储主机系统120所使用的一或多个数据位。此外，存储器装置130的存储器单元可以被分组为存储器页或码字，其可以指代用于存储数据的存储器组件或装置的逻辑单元。对于一些类型的存储器(例如，NAND)，可以将页分组以形成块。某些类型的存储器，例如，3D交叉点可以将跨越管芯和通道将页分组以形成管理单元(MU)。
存储器子系统控制器115(或为简单起见存控制器115)可以与存储器装置130通信以执行例如在存储器装置130处读取数据、写入数据或擦除数据的操作及其它此些操作。存储器子系统控制器115可以包含例如一或多个集成电路和/或分立组件的硬件、缓冲存储器或其组合。硬件可以包含具有专用(即，硬编码)逻辑的数字电路，以执行本文中描述的操作。存储器子系统控制器115可以是微控制器、专用逻辑电路(例如，场可编程门阵列(FPGA)、专用集成电路(ASIC)等)或其它合适的处理器。
存储器子系统控制器115可以包含处理器(处理装置)117，其被配置成执行存储在本地存储器119中的指令。在所示的实例中，存储器子系统控制器115的本地存储器119包含嵌入式存储器，其被配置成存储用于执行控制存储器子系统110的操作的各种处理、操作、逻辑流和例程的指令，包含处理存储器子系统110与主机系统120之间的通信。
在一些实施例中，本地存储器119可以包含存储存储器指针、提取的数据等的存储器寄存器。本地存储器119还可以包含用于存储微代码的只读存储器(ROM)。虽然图1中的实例存储器子系统110被示为包含存储器子系统控制器115，但是在本公开的另一个实施例中，存储器子系统110可以不包含存储器子系统控制器115，而是可以依赖于外部控制(例如，由外部主机提供，或由与存储器子系统分离的处理器或控制器提供)。
通常，存储器子系统控制器115可以从主机系统120接收命令或操作，并且可以将命令或操作转换成指令或适当命令以实现对存储器装置130的期望存取。存储器子系统控制器115可以负责与存储器装置130相关联的其它操作，例如损耗均衡操作、垃圾收集操作、错误检测及纠错码(ECC)操作、加密操作、高速缓存操作以及逻辑块地址与物理地址之间的地址转换。存储器子系统控制器115可以进一步包含主机接口电路，以经由物理主机接口与主机系统120通信。主机接口电路可以将从主机系统接收的命令转换成命令指令以存取存储器装置130，以及将与存储器装置130相关联的响应转换成用于主机系统120的信息。
存储器子系统110还可以包含未示出的附加电路或组件。在一些实施例中，存储器子系统110可以包含高速缓存或缓冲器(例如，DRAM)和地址电路(例如，行解码器和列解码器)，所述地址电路可以从存储器子系统控制器115接收地址并且对所述地址进行解码以存取存储器装置130。
在一些实施例中，存储器装置130包含本地介质控制器135，其结合存储器子系统控制器115进行操作，以对存储器装置130的一或多个存储器单元执行操作。在一些实施例中，存储器装置130是被管理的存储器装置，其是与本地控制器(例如，本地介质控制器135)组合的原始存储器装置，用于在相同存储器装置封装或存储器管芯内的存储器管理。
在一些实施例中，控制器115包含纠错码(ECC)编码器/解码器111和制造测试器113。ECC编码器/解码器111可以分别对写入到存储器装置130的数据执行ECC编码并且对从存储器装置130读取的数据执行ECC解码。可以执行ECC解码以解码ECC码字以校正原始读取数据中的错误，并且在许多情况下还报告原始读取数据中的位错误的数目。
在所公开的实施例中，存储器装置130进一步包含一或多个寄存器137以存储用于存储器装置130的读取电压电平，例如，出于本公开的目的，其可以表示存储器管芯或封装。因此，当执行读取电压辅助测试时，制造测试器113可以存取存储在存储器管芯上的一或多个寄存器137中的存储器管芯的多个读取电压电平。
在实施例中，制造测试器113可以结合处理器117(一起被称为“处理装置”)操作以执行本文中所公开的制造测试并且处理日志记录，报告(存储器管芯、封装或子系统是否有缺陷)并收回有缺陷的存储器管芯或装置。在替代实施例中，实例计算环境100可以进一步包含外部测试装置150(例如，外部处理装置)，其在外部执行制造测试，而不是存储器子系统110对其自身执行制造测试。关于制造测试器113(或任选地，外部测试装置150)的操作的进一步细节将在下面描述。
在一些实施例中，控制器115包含制造测试器113的至少一部分。此外，控制器115可以包含处理器117(处理装置)，其被配置成执行存储在本地存储器119中的指令以执行本文中描述的操作。在一些实施例中，制造测试器113是主机系统120、应用程序或操作系统的一部分。
对于某些存储器类型(例如，NAND、相变等)，单元阈值电压(Vt)分布固有地随时间的函数而移动。因此，在给定的读取电平(例如，作为读取操作的一部分施加到存储器单元的电压)下，RBER也可以随时间的函数而改变。特别地，Vt分布和RBER可以是W2R延迟的函数，并且实现低BER的最佳读取电平或最佳读取电平电压范围也随W2R延迟的函数而改变。
图2是示出根据实施例，在三个读取电压电平中的每一个中，误码率(BER)如何随时间变化而随W2R延迟而改变的图。由于Vt分布密度的时变性质，除了存储器中的其它噪声机制之外，单个读取电压电平不足以满足存储器单元的系统可靠性目标。对于W2R延迟的某个子范围，单个读取电平可以实现良好的BER，但是对于W2R延迟的其它范围不是必须的。在各种实施例中，可以组合使用多个读取电平(例如，所示出的三个读取电压电平)以针对任意W2R延迟实现低误码率(BER)。
图2的三个电压电平是通过与低BER相关联的实例来示出的，但是通常可以有L个不同的读取电压电平准备在存储器子系统110的任何给定存储器管芯(或封装)上使用。因此，假设此些L个不同的读取电压电平由V1，V2，…，VL表示，其覆盖最短的W2R延迟，第二短的W2R延迟，直到最长的W2R延迟的范围，则可以预期这些读取电压电平根据V1<V2<…<VL而越来越大。因为每个读取电平覆盖W2R延迟的范围，所以在每个范围中，期望相应的读取电压电平具有良好的BER结果，例如，BER不满足(例如，低于)用于确定存储器或存储单元是否有缺陷的阈值标准。然而，为了最佳的测试结果，与待测试的读取电压电平相关联的特定W2R延迟值可以被选择为对应于读取电压电平曲线的底部，例如BER最低。
图3是根据各种实施例的用于对存储器子系统执行制造测试的方法300的流程图。方法300可以由处理逻辑来执行，所述处理逻辑可以包含硬件(例如，处理装置、电路、专用逻辑、可编程逻辑、微代码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)或其组合。在一些实施例中，方法300由图1的控制器115(例如，制造测试器113)和/或外部测试装置150执行。尽管以特定的序列或次序展示，但是除非另外指定，否则可以修改处理的顺序。因此，所示出的实施例应仅被理解为实例，并且所示出的处理可以以不同的次序执行，并且一些处理可以并行执行。另外，在各种实施例中可以省略一或多个处理。因此，并非在每个实施例中都需要所有处理。其它处理流程也是可能的。
方法300的测试流程可以在存储器子系统被出厂之前在存储器子系统110的制造或再制造期间执行。装置中的存储器子系统110可能发生再制造，其遇到异常(例如，来自流焊的损坏)并且必须返回到制造过程中的特定点以解决所述异常。有时，客户返回由于某种原因有缺陷的存储器子系统，所述装置也可以进入再制造。如果存储器子系统110在制造或再制造测试流程期间发生故障，则不出厂存储器子系统110。
参考图3，在操作310处，处理逻辑任选地执行一些初始测试程序，例如与读取电压辅助制造测试无关的那些。这些初始测试过程可以包含存储器子系统110的存储器管芯的存储单元的基本功能和预条件。在操作320处，处理逻辑执行一系列读取电压辅助制造测试，其可以包含但不限于操作322、324和326的执行，如下所述。
在操作322处，处理逻辑执行每个存储器管芯的读取电压电平次序检查。如所讨论的，在具有时变BER的存储器中，可以有L个不同的读取电压电平准备好被使用并存储在每个存储器管芯的一或多个寄存器137中。为了执行读取电压电平次序检查，处理逻辑可以标识V1,V2,…,VL覆盖最短W2R延迟，第二最短W2R延迟到最长W2R延迟的范围的读取电压电平。然后，处理逻辑可以通过验证随较长W2R延迟而增加的电压电平也在相对电压中增加来验证存储器管芯的Vt设定，例如，顺序地V1<V2<…<VL。更具体地，处理逻辑可以验证第二读取电压电平高于第一读取电压电平，第三读取电压电平高于第二读取电压电平，并且任选地，第四读取电压电平高于多个读取电压电平中的第三读取电压电平。如果这些不等式成立，则存储器管芯在其读取电压电平方面没有缺陷并且可以继续制造测试。相反，如果这些不等式不成立，则存储器管芯被认为有缺陷，并且被报告给缺陷存储器处理程序350。
在各种实施例中，缺陷存储器处理程序350可以是控制器115的一部分，并且任选地是制造测试器113的一部分。缺陷存储器处理程序350将处理通过本文中描述的制造测试确定为有缺陷的存储单元(例如码字或存储器管管芯电平)的记录、报告和收回。在其它缺陷标准(例如程序错误等)中，如果物理存储单元在给定读取电压和相关联的W2R延迟下具有高于阈值标准的位错误计数(或BER)，那么可以将物理存储单元标记为不良并且收回。缺陷表可以存储在包含在制造测试中检测到的所有不良物理单元的介质中，并且可以在稍后的运行时间中由存储器子系统用来适当地管理逻辑到物理映射，从而避免在不良存储器位置上存储数据。如果存储器管芯中的不良单元的数目超过阈值，则可以宣布所述管芯有缺陷并且相应地制造测试记录此些数据。
在操作324处，处理逻辑对每个存储器管芯执行读取电压电平分离检查。例如，相对于相应W2R延迟，读取电压电平应当在合理电压范围。合理的条件可以通过离线确定的存储单元的固有物理和电特性来确定。例如，如果V2是350毫伏(mV)，则适当的范围可以是300-400mV。更一般地，对于不同于V1的读取电压电平Vi，令Vi,off_max和Vi,off_min为V1和Vi之间的最大和最小允许偏移。因此，如果存在(Vi<V1+Vi,off_min)或(Vi>V1+Vi,off_max)此些的Vi(i＝2,…,L)，则存储器管芯被认为是有缺陷的，因为Vi在由偏移限定的阈值或预定电压范围之外。否则，如果读取电压电平落在正确的电压范围内，则存储器管芯没有缺陷，并且可以继续制造测试。如果测试导致检测到有缺陷的存储器管芯，则处理逻辑如前所述向缺陷存储器处理程序350报告缺陷。注意，读取电压电平特定于每个存储器管芯，并且实际上可以在多个存储器管芯上显著变化。因此，最小和最大允许偏移也是针对每个相应的存储器管芯特定的，并且也可以存储在一或多个寄存器137中。
图4是示出根据实施例的用于执行读取电压电平分离检查的特定电压范围的图。更具体地，处理装置可以验证第二读取电压电平(V2)落在第一读取电压电平(V1)加第一最小偏移电压(V2,off_min)与第一读取电压电((V1)加第一最大偏移电压(V2,off_max)之间。处理装置可以进一步验证第三读取电压电平(V3)落在第一读取电压电平(V1)加第二最小偏移电压(V3,off_min)与第一读取电压电平(V1)加第二最大偏移电压(V3,off_max)之间。在所示实施例中，第二最小偏移电压大于第一最小偏移电压，并且第二最大偏移电压大于第一最大偏移电压(并且可以是彼此的倍数)。处理逻辑可以进一步验证第四读取电压电平(V4)落在第一读取电压电平(V1)加第三最小偏移电压(V4,off_min)与第一读取电压电平(V1)加第三最大偏移电压(V4,off_max)之间。在所示实施例中，第三最小偏移电压大于第二最小偏移电压，并且第三最大偏移电压大于第二最大偏移电压(并且可以是彼此的倍数)。可以通过L个读取电压电平继续进行相对电压的这些比较。
继续参考图3，在操作326处，处理逻辑在一或多个电压电平下执行存储器质量检查(例如，误码率检查)，所述一或多个电压电平在存储器管芯的最短写入到读出(W2R)延迟范围处实现(例如，期望实现)低于阈值标准的误码率(BER)。在所公开的实施例中，去除对应于长W2R延迟的读取电压电平下的测试以减少制造测试的持续时间。在一些实施例中，对应于最短或第二短W2R延迟的读取电压电平可以用于此存储器质量测试，其中如果将论述的原因，最短W2R延迟处于纳秒延迟电平，则在一些情况下可能难以测试最短W2R延迟。例如，下文参考图5A至5B讨论一种用于测试存储器质量的有效且高度灵活的方法。如果在一或多个电压电平处的存储器质量(例如，读取BER)不满足阈值标准，则存储器质量检查通过，并且方法300可以继续附加的制造测试。否则，如果存储器管芯的BER满足(或超过)阈值标准，则向缺陷存储器处理程序350报告存储器管芯为有缺陷的，用于处理缺陷。根据存储单元或管芯的BER或ECC控制字(CW)FBC简档(例如，最大FBC)，缺陷存储器处理程序350可以分别收回、记录和报告个别存储单元或管芯。在存储单元的情况下，管芯仍可以用于许多收回的存储单元。如果整个存储器管芯被报告为有缺陷的，则存储器管芯将被收回。附加的或不同的标准(除了BER或FBC)被设想用于测试目的。
在操作330处，处理逻辑执行完成制造测试可能需要的其它或附加测试程序，其可以包含例如存储器管芯或整个存储器装置或驱动器的机械测试。在操作340处，处理逻辑在所有制造测试等终止时扫描并记录存储器健康数据。此些数据的一个实例是每个管芯(或在3D交叉点存储器中分层的一些子管芯物理单元、NAND中的平面/块等)的每CW位错误计数直方图。这些数据可以用于存储器子系统中的运行时介质管理，并且还可以用于改进存储器组件制造流程，例如筛选。
图5A是示出根据一些实施例的使用交错的写入操作组与读取操作组来测试在所选读取电压电平下的存储器质量的图。通常，为了确定每个存储单元的RBER，经由写入存储单元(例如，NAND中的闪存块)，随后在重复写入/读取/从随后的存储单元之前读取存储单元(逐页)来执行存储器质量制造测试(其间没有其它操作并且忽略W2R延迟的影响)。由于在执行BER(或其它缺陷)扫描之前需要具有完全编程的块，所以写入/读取与NAND中的块单元对准。然而，此常规方法可能是耗时的，尤其是当写入到读取(W2R)延迟增加时，从而在试图扫描测试整个存储器装置130时强制许多延迟。
为了解决上述常规方法中的缺陷，图5A中的图示出了测试处理装置如何迭代：(1)将数据顺序地写入到存储器管芯的多个存储单元，直到最佳W2R延迟周期到期为止，所述最佳W2R延迟周期也可以考虑其它延迟因素，例如控制器延迟，以及(2)使用选定的读取电压电平进行测试，顺序地读取来自存储器管芯的多个存储单元的数据，直到读取先前写入的存储单元为止。“顺序地写入”在下文中是指将数据写入到存储器管芯上的顺序编号的存储单元。“顺序地读取”在下文中指从存储器管芯上的顺序编号的存储单元读取数据。在此交错方法之后，在一系列写入操作之后的一系列读取操作内，对应于多个存储单元中的存储单元，每个读取操作可以从其对应的写入操作的最佳W2R延迟周期处执行。
例如，在最佳W2R延迟周期510A期间执行第一系列的顺序写入操作(W1至W6)，随后执行第一系列的顺序读取操作(R1至R6)以顺序地读取先前写入的存储单元。因为第一读取操作(R1)对应于第一写入操作(W1)，所以这些存储器操作由最佳W2R延迟周期510A分离。此外，因为最后的读取操作(R6)对应于最后的写入操作(W6)，所以这些存储器操作由最佳W2R延迟周期515A分离。通过在最佳W2R延迟周期510B期间执行第二系列的写入操作(W1至W12)，接着执行第二系列的读取操作(R7至R12)，此交错方法可以继续，以顺序地读取先前写入的存储单元。因为第一读取操作(R7)对应于写入操作(W7)，所以这些存储器操作由最佳W2R延迟周期510B分离。此外，因为最后的读取操作(R12)对应于最后的写入操作(W12)，所以这些存储器操作由最佳W2R延迟周期515B分离。以此方式，假设最佳W2R延迟周期相等，则每个写入操作和每个对应的读取操作之间的定时处于恒定的步调。因此，在理想情况下，最佳W2R周期510A、510B分别等于最佳时间周期515A、515B，但是非理想情况可能产生这些时间周期的一些不匹配，这将在下面参考图5B解决。
在实施例中，以相同的恒定写入和读取速度进行写入操作和相应的读取操作(以读取先前写入的数据)。“最佳”W2R延迟周期可以被限定为填补写入操作的数据总线所花费的时间周期。(在一些实施例中，可以进一步调整最佳W2R延迟周期，以解决由于存储单元中的非理想性或由于控制器延迟而导致的附加延迟。)因为要花费大量时间来排队下一系列写入操作，所以在读取那些写入操作的结果之前执行一定数量的写入操作以便收集BER结果是最有效的。以此方式，在执行读取操作的同时重新填充数据总线，并且可以在完成读取先前写入的存储单元后重新开始迭代循环。因此，图5A的存储器质量测试方法比常规方法更有效且更快，从而能够更快地完成制造测试，以不延迟存储器子系统110的出厂。同时，如本文中所讨论的，处理装置可以基于从存储器管芯的多个存储单元顺序读取数据来确定和跟踪BER。如果BER相对于对应的W2R延迟周期过高，则确定存储器子系统有缺陷。
图5B是示出根据实施例的图5A的存储器质量测试的最后部分的图，其中在最后的写入操作内插入有意的等待周期522(例如，一些附加延迟)以完成整个最佳W2R延迟周期。更具体地说，在对存储器管芯的最后数目的存储单元(Wn-2至Wn)的最后顺序写入操作期间，处理装置可能需要顺序写入中的附加的延迟，直到达到当前最佳W2R延迟周期510Z的到期为止。处理装置可以进一步从最后数目的存储单元(Rn-2至Rn)顺序地读取，以完成交错的存储器质量测试。
在实际的实施例中，在存储单元之间可能存在导致任何给定的W2R延迟周期(对于一系列写入操作)不同于最佳W2R延迟周期的非理想划分。在此些情况下，处理装置可以在用于一系列写入操作(例如，图5A)的任何正在进行的W2R延迟周期中注入类似于图5B的有意等待522的小的附加延迟，以便达到当前最佳W2R延迟周期(例如，510A或510B)的结束。以此方式，可以控制恒定的写入和读取速度以最大化与BER相关的测试的速度，并且相对于总的测试时间，可以忽略由此些有意的等待周期引起的任何附加延迟。
图6是根据各个实施例的用于执行存储器子系统的读取电压辅助制造测试的实例方法600的流程图。方法600可以由处理逻辑来执行，所述处理逻辑可以包含硬件(例如，处理装置、电路、专用逻辑、可编程逻辑、微代码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)或其组合。在一些实施例中，方法600由图1的控制器115(例如，制造测试器113)和/或外部测试装置150执行。尽管以特定的序列或次序展示，但是除非另外指定，否则可以修改处理的顺序。因此，所示出的实施例应仅被理解为实例，并且所示出的处理可以以不同的次序执行，并且一些处理可以并行执行。另外，在各种实施例中可以省略一或多个处理。因此，并非在每个实施例中都需要所有处理。其它处理流程也是可能的。
因为每个存储器管芯(或其它存储器封装)的读取电压电平可以在不同存储器管芯上变化，所以可以在每个存储器管芯上迭代(或并行)执行方法600的制造测试，但使用存储器管芯特定的读取电压电平。因此，图6的方法600一般关于单个存储器管芯来解释，但可应用于多个存储器管芯，无论是并行还是串行测试。在操作610处，处理逻辑经由存取存储在存储器管芯的寄存器137中的多个读取电压电平来验证每个读取电压电平是否落在对应的相对电压范围内。在其它实施例中，此检查可以相对于存储器管芯处预期的绝对电压电平来验证多个读取电压电平。此制造测试可以经由在图3的方法300中的操作322和/或操作324执行来执行。如果顺序地执行，则确定存储器管芯未通过这些测试中的一个无需进行进一步测试，因为存储器管芯可以被报告为有缺陷的。
在操作620处，处理逻辑在操作610中确定是否有任何读取电压电平未通过验证。如果是，则在操作625处存在至少一个未通过验证的读取电压电平，处理逻辑将存储器管芯报告为有缺陷的。如果否，则在操作630处，读取电压电平全部正确验证，处理逻辑选择多个读取电压电平中的初始读取电压电平，以在存储器管芯的第一、第二或第三最短写入到读取(W2R)延迟范围中的一个处实现不满足(例如，低于)阈值标准的误码率(BER)。因此，就能够在相应的W2R延迟范围达到某些BER电平的存储器管芯的特性和设计而言，所述初始读取电压电平可以对应于前三个读取电压电平(V1、V2或V3)中的一个，如参考图2至4所讨论的。在其它实施例中，可用于存储器质量测试的可用读取电压电平进一步限制为前两个读取电压电平(V1或V2)或后两个读取电压电平(V2或V3)。
在操作640处，处理逻辑使用存储器管芯的存储单元的初始读取电压电平来确定误码率(BER)，以测试存储器管芯的存储器质量。如所提及的，每个存储单元可以由一或多个码字组成，ECC编码器/解码器111可以验证从存储器装置130存储或检索的数据的正确性的粒度。在操作640处执行的制造可以如参考图3的操作326所解释的执行。
在操作650处，处理逻辑确定BER(在操作640处确定)是否满足阈值标准。此阈值标准可以是一或多个存储单元由于其降低的存储器质量而被认为是(或)有缺陷的阈值BER值。如果BER满足一或多个存储单元的阈值标准，则在操作625处，处理逻辑可以将存储器管芯报告为有缺陷。在一些实施例中，满足阈值标准的单个存储单元足以将存储器管芯报告为有缺陷。在其它实施例中，在将存储器管芯作为整体视为有缺陷之前，将阈值数目的存储单元视为有缺陷。例如，每当存储单元被报告为有缺陷时(任选地包含每个有缺陷的存储单元的标识)，可以更新缺陷表。当报告(或记录)为有缺陷的存储单元的数目超过阈值数目时，将存储器管芯报告为有缺陷。在又一实施例中，整个存储器管芯的BER可以连续地在所有测试的存储单元上平均，并且在测试期间平均BER超过阈值标准时，存储器管芯可以被报告为有缺陷。与阈值标准相比，设想了用于对个别存储单元采用BER结果的附加方法。
否则，处理逻辑可以在操作660处继续以确定是否测试另一个读取电压电平。在一个实施例中，在操作665处报告没有存储器故障之前，预先选择读取电压电平的数目，并且完成每个预先选择的电压电平的测试。因为BER可以根据读取电压电平的W2R延迟范围而改变(即使仅稍微改变)，所以在一些实施例中，可以参考BER的不同阈值标准来评估在不同读取电压电平的每个测试。可替代地或附加地，可以基于规则或一些预定标准来决定在操作660处选择要测试的后续电压电平。
例如，处理逻辑可以应用规则来决定第一BER值是否(以及多少)超过与初始读取电压电平相关联的初始阈值标准。如果第一BER未超过初始阈值标准(例如，对于任何存储单元)，则在操作665处可以将存储器管芯报告为无缺陷。如果第一BER超过初始阈值标准，但在初始阈值标准的百分之五至百分之十(或一些其它低阈值百分比)内，则处理逻辑可以在操作660处决定运行第二BER测试作为对存储器质量水平的确认检查。第二BER测试可以在第二读取电压电平(例如，在较高的W2R延迟范围)下运行，并且因此与第二阈值标准(如果仅稍微高于初始阈值标准)进行比较。如果存储器管芯通过该第二BER测试，则出于存储器质量的目的仍然没有缺陷。对于不同的读取电压电平，可以将此过程分层为具有不同阈值标准的附加测试。然而，意图方法600不逐步通过并使用每个读取电压电平来进行存储器质量测试，以便避免使用对应于较长(当然最长)W2R延迟的读取电压电平进行存储器质量测试。
如果基于BER的存储器质量测试在初始读取电压电平通过，并且在另一个读取电压电平不执行附加的制造测试，则在操作665处，处理逻辑报告没有存储器管芯故障。假设所有存储器管芯均通过，则处理逻辑报告存储器装置130已通过读取电压辅助制造测试。然而，如果在操作660处，存在另一个读取电压电平以进行存储器质量测试(如上文所讨论)，则处理逻辑循环回到操作630以选择用于BER测试的后续读取电压电平，随后是迭代执行的操作640和650。
更具体地，作为实例，在操作630处，处理逻辑选择在存储器管芯的第一、第二或第三最短W2R延迟范围中的另一个处实现低于阈值标准的BER的多个读取电压电平中的第二读取电压电平。在操作650处，处理逻辑使用第二读取电压电平确定存储器管芯的存储单元的第二误码率(BER)。在操作625处，处理逻辑响应于存储器管芯的一或多个存储单元的第二BER满足阈值标准而将存储器管芯报告为有缺陷。或者，在操作665处，如果第二BER电平未超过阈值标准，则处理逻辑报告没有存储器管芯故障。例如，可以对第三电压电平重复此测试。
图7是根据各种实施例使用一或多个读取电压电平执行存储器质量测试的实例方法700的流程图。方法700可以由处理逻辑来执行，所述处理逻辑可以包含硬件(例如，处理装置、电路、专用逻辑、可编程逻辑、微代码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)或其组合。在一些实施例中，方法700由图1的控制器115(例如，制造测试器113)和/或外部测试装置150执行。尽管以特定的序列或次序展示，但是除非另外指定，否则可以修改处理的顺序。因此，所示出的实施例应仅被理解为实例，并且所示出的处理可以以不同的次序执行，并且一些处理可以并行执行。另外，在各种实施例中可以省略一或多个处理。因此，并非在每个实施例中都需要所有处理。其它处理流程也是可能的。
在操作710处，处理逻辑确定要测试多个最低读取电压电平中的哪一个。这可以是测试三个最低读取电压电平(V1、V2或V3)中的一个、两个或全部三个的预定决定，如参考图2至4和6所讨论的。例如，在一些实施例中，处理逻辑决定对第二最低读取电压电平或对第二和第三最低读取电压电平执行测试。这可以能够在足够高的W2R延迟下进行测试，但是不能在难以精确地测试BER的(最低读取电压电平的)快速W2R下进行测试。在未来实施例中，还可以测试第四最低读取电压电平(V4)或更高可能是有利的，并且因此只要排除对应于最长W2R延迟的最高读取电压电平，则仅参考三个最低读取电压电平就不受限制。
在操作720处，处理逻辑确定是否已测试了所有选定的读取电压电平。如果答案为是，则在操作725处，完成执行存储器质量检查的方法700。如果答案为否，则在操作730处，处理逻辑选择下一个读取电压电平进行测试。例如，处理逻辑可以顺序地步进通过已选择待测试的读取电压电平。
在操作740处，处理逻辑顺序地将数据写入到存储器管芯的存储单元，直到最佳W2R延迟周期期满为止，例如，图5A的最佳W2R延迟周期510A与正被测试的当前读取电压电平相关联。如参考图5B所讨论的，此最佳W2R延迟可以包含例如故意等待522的附加延迟，并且因此在本文中提到“最佳W2R延迟”时，可以理解为任选地包含一些附加等待周期以解决稍微不一致的W2R延迟周期。在操作750处，处理逻辑顺序地从存储器管芯的存储单元读取先前写入的数据，例如，直到另一个最佳W2R延迟周期期满，以保持交错的写入/读取方法的恒定步调。例如，在制造测试期间，可以在顺序下一个最佳W2R延迟周期期间进行读取。
在各个实施例中，在操作740和750处的测试的不同方面串行和/或并行执行。例如，在单个或多个数据总线上的子系统110中的多个管芯可以允许并行地执行这些操作。单个存储器管芯(或逻辑单元)中的物理存储单元的写入/读取可以顺序地在交错方法中进行。然而，这并不意味着每个存储单元的写入/读取不能利用存储器管芯(或逻辑单元)的并发特征。例如，如果存储器子系统110支持管芯中分区的并发，则此些并发可以被此制造测试流所利用以最小化制造时间。
在操作755处，处理逻辑基于从存储器管芯的存储单元读取数据来确定误码率(例如，读取BER)。在一些实施例中，此BER是操作640(图6)的结果，处理逻辑可以确定存储器管芯中是否存在基于存储器质量的缺陷，如参考图6所讨论的。
在操作760处，处理逻辑确定是否已测试了存储器管芯的所有存储单元。如果否，则处理逻辑循环返回以继续如在操作740和750处执行的将数据顺序地写入到一系列存储单元以及从一系列存储单元读取数据。在操作770处，一旦所有存储单元已经被测试，则处理逻辑可以向缺陷存储器处理程序350报告在所选择的读取电压电平下测试的存储器管芯的存储单元中检测到的任何异常或缺陷。例如，可以在被确定为高于对应读取电压电平的BER值的阈值标准的读取BER中检测到缺陷。任何一个或一组存储单元的缺陷可以足以认为存储器管芯有缺陷，例如，如关于图6的操作650所讨论。方法700循环回到操作720，其中处理逻辑可以再次确定是否已测试了所有选定读取电压电平。如果否，则测试继续操作730等。然而，如果已经测试了所有读取电压电平，则完成对存储器装置130的存储器质量检查。
图8示出了计算机系统800的实例机器，在其中可以执行用于使机器执行本文中所讨论的方法中的任何一或多个的一组指令。在一些实施例中，计算机系统800可以对应于包含、耦合到或利用存储器子系统(例如，图1的存储器子系统110)的主机系统(例如，图1的主机系统120)或可以用于执行控制器115(例如，执行操作系统以执行与图1的制造测试器113相对应的操作)的操作。在替代实施例中，机器可以连接(例如，联网)到LAN、内联网、外联网和/或因特网中的其它机器。所述机器可以作为客户机服务器网络环境中的服务器或客户机，作为对等(或分布式)网络环境中的对等机器，或作为云计算基础设施或环境中的服务器或客户机来操作。
机器可以是个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、蜂窝电话、网络应用、服务器、网络路由器、交换机或网桥或任何能够执行一组指令(顺序或以其它方式)的任何机器，所述指令指定将由所述机器采取的动作。此外，虽然示出了单个机器，但是术语“机器”还应被理解为包含机器的任何集合，所述机器单独地或联合地执行一组(或多组)指令以执行本文中所讨论的方法中的任何一或多个。
实例计算机系统800包含处理装置802、主存储器804(例如，只读存储器(ROM)、闪速存储器、动态随机存取存储器(DRAM)，例如同步DRAM(SDRAM)或Rambus DRAM(RDRAM)等)、静态存储器806(例如，闪速存储器、静态随机存取存储器(SRAM)等)，以及经由总线830彼此通信的数据存储系统818。
处理装置802可以表示一或多个通用处理装置，例如微处理器、中央处理单元等。更具体地，处理装置可以是复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器或实现其它指令集的处理器或实现指令集组合的处理器。处理装置802还可以是一或多个专用处理装置，例如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器等。处理装置802被配置成执行指令826以用于执行本文中所讨论的操作和步骤。计算机系统800可以进一步包含网络接口装置808以通过网络820进行通信。
数据存储系统818可以包含机器可读存储介质824(也被称为计算机可读介质)，其上存储有一或多组指令826或软件，所述指令826或软件体现了本文中描述的任何一或多个方法或功能。在由计算机系统800执行指令826期间，指令826还可以完全或至少部分地驻留在主存储器804内和/或处理装置802内，主存储器804和处理装置802也构成机器可读存储介质。机器可读存储介质824、数据存储系统818和/或主存储器804可以对应于图1的存储器子系统110。
在一个实施例中，指令826包含实现对对应于错误确定组件(例如，图1的制造测试器113)的功能的指令。尽管机器可读存储介质824在实例实施例中被展示为单个介质，但是术语“非暂时性机器可读存储介质”应被认为包含存储一或多个组指令的单个介质或多个介质。术语“机器可读存储介质”还应被认为包含能够存储或编码一组指令以由机器执行并且使机器执行此公开的任何一或多个方法的任何介质。因此，术语“机器可读存储介质”应被认为包含但不限于固态存储器、光介质和磁介质。
前面的详细描述的一些部分已经根据对计算机存储器内的数据位的操作的算法和符号表示呈现。这些算法的描述和表示是数据处理领域的技术人员用来将他们工作的实质最有效地传达给本领域的其它技术人员的方式。这里，算法通常被认为是导致期望结果的自相容操作序列。所述操作是需要对物理量进行物理操纵的操作。通常，尽管不是必须的，这些量采取能够被存储、组合、比较和以其它方式操纵的电或磁信号的形式。主要出于通用的原因，有时已经证明将这些信号称为位、值、元素、符号、字符、项、数字或类似物是方便的。
然而，应记住，所有这些和类似的术语将与适当的物理量相关联，并且仅仅是应用于这些量的方便的标签。本公开可以涉及计算机系统或类似的电子计算装置的动作和处理，所述计算机系统或类似的电子计算装置将表示为计算机系统的寄存器和存储器内的物理(电子)量的数据操纵并转换为类似地表示为计算机系统的存储器和寄存器或其它此类信息存储系统内的物理量的其它数据。
本公开还涉及用于执行本文中的操作的装置。此设备可以为预期目的而专门构造，或者它可以包含由存储在计算机中的计算机程序选择性地激活或重新配置的通用计算机。此类计算机程序可以存储于计算机可读存储介质中，例如但不限于任何类型的磁盘，包含软盘、光盘、CD-ROM和磁光盘、只读存储器(ROM)、随机存取存储器(RAM)、EPROM、EEPROM、磁卡或光卡，或适于存储电子指令的任何类型的介质，每个介质耦合到计算机系统总线。
本文中呈现的算法和显示并不固有地与任何特定计算机或其它设备相关。各种通用系统可以与根据本文的教导的程序一起使用，或可以证明构造更专用的设备来执行所述方法是方便的。用于各种这些系统的结构将如前所述出现在以下描述中。此外，没有参考任何特定编程语言来描述本公开。应理解，可以使用各种编程语言来实现本文中所描述的本公开的教导。
本公开可以被提供为计算机程序产品或软件，其可以包含其上存储有指令的机器可读介质，所述指令可以用于对计算机系统(或其它电子装置)编程以执行根据本公开的处理。机器可读介质包含用于以机器(例如，计算机)可读形式存储信息的任何机制。在一些实施例中，机器可读(例如，计算机可读)介质包含机器(例如，计算机)可读存储介质，例如只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁盘存储介质、光存储介质、闪速存储器组件等。
在前述说明书中，已经参考其特定实例实施例描述了本公开的实施例。显然，可以在不脱离如在所附权利要求中阐述的本公开的实施例的更宽的精神和范围的情况下对其进行各种修改。因此，说明书和附图被认为是说明性的而不是限制性的。

Claims (20)

1.一种系统，其包括：
多个存储器管芯，每个存储器管芯包括为所述存储器管芯存储多个读取电压电平的寄存器；以及
处理装置，其耦合到所述多个存储器管芯，其中为了测试所述多个存储器管芯中的存储器管芯，所述处理装置用于：
经由存取存储在所述存储器管芯的所述寄存器中的所述多个读取电压电平，验证每个读取电压电平是否落入对应的相对电压范围内；
选择所述多个读取电压电平中的初始读取电压电平，以在所述存储器管芯的第一最短写入到读取W2R延迟范围或第二最短写入到读取W2R延迟范围中的一个处实现不满足阈值标准的误码率；
使用所述初始读取电压电平确定所述存储器管芯的存储单元的误码率，其中每个存储单元包括一或多个码字；以及
响应于以下各项中的一个，将所述存储器管芯报告为有缺陷：(i)所述多个读取电压电平中的读取电压电平未通过验证；或(ii)所述存储器管芯的一或多个存储单元的所述误码率满足所述阈值标准。
2.根据权利要求1所述的系统，其中为了验证每个读取电压电平落入对应的相对电压范围内，所述处理装置进一步用于：
验证第二读取电压电平高于所述多个读取电压电平中的第一读取电压电平；
验证第三读取电压电平高于所述第二读取电压电平；以及
验证第四读取电压电平高于所述第三读取电压电平。
3.根据权利要求1所述的系统，其中为了验证每个读取电压电平落入对应的相对电压范围内，所述处理装置进一步用于：
验证第二读取电压电平落在第一读取电压电平加第一最小偏移电压与所述第一读取电压电平加第一最大偏移电压之间；
验证第三读取电压电平落在所述第一读取电压电平加第二最小偏移电压与所述第一读取电压电平加第二最大偏移电压之间，其中所述第二最小偏移电压大于所述第一最小偏移电压，并且其中所述第二最大偏移电压大于所述第一最大偏移电压；以及
验证第四读取电压电平落在所述第一读取电压电平加第三最小偏移电压与所述第一读取电压电平加第三最大偏移电压之间，其中所述第三最小偏移电压大于所述第二最小偏移电压，并且其中所述第三最大偏移电压大于所述第二最大偏移电压。
4.根据权利要求1所述的系统，其中确定所述误码率包括迭代地：
将数据顺序地写入到所述存储器管芯的多个所述存储单元，直到最佳W2R延迟周期期满；
使用所述初始读取电压电平，从所述存储器管芯的所述多个所述存储单元中顺序地读取所述数据，直到已经读取了先前写入的所述多个所述存储单元，其中在对所述多个存储单元中的存储单元进行对应的写入操作之后的所述最佳W2R延迟周期执行每个读取操作；以及
基于从所述存储器管芯的所述多个所述存储单元顺序地读取所述数据来跟踪所述误码率。
5.根据权利要求4所述的系统，其中确定所述误码率进一步包括，在对所述多个所述存储单元中的最后的存储单元的最后的写入操作之后，在顺序写入中引起延迟，直到所述最佳W2R延迟周期期满。
6.根据权利要求1所述的系统，其中所述处理装置进一步响应于所述一或多个存储单元的所述误码率超过所述阈值标准不大于阈值百分比：
为所述存储器管芯选择所述多个读取电压电平中的第二读取电压电平，以在所述第一最短W2R延迟范围或所述第二最短W2R延迟范围中的另一个处实现不满足第二阈值标准的误码率；
使用所述第二读取电压电平确定所述存储器管芯的存储单元的第二误码率；以及
响应于所述存储器管芯的一或多个所述存储单元的所述第二误码率满足所述第二阈值标准而将所述存储器管芯报告为有缺陷。
7.一种方法，其包括在存储器子系统的制造期间使用至少一个处理装置测试所述存储器子系统的多个存储器管芯，其中测试所述多个存储器管芯中的存储器管芯包括：
经由存取存储在所述存储器管芯中的读取电压电平，验证每个读取电压电平落入对应的相对电压范围内；
为所述存储器管芯选择所述读取电压电平中的初始读取电压电平，以在第一最短写入到读取W2R延迟范围、第二最短写入到读取W2R延迟范围或第三最短写入到读取W2R延迟范围中的一个处实现不满足阈值标准的误码率；以及
执行误码率检查，其包括：
将数据写入所述存储器管芯的存储单元；
使所述数据使用所述初始读取电压电平从所述存储器管芯的所述存储单元被读取；以及
基于所述从所述存储器管芯的所述存储单元读取所述数据来确定误码率。
8.根据权利要求7所述的方法，其中所述验证包括：
(i)验证第二读取电压电平高于第一读取电压电平；
(ii)验证第三读取电压电平高于所述第二读取电压电平；
(iii)验证第四读取电压电平高于所述第三读取电压电平；以及
响应于(i)、(ii)或(iii)中的一个未通过验证而将所述存储器管芯报告为有缺陷。
9.根据权利要求8所述的方法，其中所述验证进一步包括：
(iv)验证所述第二读取电压电平落在所述第一读取电压电平加第一最小偏移电压与所述第一读取电压电平加第一最大偏移电压之间；
(v)验证所述第三读取电压电平落在所述第一读取电压电平加第二最小偏移电压与所述第一读取电压电平加第二最大偏移电压之间，其中所述第二最小偏移电压大于所述第一最小偏移电压，并且其中所述第二最大偏移电压大于所述第一最大偏移电压；
(vi)验证所述第四读取电压电平落在所述第一读取电压电平加第三最小偏移电压与所述第一读取电压电平加第三最大偏移电压之间，其中所述第三最小偏移电压大于所述第二最小偏移电压，并且其中所述第三最大偏移电压大于所述第二最大偏移电压；以及
响应于(iv)、(v)或(vi)中的一个未通过验证而将所述存储器管芯报告为有缺陷。
10.根据权利要求7所述的方法，其进一步包括响应于阈值数目的所述存储单元的所述误码率满足所述阈值标准而将所述存储器管芯报告为有缺陷。
11.根据权利要求7所述的方法，其进一步包括：
为所述存储器管芯选择所述读取电压电平中的第二读取电压电平，以在所述第一最短W2R延迟范围、所述第二最短W2R延迟范围或所述第三最短W2R延迟范围中的另一个处实现不满足所述阈值标准的误码率；以及
其中执行所述误码率检查进一步包括：
将数据写入所述存储器管芯的所述存储单元；
使用所述第二读取电压电平从所述存储器管芯的所述存储单元读取所述数据；
基于所述使用所述第二读取电压电平从所述存储器管芯的所述存储单元读取所述数据来确定第二误码率；以及
响应于阈值数目的所述存储单元的所述第二误码率满足所述阈值标准，将所述存储器管芯报告为有缺陷。
12.根据权利要求7所述的方法，其中所述执行所述误码率检查进一步包括对所述存储器管芯的所述存储单元迭代地：
顺序地写入到多个所述存储单元，直到所述初始读取电压电平的最佳W2R延迟周期期满；以及
从所述多个所述存储单元顺序地读取直到已经读取了先前写入的所述多个所述存储单元，其中在对所述多个存储单元中的存储单元的相应写入操作之后，以所述最佳W2R延迟周期执行每个读取操作。
13.根据权利要求12所述的方法，其中所述执行所述误码率检查进一步包括，在对所述多个存储单元中的最后的存储单元的最后的写入操作之后，在顺序写入中引起延迟，直到所述最佳W2R延迟周期期满。
14.一种存储指令的非暂时性机器可读存储介质，所述指令在由处理装置执行时使得所述处理装置针对存储器子系统的多个存储器管芯中的存储器管芯以：
经由存取存储在所述存储器管芯中的读取电压电平，验证每个读取电压电平落入对应的相对电压范围内；
选择所述读取电压电平中的初始读取电压电平，以在所述存储器管芯的第一最短写入到读取W2R延迟范围、第二最短写入到读取W2R延迟范围或第三最短写入到读取W2R延迟范围中的一个处实现不满足阈值标准的误码率；
使数据被写入到所述存储器管芯的存储单元；
使所述数据使用所述初始读取电压电平从所述存储器管芯的所述存储单元被读取；以及
基于从所述存储器管芯的所述存储单元读取所述数据来确定误码率。
15.根据权利要求14所述的非暂时性机器可读存储介质，其中验证每个读取电压电平落入对应的电压范围包括以：
(i)验证第二读取电压电平高于第一读取电压电平；
(ii)验证第三读取电压电平高于所述第二读取电压电平；
(iii)验证第四读取电压电平高于所述第三读取电压电平；以及
响应于(i)、(ii)或(iii)中的一个未通过验证而将所述存储器管芯报告为有缺陷。
16.根据权利要求15所述的非暂时性机器可读存储介质，其中验证每个读取电压电平落入对应的电压范围包括以：
(iv)验证所述第二读取电压电平落在所述第一读取电压电平加第一最小偏移电压与所述第一读取电压电平加第一最大偏移电压之间；
(v)验证所述第三读取电压电平落在所述第一读取电压电平加第二最小偏移电压与所述第一读取电压电平加第二最大偏移电压之间，其中所述第二最小偏移电压大于所述第一最小偏移电压，并且其中所述第二最大偏移电压大于所述第一最大偏移电压；
(vi)验证所述第四读取电压电平落在所述第一读取电压电平加第三最小偏移电压与所述第一读取电压电平加第三最大偏移电压之间，其中所述第三最小偏移电压大于所述第二最小偏移电压，并且其中所述第三最大偏移电压大于所述第二最大偏移电压；以及
响应于(iv)、(v)或(vi)中的一个未通过验证而将所述存储器管芯报告为有缺陷。
17.根据权利要求14所述的非暂时性机器可读存储介质，其中所述指令进一步使所述处理装置响应于所述存储单元中的一或多个的所述误码率满足所述阈值标准而将所述存储器管芯报告为有缺陷。
18.根据权利要求14所述的非暂时性机器可读存储介质，其中所述指令进一步使所述处理装置以：
为所述存储器管芯选择所述读取电压电平中的第二读取电压电平，以在第一W2R延迟范围、第二W2R延迟范围或第三W2R延迟范围中的另一个处实现不满足所述阈值标准的误码率；
再次使数据被写入到所述存储器管芯的所述存储单元；
使所述数据使用所述第二读取电压电平从所述存储器管芯的所述存储单元被读取；
基于使用所述第二读取电压电平从所述存储器管芯的所述存储单元读取所述数据来确定第二误码率；以及
响应于所述存储单元中的一或多个的所述第二误码率满足所述阈值标准而将所述存储器管芯报告为有缺陷。
19.根据权利要求14所述的非暂时性机器可读存储介质，其中为了使所述数据被写入到所述存储器管芯的所述存储单元和从所述存储单元被读取，所述指令进一步使所述处理装置迭代地：
使所述数据顺序地写入到多个所述存储单元，直到所述初始读取电压电平的最佳W2R延迟周期期满；以及
使所述数据从所述多个存储单元被顺序地读取，直到已经读取了先前被写入的所述多个存储单元，其中在对所述多个存储单元中的存储单元的对应的写入操作之后，以所述最佳W2R延迟周期执行每个读取操作。
20.根据权利要求14所述的非暂时性机器可读存储介质，其中所述指令进一步使所述处理装置以：
在对所述存储器管芯的最后的多个所述存储单元的最后的顺序写入操作期间，引起顺序写入的延迟，直到当前最佳W2R延迟周期期满；以及
使所述数据从所述最后的多个所述存储单元中顺序地被读取。
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