CN103680605A - 用于m位存储器单元的m+n位编程和m+l位读取 - Google Patents

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Abstract

本申请涉及用于M位存储器单元的M+N位编程和M+L位读取。本发明描述一种存储器装置以及编程和/或读取过程，其以比所需阈值电压分辨率高的阈值电压分辨率来编程和/或读取存储器阵列中的单元。在编程非易失性存储器单元的过程中，此允许在编程期间放置更准确的阈值电压，且使得能够对编程干扰进行预补偿，从而增加对所述单元的任何后续读取或验证操作的准确度。在读取/感测存储器单元的过程中，增加的阈值电压分辨率允许更准确地解译所述存储器单元的经编程状态，且还使得能够更有效地使用例如卷积码、部分响应最大似然(PRML)、低密度奇偶校验(LDPC)、涡轮码和网格调制编码和/或解码等概率性数据编码技术，从而降低所述存储器的总错误率。

Description

用于M位存储器单元的M+N位编程和M+L位读取
分案申请的相关信息
本案是分案申请。该分案的母案是申请日为2008年11月18日、申请号为200880117048.3、发明名称为“用于M位存储器单元的M+N位编程和M+L位读取”的发明专利申请案。
技术领域
本发明大体上涉及半导体存储器，且具体来说，本发明涉及利用模拟信号来传送两个或两个以上信息位的数据值的固态非易失性存储器装置和系统。
背景技术
电子装置通常具有可用于其的某类型的大容量存储装置。普通实例为硬盘驱动器(HDD)。HDD能够以相对低的成本进行大量存储，其中当前可用的消费型HDD具有超过1000吉字节的容量。
HDD通常将数据存储于旋转磁性媒体或磁盘上。数据通常作为磁通量反转的模式而存储于磁盘上。为了将数据写入到典型HDD，使磁盘以高速旋转，同时浮动于磁盘上方的写头产生一系列磁性脉冲以对准磁盘上的磁性粒子以表示数据。为了从典型HDD读取数据，随着磁电阻读取头浮动于以高速旋转的磁盘上方，在磁电阻读取头中诱发电阻改变。实际上，所得数据信号为模拟信号，其峰值和谷值为数据模式的磁通量反转的结果。接着使用被称为部分响应最大似然(PRML)的数字信号处理技术以对模拟数据信号进行取样以确定负责产生数据信号的可能数据模式。
HDD归因于其机械性质而具有某些缺点。HDD易受到归因于冲击、振动或强磁场的损坏或过度读取/写入错误。另外，HDD在便携式电子装置中为功率相对大的用户。
大容量存储装置的另一实例为固态驱动器(solid state drive，SSD)。不再将数据存储于旋转媒体上，SSD利用半导体存储器装置来存储其数据，但包括使其对于其主机系统来说好像其为典型HDD的接口和形态因数。SSD的存储器装置通常为非易失性快闪存储器装置。
快闪存储器装置已发展为用于广泛范围的电子应用的盛行非易失性存储器来源。快闪存储器装置通常使用允许高存储器密度、高可靠性和低功率消耗的单晶体管存储器单元。经由电荷存储节点的编程(例如，浮动栅极或捕集层或其它物理现象)的单元的阈值电压上的改变确定每一单元的数据值状态。快闪存储器和其它非易失性存储器的常见用途包括个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、器具、交通工具、无线装置、移动电话和可移除存储器模块，且非易失性存储器的用途不断扩展。
不同于HDD，SSD的操作通常归因于其固态性质而不经受振动、冲击或磁场问题。类似地，在无移动部分的情况下，SSD与HDD相比具有更低功率需求。然而，SSD与具有相同形态因数的HDD相比当前具有低得多的存储容量和显著高的每位的成本。
出于上文所叙述的原因，且出于对于所属领域的技术人员来说在阅读且理解本说明书后便将明白的其它原因，在此项技术中存在针对替代性大容量存储选项的需要。
附图说明
图1为根据本发明的一实施例的存储器装置的简化框图。
图2为可能在图1的存储器装置中找到的实例NAND存储器阵列的一部分的示意图。
图3为根据本发明的一个实施例的固态大容量存储装置的方框示意图。
图4为波形的描绘，其在概念上展示根据本发明的一实施例的可能通过读取/写入通道而从存储器装置接收的数据信号。
图5为根据本发明的一实施例的电子系统的方框示意图。
图6A到图6B详述如下图解：其详述根据本发明的实施例的非易失性存储器单元的阈值电压逻辑窗状态。
图7为根据本发明的一实施例的利用模拟数据通信的电子系统的方框示意图。
图8和图9为根据本发明的实施例的利用数字数据通信的电子系统的方框示意图。
具体实施方式
在当前实施例的以下详细描述中，参看附图，附图形成当前实施例的一部分且在其中以说明方式展示可实践所述实施例的特定实施例。以足够细节来描述这些实施例以使所属领域的技术人员能够实践本发明，且应理解，可利用其它实施例，且可在不脱离本发明的范围的情况下作出过程、电气或机械改变。因此，以下详细描述不应在限制意义上进行理解。
传统固态存储器装置以二进制信号的形式来传递数据。通常，接地电位表示数据位的第一逻辑电平(例如，‘0’数据值)，而电源电位表示数据位的第二逻辑电平(例如，‘1’数据值)。多电平单元(MLC)可经指派(例如)有四个不同阈值电压(Vt)范围(每一范围为200mV)，其中每一范围对应于相异数据状态，借此表示四个数据值或位模式。通常，在每一范围之间存在0.2V到0.4V的死空间或裕度以使Vt分布不重叠。如果单元的Vt在第一范围内，则单元可被认为存储逻辑11状态且通常被看作单元的经擦除状态。如果Vt在第二范围内，则单元可被认为存储逻辑10状态。如果Vt在第三范围内，则单元可被认为存储逻辑00状态。且，如果Vt在第四范围内，则单元可被认为存储逻辑01状态。
当如上文所描述来编程传统MLC装置时，通常首先将单元作为块进行擦除以对应于经擦除状态。在单元块的擦除之后，必要时，首先编程每一单元的最低有效位(LSB)。举例来说，如果LSB为1，则编程为不必要的，但如果LSB为0，则使目标存储器单元的Vt从对应于11逻辑状态的Vt范围移动到对应于10逻辑状态的Vt范围。在LSB的编程之后，以类似方式来编程每一单元的最高有效位(MSB)，从而在必要时使Vt移位。当读取传统存储器装置的MLC时，一个或一个以上读取操作通常确定单元电压的Vt落在所述范围中的哪一者中。举例来说，第一读取操作可确定目标存储器单元的Vt指示MSB为1还是0，而第二读取操作可确定目标存储器单元的Vt指示LSB为1还是0。然而，在每一情况下，不管在每一单元上存储多少位，从目标存储器单元的读取操作均传回单一位。随着在每一MLC上存储更多位，多个编程和读取操作的此问题变得愈加麻烦。因为每一所述编程或读取操作为二进制操作(即，每一操作编程或传回每单元的单一信息位)，所以在每一MLC上存储更多位会导致较长操作时间。
说明性实施例的存储器装置将数据作为Vt范围而存储于存储器单元上。然而，与传统存储器装置相比，编程和读取操作能够将数据信号不用作MLC数据值的离散位，而将数据信号用作MLC数据值的完整表示(例如，MLC数据值的完整位模式)。举例来说，在双位MLC装置中，不再编程单元的LSB且随后编程那个单元的MSB，而是可编程表示那两个位的位模式的目标阈值电压。即，可将一系列编程和验证操作应用于存储器单元，直到那个存储器单元获得其目标阈值电压，而非编程到第一位的第一阈值电压、移位到第二位的第二阈值电压，等等。类似地，不再利用多个读取操作来确定存储于单元上的每一位，而是可确定单元的阈值电压且将其作为表示单元的完整数据值或位模式的单一信号进行传递。各种实施例的存储器装置不仅仅关注如在传统存储器装置中所进行的存储器单元是否具有高于或低于某一标称阈值电压的阈值电压。而是，产生表示那个存储器单元跨越可能阈值电压的连续区的实际阈值电压的电压信号。此方法的优点随着每单元的位计数增加而变得更显著。举例来说，如果存储器单元将存储八个信息位，则单一读取操作可传回表示八个信息位的单一模拟数据信号。
图1为根据本发明的一实施例的存储器装置101的简化框图。存储器装置101包括以行和列而布置的存储器单元阵列104。虽然将主要参考NAND存储器阵列来描述各种实施例，但各种实施例不限于存储器阵列104的特定架构。适合于当前实施例的其它阵列架构的一些实例包括NOR阵列、AND阵列和虚拟接地阵列。然而，一股来说，本文中所描述的实施例可适于准许产生指示每一存储器单元的阈值电压的数据信号的任何阵列架构。
提供行解码电路108和列解码电路110以解码提供到存储器装置101的地址信号。接收和解码地址信号以存取存储器阵列104。存储器装置101还包括输入/输出(I/O)控制电路112以管理命令、地址和数据到存储器装置101的输入以及数据和状态信息从存储器装置101的输出。地址寄存器114耦合于I/O控制电路112与行解码电路108和列解码电路110之间以在解码之前锁存地址信号。命令寄存器124耦合于I/O控制电路112与控制逻辑116之间以锁存传入命令。控制逻辑116响应于命令而控制对存储器阵列104的存取且产生状态信息以用于外部处理器130。控制逻辑116耦合到行解码电路108和列解码电路110以响应于地址而控制行解码电路108和列解码电路110。
控制逻辑116还耦合到取样和保持电路118。取样和保持电路118以模拟电压电平的形式来锁存传入或传出的数据。举例来说，取样和保持电路可含有用于对表示待写入到存储器单元的数据的传入电压信号或指示从存储器单元感测到的阈值电压的传出电压信号进行取样的电容器或其它模拟存储装置。取样和保持电路118可进一步提供对经取样电压的放大和/或缓冲以将较强数据信号提供到外部装置。
模拟电压信号的处置可采取类似于CMOS成像器技术的领域中众所周知的方法的方法，其中将响应于入射照明而产生于成像器的像素处的电荷电平存储于电容器上。接着使用差动放大器而将这些电荷电平转换到电压信号，差动放大器具有作为到差动放大器的第二输入的参考电容器。接着将差动放大器的输出传递到模/数转换(ADC)装置以获得表示照明的强度的数字值。在当前实施例中，可响应于使电容器经受指示分别用于读取或编程存储器单元的存储器单元的实际或目标阈值电压的电压电平而将电荷存储于电容器上。可接着使用具有接地输入或其它参考信号作为第二输入的差动放大器而将此电荷转换到模拟电压。可接着将差动放大器的输出传递到I/O控制电路112以用于在读取操作的情况下从存储器装置输出，或用于在编程存储器装置中的一个或一个以上验证操作期间进行比较。注意，I/O控制电路112可任选地包括模/数转换功能性和数/模转换(DAC)功能性以将来自模拟信号的读取数据转换到数字位模式且将来自数字位模式的写入数据转换到模拟信号，使得存储器装置101可适于与模拟或数字数据接口进行通信。
在写入操作期间，编程存储器阵列104的目标存储器单元，直到指示其Vt电平的电压匹配于取样和保持电路118中所保持的电平为止。作为一个实例，此可使用差动感测装置来比较所保持的电压电平与目标存储器单元的阈值电压而实现。非常类似于传统的存储器编程，可将编程脉冲施加到目标存储器单元以增加其阈值电压，直到达到或超过所要值。在读取操作中，视在存储器装置外部还是在其内提供ADC/DAC功能性而定，将目标存储器单元的Vt电平传递到取样和保持电路118以用于直接作为模拟信号或作为模拟信号的数字化表示而转移到外部处理器(图1中未图示)。
可以多种方式来确定单元的阈值电压。举例来说，可在目标存储器单元变得激活时的时间点处对字线电压进行取样。或者，可将升压电压施加到目标存储器单元的第一源极/漏极侧，且可将阈值电压视作其控制栅极电压与其其它源极/漏极侧处的电压之间的差。通过将电压耦合到电容器，将与电容器共享电荷以存储经取样电压。注意，经取样电压不需要等于阈值电压，而仅指示那个电压。举例来说，在将升压电压施加到存储器单元的第一源极/漏极侧且将已知电压施加到其控制栅极的情况下，可将存储器单元的第二源极/漏极侧处所形成的电压视作数据信号，因为所形成电压指示存储器单元的阈值电压。
取样和保持电路118可包括高速缓存(即，用于每一数据值的多个存储位置)，使得存储器装置101可在将第一数据值传递到外部处理器的同时读取下一数据值，或在将第一数据值写入到存储器阵列104的同时接收下一数据值。状态寄存器122耦合于I/O控制电路112与控制逻辑116之间以锁存状态信息以用于输出到外部处理器。
存储器装置101经由控制链路132而在控制逻辑116处接收控制信号。控制信号可包括芯片启用CE#、命令锁存启用CLE、地址锁存启用ALE和写入启用WE#。存储器装置101可经由经多路复用的输入/输出(I/O)总线134而从外部处理器接收命令(以命令信号的形式)、地址(以地址信号的形式)和数据(以数据信号的形式)且经由I/O总线134将数据输出到外部处理器。
在一特定实例中，经由I/O总线134的输入/输出(I/O)引脚[7:0]而在I/O控制电路112处接收命令且将命令写入到命令寄存器124中。经由总线134的输入/输出(I/O)引脚[7:0]而在I/O控制电路112处接收地址且将地址写入到地址寄存器114中。可经由用于能够接收八个并行信号的装置的输入/输出(I/O)引脚[7:0]或用于能够接收十六个并行信号的装置的输入/输出(I/O)引脚[15:0]而在I/O控制电路112处接收数据且将数据转移到取样和保持电路118。还可经由用于能够传输八个并行信号的装置的输入/输出(I/O)引脚[7:0]或用于能够传输十六个并行信号的装置的输入/输出(I/O)引脚[15:0]而输出数据。所属领域的技术人员将了解，可提供额外电路和信号，且已简化图1的存储器装置以帮助集中于本发明的实施例。另外，尽管已根据用于各种信号的接收和输出的盛行惯例而描述图1的存储器装置，但注意，除非本文中明确地说明，否则各种实施例不受所描述的特定信号和I/O配置限制。举例来说，可在与接收数据信号的输入分离的输入处接收命令和地址信号，或可经由I/O总线134的单一I/O线而串行地传输数据信号。因为数据信号表示位模式而非个别位，所以8位数据信号的串行通信可与表示个别位的八个信号的并行通信一样有效。
图2为如可能在图1的存储器阵列104中找到的实例NAND存储器阵列200的一部分的示意图。如图2所示，存储器阵列200包括字线2021到202N和交叉位线2041到204M。为了易于在数字环境中进行寻址，字线202的数目和位线204的数目通常各自为2的某一幂。
存储器阵列200包括NAND串2061到206M。每一NAND串包括晶体管2081到208N，每一晶体管位于字线202与位线204的交叉处。晶体管208(在图2中被描绘为浮动栅极晶体管)表示用于数据存储的非易失性存储器单元。每一NAND串206的浮动栅极晶体管208以源极到漏极串联的形式连接于一个或一个以上源极选择栅极210(例如，场效应晶体管(FET))与一个或一个以上漏极选择栅极212(例如，FET)之间。每一源极选择栅极210位于局部位线204与源极选择线214的交叉处，而每一漏极选择栅极212位于局部位线204与漏极选择线215的交叉处。
每一源极选择栅极210的源极连接到共同源极线216。每一源极选择栅极210的漏极连接到对应NAND串206的第一浮动栅极晶体管208的源极。举例来说，源极选择栅极2101的漏极连接到对应NAND串2061的浮动栅极晶体管2081的源极。每一源极选择栅极210的控制栅极连接到源极选择线214。如果将多个源极选择栅极210用于给定NAND串206，则源极选择栅极210可串联地耦合于共同源极线216与那个NAND串206的第一浮动栅极晶体管208之间。
每一漏极选择栅极212的漏极在漏极触点处连接到对应NAND串的局部位线204。举例来说，漏极选择栅极2121的漏极在漏极触点处连接到对应NAND串2061的局部位线2041。每一漏极选择栅极212的源极连接到对应NAND串206的最后一个浮动栅极晶体管208的漏极。举例来说，漏极选择栅极2121的源极连接到对应NAND串2061的浮动栅极晶体管208N的漏极。如果将多个漏极选择栅极212用于给定NAND串206，则漏极选择栅极212可串联地耦合于对应位线204与那个NAND串206的最后一个浮动栅极晶体管208N之间。
如图2所示，浮动栅极晶体管208的典型构造包括源极230和漏极232、浮动栅极234和控制栅极236。浮动栅极晶体管208使其控制栅极236耦合到字线202。浮动栅极晶体管208的列为耦合到给定局部位线204的那些NAND串206。浮动栅极晶体管208的行为共同地耦合到给定字线202的那些晶体管。晶体管208的其它形式还可用于本发明的实施例，例如，能够经编程以采取两个或两个以上阈值电压范围中的一者的NROM、磁性或铁电晶体管和其它晶体管。
各种实施例的存储器装置可有利地用于大容量存储装置中。对于各种实施例来说，这些大容量存储装置可采用与传统HDD相同的形态因数和通信总线接口，因此允许其在多种应用中替换所述驱动器。HDD的一些常见形态因数包括通常与当前个人计算机和较大数字媒体记录器一起使用的3.5”、2.5”和PCMCIA(个人计算机存储器卡国际协会)形态因数，以及通常用于例如移动电话、个人数字助理(PDA)和数字媒体播放器等较小个人器具中的1.8”和1”形态因数。一些常见的总线接口包括通用串行总线(USB)、AT附接接口(ATA)[还被称为集成驱动电子元件或IDE]、串行ATA(SATA)、小型计算机系统接口(SCSI)以及电气和电子工程师协会(IEEE)1394标准。尽管列出多种形态因数和通信接口，但实施例不限于特定形态因数或通信标准。此外，实施例不需要符合HDD形态因数或通信接口。图3为根据本发明的一个实施例的固态大容量存储装置300的方框示意图。
大容量存储装置300包括根据本发明的一实施例的存储器装置301、读取/写入通道305和控制器310。读取/写入通道305提供从存储器装置301接收的数据信号的模/数转换以及从控制器310接收的数据信号的数/模转换。控制器310提供大容量存储装置300与外部处理器(图3中未图示)之间经由总线接口315的通信。注意，读取/写入通道305可服务于一个或一个以上额外存储器装置，如以虚线表示的存储器装置301′所描绘。可经由多位芯片启用信号或其它多路复用方案而处置用于通信的单一存储器装置301的选择。
存储器装置301经由模拟接口320和数字接口325而耦合到读取/写入通道305。模拟接口320提供模拟数据信号在存储器装置301与读取/写入通道305之间的传递，而数字接口325提供控制信号、命令信号和地址信号从读取/写入通道305到存储器装置301的传递。数字接口325可进一步提供状态信号从存储器装置301到读取/写入通道305的传递。如关于图1的存储器装置101所说明，模拟接口320与数字接口325可共享信号线。虽然图3的实施例描绘到存储器装置的双模拟/数字接口，但读取/写入通道305的功能性可任选地并入到存储器装置301中(如关于图1所论述)，使得存储器装置301仅使用用于控制信号、命令信号、状态信号、地址信号和数据信号的传递的数字接口而直接与控制器310通信。
读取/写入通道305经由例如数据接口330和控制接口335等一个或一个以上接口而耦合到控制器310。数据接口330提供数字数据信号在读取/写入通道305与控制器310之间的传递。控制接口335提供控制信号、命令信号和地址信号从控制器310到读取/写入通道305的传递。控制接口335可进一步提供状态信号从读取/写入通道305到控制器310的传递。状态和命令/控制信号还可直接在控制器310与存储器装置301之间传递，如由将控制接口335连接到数字接口325的虚线所描绘。
虽然在图3中被描绘为两个相异装置，但读取/写入通道305和控制器310的功能性可替代地由单一集成电路装置执行。且，尽管将存储器装置301维持为单独装置将在使实施例适于不同形态因数和通信接口的过程中提供更多灵活性，但因为存储器装置301还为集成电路装置，所以整个大容量存储装置300可被制造为单一集成电路装置。
读取/写入通道305为适于至少提供数字数据流到模拟数据流的转换(且反之亦然)的信号处理器。数字数据流以二进制电压电平(即，指示具有第一二进制数据值(例如，0)的位的第一电压电平，和指示具有第二二进制数据值(例如，1)的位的第二电压电平)的形式来提供数据信号。模拟数据流以具有两个以上电平的模拟电压的形式来提供数据信号，其中不同电压电平或范围对应于两个或两个以上位的不同位模式。举例来说，在适于每个存储器单元存储两个位的系统中，模拟数据流的电压电平的第一电压电平或范围可对应于位模式11，模拟数据流的电压电平的第二电压电平或范围可对应于位模式10，模拟数据流的电压电平的第三电压电平或范围可对应于位模式00，且模拟数据流的电压电平的第四电压电平或范围可对应于位模式01。因此，可将根据各种实施例的一个模拟数据信号转换成两个或两个以上数字数据信号，且反之亦然。
实际上，在总线接口315处接收控制和命令信号以用于经由控制器310而存取存储器装置301。依据需要何种存取类型(例如，写入、读取、格式化等)，还可在总线接口315处接收地址和数据值。在共享的总线系统中，总线接口315可连同多种其它装置一起耦合到一总线。为了将通信引导到特定装置，可在总线上设置识别值以指示总线上的哪一装置应按照后续命令而动作。如果识别值匹配于由大容量存储装置300采用的值，则控制器310将接着在总线接口315处接受后续命令。如果识别值不匹配，则控制器310将忽略后续通信。类似地，为了避免总线上的冲突，共享总线上的各种装置可在其个别地控制总线的同时指令其它装置停止出站通信。用于总线共享和冲突避免的协议是众所周知的且本文中将不详述。控制器310接着将命令、地址和数据信号传递到读取/写入通道305上以供处理。注意，从控制器310传递到读取/写入通道305的命令、地址和数据信号不需要是总线接口315处所接收的相同信号。举例来说，总线接口315的通信标准可不同于读取/写入通道305或存储器装置301的通信标准。在此情形下，控制器310可在存取存储器装置301之前翻译命令和/或寻址方案。另外，控制器310可提供一个或一个以上存储器装置301内的负载调平，使得存储器装置301的物理地址可针对给定逻辑地址而随时间改变。因此，控制器310可将来自外部装置的逻辑地址映射到目标存储器装置301的物理地址。
对于写入请求来说，除了命令和地址信号之外，控制器310将把数字数据信号传递到读取/写入通道305。举例来说，对于16位数据字，控制器310可传递具有第一或第二二进制逻辑电平的16个个别信号。读取/写入通道305可接着将数字数据信号转换到表示数字数据信号的位模式的模拟数据信号。为了继续前述实例，读取/写入通道305将使用数/模转换以将16个个别数字数据信号转换到具有指示所要16位数据模式的电位电平的单一模拟信号。对于一个实施例来说，表示数字数据信号的位模式的模拟数据信号指示目标存储器单元的所要阈值电压。然而，在编程单晶体管存储器单元的过程中，情况常常是，相邻存储器单元的编程将增加先前编程的存储器单元的阈值电压。因此，对于另一实施例来说，读取/写入通道305可考虑阈值电压中的这些类型的预期改变，且调整模拟数据信号以指示低于最终所要阈值电压的阈值电压。在转换来自控制器310的数字数据信号之后，读取/写入通道305将接着将写入命令和地址信号连同模拟数据信号一起传递到存储器装置301以用于编程个别存储器单元。编程可在逐单元的基础上发生，但通常针对每操作一数据页而执行。对于典型存储器阵列架构来说，一数据页包括耦合到字线的每隔一个存储器单元。
对于读取请求来说，控制器可将命令和地址信号传递到读取/写入通道305。读取/写入通道305将把读取命令和地址信号传递到存储器装置301。作为响应，在执行读取操作之后，存储器装置301将传回指示存储器单元的由地址信号和读取命令界定的阈值电压的模拟数据信号。存储器装置301可以并行或串行方式来转移其模拟数据信号。
模拟数据信号也可不作为离散电压脉冲，而作为模拟信号的大体上连续流进行转移。在此情形下，读取/写入通道305可采用类似于HDD存取中所使用的被称为PRML或部分响应最大似然的信号处理的信号处理。在传统HDD的PRML处理中，HDD的读取头输出表示在HDD磁盘的读取操作期间所遭遇的通量反转的模拟信号流。不试图俘获响应于由读取头遭遇的通量反转而产生的此模拟信号的真实峰值和谷值，而是周期性地对信号进行取样以产生信号模式的数字表示。可接着分析此数字表示以确定负责产生模拟信号模式的通量反转的可能模式。此相同类型的处理可与本发明的实施例一起利用。通过对来自存储器装置301的模拟信号进行取样，可采用PRML处理来确定负责产生模拟信号的阈值电压的可能模式。
图4为波形的描绘，其在概念上展示根据本发明的一实施例的可能通过读取/写入通道305而从存储器装置301接收的数据信号450。可周期性地对数据信号450进行取样，且可根据经取样电压电平的振幅来产生数据信号450的数字表示。对于一个实施例来说，可使取样与数据输出同步，使得取样在数据信号450的稳态部分期间发生。通过如由在时间t1、t2、t3和t4的虚线所指示的取样来描绘所述实施例。然而，如果经同步的取样变得未对准，则数据样本的值可能显著地不同于稳态值。在一替代实施例中，可增加取样率以例如通过观测由数据样本指示的斜率改变而允许确定何处可能出现稳态值。通过如由在时间t5、t6、t7和t8的虚线所指示的取样来描绘所述实施例，其中在时间t6与t7的数据样本之间的斜率可指示稳态条件。在所述实施例中，在取样率与表示的准确度之间进行折衷。更高取样率导致更准确的表示，但也增加处理时间。不管是使取样与数据输出同步还是使用更频繁的取样，均可接着将数字表示用以预测哪些传入电压电平可能负责产生模拟信号模式。随后，可从传入电压电平的此预期模式预测正读取的个别存储器单元的可能数据值。
认识到在从存储器装置301读取数据值的过程中将出现错误，读取/写入通道305可包括错误校正。错误校正通常用于存储器装置以及HDD中，以恢复预期错误。通常，存储器装置将用户数据存储于第一组位置中且将错误校正码(ECC)存储于第二组位置中。在读取操作期间，响应于用户数据的读取请求而读取用户数据和ECC两者。通过使用已知算法，比较从读取操作传回的用户数据与ECC。如果错误在ECC的界限内，则将校正错误。
图5为根据本发明的一实施例的电子系统的方框示意图。实例电子系统可包括个人计算机、PDA、数码相机、数字媒体播放器、数字记录器、电子游戏、器具、交通工具、无线装置、移动电话等。
电子系统包括主机处理器500，其可包括高速缓冲存储器502以增加处理器500的效率。处理器500耦合到通信总线504。多种其它装置可在处理器500的控制下耦合到通信总线504。举例来说，电子系统可包括：随机存取存储器(RAM)506；一个或一个以上输入装置508，例如，键盘、触摸垫、指针装置，等等；音频控制器510；视频控制器512；以及一个或一个以上大容量存储装置514。至少一个大容量存储装置514包括：用于与总线504通信的数字总线接口515；根据本发明的一实施例的一个或一个以上存储器装置，其具有用于转移表示两个或两个以上数据位的数据模式的数据信号的模拟接口；以及信号处理器，其适于执行从总线接口515接收的数字数据信号的数/模转换和从其存储器装置接收的模拟数据信号的模/数转换。
用于M位存储器单元的M+N位编程和M+L位读取
通常按范围(其还称为“逻辑窗”、窗、Vt分布、阈值电压电平或阈值状态)而指派存储器中的非易失性存储器单元的阈值电压(包括多电平单元和例如上文所描述的系统的系统中的阈值电压)以指示所存储的值。如上文所述，通常，将死空间或裕度的缓冲(在本文中还称为裕度、死空间、缓冲、缓冲裕度、缓冲区或缓冲带)放置于每一范围之间以使逻辑窗的Vt分布不重叠。在存储器的操作中，这些范围/逻辑窗通常由其所表示的数据值和/或经指派到范围/Vt分布的标称阈值电压电平指代。举例来说，如图6A中详述，示范性每单元两个位的MLC存储器具有界定于每一单元中的为200mV的四个逻辑窗以表示11、01、10和00状态，其中在所述状态之间具有200mV到400mV的缓冲区。在此示范性存储器中，对应于10逻辑状态的Vt范围经指派到0.8V到1.0V的范围且具有0.9V的标称阈值电压电平。通常将给定Vt逻辑窗的标称阈值电压用作在将存储器单元编程到那个逻辑状态的过程中将要获得的目标电压电平(然而通常归因于单元变化和编程过度/下冲而未准确地实现)。在读取或感测非易失性存储器单元(例如，作为读取或验证操作的一部分)的过程中，使存储器单元的经感测阈值电压匹配于由逻辑窗界定的阈值电压范围中的一者(和对应的标称阈值电压/逻辑状态)，以允许将存储器单元的状态解译为数字数据且接着对其进行操纵或从存储器装置转移。
许多因素限制现代非易失性存储器可可靠地存储和检索的状态/逻辑窗的有效数目，例如，在非易失性存储器装置和非易失性存储器单元过程中可实现的有限阈值电压范围、针对存储器单元的经编程阈值电压不准确度和编程/读取干扰的可能性(通常与包括特征尺寸和过程的存储器单元特性有关)，和针对在逻辑窗(其还可归因于存储器单元编程不准确度、Vt干扰和单元特性而在尺寸上变化)之间放置分离缓冲的需求。因此，可在给定单元中在物理上界定仅有限数目个阈值电压范围/逻辑窗，且仍可对其可靠地编程和读取，而不管存储器和相关电路是否可能够以更高电压分辨率来编程和读取。给定存储器装置、单元和过程技术的此有限数目个逻辑窗通常进一步受到在每一单元中存储二进制值的实践限制，进而进一步将可使用逻辑窗的数目限于物理窗界限以下的2的最接近幂(2、4、8、16、32或64个逻辑窗，以分别表示每一单元中的1、2、4、5或6个位)。
举例来说，在图6A中，在具有-1.0V到1.8V的可使用阈值电压范围的存储器单元中，界定四个状态(22个状态，在每一单元中存储2个位)，每一状态具有200mV的逻辑窗/范围，其中在邻近状态范围之间具有400mV的缓冲。状态11(经擦除)经界定为从-1V到-0.8V，状态01经界定为从-0.4V到-0.2V，状态00经界定为从0.2V到0.4V，且状态10经界定为从：0.8V到1.0V。然而，由于阵列的存储器单元具有-1.0V到1.8V的可使用阈值电压范围(其中具有200mV的最小可使用逻辑窗/范围且在范围之间具有200mV的最小缓冲)，所以高达7个状态是可能的，如图6B中详述(状态0到6-状态0：-1V到-0.8V，状态1：-0.6V到-0.4V，状态2：-0.2V到0V，状态3：0.2V到0.4V，状态4：0.6V到0.8V，状态5：1.0V到1.2V，以及状态6：1.4V到1.6V，留下剩下的200mV(1.6V到1.8V)作为未利用的阈值电压范围)。
本发明的实施例使用比在存储单元的经编程状态(例如对应于数据位的经指派数目的数据状态)中所使用的单元的Vt范围/逻辑窗的经界定数目高的数目个编程和/或感测范围而以更高的准确度电平(在本文中还称为增加的电压电平分辨率或窗电压电平粒度)进行编程和/或读取。此将在单元的编程或读取期间提供额外粒度和相关信息(所谓的软位)，使得例如数字信号处理(DSP)单元等处理器或控制器可使用各种数据码和数据编码/解码技术(例如，低密度奇偶校验(LDPC)、涡轮码、网格码调制、PRML，等等)以针对给定处理技术而实现每单元可靠地存储的尽可能大数目的位。注意，尽管关于利用数字和模拟通信的NAND架构非易失性存储器阵列和装置来描述实施例，但所属领域的技术人员将明白，本文中所揭示的概念可应用于其它非易失性存储器阵列架构和对应的存储器装置，包括(但不限于)NOR阵列、AND阵列、OR阵列和虚拟接地阵列。
在编程和感测(还称为读取)非易失性存储器单元的过程中，本发明的实施例将非易失性存储器单元的可使用阈值电压范围划分为增加数目个范围，从而得到存储器装置的高于单元的经界定逻辑窗所需要的分辨率的编程和/或读取/感测电压分辨率(还称为编程或感测粒度)。注意，在本发明的一些实施例中，此增加的编程和/或感测电压分辨率可高于存储器单元可进行可靠地存储的逻辑窗/阈值电压范围的最大数目。还应注意，编程操作分辨率可不同于读取/感测操作分辨率。在一个实施例中，编程操作电压分辨率低于读取操作电压分辨率，从而允许增加的读取准确度和数据读回/编码。在本发明的另一实施例中，编程操作电压分辨率高于读取操作电压分辨率，从而允许增加的编程准确度和数据干扰补偿，进而增加数据存储稳定性和后续的读回准确度。
如上文所述，在编程操作期间，本发明的各种实施例以比所需电压分辨率高的电压分辨率进行编程，从而将正被编程的非易失性存储器单元的可使用阈值电压范围划分为比逻辑窗/阈值电压状态的经界定数目大的数目个电压范围(还称为标称电压电平或电压阶跃)。此产生比将选定数据状态编程到单元的经界定逻辑窗中所需的编程电压阶跃分辨率/粒度高的编程电压阶跃分辨率/粒度，从而允许更准确的编程。此增加的编程准确度允许将经编程阈值电压更准确地放置于目标阈值电压范围中，从而实现更可靠的后续读取和验证操作。另外，增加的编程准确度还允许针对邻近存储器单元的所预测编程干扰和耦合效应而预偏置单元的经编程阈值电压。具体来说，已知在何处将数据写入到存储器阵列的多个行中且因此已知邻近存储器单元的最终经编程状态。在此情况下，可以增加的编程电压分辨率来编程被编程到给定单元中的阈值电压，以考虑邻近单元的所预测的耦合和干扰效应。以此方式，在编程阵列区段之后，单元的所得最终经编程阈值电压将在单元的既定逻辑窗/状态/阈值电压范围内。
存储器中的存储器单元的经编程阈值电压(包括多电平单元和如上文所描述的系统中的阈值电压)可以各种方式且出于各种原因而恶化。编程干扰为阈值电压恶化的这些许多原因中的一者。当后续存储器单元的编程影响先前经编程的存储器单元的经编程阈值电压时，发生编程干扰。在一些情况下，特别是在具有减少的特征尺寸和较小的逻辑窗/阈值电压范围和缓冲裕度的现代存储器单元中，编程干扰可使单元的经编程阈值电压移动到使得其在读取时导致错误(例如，当使单元阈值电压移动到逻辑窗之间的缓冲裕度内时)或导致将单元读取为在完全不同于原始经编程状态的状态中的程度。
在2008年6月10日申请的标题为“在编程非易失性存储器的过程中利用所预测的耦合效应的方法和设备(METHODS AND APPARATUS UTILIZING PREDICTEDCOUPLING EFFECT IN THE PROGRAMMING OF NON-VOLATILE MEMORY)”的共同转让的第12/136,546号美国专利申请案中详述一种预测和补偿NAND架构非易失性存储器装置和阵列中的存储器单元的编程干扰的此类方法。
编程干扰通常是由邻近单元之间的电容性耦合且由施加到耦合到共同字线、源极线、位线和衬底连接的邻近(和禁止)的非易失性存储器单元(如选定的存储器单元)的大编程电压导致。一股来说，在编程干扰事件的过程中，随后编程的存储器单元将倾向于上拉先前编程的相邻存储器单元的阈值电压。举例来说，非易失性存储器单元在编程到其所要阈值电压之前通常经擦除或达到某一初始阈值电压。此初始阈值电压通常为负电压，例如，-1V。接着按序将存储器单元编程到其所要阈值电压(例如，目标阈值电压)。编程通常涉及施加一系列具有增加电压的编程脉冲以增加存储于浮动栅极上的电荷，其中每一脉冲之后通常跟随验证操作以确定存储器单元是否已达到其所要阈值电压。此通常针对字线的逻辑页(例如，那个字线的偶数或奇数列)而发生。当个别存储器单元达到其所要阈值电压时，其被禁止进一步编程。在达到沿字线的给定页的所有存储器单元的所要阈值电压后，便暂停编程，且接着编程字线的下一页中的存储器单元或沿下一邻近字线的页的存储器单元。重复此过程，直到沿存储器单元列的每一字线的存储器单元经编程。
当编程沿后续字线或在邻近列中的存储器单元时，其增加的阈值电压将归因于浮动栅极到浮动栅极的耦合效应而增加在先前字线中以及在邻近列中的先前经编程的存储器单元的阈值电压。此将导致这些先前经编程的存储器单元的阈值电压增加。尽管此阈值电压增加较小，但其可妨碍每个存储器单元存储增加数目个数据位的能力。当将存储器单元用以在每单元存储越来越多的数据位时，此耦合效应变得更麻烦，因为随着与每一位模式相关联的Vt范围变得更窄且Vt范围之间的裕度一股也减少而存在用于此Vt漂移的较少空间。因此，通过预测随后编程的存储器单元的耦合效应，可通过减少意外的Vt漂移而将耦合效应有利地用以收紧给定位模式的阈值电压分布，此可促进更可辨别的Vt范围，且因此促进每个存储器单元的更高数目个数据位和/或Vt范围之间的更宽裕度，且因此促进读取存储器单元的正确数据值的过程中的增加的可靠性。
在本发明的各种实施例中的编程操作期间，将正被编程的非易失性存储器单元的可使用阈值电压范围划分为比由存储器单元的经界定数目个逻辑窗/状态所需数目大的数目个电压范围(例如，增加的分辨率)。此允许将经编程阈值电压更准确地放置于目标阈值电压范围中，从而实现更可靠的后续读取和验证操作。举例来说，在图6B的以上详述单元中，非易失性存储器单元具有-1V到1.8V的可使用阈值电压范围且存储7个各自为200mV的经界定状态/范围/逻辑窗，其中在逻辑窗之间具有200mV的裕度(状态0：-1V到-0.8V，状态1：-0.6V到-0.4V，状态2：-0.2V到0V，状态3：0.2V到0.4V，状态4：0.6V到0.8V，状态5：1.0V到1.2V，以及状态6：1.4V到1.6V)。预测编程干扰事件以使单元的经编程阈值电压(Vt)移动50mV。因而，编程分辨率经选择而以50mV或更小阶跃来编程阈值电压以允许补偿编程干扰。例如，当在编程后续存储器单元的过程中预测50mV的编程干扰时，允许将阈值电压编程于0.65V，以便使单元的最终经编程阈值电压置于状态4(具有0.7V的标称阈值电压)的0.6V到0.8V的中心。
在本发明的一示范性实施例中，经界定逻辑窗/状态的数目为二进制数(2M，其中M为存储于存储器单元中的用户数据位的数目)。还将存储器单元中的编程分辨率阈值电压范围/状态的数目选择为二进制数(利用2M+N个阈值电压范围/状态，其中N为用于编程数据的额外位的数目)。然而，注意，如下文所说明，额外编程状态和经界定的经编程阈值电压逻辑窗的数目不必为二进制数或表示位的全部数目。还注意，可通过屏蔽由M+N经编程数据的最低有效位/较低位(例如，M+N-1位、M+N-2位，等等)表示的分辨率而在运行中有效地改变编程分辨率。进一步注意，增加的编程分辨率和/或准确度将通常以归因于在每一编程循环中用以使阈值电压阶跃到所要目标的愈加精细的阈值电压阶跃而导致的较慢编程操作为代价来实现。
在读取、验证或感测操作中，本发明的各种实施例以比由经界定数目个逻辑窗/阈值电压范围所需的分辨率高的分辨率来感测选定存储器单元的阈值电压，从而得到存储器装置的高于单元的逻辑窗/阈值电压范围/状态的经界定数目的经感测阈值电压分辨率(在标称阈值电压范围中)。注意，经感测阈值电压范围通常还将跨越逻辑窗之间的缓冲区。此在阈值电压已漂移出逻辑窗外的情形下允许增加的读取/感测准确度和基于接近度的错误校正。此允许存储器装置补偿在“接近”或“猜测”读取中的Vt漂移和干扰(例如，就在将仅报告读取错误且计算密集型ECC错误校正算法开始试图校正错误之前，允许可用快速ECC码校验而确认的关于单元的正确编程逻辑状态的猜测)。另外，在一个实施例中，增加的读取/感测分辨率使得能够将数据编码技术用于数据的编程中，所述技术在结合本发明的实施例的增加的数据读取分辨率而利用时增强数据读回(增加的可靠性和错误补偿)。这些数据编码技术可包括(但不限于)卷积码(其中，将信息的额外粒度用以进行软决策且利用概率性解码技术来实现最佳解码，进而减少存储器的总错误率以减少存储器的总错误率)、部分响应最大似然(PRML)、低密度奇偶校验(LDPC)、涡轮码和网格调制编码。
在本发明的各种实施例中的读取/感测操作期间，将正被感测的非易失性存储器单元的可使用阈值电压范围划分为比由存储器单元的经界定数目个逻辑窗/状态所需数目大的数目个阈值电压范围。此增加的感测分辨率允许准确地读取经感测阈值电压且将其放置于经界定阈值电压范围中，从而实现更可靠的读取和/或验证操作。通过利用来自编程的以上实例，非易失性存储器单元具有-1V到1.8V的可使用阈值电压范围且存储5个各自为400mV的经界定状态/逻辑窗，其中在逻辑窗之间具有200mV的裕度(状态0：-1V到-0.6V，状态1：-0.4V到0V，状态2：0.2V到0.6V，状态3：0.8V到1.2V，状态4：1.4V到1.8V)。预测干扰事件以使单元的经编程阈值电压(Vt)在逻辑窗/范围内移动+/-50mV。因而，归因于任何阈值电压漂移，编程分辨率经选择以利用25mV或更小分辨率来感测阈值电压以允许准确的阈值电压读取和可能的错误补偿/校正。
在本发明的一个实施例中，正被读取的逻辑窗/状态的数目为二进制数(2M，其中M为存储于存储器单元中的用户数据位的数目)，同时还将存储器单元中的读取分辨率电平的数目选择为二进制数(利用2M+L个数字化电平/电压范围，其中L为用于感测电平数据或读取数据的额外位的数目)。然而，应注意，如上所述额外感测电平的数目和阈值电压逻辑窗的经界定数目也不必为二进制数。还应注意，增加的读取分辨率和/或准确度通常是以较慢的读取/感测操作为代价，其归因于正被读取的更精细阈值电压阶跃和增加的信号稳定时间，且可通过选择性地屏蔽所感测阈值电压数据的额外L个位而使得读取分辨率在运行中改变。
在本发明的一个实施例中，读取操作利用比对应编程操作高的分辨率，从而使数据的增加量能够在读取时可用于处理。因此，在利用2M+N个编程范围/状态和2M+L个读取数字化范围/状态的二进制实施方案中，L将大于N。
图7详述系统700的简化图，系统700具有本发明的一实施例的耦合到存储器控制器704的模拟NAND架构非易失性存储器装置702。在图7中，由控制器704的内部数字信号处理器(DSP)706来处理待写入到非易失性存储器装置702的数据，DSP706针对待写入非易失性存储器装置702中的每一选定存储器单元，与额外编程分辨率的N个位710组合地输出M个数字数据位708。接着通过M+N位数/模转换器(DAC)712来转换用于每一选定存储器单元的此M+N个编程数据位708、710，且将所述位作为模拟数据信号714而输出到非易失性存储器装置702。在非易失性存储器装置702的内部，M+N位模拟数据信号714用以通过读取/写入电路718而在编程操作中编程NAND架构存储器阵列716的选定单元。
在存取后，通过读取/写入电路718来感测来自非易失性存储器装置阵列716的一个或一个以上选定存储器单元。接着缓冲720经感测数据726且将其作为模拟信号从非易失性存储器装置702传送到耦合的存储器控制器704。在存储器控制器704内，用模/数转转换器722将模拟数据值信号从模拟值转换成数字值且以升高的M+L位读取分辨率724而输出。接着将用于每一单元的经感测阈值电压读取分辨率的此M+L个位耦合到DSP706以供处理且从每一存储器单元检索所存储的M个数据位。
注意，将来自控制器704的模拟数据信号转移到存储器装置702的模拟信号总线714可具有多个可能形式，包括(但不限于)并行信号总线、串行信号总线、双向信号总线，和单向传输和接收信号总线。
还可通过在准确度/分辨率与由此得到的益处(编程补偿、读取编码算法)之间进行折衷来选择本发明的各种实施例的编程和读取速度。举例来说，可通过减少阈值电压窗的数目和/或将编程操作电压分辨率改变到较粗略水平来增加编程速度，借此减少可能标称阈值电压编程范围的总数(电压范围的那些增加数目高于存储经界定数目个状态/逻辑窗所需要的数目)且降低编程操作的所需准确度(进而减少编程循环的潜在数目以属于由正被编程的目标标称电压电平界定的电压范围)。此降低编程准确度和补偿编程干扰的能力(且因此降低任何后续读取操作的准确度和可靠性)，但此将具有通过降低所需准确度而使编程循环加速的效应。此还将具有降低对应所需读取准确度的跟随效应。
同样地，可通过减少阈值电压窗的数目和/或将读取操作电压分辨率改变到较粗略水平来增加读取速度，进而减少可能的标称阈值电压读取电平的总数(电压阶跃读取的那些增加数目高于读取存储于经界定数目个状态中的数据值所需要的数目)且降低读取操作的所需准确度。在降低所需准确度的过程中，可能读取阈值电压范围/状态的额外数目(读取阈值电压分辨率)的此减少会减少感测时间和使位线稳定到最终电压所需的时间。然而，此还降低通过猜测正确状态来补偿阈值窗漂移的能力且降低以上列举的编码算法的有效性，但还降低对应编程操作的所需准确度。
如以上在图7中详述，本发明的各种实施例包括适于处理和产生表示M+N个经编程数据值的数据值的模拟数据信号以在每一单元中存储M个数据位的存储器装置。这是通过将数据值作为阈值电压范围而存储于非易失性存储器单元上来促进。不同于传统多电平单元技术的逐位编程操作，各种实施例可直接编程到所要位模式或数据的目标阈值电压。类似地，不再读取个别位，各种实施例产生指示目标存储器单元的阈值电压且因此指示从每一单元读取的M+L个位的数据信号，其中在每一单元中存储M个数据位。
注意，尽管各种实施例可将数据信号作为表示两个或两个以上位的位模式的模拟信号进行接收和传输，但所述实施例还可提供在存储器装置的内部到模拟信号或选定阈值电压范围/状态的转换以准许接收和传输表示个别位的数字信号。还注意，在利用模拟数据信号的过程中，因为单一模拟数据信号可表示两个、四个或更多信息位，所以数据转移速率可连同存储器密度一起增加，因为每一编程或读取操作同时处理每个存储器单元的多个位。
如图8和图9中详述，本发明的其它实施例还包括适于接收和处理表示M+N个经编程数据值的数字数据信号以在每一单元中存储M个信息位的存储器装置。可接着在存储器装置的内部利用这些数字数据信号以通过转换到模拟阈值电压表示或经由直接选择由阈值电压范围界定的存储器单元状态来编程选定存储器单元中的阈值电压。另外，在本发明的各种实施例中，存储器装置适于产生和传输表示从每一单元读取的M+L个位的数字数据信号，其中在每一单元中存储M个数据位。
在图8中，描绘系统800的简化图，系统800具有本发明的一实施例的利用数字数据的数字通信和内部模拟转换而耦合到存储器控制器804的NAND架构非易失性存储器装置802。由控制器804的内部数字信号处理器(DSP)806来处理待写入到非易失性存储器装置802的数据，DSP806针对待写入非易失性存储器装置802中的每一选定存储器单元，与额外编程分辨率的N个位810组合地输出M个数据位808。接着将用于经选择以编程的每一存储器单元的此M+N个编程数据位808、810作为数字表示而转移814到存储器装置802且在非易失性存储器装置802的内部由M+N位数/模转换器(DAC)812转换到模拟数据信号828。M+N位模拟数据信号828用以在编程操作中通过读取/写入电路818来编程存储器阵列816的一个或一个以上选定单元。
在存取后，通过读取/写入电路818来感测非易失性存储器装置阵列816的一个或一个以上选定存储器单元。接着在需要时缓冲820经感测阈值电压826，且用非易失性存储器装置802的模/数转换器822以升高的M+L位读取分辨率而将经感测阈值电压826从模拟值转换到数字值。接着将用于每一单元的经感测阈值电压读取分辨率的此M+L个位824从非易失性存储器装置802转移到耦合的存储器控制器804且耦合到DSP806以供处理且检索存储于每一存储器单元中的M个数据位。
在图9中，描绘系统900的简化图，系统900具有本发明的一实施例的利用数字通信而耦合到存储器控制器904的非易失性存储器装置902。由控制器904的内部数字信号处理器(DSP)906来处理待写入到非易失性存储器装置902的数据，DSP906针对待写入非易失性存储器装置902中的每一选定存储器单元，与额外编程分辨率的N个位910组合地输出M个数据位908。接着跨越总线914将用于经选择以编程的每一存储器单元的此M+N个编程数据位908、910作为数字表示而转移到存储器装置902。在存储器装置902的内部，利用阈值逻辑窗状态和由输入的M+N位数字数据直接选择的编程阈值电压电平，由感测放大器和读取/写入电路918在编程操作中将M+N个编程数据位908、910编程到存储器阵列916的选定非易失性存储器单元中。
在存取后，通过读取/写入电路918来感测来自非易失性存储器装置阵列916的一个或一个以上选定存储器单元，且使经感测阈值电压匹配于升高的读取分辨率的数字表示。阈值电压的此感测和其与数字表示的匹配可通过任一上文所详述的方法中的一者来实现，所述方法包括(但不限于)传统的多遍读取、斜坡字线电压读取，或源极跟随器读取。接着在I/O缓冲器920中缓冲经感测阈值电压的此数字表示且以升高的M+L位读取分辨率而将其从非易失性存储器装置902输出926。在从非易失性存储器装置902转移到耦合的存储器控制器904之后，将用于每一单元的经感测阈值电压读取分辨率的此M+L个位924耦合到DSP906以供处理且检索存储于每一存储器单元中的M个数据位。
注意，图8和图9的将数字数据从控制器804、904转移到存储器装置802、902的数字总线814、914可具有多个可能形式，包括(但不限于)并行数据总线、串行数据总线、双向数据总线，和单向数据总线。
如上文所述，即使存储器单元能够可靠地存储较大数目个相异(非二进制)范围/窗，还通常将存储器单元划分为二进制数个Vt范围/逻辑窗，以允许单元存储表示一定范围的二进制数或位模式的一部分的一个或一个以上位。本发明的各种实施例利用非二进制数个经界定Vt电压范围/逻辑窗(高达单元的全部数目个可可靠使用的电压范围)。在如此进行时，这些实施例还可在编程和读取阵列的存储器单元的过程中利用超出且高于存储选定数目个经界定状态所需的分辨率的上文所详述的增加的编程分辨率和/或增加的读取/感测分辨率。
在每一存储器单元中存储非二进制数个经界定状态的过程中，本发明的各种实施例允许使用每一单元的非二进制数个经界定Vt范围/逻辑窗来在每一单元中实际上存储“分数”个二进制状态。先前，当将一个或一个以上位存储于非易失性存储器单元中时，将位所表示的二进制数或位模式映射到每一单元的二进制数个状态中(即使存储器单元能够可靠地存储更多状态)。举例来说，存储6位二进制数或模式需要64个可能状态。将此映射到每单元2个位的MLC单元中，需要3个单元且将每一单元编程为四个可能状态中的一者{2^6＝(2^2)^3＝4^3＝64个状态}。在存储分数个位的过程中，可利用每一非易失性存储器单元中可用的非二进制数个可靠状态来跨越多个单元存储数据，从而增加存储器装置的存储密度(例如，可利用每一单元中的额外可用数目个状态来存储额外数据)。在如此进行时，将选定数目个数据位编码为选定数目个相关联非易失性存储器单元(还被称为最小基数个单元或存储器单元单位)的可用状态。举例来说，如果三个MLC单元可各自可靠地将6个状态(Vt范围/逻辑窗)存储为一群组(例如，关联单元单位)，则所述单元可存储6^3＝216个可能的唯一状态。216个状态将容易允许将7个二进制数据位映射到所述状态中{7个数据位意味着需要2^7＝128个状态}。注意，如同单一存储器单元MLC编码，二进制数字(例如，位)的映射不必完全利用存储器单元群组的所有可用状态。此允许更便利地将选定数目个位映射到/编码到关联存储器单元群组中的可用数目个单元状态中。申请者进一步说明，在一个实施例中，可利用未用于数据存储的任何存储器单元状态(例如，以上实例的三个MLC单元中剩余的216-128＝88个状态)来增加所利用的有效状态之间的裕度、针对干扰效应或数据编码(PRML/网格/LDPC/涡轮码/等等)进行预调整，或利用其存储错误校正数据和/或存储器装置开销数据。
此方法的折衷为：由于以选定基数个存储器单元的可用状态编码数据，所以不再在每一个别单元中存储整数个位，可在每一单元中存储非整数个位，此意味着必须读取多个单元以解码所存储数据。另外，归因于数据状态中的较紧密裕度和较少冗余，所存储数据具有对干扰和错误的增加的易损性。
虽然已在本文中说明且描述了特定实施例，但所属领域的技术人员应了解，经计算以实现相同目的的任何布置可取代所展示的特定实施例。所属领域的技术人员将明白对本发明的许多改编。因此，本申请案意欲涵盖本发明的任何改编或变化。
结论
已描述以比所需阈值电压分辨率高的阈值电压分辨率来编程和/或读取存储器阵列中的单元的存储器装置以及编程和/或读取过程。在编程非易失性存储器单元的过程中，此允许在编程期间的更准确的阈值电压放置且使得能够通过允许在选定状态/逻辑窗/阈值电压范围内以精细阶跃来编程阈值电压而预补偿来自邻近存储器单元的后续编程的编程干扰，使得由后续存储器单元的编程所诱发的编程干扰使单元放置于其最终选定阈值电压值处或附近，从而增加对单元的任何后续读取或验证操作的准确度。在读取/感测存储器单元的过程中，增加的阈值电压分辨率/粒度允许存储器单元的实际经编程状态的更准确解译且还实现数据编码和解码技术(例如，卷积码，其中信息的额外粒度用以进行软决策，从而减少存储器的总错误率)的更有效使用。所述架构实现其它解码技术，例如，PRML、网格码调制和其它高级码(例如，LDPC和涡轮码)，其利用概率性解码技术来实现最佳解码，进而减少存储器的总错误率。
虽然已在本文中说明且描述了特定实施例，但所属领域的技术人员应了解，经计算以实现相同目的的任何布置可取代所展示的特定实施例。所属领域的技术人员将明白对本发明的许多改编。因此，本申请案意欲涵盖本发明的任何改编或变化。显然期望本发明仅受所附权利要求书及其等效物限制。

Claims (25)

1.一种操作存储器的方法，其包含：
以第一分辨率编程存储器单元；及
以第二分辨率感测所述存储器单元。
2.根据权利要求1所述的方法，其中所述第一分辨率低于所述第二分辨率。
3.根据权利要求1所述的方法，其中所述第一分辨率高于所述第二分辨率。
4.根据权利要求1所述的方法，其中感测所述存储器单元包括读取所述存储器单元。
5.根据权利要求1所述的方法，其中感测所述存储器单元包括验证所述存储器单元。
6.根据权利要求1所述的方法，其中所述以第一分辨率编程存储器单元包括编程所述单元以使其针对预测编程干扰而被预偏置。
7.根据权利要求1所述的方法，其中所述以第一分辨率编程存储器单元包括编程所述单元以使其针对预测耦合效应而被预偏置。
8.根据权利要求1所述的方法，其进一步包含改变所述第一分辨率。
9.根据权利要求1所述的方法，其中所述以第一分辨率编程所述存储器单元包括按照卷积码、PRML、LDPC、涡轮码和/或网格调制编码和/或解码来编程所述存储器单元。
10.一种方法，其包含以不同于存储器单元被编程的分辨率的分辨率来感测所述存储器单元。
11.一种方法，其包含感测存储器单元的感测状态，所述存储器单元被编程至一定数目个编程状态的一者中，其中所述感测状态的数目不同于所述编程状态的数目。
12.一种操作存储器的方法，其包含：
将存储器单元编程至一定数目个编程状态的一者中；及
感测所述存储器单元的感测状态，其中所述感测状态是一定数目个感测状态中的一者且其中所述感测状态的数目不同于所述编程状态的数目。
13.根据权利要求12所述的方法，其中感测状态的所述数目或编程状态的所述数目大于所述存储器单元能够可靠存储的状态的最大数目。
14.根据权利要求12所述的方法，其中感测状态的所述数目包括2M，其中M为存储于所述存储器单元中的用户数据位的数目。
15.根据权利要求14所述的方法，其中编程状态的所述数目包括2M+N，其中N为用于编程数据的额外位的数目。
16.根据权利要求12所述的方法，其中编程状态的所述数目包括2M，其中M为存储于所述存储器单元中的用户数据位的数目。
17.根据权利要求16所述的方法，其中感测状态的所述数目包括2M+L，其中L为用于感测数据的额外位的数目。
18.根据权利要求12所述的方法，其中编程状态的所述数目包括2M+N，感测状态的所述数目包括2M+L，N为用于编程数据的额外位的数目且L为用于感测数据的额外位的数目。
19.根据权利要求18所述的方法，其中L大于N。
20.根据权利要求12所述的方法，其中感测状态的所述数目为二进制数。
21.根据权利要求12所述的方法，其中感测状态的所述数目为非二进制数。
22.根据权利要求12所述的方法，其中编程状态的所述数目为二进制数。
23.根据权利要求12所述的方法，其中编程状态的所述数目为非二进制数。
24.一种控制器，其经配置以使得：
存储器单元被编程至一定数目个编程状态的一者中；且
所述存储器单元的感测状态被感测，其中所述感测状态是一定数目个感测状态中的一者且其中所述感测状态的数目不同于所述编程状态的数目。
25.一种控制器，其经配置以使得存储器单元：
以第一分辨率被编程；且
以第二分辨率被感测。
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