TWI518702B - 用於ｍ位元記憶體單元的ｍ＋ｎ位元程式化及ｍ＋ｌ位元讀取 - Google Patents

用於ｍ位元記憶體單元的ｍ＋ｎ位元程式化及ｍ＋ｌ位元讀取 Download PDF

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TWI518702B
TWI518702B TW102120182A TW102120182A TWI518702B TW I518702 B TWI518702 B TW I518702B TW 102120182 A TW102120182 A TW 102120182A TW 102120182 A TW102120182 A TW 102120182A TW I518702 B TWI518702 B TW I518702B
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Description

用於M位元記憶體單元的M+N位元程式化及M+L位元讀取
本揭示案大體係關於半導體記憶體，且詳言之，本揭示案係關於利用類比信號來傳達兩個或兩個以上資訊位元之資料值的固態非揮發性記憶體裝置及系統。
電子裝置通常具有可用於其之某類型之大容量儲存裝置。普通實例為硬碟驅動機(HDD)。HDD能夠以相對較低成本來進行大量儲存，其中當前可用之消費型HDD具有超過一兆位元組(terabyte)之容量。
HDD通常將資料儲存於旋轉磁性媒體或磁盤上。資料通常作為磁通量反轉之樣式而儲存於磁盤上。為了將資料寫入至典型HDD，使磁盤以高速旋轉，同時浮動於磁盤上方之寫頭產生一系列磁性脈衝以對準磁盤上之磁性粒子以表示資料。為了自典型HDD讀取資料，隨著磁電阻讀頭浮動於以高速旋轉之磁盤上方，在磁電阻讀頭中誘發電阻改變。實務上，所得資料信號為類比信號，其峰值及谷值為資料樣式之磁通量反轉之結果。接著使用被稱為部分回應最大似然(PRML)之數位信號處理技術以對類比資料信號進行取樣以判定負責產生資料信號之可能資料樣式。
HDD歸因於其機械性質而具有某些缺點。HDD易受到歸因於衝擊、振動或強磁場之損壞或過度讀取/寫入錯誤。另外，HDD在攜帶型 電子裝置中為功率相對較大的使用者。
大容量儲存裝置之另一實例為固態驅動機(solid state drive,SSD)。代替將資料儲存於旋轉媒體上，SSD利用半導體記憶體裝置來儲存其資料，但包括使其對於其主機系統而言好像其為典型HDD之介面及尺寸規格。SSD之記憶體裝置通常為非揮發性快閃記憶體裝置。
快閃記憶體裝置已發展為用於廣泛範圍之電子應用之風行非揮發性記憶體來源。快閃記憶體裝置通常使用允許高記憶體密度、高可靠性及低功率消耗之單電晶體記憶體單元。經由電荷儲存節點之程式化(例如，浮動閘極或捕集層或其他實體現象)的單元之臨限電壓改變判定每一單元之資料值狀態。快閃記憶體及其他非揮發性記憶體之普通用途包括個人電腦、個人數位助理(PDA)、數位相機、數位媒體播放器、數位記錄器、遊戲、電氣設備、車輛、無線裝置、行動電話及抽取式記憶體模組，且非揮發性記憶體之用途繼續擴展。
不同於HDD，SSD之操作通常歸因於其固態性質而不經受振動、衝擊或磁場。類似地，在無移動部分的情況下，SSD與HDD相比具有更低功率需求。然而，SSD與具有相同尺寸規格之HDD相比當前具有更加低之儲存容量及顯著更高之每位元之成本。
出於上文所敍述之原因，且出於對於熟習此項技術者而言在閱讀且理解本說明書後便將變得顯而易見的其他原因，在此項技術中存在針對替代性大容量儲存選項之需要。
101‧‧‧記憶體裝置
104‧‧‧記憶體陣列
108‧‧‧列解碼電路
110‧‧‧行解碼電路
112‧‧‧輸入/輸出(I/O)控制電路
114‧‧‧位址暫存器
116‧‧‧控制邏輯
118‧‧‧取樣及保持電路
122‧‧‧狀態暫存器
124‧‧‧命令暫存器
130‧‧‧外部處理器
132‧‧‧控制鏈路
134‧‧‧輸入/輸出(I/O)匯流排
200‧‧‧NAND記憶體陣列
2021‧‧‧字線
202N‧‧‧字線
2041‧‧‧位元線
204M‧‧‧位元線
2061‧‧‧NAND串
206M‧‧‧NAND串
2081‧‧‧電晶體
208N‧‧‧電晶體
2101‧‧‧源極選擇閘極
210M‧‧‧源極選擇閘極
2121‧‧‧汲極選擇閘極
212M‧‧‧汲極選擇閘極
214‧‧‧源極選擇線
215‧‧‧汲極選擇線
216‧‧‧共同源極線
230‧‧‧源極
232‧‧‧汲極
234‧‧‧浮動閘極
236‧‧‧控制閘極
300‧‧‧大容量儲存裝置
301‧‧‧記憶體裝置
301'‧‧‧記憶體裝置
305‧‧‧讀取/寫入通道
310‧‧‧控制器
315‧‧‧匯流排介面
320‧‧‧類比介面
325‧‧‧數位介面
330‧‧‧資料介面
335‧‧‧控制介面
450‧‧‧資料信號
500‧‧‧主機處理器
502‧‧‧快取記憶體
504‧‧‧通信匯流排
506‧‧‧隨機存取記憶體(RAM)
508‧‧‧輸入裝置
510‧‧‧音訊控制器
512‧‧‧視訊控制器
514‧‧‧大容量儲存裝置
515‧‧‧數位匯流排介面
700‧‧‧系統
702‧‧‧類比NAND架構非揮發性記憶體裝置
704‧‧‧記憶體控制器
706‧‧‧內部數位信號處理器(DSP)
708‧‧‧M個數位資料位元
710‧‧‧額外程式化解析度之N個位元
712‧‧‧M+N位元數位至類比轉換器
714‧‧‧M+N位元類比資料信號
716‧‧‧NAND架構記憶體陣列/非揮發性記憶體裝置陣列
718‧‧‧讀取/寫入電路
720‧‧‧緩衝器
722‧‧‧類比至數位轉換器
724‧‧‧讀取解析度之升高的M+L個位元
726‧‧‧經感測資料
800‧‧‧系統
802‧‧‧NAND架構非揮發性記憶體裝置
804‧‧‧記憶體控制器
806‧‧‧內部數位信號處理器(DSP)
808‧‧‧M個資料位元
810‧‧‧額外程式化解析度之N個位元
812‧‧‧M+N位元數位至類比轉換器
814‧‧‧數位匯流排
816‧‧‧記憶體陣列/非揮發性記憶體裝置陣列
818‧‧‧讀取/寫入電路
820‧‧‧緩衝器
822‧‧‧類比至數位轉換器
824‧‧‧經感測臨限電壓讀取解析度之M+L個位元
826‧‧‧經感測臨限電壓
900‧‧‧系統
902‧‧‧非揮發性記憶體裝置
904‧‧‧記憶體控制器
906‧‧‧內部數位信號處理器(DSP)
908‧‧‧M個資料位元
910‧‧‧額外程式化解析度之N個位元
914‧‧‧數位匯流排
916‧‧‧記憶體陣列/非揮發性記憶體裝置陣列
918‧‧‧讀取/寫入電路
920‧‧‧I/O緩衝器
924‧‧‧經感測臨限電壓讀取解析度之M+L個位元
926‧‧‧以讀取解析度之升高的M+L個位元之輸出
圖1為根據本揭示案之一實施例之記憶體裝置的簡化方塊圖。
圖2為如可能在圖1之記憶體裝置中發現的實例NAND記憶體陣列之一部分的示意圖。
圖3為根據本揭示案之一實施例之固態大容量儲存裝置的方塊示意圖。
圖4為波形之描繪，其概念地展示根據本揭示案之一實施例的如可能藉由讀取/寫入通道而自記憶體裝置所接收之資料信號。
圖5為根據本揭示案之一實施例之電子系統的方塊示意圖。
圖6A至圖6B詳述如下圖解：其詳述根據本發明之實施例的非揮發性記憶體單元之臨限電壓邏輯窗狀態。
圖7為根據本揭示案之一實施例的利用類比資料通信之電子系統的方塊示意圖。
圖8及圖9為根據本揭示案之實施例的利用數位資料通信之電子系統的方塊示意圖。
在當前實施例之以下詳細描述中，參看隨附圖式，該等圖式形成本文之一部分且在其中以說明方式展示可實踐該等實施例之特定實施例。以足夠細節來描述此等實施例以使熟習此項技術者能夠實踐本發明，且應理解，可利用其他實施例，且可在不脫離本揭示案之範疇的情況下進行過程、電氣或機械改變。因此，以下詳細描述不應在限制意義上加以理解。
傳統固態記憶體裝置以二進位信號之形式來傳遞資料。通常，接地電位表示資料位元之第一邏輯位準(例如，'0'資料值)，而電源電位表示資料位元之第二邏輯位準(例如，'1'資料值)。多位準單元(MLC)可經指派(例如)四個不同臨限電壓(Vt)範圍(每一範圍為200 mV)，其中每一範圍對應於相異資料狀態，藉此表示四個資料值或位元樣式。通常，在每一範圍之間存在0.2 V至0.4 V之死空間(dead space)或容限以使Vt分布不重疊。若單元之Vt在第一範圍內，則單元可被認為儲存邏輯11狀態且通常被看作單元之經擦除狀態。若Vt在第二範圍內，則單元可被認為儲存邏輯10狀態。若Vt在第三範圍內，則單元可被認為儲存邏輯00狀態。且，若Vt在第四範圍內，則單元可被認為儲存邏輯01 狀態。
當如上文所描述來程式化傳統MLC裝置時，通常首先將單元作為區塊進行擦除以對應於經擦除狀態。在單元區塊之擦除之後，必要時，首先程式化每一單元之最低有效位元(LSB)。舉例而言，若LSB為1，則程式化為不必要的，但若LSB為0，則使目標記憶體單元之Vt自對應於11邏輯狀態之Vt範圍移動至對應於10邏輯狀態之Vt範圍。在LSB之程式化之後，以類似方式來程式化每一單元之最高有效位元(MSB)，從而在必要時使Vt移位。當讀取傳統記憶體裝置之MLC時，一或多個讀取操作通常判定單元電壓之Vt落在該等範圍中之哪一者中。舉例而言，第一讀取操作可判定目標記憶體單元之Vt指示MSB為1還是0，而第二讀取操作可判定目標記憶體單元之Vt指示LSB為1還是0。然而，在每一情況下，不管在每一單元上儲存多少位元，自目標記憶體單元之讀取操作皆傳回單一位元。隨著在每一MLC上儲存更多位元，多個程式化及讀取操作之此問題變得愈加麻煩。因為每一該程式化或讀取操作為二進位操作(亦即，每一操作程式化或傳回每單元之單一資訊位元)，故在每一MLC上儲存更多位元會導致較長操作時間。
說明性實施例之記憶體裝置將資料作為Vt範圍而儲存於記憶體單元上。然而，與傳統記憶體裝置對比，程式化及讀取操作能夠將資料信號不用作MLC資料值之離散位元，而將資料信號用作MLC資料值之完整表示(諸如，MLC資料值之完整位元樣式)。舉例而言，在雙位元MLC裝置中，代替程式化單元之LSB且隨後程式化彼單元之MSB，可程式化表示彼等兩個位元之位元樣式的目標臨限電壓。亦即，可將一系列程式化及驗證操作應用於記憶體單元，直至彼記憶體單元獲得其目標臨限電壓，而非程式化至第一位元之第一臨限電壓、移位至第二位元之第二臨限電壓，等等。類似地，代替利用多個讀取操作來判定儲存於單元上之每一位元，可判定單元之臨限電壓且將其作為表示 單元之完整資料值或位元樣式之單一信號進行傳遞。各種實施例之記憶體裝置不僅僅注意如在傳統記憶體裝置中所進行的記憶體單元是否具有高於或低於某標稱臨限電壓之臨限電壓。實情為，產生表示彼記憶體單元跨越可能臨限電壓之連續區之實際臨限電壓的電壓信號。此方法之優點隨著每單元之位元計數增加而變得更顯著。舉例而言，若記憶體單元將儲存八個資訊位元，則單一讀取操作可傳回表示八個資訊位元之單一類比資料信號。
圖1為根據本揭示案之一實施例之記憶體裝置101的簡化方塊圖。記憶體裝置101包括以列及行而排列之記憶體單元陣列104。雖然將主要參考NAND記憶體陣列來描述各種實施例，但各種實施例不限於記憶體陣列104之特定架構。適於當前實施例之其他陣列架構之一些實例包括NOR陣列、AND陣列及虛接地陣列。然而，一般而言，本文中所描述之實施例可調適至允許產生指示每一記憶體單元之臨限電壓之資料信號的任何陣列架構。
提供列解碼電路108及行解碼電路110以解碼提供至記憶體裝置101之位址信號。接收及解碼位址信號以存取記憶體陣列104。記憶體裝置101亦包括輸入/輸出(I/O)控制電路112以管理命令、位址及資料至記憶體裝置101之輸入以及資料及狀態資訊自記憶體裝置101之輸出。位址暫存器114耦接於I/O控制電路112與列解碼電路108及行解碼電路110之間以在解碼之前鎖存位址信號。命令暫存器124耦接於I/O控制電路112與控制邏輯116之間以鎖存傳入命令。控制邏輯116回應於命令而控制對記憶體陣列104之存取且產生狀態資訊以用於外部處理器130。控制邏輯116耦接至列解碼電路108及行解碼電路110以回應於位址而控制列解碼電路108及行解碼電路110。
控制邏輯116亦耦接至取樣及保持電路118。取樣及保持電路118以類比電壓位準之形式來鎖存傳入或傳出資料。舉例而言，取樣及保 持電路可含有用於對表示待寫入至記憶體單元之資料之傳入電壓信號或指示自記憶體單元所感測之臨限電壓之傳出電壓信號進行取樣的電容器或其他類比儲存裝置。取樣及保持電路118可進一步提供對經取樣電壓之放大及/或緩衝以將較強資料信號提供至外部裝置。
類比電壓信號之處置可採取類似於CMOS成像器技術之領域中所熟知之方法的方法，其中將回應於入射照明而產生於成像器之像素處的電荷位準儲存於電容器上。接著使用差動放大器而將此等電荷位準轉換至電壓信號，差動放大器具有作為至差動放大器之第二輸入之參考電容器。接著將差動放大器之輸出傳遞至類比至數位轉換(ADC)裝置以獲得表示照明之強度的數位值。在當前實施例中，可回應於使電容器經受指示分別用於讀取或程式化記憶體單元的記憶體單元之實際或目標臨限電壓之電壓位準而將電荷儲存於電容器上。可接著使用具有接地輸入或其他參考信號作為第二輸入之差動放大器而將此電荷轉換至類比電壓。可接著將差動放大器之輸出傳遞至I/O控制電路112以用於在讀取操作之情況下自記憶體裝置輸出，或用於在程式化記憶體裝置時之一或多個驗證操作期間進行比較。注意，I/O控制電路112可視情況包括類比至數位轉換功能性及數位至類比轉換(DAC)功能性以將來自類比信號之讀取資料轉換至數位位元樣式且將來自數位位元樣式之寫入資料轉換至類比信號，使得記憶體裝置101可經調適用於與類比或數位資料介面之通信。
在寫入操作期間，程式化記憶體陣列104之目標記憶體單元，直至指示其Vt位準之電壓匹配於取樣及保持電路118中所保持之位準。作為一實例，此可使用差動感測裝置來比較經保持電壓位準與目標記憶體單元之臨限電壓而得以實現。非常類似於傳統記憶體程式化，可將程式化脈衝施加至目標記憶體單元以增加其臨限電壓加，直至達到或超過所要值。在讀取操作中，視在記憶體裝置外部還是在其內提供 ADC/DAC功能性而定，將目標記憶體單元之Vt位準傳遞至取樣及保持電路118以用於直接作為類比信號或作為類比信號之數位化表示而轉移至外部處理器(圖1中未圖示)。
可以多種方式來判定單元之臨限電壓。舉例而言，可在目標記憶體單元變得啟動時之點對字線電壓進行取樣。或者，可將升壓電壓施加至目標記憶體單元之第一源極/汲極側，且可將臨限電壓視作其控制閘極電壓與其其他源極/汲極側處之電壓之間的差。藉由將電壓耦合至電容器，將與電容器共用電荷以儲存經取樣電壓。注意，經取樣電壓不需要等於臨限電壓，而僅指示彼電壓。舉例而言，在將升壓電壓施加至記憶體單元之第一源極/汲極側且將已知電壓施加至其控制閘極的情況下，可將記憶體單元之第二源極/汲極側處所形成之電壓視作資料信號，因為所形成電壓指示記憶體單元之臨限電壓。
取樣及保持電路118可包括快取(亦即，用於每一資料值之多個儲存位置)，使得記憶體裝置101可在將第一資料值傳遞至外部處理器的同時讀取下一資料值，或在將第一資料值寫入至記憶體陣列104的同時接收下一資料值。狀態暫存器122耦接於I/O控制電路112與控制邏輯116之間以鎖存狀態資訊以用於輸出至外部處理器。
記憶體裝置101經由控制鏈路132而在控制邏輯116處接收控制信號。控制信號可包括晶片賦能 CE# 、命令鎖存賦能 CLE 、位址鎖存賦能 ALE 及寫入賦能 WE# 。記憶體裝置101可經由經多工輸入/輸出(I/O)匯流排134而自外部處理器接收命令(以命令信號之形式)、位址(以位址信號之形式)及資料(以資料信號之形式)且經由I/O匯流排134而將資料輸出至外部處理器。
在一特定實例中，經由I/O匯流排134之輸入/輸出(I/O)插腳[7：0]而在I/O控制電路112處接收命令且將命令寫入至命令暫存器124中。經由匯流排134之輸入/輸出(I/O)插腳[7：0]而在I/O控制電路112處接收位 址且將位址寫入至位址暫存器114中。可經由用於能夠接收八個並行信號之裝置的輸入/輸出(I/O)插腳[7：0]或用於能夠接收十六個並行信號之裝置的輸入/輸出(I/O)插腳[15：0]而在I/O控制電路112處接收資料且將資料轉移至取樣及保持電路118。亦可經由用於能夠傳輸八個並行信號之裝置的輸入/輸出(I/O)插腳[7：0]或用於能夠傳輸十六個並行信號之裝置的輸入/輸出(I/O)插腳[15：0]而輸出資料。熟習此項技術者應瞭解，可提供額外電路及信號，且已簡化圖1之記憶體裝置以幫助集中於本揭示案之實施例。另外，儘管已根據用於各種信號之接收及輸出的風行慣例而描述圖1之記憶體裝置，但注意，除非本文中明確地說明，否則各種實施例不受所描述之特定信號及I/O組態限制。舉例而言，可在與接收資料信號之輸入獨立的輸入處接收命令及位址信號，或可經由I/O匯流排134之單一I/O線而串行地傳輸資料信號。因為資料信號表示位元樣式而非個別位元，故8位元資料信號之串行通信可與表示個別位元之八個信號之並行通信一樣有效。
圖2為如可能在圖1之記憶體陣列104中發現的實例NAND記憶體陣列200之一部分的示意圖。如圖2所示，記憶體陣列200包括字線2021至202N及交叉位元線2041至204M。為了易於在數位環境中進行定址，字線202之數目及位元線204之數目通常各自為2的某冪。
記憶體陣列200包括NAND串2061至206M。每一NAND串包括電晶體2081至208N，每一電晶體位於字線202與位元線204之交叉處。電晶體208(在圖2中被描繪為浮動閘極電晶體)表示用於資料儲存之非揮發性記憶體單元。每一NAND串206之浮動閘極電晶體208以源極至汲極串聯之形式連接於一或多個源極選擇閘極210(例如，場效電晶體(FET))與一或多個汲極選擇閘極212(例如，FET)之間。每一源極選擇閘極210位於區域位元線204與源極選擇線214之交叉處，而每一汲極選擇閘極212位於區域位元線204與汲極選擇線215之交叉處。
每一源極選擇閘極210之源極連接至共同源極線216。每一源極選擇閘極210之汲極連接至對應NAND串206之第一浮動閘極電晶體208之源極。舉例而言，源極選擇閘極2101之汲極連接至對應NAND串2061之浮動閘極電晶體2081之源極。每一源極選擇閘極210之控制閘極連接至源極選擇線214。若將多個源極選擇閘極210用於給定NAND串206，則源極選擇閘極210可串聯地耦接於共同源極線216與彼NAND串206之第一浮動閘極電晶體208之間。
每一汲極選擇閘極212之汲極在汲極接點處連接至對應NAND串之區域位元線204。舉例而言，汲極選擇閘極2121之汲極在汲極接點處連接至對應NAND串2061之區域位元線2041。每一汲極選擇閘極212之源極連接至對應NAND串206之最後浮動閘極電晶體208之汲極。舉例而言，汲極選擇閘極2121之源極連接至對應NAND串2061之浮動閘極電晶體208N之汲極。若將多個汲極選擇閘極212用於給定NAND串206，則汲極選擇閘極212可串聯地耦接於對應位元線204與彼NAND串206之最後浮動閘極電晶體208N之間。
如圖2所示，浮動閘極電晶體208之典型構造包括源極230及汲極232、浮動閘極234及控制閘極236。浮動閘極電晶體208使其控制閘極236耦接至字線202。浮動閘極電晶體208之行為耦接至給定區域位元線204之彼等NAND串206。浮動閘極電晶體208之列為共同地耦接至給定字線202之彼等電晶體。電晶體208之其他形式亦可用於本揭示案之實施例，諸如，能夠經程式化以採取兩個或兩個以上臨限電壓範圍中之一者的NROM、磁性或鐵電電晶體及其他電晶體。
各種實施例之記憶體裝置可有利地用於大容量儲存裝置中。對於各種實施例而言，此等大容量儲存裝置可採取傳統HDD之相同尺寸規格及通信匯流排介面，因此允許其在多種應用中替換該等驅動機。HDD之一些普通尺寸規格包括通常用於當前個人電腦及較大數位媒體記錄 器之3.5"、2.5"及PCMCIA(國際個人電腦記憶卡協會)尺寸規格，以及通常用於諸如行動電話、個人數位助理(PDA)及數位媒體播放器之較小個人電氣設備中之1.8"及1"尺寸規格。一些普通匯流排介面包括通用串行匯流排(USB)、AT附接介面(ATA)[亦被稱為積體驅動電子儀器或IDE]、串行ATA(SATA)、小型電腦系統介面(SCSI)及電子電機工程師學會(IEEE)1394標準。儘管列出多種尺寸規格及通信介面，但實施例不限於特定尺寸規格或通信標準。此外，實施例不需要符合HDD尺寸規格或通信介面。圖3為根據本揭示案之一實施例之固態大容量儲存裝置300的方塊示意圖。
大容量儲存裝置300包括根據本揭示案之一實施例的記憶體裝置301、讀取/寫入通道305及控制器310。讀取/寫入通道305提供自記憶體裝置301所接收之資料信號之類比至數位轉換以及自控制器310所接收之資料信號之數位至類比轉換。控制器310提供大容量儲存裝置300與外部處理器(圖3中未圖示)之間經由匯流排介面315的通信。注意，讀取/寫入通道305可服務於一或多個額外記憶體裝置，如由虛線中之記憶體裝置301'所描繪。可經由多位元晶片賦能信號或其他多工方案而處置用於通信之單一記憶體裝置301之選擇。
記憶體裝置301經由類比介面320及數位介面325而耦接至讀取/寫入通道305。類比介面320提供類比資料信號在記憶體裝置301與讀取/寫入通道305之間的傳遞，而數位介面325提供控制信號、命令信號及位址信號自讀取/寫入通道305至記憶體裝置301的傳遞。數位介面325可進一步提供狀態信號自記憶體裝置301至讀取/寫入通道305的傳遞。如關於圖1之記憶體裝置101所說明，類比介面320與數位介面325可共用信號線。雖然圖3之實施例描繪至記憶體裝置之雙類比/數位介面，但讀取/寫入通道305之功能性可視情況併入記憶體裝置301中(如關於圖1所論述)，使得記憶體裝置301僅使用用於控制信號、命令信 號、狀態信號、位址信號及資料信號之傳遞的數位介面而直接與控制器310通信。
讀取/寫入通道305經由諸如資料介面330及控制介面335之一或多個介面而耦接至控制器310。資料介面330提供數位資料信號在讀取/寫入通道305與控制器310之間的傳遞。控制介面335提供控制信號、命令信號及位址信號自控制器310至讀取/寫入通道305的傳遞。控制介面335可進一步提供狀態信號自讀取/寫入通道305至控制器310的傳遞。狀態及命令/控制信號亦可直接在控制器310與記憶體裝置301之間傳遞，如由將控制介面335連接至數位介面325之虛線所描繪。
雖然在圖3中被描繪為兩個相異裝置，但讀取/寫入通道305及控制器310之功能性可替代地由單一積體電路裝置執行。且，儘管將記憶體裝置301維持為獨立裝置可在將實施例調適至不同尺寸規格及通信介面時提供更多彈性，但因為記憶體裝置301亦為積體電路裝置，故整個大容量儲存裝置300可被製造為單一積體電路裝置。
讀取/寫入通道305為經調適以至少提供數位資料流至類比資料流之轉換(且反之亦然)的信號處理器。數位資料流以二進位電壓位準(亦即，指示具有第一二進位資料值(例如，0)之位元的第一電壓位準，及指示具有第二二進位資料值(例如，1)之位元的第二電壓位準)之形式來提供資料信號。類比資料流以具有兩個以上位準之類比電壓之形式來提供資料信號，其中不同電壓位準或範圍對應於兩個或兩個以上位元之不同位元樣式。舉例而言，在經調適以在每個記憶體單元儲存兩個位元之系統中，類比資料流之電壓位準之第一電壓位準或範圍可對應於位元樣式11，類比資料流之電壓位準之第二電壓位準或範圍可對應於位元樣式10，類比資料流之電壓位準之第三電壓位準或範圍可對應於位元樣式00，且類比資料流之電壓位準之第四電壓位準或範圍可對應於位元樣式01。因此，可將根據各種實施例之一類比資料信號轉換 成兩個或兩個以上數位資料信號，且反之亦然。
實務上，在匯流排介面315處接收控制及命令信號以用於經由控制器310而存取記憶體裝置301。視存取所需的類型(例如，寫入、讀取、格式化等)，亦可在匯流排介面315處接收位址及資料值。在共用匯流排系統中，匯流排介面315可連同多種其他裝置一起耦接至一匯流排。為了將通信引導至特定裝置，可在匯流排上設置識別值以指示匯流排上之哪一裝置應遵照後續命令而動作。若識別值匹配於由大容量儲存裝置300所採取之值，則控制器310將接著在匯流排介面315處接受後續命令。若識別值不匹配，則控制器310可忽略後續通信。類似地，為了避免匯流排上之碰撞，共用匯流排上之各種裝置可在其個別地控制匯流排的同時指示其他裝置停止出埠通信。用於匯流排共用及碰撞避免之協定為熟知的且本文中將不再詳述。控制器310接著將命令、位址及資料信號傳遞至讀取/寫入通道305上以供處理。注意，自控制器310傳遞至讀取/寫入通道305之命令、位址及資料信號不需要為匯流排介面315處所接收之相同信號。舉例而言，匯流排介面315之通信標準可不同於讀取/寫入通道305或記憶體裝置301之通信標準。在此情形下，控制器310可在存取記憶體裝置301之前轉譯命令及/或定址方案。另外，控制器310可提供一或多個記憶體裝置301內之負載調平，使得記憶體裝置301之實體位址可針對給定邏輯位址而隨時間改變。因此，控制器310可將來自外部裝置之邏輯位址映射至目標記憶體裝置301之實體位址。
對於寫入請求而言，除了命令及位址信號之外，控制器310可將數位資料信號傳遞至讀取/寫入通道305。舉例而言，對於16位元資料字，控制器310可傳遞具有第一或第二二進位邏輯位準之16個個別信號。讀取/寫入通道305可接著將數位資料信號轉換至表示數位資料信號之位元樣式之類比資料信號。為了繼續前述實例，讀取/寫入通道305 可使用數位至類比轉換以將16個個別數位資料信號轉換至具有指示所要16位元資料樣式之電位位準之單一類比信號。對於一實施例而言，表示數位資料信號之位元樣式之類比資料信號指示目標記憶體單元之所要臨限電壓。然而，在程式化單電晶體記憶體單元時，情況常常是，相鄰記憶體單元之程式化將增加先前經程式化記憶體單元之臨限電壓。因此，對於另一實施例而言，讀取/寫入通道305可考慮臨限電壓之此等類型之預期改變，且調整類比資料信號以指示低於最終所要臨限電壓之臨限電壓。在轉換來自控制器310之數位資料信號之後，讀取/寫入通道305可接著將寫入命令及位址信號連同類比資料信號一起傳遞至記憶體裝置301以用於程式化個別記憶體單元。程式化可在逐單元之基礎上發生，但通常針對每操作一資料頁而加以執行。對於典型記憶體陣列架構而言，一資料頁包括耦接至字線之每隔一個記憶體單元。
對於讀取請求而言，控制器可將命令及位址信號傳遞至讀取/寫入通道305。讀取/寫入通道305可將讀取命令及位址信號傳遞至記憶體裝置301。作為回應，在執行讀取操作之後，記憶體裝置301可傳回指示記憶體單元之由位址信號及讀取命令所界定之臨限電壓的類比資料信號。記憶體裝置301可以並行或串行方式來轉移其類比資料信號。
類比資料信號亦可不作為離散電壓脈衝來轉移，而作為類比信號之大體上連續流來轉移。在此情形下，讀取/寫入通道305可使用類似於HDD存取中所使用之被稱為PRML或部分回應最大似然之信號處理的信號處理。在傳統HDD之PRML處理中，HDD之讀頭輸出表示在HDD磁盤之讀取操作期間所遭遇之通量反轉的類比信號流。並非試圖俘獲回應於由讀頭所遭遇之通量反轉而產生的此類比信號之真實峰值及谷值，而是週期性地對信號進行取樣以建立信號樣式之數位表示。可接著分析此數位表示以判定負責產生類比信號樣式之通量反轉之可能樣式。此相同類型之處理可用於本揭示案之實施例。藉由對來自記憶體 裝置301之類比信號進行取樣，可使用PRML處理來判定負責產生類比信號之臨限電壓之可能樣式。
圖4為波形之描繪，其概念地展示根據本揭示案之一實施例的如可能藉由讀取/寫入通道305而自記憶體裝置301所接收之資料信號450。可週期性地對資料信號450進行取樣，且可根據經取樣電壓位準之振幅來建立資料信號450之數位表示。對於一實施例而言，可使取樣與資料輸出同步，使得取樣在資料信號450之穩態部分期間發生。藉由如由在時間t1、t2、t3及t4之虛線所指示之取樣來描繪該實施例。然而，若經同步取樣變得未對準，則資料樣本之值可能顯著地不同於穩態值。在一替代實施例中，可增加取樣率以允許判定何處可能發生穩態值，諸如，藉由觀測由資料樣本所指示之斜率改變。藉由如由在時間t5、t6、t7及t8之虛線所指示之取樣來描繪該實施例，其中在時間t6與t7之資料樣本之間的斜率可指示穩態條件。在該實施例中，在取樣率與表示之精確度之間進行取捨。更高取樣率導致更精確表示，但亦增加處理時間。不管是使取樣與資料輸出同步還是使用更頻繁取樣，皆可接著將數位表示用以預測哪些傳入電壓位準可能負責產生類比信號樣式。又，可自傳入電壓位準之此預期樣式預測經讀取之個別記憶體單元之可能資料值。
認識到在自記憶體裝置301讀取資料值時將發生錯誤，讀取/寫入通道305可包括錯誤修正。錯誤修正通常用於記憶體裝置以及HDD中，以恢復預期錯誤。通常，記憶體裝置將使用者資料儲存於第一組位置中且將錯誤修正碼(ECC)儲存於第二組位置中。在讀取操作期間，回應於使用者資料之讀取請求而讀取使用者資料及ECC兩者。藉由使用已知演算法，比較自讀取操作所傳回之使用者資料與ECC。若錯誤在ECC之限度內，則將修正錯誤。
圖5為根據本揭示案之一實施例之電子系統的方塊示意圖。實例 電子系統可包括個人電腦、PDA、數位相機、數位媒體播放器、數位記錄器、電子遊戲、電氣設備、車輛、無線裝置、行動電話及其類似者。
電子系統包括主機處理器500，其可包括快取記憶體502以增加處理器500之效率。處理器500耦接至通信匯流排504。多種其他裝置可在處理器500之控制下耦接至通信匯流排504。舉例而言，電子系統可包括：隨機存取記憶體(RAM)506；一或多個輸入裝置508，諸如，鍵盤、觸控墊、指標裝置，等等；音訊控制器510；視訊控制器512；及一或多個大容量儲存裝置514。至少一大容量儲存裝置514包括：用於與匯流排504通信之數位匯流排介面515；根據本揭示案之一實施例的一或多個記憶體裝置，其具有用於轉移表示兩個或兩個以上資料位元之資料樣式之資料信號的類比介面；及信號處理器，其經調適以執行自匯流排介面515所接收之數位資料信號之數位至類比轉換及自其記憶體裝置所接收之類比資料信號之類比至數位轉換。
用於M位元記憶體單元的M+N位元程式化及M+L位元讀取
記憶體中之非揮發性記憶體單元之臨限電壓(包括多位準單元及諸如上文所描述之系統的系統中之臨限電壓)通常按範圍(其亦被稱為"邏輯窗"、窗、Vt分布、臨限電壓位準或臨限狀態)而經指派以指示所儲存值。如上文所敍述，通常，將死空間或容限之緩衝(在本文中亦被稱為容限、死空間、緩衝、緩衝容限、緩衝區或緩衝帶)置放於每一範圍之間以使邏輯窗之Vt分布不重疊。在記憶體之操作中，此等範圍/邏輯窗通常係由其所表示之資料值及/或經指派至範圍/Vt分布之標稱臨限電壓位準指代。舉例而言，如圖6A所詳述，例示性每單元兩個位元之MLC記憶體具有界定於每一單元中之為200 mV之四個邏輯窗以表示11、01、10及00狀態，其中在該等狀態之間具有200 mV至400 mV緩衝區。在此例示性記憶體中，對應於10邏輯狀態之Vt範圍經指派至 0.8 V至1.0 V範圍且具有0.9 V之標稱臨限電壓位準。通常將給定Vt邏輯窗之標稱臨限電壓用作在將記憶體單元程式化至彼邏輯狀態時待獲得之目標電壓位準(然而通常歸因於單元變化及程式化過衝/下衝而未被精確地達成)。在讀取或感測非揮發性記憶體單元(例如，作為讀取或驗證操作之一部分)時，使記憶體單元之經感測臨限電壓匹配於由邏輯窗所界定之臨限電壓範圍中之一者(及對應標稱臨限電壓/邏輯狀態)，以允許將記憶體單元之狀態解譯為數位資料且接著對其進行操縱或自記憶體裝置轉移。
許多因素限制現代非揮發性記憶體可可靠地儲存及擷取之狀態/邏輯窗之有效數目，諸如，在非揮發性記憶體裝置及非揮發性記憶體單元過程中可達成之有限臨限電壓範圍、針對記憶體單元之經程式化臨限電壓不精確度及程式化/讀取干擾之可能性(通常與包括特徵尺寸及過程之記憶體單元特性有關)，及針對在邏輯窗(其亦可歸因於記憶體單元程式化不精確度、Vt干擾及單元特性而在尺寸上變化)之間置放分離緩衝的需求。因此，可在給定單元中僅實體地界定有限數目個臨限電壓範圍/邏輯窗，且仍可對其可靠地進行程式化及讀取，而不管記憶體及相關電路是否可能夠以更高電壓解析度來程式化及讀取。給定記憶體裝置、單元及過程技術之此有限數目個邏輯窗通常進一步受在每一單元中儲存二進位值之實務限制，藉此進一步將可使用邏輯窗之數目限於低於實體窗限度之2的最接近冪(2、4、8、16、32或64個邏輯窗用以分別表示每一單元中之1、2、4、5或6個位元)。
舉例而言，在圖6A中，在具有-1.0 V至1.8 V之可使用臨限電壓範圍的記憶體單元中，界定四個狀態(22個狀態，在每一單元中儲存2個位元)，每一狀態具有200 mV之邏輯窗/範圍，其中在鄰近狀態範圍之間具有400 mV緩衝。狀態11(經擦除)經界定為自-1 V至-0.8 V，狀態01經界定為自-0.4 V至-0.2 V，狀態00經界定為自0.2 V至0.4 V，且狀 態10經界定為自0.8 V至1.0 V。然而，由於陣列之記憶體單元具有-1.0 V至1.8 V之可使用臨限電壓範圍(其中具有200 mV之最小可使用邏輯窗/範圍且在範圍之間具有200 mV之最小緩衝)，故高達7個狀態係可能的，如圖6B所詳述(狀態0至6-狀態0：-1 V至-0.8 V，狀態1：-0.6 V至-0.4 V，狀態2：-0.2 V至0 V，狀態3：0.2 V至0.4 V，狀態4：0.6 V至0.8 V，狀態5：1.0 V至1.2 V，及狀態6：1.4 V至1.6 V，留下剩下的200 mV(1.6 V至1.8 V)作為未經利用之臨限電壓範圍)。
本發明之實施例使用比在儲存單元之經程式化狀態(例如對應於資料位元之經指派數目的資料狀態)時所使用的單元之Vt範圍/邏輯窗之經界定數目高的數目個程式化及/或感測範圍而以更高精確度位準(在本文中亦被稱為增加之電壓位準解析度或窗電壓位準粒度)進行程式化及/或讀取。此將在單元之程式化或讀取期間提供額外粒度及相關資訊(所謂的軟位元)，使得諸如數位信號處理(DSP)單元之處理器或控制器可使用各種資料碼及資料編碼/解碼技術(諸如，低密度同位檢查(LDPC)、渦輪碼、交織碼調變、PRML，等等)以針對給定過程技術而達成每單元可靠地儲存之儘可能大數目之位元。注意，儘管關於利用數位及類比通信之NAND架構非揮發性記憶體陣列及裝置來描述實施例，但對於熟習此項技術者而言將顯而易見，本文中所揭示之概念可應用於其他非揮發性記憶體陣列架構及對應記憶體裝置，包括(但不限於)NOR陣列、AND陣列、OR陣列及虛接地陣列。
在程式化及感測(亦被稱為讀取)非揮發性記憶體單元時，本發明之實施例將非揮發性記憶體單元之可使用臨限電壓範圍劃分為增加數目個範圍，從而得到記憶體裝置之高於由單元之經界定邏輯窗所需要之解析度的程式化及/或讀取/感測電壓解析度(亦被稱為程式化或感測粒度)。注意，在本發明之一些實施例中，此增加之程式化及/或感測電壓解析度可高於記憶體單元可可靠地儲存之邏輯窗/臨限電壓範圍 之最大數目。亦應注意，程式化操作解析度可不同於讀取/感測操作解析度。在一實施例中，程式化操作電壓解析度低於讀取操作電壓解析度，從而允許增加之讀取精確度及資料讀回/編碼。在本發明之另一實施例中，程式化操作電壓解析度高於讀取操作電壓解析度，從而允許增加之程式化精確度及資料干擾補償，藉此增加資料儲存穩定性及後續讀回精確度。
如上文所敍述，在程式化操作期間，本發明之各種實施例以比所需電壓解析度高之電壓解析度進行程式化，從而將經程式化之非揮發性記憶體單元之可使用臨限電壓範圍劃分為比邏輯窗/臨限電壓狀態之經界定數目大的數目個電壓範圍(亦被稱為標稱電壓位準或電壓階躍)。此得到比為將選定資料狀態程式化至單元之經界定邏輯窗所需之程式化電壓階躍解析度/粒度高的程式化電壓階躍解析度/粒度，從而允許更精確程式化。此增加之程式化精確度允許將經程式化臨限電壓更精確地置放於目標臨限電壓範圍中，從而賦能更可靠之後續讀取及驗證操作。另外，增加之程式化精確度亦允許相對於鄰近記憶體單元之預測程式化干擾及耦合效應而預偏壓單元之經程式化臨限電壓。詳言之，在將資料寫入至記憶體陣列之多個列中且因此已知鄰近記憶體單元之最終經程式化狀態的情況下。在此情況下，可以增加之程式化電壓解析度來程式化經程式化至給定單元中之臨限電壓，以考慮鄰近單元之預測耦合及干擾效應。以此方式，在程式化陣列區段之後，單元之所得最終經程式化臨限電壓將在單元之預期邏輯窗/狀態/臨限電壓範圍內。
記憶體中之記憶體單元之經程式化臨限電壓(包括多位準單元及諸如上文所描述之系統的系統中之臨限電壓)可以各種方式且出於各種原因而惡化。程式化干擾為臨限電壓惡化之此等許多原因中之一者。當後續記憶體單元之程式化影響先前經程式化記憶體單元之經程 式化臨限電壓時，發生程式化干擾。在一些情況下，特別是在具有減少特徵尺寸及較小邏輯窗/臨限電壓範圍及緩衝容限之現代記憶體單元中，程式化干擾可使單元之經程式化臨限電壓在使得其在讀取時(諸如，當使單元臨限電壓移動至在邏輯窗之間的緩衝容限內時)導致錯誤或導致將單元讀取為在完全不同於原始經程式化之狀態的狀態中的程度上移動。
在2008年6月10日申請之標題為"METHODS AND APPARATUS UTILIZING PREDICTED COUPLING EFFECT IN THE PROGRAMMING OF NON-VOLATILE MEMORY"之共同讓渡的美國專利申請案第12/136,546號中詳述一種預測及補償NAND架構非揮發性記憶體裝置及陣列中之記憶體單元之程式化干擾的該方法。
程式化干擾通常係由鄰近單元之間的電容耦合導致且由施加至耦接至共同字線、源極線、位元線及基板連接之鄰近(及禁止)非揮發性記憶體單元(如選定記憶體單元)的大程式化電壓導致。一般而言，在程式化干擾事件中，隨後經程式化記憶體單元將傾向於上拉先前經程式化相鄰記憶體單元之臨限電壓。舉例而言，非揮發性記憶體單元在程式化至其所要臨限電壓之前通常經擦除或達到某初始臨限電壓。此初始臨限電壓通常為負電壓，例如，-1 V。接著按序將記憶體單元程式化至其所要臨限電壓(例如，目標臨限電壓)。程式化通常涉及施加一系列具有增加電壓之程式化脈衝以增加儲存於浮動閘極上之電荷，其中每一脈衝之後通常跟隨驗證操作以判定記憶體單元是否已達到其所要臨限電壓。此通常針對字線之邏輯頁(諸如，彼字線之偶數或奇數行)而發生。當個別記憶體單元達到其所要臨限電壓時，其被禁止進一步程式化。在達到沿字線之給定頁的所有記憶體單元之所要臨限電壓後，便暫停程式化，且接著程式化字線之下一頁中的記憶體單元或沿下一鄰近字線之頁的記憶體單元。重複此過程，直至程式化沿一 記憶體單元行之每一字線的記憶體單元。
當程式化沿後續字線或在鄰近行中的記憶體單元時，其增加之臨限電壓將歸因於浮動閘極至浮動閘極之耦合效應而增加在先前字線中以及在鄰近行中之先前經程式化記憶體單元之臨限電壓。此將導致此等先前經程式化記憶體單元之臨限電壓增加。儘管此臨限電壓增加很小，但其可阻礙每個記憶體單元儲存增加數目個資料位元之能力。當將記憶體單元用以在每單元儲存愈來愈多的資料位元時，此耦合效應變得更麻煩，因為隨著與每一位元樣式相關聯之Vt範圍變得更窄且Vt範圍之間的容限通常亦減少而存在用於此Vt漂移之較少空間。因此，藉由預測隨後經程式化記憶體單元之耦合效應，可藉由減少意外Vt漂移而將耦合效應有利地用以使給定位元樣式之臨限電壓分布緊密，此可促進更可辨別之Vt範圍，且因此促進每個記憶體單元之更高數目個資料位元及/或Vt範圍之間的更寬容限，且因此促進讀取記憶體單元之正確資料值時的增加可靠性。
在本發明之各種實施例中的程式化操作期間，將經程式化之非揮發性記憶體單元之可使用臨限電壓範圍劃分為比由記憶體單元之經界定數目個邏輯窗/狀態所需數目大的數目個電壓範圍(例如，增加之解析度)。此允許將經程式化臨限電壓更精確地置放於目標臨限電壓範圍中，從而賦能更可靠之後續讀取及驗證操作。舉例而言，在圖6B之以上所詳述單元中，非揮發性記憶體單元具有-1 V至1.8 V之可使用臨限電壓範圍且儲存7個各自為200 mV之經界定狀態/範圍/邏輯窗，其中在邏輯窗之間具有200 mV容限(狀態0：-1 V至-0.8 V，狀態1：-0.6 V至-0.4 V，狀態2：-0.2 V至0 V，狀態3：0.2 V至0.4 V，狀態4：0.6 V至0.8 V，狀態5：1.0 V至1.2 V，及狀態6：1.4 V至1.6 V)。預測程式化干擾事件以使單元之經程式化臨限電壓(Vt)移動50 mV。因而，選擇程式化解析度而以50 mV或更小階躍來程式化臨限電壓以允許補償程式化干擾。 例如，當在程式化後續記憶體單元時預測50 mV程式化干擾時，允許將臨限電壓程式化於0.65 V，以便使單元之最終經程式化臨限電壓置放於狀態4(具有0.7 V之標稱臨限電壓)之0.6 V至0.8 V之中心。
在本發明之一例示性實施例中，經界定邏輯窗/狀態之數目為二進位數(2M，其中M為儲存於記憶體單元中之使用者資料位元之數目)。亦將記憶體單元中之程式化解析度臨限電壓範圍/狀態之數目選擇為二進位數(利用2M+N個臨限電壓範圍/狀態，其中N為用於程式化資料之額外位元之數目)。然而，注意，如下文所說明，額外程式化狀態及經界定之經程式化臨限電壓邏輯窗之數目不必為二進位數或表示位元之全部數目。亦注意，可藉由屏蔽由M+N經程式化資料之最低有效位元/較低位元(例如，M+N-1位元、M+N-2位元，等等)所表示之解析度而在運作中有效地改變程式化解析度。進一步注意，增加之程式化解析度及/或精確度將通常以歸因於在每一程式化循環中用以使臨限電壓階躍至所要目標之愈加精細之臨限電壓階躍的較慢程式化操為代價來達成。
在讀取、驗證或感測操作中，本發明之各種實施例以比由經界定數目個邏輯窗/臨限電壓範圍所需之解析度高的解析度來感測選定記憶體單元之臨限電壓，從而得到記憶體裝置之高於單元之邏輯窗/臨限電壓範圍/狀態之經界定數目的經感測臨限電壓解析度(在標稱臨限電壓範圍中)。注意，經感測臨限電壓範圍通常亦將跨越邏輯窗之間的緩衝區。此在臨限電壓已漂移出邏輯窗之外的情形下允許增加之讀取/感測精確度及基於近接性之錯誤修正。此允許記憶體裝置補償在"接近"或"猜測"讀取中之Vt漂移及干擾(例如，允許可利用快速ECC碼檢查而加以確認的關於單元之經正確程式化邏輯狀態之猜測，而在僅可報告讀取錯誤且計算密集型ECC錯誤修正演算法開始試圖修正錯誤之前)。另外，在一實施例中，增加之讀取/感測解析度使能夠將資料編 碼技術用於資料之程式化中，該等技術在結合本發明之實施例的增加之資料讀取解析度被利用時增強資料讀回(增加之可靠性及錯誤補償)。此等資料編碼技術可包括(但不限於)迴旋碼(其中，將資訊之額外粒度用以進行軟決策且利用機率解碼技術來達成最佳解碼，藉此減少記憶體之總錯誤率以減少記憶體之總錯誤率)、部分回應最大似然(PRML)、低密度同位檢查(LDPC)、渦輪碼及交織調變編碼。
在本發明之各種實施例的讀取/感測操作期間，將經感測之非揮發性記憶體單元之可使用臨限電壓範圍劃分為比由記憶體單元之經界定數目個邏輯窗/狀態所需數目大的數目個臨限電壓範圍。此增加之感測解析度允許精確地讀取經感測臨限電壓且將其置放於經界定臨限電壓範圍中，從而賦能更可靠之讀取及/或驗證操作。藉由利用來自程式化之以上實例，非揮發性記憶體單元具有-1 V至1.8 V之可使用臨限電壓範圍且儲存5個各自為400 mV之經界定狀態/邏輯窗，其中在邏輯窗之間具有200 mV容限(狀態0：-1 V至-0.6 V，狀態1：-0.4 V至0 V，狀態2：0.2 V至0.6 V，狀態3：0.8 V至1.2 V，狀態4：1.4 V至1.8 V)。預測干擾事件以使單元之經程式化臨限電壓(Vt)在邏輯窗/範圍內移動+/- 50 mV。因而，歸因於任何臨限電壓漂移，選擇程式化解析度以利用25 mV或更小解析度來感測臨限電壓以允許精確之臨限電壓讀取及可能之錯誤補償/修正。
在本發明之一實施例中，經讀取之邏輯窗/狀態之數目為二進位數(2M，其中M為儲存於記憶體單元中之使用者資料位元之數目)，同時亦將記憶體單元中之讀取解析度位準之數目選擇為二進位數(利用2M+L個數位化位準/電壓範圍，其中L為用於感測位準資料或讀取資料之額外位元之數目)。然而，應注意，如上所述額外感測位準之數目及臨限電壓邏輯窗之經界定數目亦不必為二進位數。亦應注意，讀取解析度及/或精確度增加的代價通常是讀取/感測操作變慢，因為所讀取之更精 細臨限電壓階躍及增加之信號安定時間，且可能因為選擇性地屏蔽感測臨限電壓資料之額外的L個位元而使得讀取解析度在運作中改變。
在本發明之一實施例中，讀取操作利用比對應程式化操作高的解析度，從而使資料之增加量能夠在讀取時可用於處理。因此，在利用2M+N個程式化範圍/狀態及2M+L個讀取數位化範圍/狀態之二進位實施例中，L將大於N。
圖7詳述系統700之簡化圖，系統700具有本發明之一實施例的耦接至記憶體控制器704之類比NAND架構非揮發性記憶體裝置702。在圖7中，藉由控制器704之內部數位信號處理器(DSP)706來處理待寫入至非揮發性記憶體裝置702之資料，DSP 706針對待寫入至非揮發性記憶體裝置702之每一選定記憶體單元，輸出額外程式化解析度之N個位元710加上M個數位資料位元708。接著藉由M+N位元數位至類比轉換器(DAC)712來轉換用於每一選定記憶體單元之此M+N個程式化資料位元708、710，且將該等位元作為類比資料信號714而輸出至非揮發性記憶體裝置702。在非揮發性記憶體裝置702之內部，M+N位元類比資料信號714用以藉由讀取/寫入電路718而在程式化操作中程式化NAND架構記憶體陣列716之選定單元。
在存取後，藉由讀取/寫入電路718來感測來自非揮發性記憶體裝置陣列716之一或多個選定記憶體單元。接著緩衝處理720經感測資料726且將其作為類比信號而自非揮發性記憶體裝置702傳送至耦接式記憶體控制器704。在記憶體控制器704內，類比資料值信號係利用類比至數位轉轉換器722而自類比值轉換成數位值且以升高的M+L個位元724讀取解析度而輸出。接著將用於每一單元之經感測臨限電壓讀取解析度之此M+L個位元耦接至DSP 706以供處理且自每一記憶體單元擷取所儲存之M個資料位元。
注意，將來自控制器704之類比資料信號轉移至記憶體裝置702的 類比信號匯流排714可具有多個可能形式，包括(但不限於)並聯信號匯流排、串聯信號匯流排、雙向信號匯流排，及單向傳輸及接收信號匯流排。
亦可藉由在精確度/解析度與藉此導出之益處(程式化補償、讀取編碼演算法)之間進行取捨來選擇本發明之各種實施例之程式化及讀取速度。舉例而言，可藉由減少臨限電壓窗之數目及/或將程式化操作電壓解析度改變至較粗略位準來增加程式化速度，藉此減少可能標稱臨限電壓程式化範圍之總數(電壓範圍之彼等增加數目高於為儲存經界定數目個狀態/邏輯窗所需要的數目)且降低程式化操作之所需精確度(藉此減少程式化循環之潛在數目以屬於由經程式化之目標標稱電壓位準所界定之電壓範圍)。此降低程式化精確度及補償程式化干擾之能力(且因此降低任何後續讀取操作之精確度及可靠性)，但此將具有藉由降低所需精確度而使程式化循環加速之效應。此亦將具有降低所需對應讀取精確度之跟隨效應。
同樣地，可藉由減少臨限電壓窗之數目及/或將讀取操作電壓解析度改變至較粗略位準來增加讀取速度，藉此減少可能標稱臨限電壓讀取位準之總數(電壓階躍讀取之彼等增加數目高於為讀取儲存於經界定數目個狀態中之資料值所需要的數目)且降低讀取操作之所需精確度。在降低所需精確度時，可能讀取臨限電壓範圍/狀態之額外數目(讀取臨限電壓解析度)之此減少會減少感測時間及為使位元線安定至最終電壓所需的時間。然而，此亦降低藉由猜測正確狀態來補償臨限窗漂移之能力且降低以上所列出之編碼演算法之有效性，但亦降低對應程式化操作之所需精確度。
如以上在圖7中所詳述，本發明之各種實施例包括經調適以處理及產生表示M+N個經程式化資料值之資料值之類比資料信號以在每一單元中儲存M個資料位元的記憶體裝置。此係藉由將資料值作為臨限 電壓範圍而儲存於非揮發性記憶體單元上來促進。不同於傳統多位準單元技術之逐位元程式化操作，各種實施例可直接程式化至所要位元樣式或資料之目標臨限電壓。類似地，代替讀取個別位元，各種實施例產生指示目標記憶體單元之臨限電壓且因此指示自每一單元所讀取之M+L個位元的資料信號，其中在每一單元中儲存M個資料位元。
注意，儘管各種實施例可將資料信號作為表示兩個或兩個以上位元之位元樣式之類比信號進行接收及傳輸，但該等實施例亦可提供在記憶體裝置之內部至類比信號或選定臨限電壓範圍/狀態之轉換以允許接收及傳輸表示個別位元之數位信號。亦注意，在利用類比資料信號時，因為單一類比資料信號可表示兩個、四個或更多資訊位元，故資料轉移速率可連同記憶體密度一起增加，因為每一程式化或讀取操作同時處理每個記憶體單元之多個位元。
如圖8及圖9所詳述，本發明之其他實施例亦包括經調適以接收及處理表示M+N個經程式化資料值之數位資料信號以在每一單元中儲存M個資訊位元的記憶體裝置。可接著在記憶體裝置之內部利用此等數位資料信號以藉由轉換至類比臨限電壓表示或經由直接選擇由臨限電壓範圍所界定之記憶體單元狀態來程式化選定記憶體單元中之臨限電壓。另外，在本發明之各種實施例中，記憶體裝置經調適以產生及傳輸表示自每一單元所讀取之M+L個位元的數位資料信號，其中在每一單元中儲存M個資料位元。
在圖8中，描繪系統800之簡化圖，系統800具有本發明之一實施例的利用數位資料之數位通信及內部類比轉換而耦接至記憶體控制器804之NAND架構非揮發性記憶體裝置802。藉由控制器804之內部數位信號處理器(DSP)806來處理待寫入至非揮發性記憶體裝置802之資料，DSP 806與用於每一選定記憶體單元之額外程式化解析度之N個位元810組合地輸出M個資料位元808以寫入於非揮發性記憶體裝置802 中。接著將用於經選擇以程式化之每一記憶體單元之此M+N個程式化資料位元808、810作為數位表示而轉移814至記憶體裝置802且在非揮發性記憶體裝置802之內部由M+N位元數位至類比轉換器(DAC)812轉換至類比資料信號828。M+N位元類比資料信號828用以在程式化操作中藉由讀取/寫入電路818來程式化記憶體陣列816之一或多個選定單元。
在存取後，便藉由讀取/寫入電路818來感測非揮發性記憶體裝置陣列816之一或多個選定記憶體單元。接著在需要時緩衝820經感測臨限電壓826，且利用非揮發性記憶體裝置802之類比至數位轉換器822以讀取解析度之升高的M+L個位元而將臨限電壓826自類比值轉換至數位值。接著將用於每一單元之經感測臨限電壓讀取解析度之此M+L個位元824自非揮發性記憶體裝置802轉移至耦接式記憶體控制器804且耦接至DSP 806以供處理且擷取儲存於每一記憶體單元中之M個資料位元。
在圖9中，描繪系統900之簡化圖，系統900具有本發明之一實施例的利用數位通信而耦接至記憶體控制器904之非揮發性記憶體裝置902。藉由控制器904之內部數位信號處理器(DSP)906來處理待寫入至非揮發性記憶體裝置902之資料，DSP 906與用於每一選定記憶體單元之額外程式化解析度之N個位元910組合地輸出M個資料位元908以寫入於非揮發性記憶體裝置902中。接著跨越匯流排914將用於經選擇以程式化之每一記憶體單元之此M+N個程式化資料位元908、910作為數位表示而轉移至記憶體裝置902。在記憶體裝置902之內部，藉由利用臨限邏輯窗狀態及由輸入的M+N位元數位資料所直接選擇之程式化臨限電壓位準，藉由感測放大器及讀取/寫入電路918而在程式化操作中將M+N個程式化資料位元908、910程式化至記憶體陣列916之選定非揮發性記憶體單元中。
在存取後，便藉由讀取/寫入電路918來感測來自非揮發性記憶體裝置陣列916之一或多個選定記憶體單元，且使經感測臨限電壓匹配於升高的讀取解析度之數位表示。臨限電壓之此感測及其與數位表示之匹配可藉由上文所詳述之任何方法中之一者來實現，該等方法包括(但不限於)傳統的多遍讀取、傾斜的字線電壓讀取，或源極隨耦器讀取。接著在I/O緩衝器920中緩衝經感測臨限電壓之此數位表示且以讀取解析度之升高的M+L個位元而將其自非揮發性記憶體裝置902輸出926。在自非揮發性記憶體裝置902轉移至耦接式記憶體控制器904之後，將用於每一單元之經感測臨限電壓讀取解析度之此M+L個位元924耦接至DSP 906以供處理且擷取儲存於每一記憶體單元中之M個資料位元。
注意，圖8及圖9之將數位資料自控制器804、904轉移至記憶體裝置802、902的數位匯流排814、914可具有多個可能形式，包括(但不限於)並行資料匯流排、串行資料匯流排、雙向資料匯流排，及單向資料匯流排。
如上文所敍述，即使記憶體單元可可靠地儲存較大數目個相異(非二進位)範圍/窗，亦通常將記憶體單元劃分為二進位數個Vt範圍/邏輯窗，以允許單元儲存表示一系列二進位數或位元樣式之一部分的一或多個位元。本發明之各種實施例利用非二進位數個經界定Vt電壓範圍/邏輯窗(單元之高達全部數目個可靠可使用電壓範圍)。在如此進行時，此等實施例亦可在程式化及讀取陣列之記憶體單元時利用超出為儲存選定數目個經界定狀態所需之解析度之外的上文所詳述的增加之程式化解析度及/或增加之讀取/感測解析度。
在每一記憶體單元中儲存非二進位數個經界定狀態時，本發明之各種實施例允許使用每一單元之非二進位數個經界定Vt範圍/邏輯窗來實際上在每一單元中儲存"分數"個二進位狀態。先前，當將一或多個位元儲存於非揮發性記憶體單元中時，將位元所表示之二進位數或 位元樣式映射至每一單元之二進位數個狀態中(即使記憶體單元可可靠地儲存更多狀態)。舉例而言，儲存6位元二進位數或樣式需要64個可能狀態。將此映射至每單元2個位元之MLC單元中，需要3個單元且將每一單元程式化至四個可能狀態中之一者{2^6=(2^2)^3=4^3=64個狀態}。在儲存分數個位元時，將可用於每一非揮發性記憶體單元中之非二進位數個可靠狀態用以跨越多個單元而儲存資料，從而增加記憶體裝置之儲存密度(例如，每一單元中之額外可用數目個狀態可用以儲存額外資料)。在如此進行時，將選定數目個資料位元編碼為選定數目個關聯非揮發性記憶體單元(亦被稱為最小基數個單元或記憶體單元單位)之可用狀態。舉例而言，若三個MLC單元可各自可靠地將6個狀態(Vt範圍/邏輯窗)儲存為一群(例如，關聯單元單位)，則該等單元可儲存6^3=216個可能唯一狀態。216個狀態將容易地允許將7個二進位資料位元映射至該等狀態{7個資料位元意謂需要2^7=128個狀態}。注意，如同單一記憶體單元MLC編碼，二進位數位(例如，位元)之映射不必完全利用記憶體單元群之所有可用狀態。此允許更便利地將選定數目個位元映射至/編碼為關聯記憶體單元群組中之可用數目個單元狀態。申請者進一步說明，在一實施例中，未用於資料儲存之任何記憶體單元狀態(諸如，以上實例之三個MLC單元中剩餘的216-128=88個狀態)可用以增加所利用之有效狀態之間的容限、針對干擾效應或資料編碼(PRML/交織/LDPC/渦輪碼/等等)而進行預調整或用於儲存錯誤修正資料及/或記憶體裝置附加項資料。
此方法之一取捨為：由於資料經編碼為選定基數個記憶體單元之可用狀態，故代替在每一個別單元中儲存整數個位元，可在每一單元中儲存非整數個位元，此意謂必須讀取多個單元以解碼所儲存資料。另外，歸因於資料狀態中之較緊密容限及較少冗餘，所儲存資料具有對干擾及錯誤之增加之易損性。
雖然已在本文中說明且描述特定實施例，但一般熟習此項技術者應瞭解，經計算以達成相同目的之任何配置可取代所展示之特定實施例。本揭示案之若干調適對於一般熟習此項技術者而言將為顯而易見的。因此，本申請案意欲涵蓋本揭示案之任何調適或變化。
結論
已描述以比所需解析度高之臨限電壓解析度來程式化及/或讀取記憶體陣列中之單元的記憶體裝置及程式化及/或讀取過程。在程式化非揮發性記憶體單元時，此允許在程式化期間之更精確臨限電壓置放且使能夠藉由允許在選定狀態/邏輯窗/臨限電壓範圍內以精細階躍來程式化臨限電壓而預補償來自鄰近記憶體單元之後續程式化的程式化干擾，使得由後續記憶體單元之程式化所誘發之程式化干擾使單元置放於其最終選定臨限電壓值處或附近，從而增加對單元之任何後續讀取或驗證操作之精確度。在讀取/感測記憶體單元時，增加之臨限電壓解析度/粒度允許記憶體單元之實際經程式化狀態之更精確解譯且亦賦能資料編碼及解碼技術(諸如，迴旋碼，其中資訊之額外粒度用以進行軟決策，從而減少記憶體之總錯誤率)之更有效使用。該架構賦能其他解碼技術，諸如，PRML、交織碼調變及其他高級碼(諸如，LDPC及渦輪碼)，其利用機率解碼技術來達成最佳解碼，藉此減少記憶體之總錯誤率。
雖然已在本文中說明且描述特定實施例，但一般熟習此項技術者應瞭解，經計算以達成相同目的之任何配置可取代所展示之特定實施例。本發明之若干調適對於一般熟習此項技術者而言將為顯而易見的。因此，本申請案意欲涵蓋本發明之任何調適或變化。顯然期望本發明僅受以下申請專利範圍及其等效物限制。
700‧‧‧系統
702‧‧‧類比NAND架構非揮發性記憶體裝置
704‧‧‧記憶體控制器
706‧‧‧內部數位信號處理器(DSP)
708‧‧‧M個數位資料位元
710‧‧‧額外程式化解析度之N個位元
712‧‧‧M+N位元數位至類比轉換器
714‧‧‧M+N位元類比資料信號
716‧‧‧NAND架構記憶體陣列/非揮發性記憶體裝置陣列
718‧‧‧讀取/寫入電路
720‧‧‧緩衝器
722‧‧‧類比至數位轉換器
724‧‧‧讀取解析度之升高的M+L個位元
726‧‧‧經感測資料

Claims (16)

  1. 一種操作一記憶體之方法，其包含：使用一程式化操作以一第一解析度程式化一記憶體單元，以程式化該記憶體單元至一第一數量之已定義程式化狀態之一特定狀態，該第一數量之已定義程式化狀態相關於該程式化操作；以及以不同於該第一解析度之一第二解析度感測該記憶體單元，使得該記憶體單元被程式化以判定一感測狀態為該感測之一第二數量之已定義感測狀態之一特定狀態，其中該第二數量不同於該第一數量。
  2. 如請求項1之方法，其中該第一解析度係低於該第二解析度，使得該第一數量小於該第二數量。
  3. 如請求項1之方法，其中該第一解析度係高於該第二解析度，使得該第一數量大於該第二數量。
  4. 如請求項1之方法，其中感測該記憶體單元包含讀取該記憶體單元。
  5. 如請求項1之方法，其中感測該記憶體單元包含驗證該記憶體單元。
  6. 如請求項1之方法，其中以該第一解析度程式化該記憶體單元包含程式化該記憶體單元以相對於一預測程式化干擾而預偏壓該記憶體單元。
  7. 如請求項1之方法，其中以該第一解析度程式化該記憶體單元包含程式化該記憶體單元以相對於一預測耦合效應而預偏壓該記憶體單元。
  8. 如請求項1之方法，其進一步包含改變該第一解析度。
  9. 如請求項1之方法，其中以該第一解析度程式化該記憶體單元包含根據迴旋碼、PRML、LDPC、渦輪碼及/或交織調變編碼及/或解碼程式化該記憶體。
  10. 一種包含以一解析度感測一記憶體單元之方法，該解析度不同於該記憶體單元被程式化之一解析度，其中感測該記憶體單元包含自一第一數量之已定義感測狀態判定該記憶體單元之一狀態為一特定感應狀態，該第一數量之已定義感測狀態不同於一程式化操作之一第二數量之已定義程式化狀態，該程式化操作用以程式化該記憶體單元。
  11. 一種記憶體裝置，其包含：程式化構件，其用於以一第一解析度程式化一記憶體單元陣列之一記憶體單元之一程式化狀態，該第一解析度包含一第一數量之已定義程式化狀態；以及感測構件，其用於以一第二解析度感測該記憶體單元之一感測狀態，該第二解析度不同於該第一解析度且包含一第二數量之已定義感測狀態，其中該第二數量不同於該第一數量。
  12. 如請求項11之記憶體裝置，其中用於感測該記憶體單元之該感測構件讀取該記憶體單元。
  13. 如請求項11之記憶體裝置，其中用於感測該記憶體單元之該感測構件驗證該記憶體單元。
  14. 如請求項11之記憶體裝置，其中用於程式化的該程式化構件程式化該記憶體單元以相對一預測程式化干擾而預偏壓該記憶體單元。
  15. 如請求項11之記憶體裝置，其中用於程式化的該程式化構件程式化該記憶體單元以相對一預測耦合效應而預偏壓該記憶體單元。
  16. 如請求項11之記憶體裝置，其中用於程式化的該程式化構件程式 化一記憶體單元進入該第一數量之已定義程式化狀態中之一者，且其中用於感測的該感測構件感測該記憶體單元之該感測狀態至該第二數量之已定義感測狀態之一者。
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