KR20150134473A - 반도체 장치 및 그 동작 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 의한 반도체 장치는 메모리 셀 어레이에서 출력된 다수의 아날로그 신호에 대응하는 다수의 디지털 값으로부터 다수의 후보 경계값 쌍들을 생성하는 후보 선택부, 다수의 후보 경계값 쌍 중 어느 하나를 경계값 쌍으로 선택하는 경계값 선택부 및 상기 선택된 경계값 쌍에 따라 다수의 디지털 값의 논리 레벨을 결정하는 비교부를 포함한다.

Description

반도체 장치 및 그 동작 방법{SEMICONDUCTOR DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 장치 및 그 동작 방법에 관한 것으로서 구체적으로는 메모리 셀에서 드리프트 현상이 발생하더라도 올바른 데이터를 읽을 수 있는 반도체 장치 및 그 동작 방법에 관한 것이다.
메모리 장치에서는 시간이 지남에 따라 메모리 셀의 정보(예를 들어 저항값)가 변하는 드리프트(drift) 현상이 발생할 수 있다. 이러한 드리프트 현상은 상변이 메모리 장치(PCRAM)의 경우에 특히 문제가 되고 있다.
도 1은 드리프트 현상에 의한 PCRAM 셀의 저항 변화를 나타낸 그래프이다.
도시된 그래프에서 PCRAM 셀은 2-비트를 기록할 수 있는 멀티레벨 셀로서 각각 레벨 0(00), 레벨 1(01), 레벨 2(10), 레벨 3(11) 등 4가지 상태의 정보를 저장한다. 각 상태에 대응하는 저항값은 레벨 0일 때 가장 크고 레벨 3일 때 가장 작다.
드리프트 현상이 발생하면 시간에 따라 셀의 저항값이 달라진다. 따라서 데이터를 기록하는 시점에서 사용한 경계값을 데이터를 읽는 시점에서 동일하게 적용하면 에러가 발생하게 된다. 그러나 데이터를 읽는 시점에서는 드리프트 현상의 진행 정도를 알 수 없으므로 정확한 경계값을 찾는 것이 어려운 문제가 있다.
본 발명은 드리프트 현상이 발생하더라도 메모리 셀에서 올바른 데이터를 읽을 수 있는 반도체 장치 및 그 동작 방법을 제공한다.
본 발명의 일 실시예에 의한 반도체 장치는 메모리 셀 어레이에서 출력된 다수의 아날로그 신호에 대응하는 다수의 디지털 값으로부터 다수의 후보 경계값 쌍들을 생성하는 후보 생성부, 다수의 후보 경계값 쌍 중 어느 하나를 경계값 쌍으로 선택하는 경계값 선택부 및 선택된 경계값 쌍에 따라 다수의 디지털 값의 논리 레벨을 결정하는 비교부를 포함한다.
본 발명의 일 실시예에 의한 반도체 메모리 장치는 메모리 셀 어레이; 메모리 셀 어레이에서 출력된 다수의 아날로그 신호에 대응하는 다수의 디지털 값을 출력하는 아날로그 디지털 변환부; 및 다수의 디지털 값으로부터 경계값 쌍을 선택하고 선택된 경계값 쌍에 따라 다수의 디지털 값의 논리 레벨을 결정하는 레벨 결정부를 포함한다.
본 발명의 일 실시예에 의한 메모리 시스템은 메모리 셀 어레이에서 출력된 다수의 아날로그 신호를 출력하는 반도체 메모리 장치, 메모리 셀 어레이에서 출력된 다수의 아날로그 신호에 대응하는 다수의 디지털 값을 출력하는 아날로그 디지털 변환부; 및 출력된 다수의 디지털 값으로부터 경계값 쌍을 선택하고 선택된 경계값 쌍에 따라 다수의 디지털 값의 논리 레벨을 결정하는 레벨 결정부를 포함한다.
본 발명의 일 실시예에 의한 메모리 시스템은 메모리 셀 어레이; 및 메모리 셀 어레이에서 출력된 다수의 아날로그 신호에 대응하는 다수의 디지털 값을 출력하는 아날로그 디지털 변환부를 포함하는 반도체 메모리 장치 및 다수의 디지털 값으로부터 경계값 쌍을 선택하고 선택된 경계값 쌍에 따라 다수의 디지털 값의 논리 레벨을 결정하는 레벨 결정부를 포함한다.
본 발명의 일 실시예에 의한 반도체 장치의 동작 방법은 다수의 디지털 값을 정렬하여 제 1 어레이를 생성하는 제 1 단계; 제 1 어레이에서 L(L은 자연수)개의 제 1 경계값 후보를 선택하는 제 2 단계; L 개의 제 1 경계값 후보 각각에 대하여 제 1 어레이를 제 1-1 어레이와 제 1-2 어레이로 분할하고 제 1-1 어레이에서 제 2 경계값 후보를 선택하고, 제 1-2 어레이에서 제 3 경계값 후보를 선택하는 제 3 단계; L 개의 경계값 쌍 후보를 각각 제 1 어레이에 적용하여 기준값을 산출하고 산출된 기준값에 따라 경계값 쌍을 결정하는 제 4 단계; 및 결정된 경계값에 따라 다수의 디지털 값의 논리 레벨을 결정하는 제 5 단계를 포함한다.
본 기술에 의한 반도체 장치 및 그 동작 방법을 통해 드리프트 현상의 진행 정도에 관계없이 정확한 경계값을 용이하게 찾을 수 있다. 이에 따라 드리프트 현상의 발생 정도에 무관하게 메모리 셀로부터 올바른 데이터를 읽을 수 있다.
도 1은 PCRAM에서의 드리프트 현상을 도시한 그래프.
도 2는 본 발명의 일 실시예에 의한 반도체 메모리 장치의 블록도.
도 3은 본 발명의 일 실시예에 의한 시스템의 블록도.
도 4는 본 발명의 다른 실시예에 의한 시스템의 블록도.
도 5는 도 2, 3, 4의 레벨 결정부의 상세 블록도.
도 6은 본 발명의 일 실시예에 의한 레벨 결정부의 동작 순서도.
도 7은 도 6의 단계(S200)의 상세 순서도.
도 8은 도 6의 단계(S300)의 상세 순서도.
도 9는 본 발명의 다른 실시예에 의한 레벨 결정부의 동작 순서도.
도 10 및 11은 본 발명의 효과를 설명하는 그래프.
이하에서는 첨부한 도면을 참조하여 본 발명에 의한 실시예들을 구체적으로 개시한다. 이하에서 동일한 참조번호는 실질적으로 동일한 구성요소를 지시한다.
본 발명은 드리프트 현상이 발생하는 반도체 메모리 장치에는 모두 적용될 수 있으나 이하에서는 상변이 메모리 장치(PCRAM)를 가정하고 본 발명의 실시예를 개시한다.
도 2는 본 발명의 일 실시예에 의한 반도체 메모리 장치(1000)의 블록도이다.
본 발명의 일 실시예에 의한 반도체 메모리 장치(1000)는 메모리 셀 어레이(100), 입력된 데이터를 메모리 셀 어레이(100)에 기록하는 프로그램 회로(200), 메모리 셀 어레이(100)로부터 데이터를 읽는 읽기 회로(300)를 포함한다.
메모리 셀 어레이(100), 프로그램 회로(200), 읽기 회로(300)의 동작 및 구성은 종래의 상변이 메모리 장치에 포함된 메모리 셀 어레이, 프로그램 회로, 읽기 회로와 실질적으로 동일하다.
프로그램 회로(200)는 반도체 메모리 장치(1000)에 입력된 디지털 데이터에 대응하는 저항값을 가지도록 쓰기 요청된 주소의 메모리 셀 어레이(100)를 프로그램한다.
읽기 회로(300)는 반도체 메모리 장치(1000)의 읽기 요청된 주소의 메모리 셀 어레이(100)에서 아날로그 데이터 값을 출력한다. 이때 출력되는 아날로그 데이터 값은 드리프트 현상으로 인하여 본래 기록된 아날로그 데이터 값과는 상이한 값의 값을 가지게 된다.
본 실시예에서 읽기 회로(300)는 동시에 기록된 데이터의 전부 또는 그 일부를 하나의 읽기 단위로 하는 것으로 가정한다. 즉 본 실시예는 드리프트 현상의 영향을 받은 시간이 유사한 셀들을 함께 읽고 이들로부터 본래 데이터를 결정한다.
예를 들어 페이지 단위로 데이터를 쓰는 반도체 메모리 장치(1000)의 경우 읽기 회로(300)는 동시에 쓰여진 한 페이지를 하나의 읽기 단위로 할 수 있다.
또한 본 실시예에서 동시에 읽은 데이터에는 가능한 모든 논리 레벨이 포함되는 것으로 가정한다.
본 발명의 일 실시예에 의한 반도체 메모리 장치(1000)는 아날로그 디지털 변환부(400) 및 아날로그 디지털 변환부(400)의 출력을 해석하여 읽기 요청된 데이터의 디지털 값을 결정하는 레벨 결정부(500)를 포함한다.
아날로그 디지털 변환부(400)는 읽기 회로(300)에서 출력된 아날로그 값들 각각을 디지털 값으로 변환한다.
아날로그 디지털 변환부(400)에서 출력되는 디지털 값의 해상도는 실시예에 따라 변경될 수 있다. 다만 그 해상도는 메모리 셀 어레이(100)의 각 메모리 셀이 저장하는 데이터의 비트 수보다는 높은 것이 바람직하다. 예를 들어 메모리 셀 어레이(100)가 멀티 레벨 셀을 포함하는 경우 아날로그 디지털 변환부(400)의 해상도는 2 비트보다 높은 것이 바람직하다.
레벨 결정부(500)는 아날로그 디지털 변환부(400)로부터 출력된 디지털 값들의 논리 레벨을 결정하여 출력한다. 즉 레벨 결정부(500)는 드리프트 현상을 겪은 데이터로부터 본래의 데이터를 복원하는 기능을 수행한다.
이를 위하여 레벨 결정부(500)는 아날로그 디지털 변환부(400)에서 출력된 디지털 값들로부터 각 논리 레벨들 사이의 경계값들을 결정하고 이로부터 데이터의 논리 레벨을 결정하여 출력한다. 예를 들어 메모리 셀 어레이(100)의 셀이 n개의 비트를 저장하는 셀인 경우(n은 자연수) 2n-1개의 경계값을 결정한다.
레벨 결정부(500)의 구성 및 동작은 아래에서 구체적으로 설명한다.
도 3은 본 발명의 일 실시예에 의한 시스템을 나타내는 블록도이다.
도 3의 실시예는 도 2 와는 달리 아날로그 디지털 변환부(400), 레벨 결정부(500)가 반도체 메모리 장치(1000)의 외부에 존재한다.
이때 아날로그 디지털 변환부(400), 레벨 결정부(500)는 반도체 메모리 장치(1000)를 제어하는 CPU, 메모리 제어기의 일부로서 포함될 수도 있고 이들과 독립적인 반도체 장치로 구현될 수 있다.
도 4는 본 발명의 다른 실시예에 의한 시스템을 나타내는 블록도이다.
도 4의 실시예는 도 2의 실시예와는 달리 레벨 결정부(500)만 반도체 메모리 장치(1000)의 외부에 존재한다.
이때 레벨 결정부(500)는 반도체 메모리 장치(1000)를 제어하는 CPU, 메모리 제어기에 포함될 수도 있고 이들과 독립적인 반도체 장치로 구현될 수 있다.
도 5는 도 2 내지 도 4에 도시된 레벨 결정부(500)의 일 실시예를 나타낸 상세 블록도이다.
도 5는 읽기 회로(300)가 메모리 셀 어레이(100)에서 동시에 64개의 값을 읽어 출력하는 것을 가정한다.
아날로그 디지털 변환부(400)는 읽기 회로(300)에서 출력되는 64개의 아날로그 값을 디지털 값으로 변환하여 레벨 결정부(500)에 제공한다.
또한 도 5는 메모리 셀 어레이(100)의 각 셀이 2비트를 저장하는 멀티 레벨 셀인 것으로 가정한다.
레벨 결정부(500)는 입력된 64개의 디지털 값(IN)을 저장하는 래치(511), 래치(511)의 데이터를 정렬하여 제 1 어레이(S)를 출력하는 제 1 정렬부(512), 제 1 어레이(S)에서 인접한 값들의 차이를 구하여 제 2 어레이(D)를 출력하는 뺄셈부(513)를 포함한다.
본 실시예에서 제 1 정렬부(512)는 래치(511)의 값들을 오름차순으로 정렬하고 이에 따라 제 1 어레이(S)는 상위 인덱스로 갈수록 큰 값을 가진다.
본 실시예에서 제 1 어레이(S)와 제 2 어레이(D)의 관계는 다음 수학식과 같다.
Figure pat00001
레벨 결정부(500)는 제 2 어레이(D)를 M(=19) 개의 윈도우로 나누고 각 윈도우에서 최대값을 출력하는 M 개의 제 1 선택부(521), M 개의 최대값(LM1v ~ LM19v)을 정렬하는 제 2 정렬부(522), 제 2 정렬부(522)의 출력(SM) 중 L(=4) 개의 최대값을 선택하는 제 2 선택부(523)를 더 포함한다.
본 실시예에서 j 번째 제 1 선택부(521)는 뺄셈부(513)에서 출력된 6 개의 값(D[3j-1:3j+4], 1≤j≤19) 중에서 최대값을 선택하여 출력한다. 즉 M 개의 윈도우 각각은 크기가 6이며 인접한 좌측 또는 우측 윈도우와는 3씩 중첩된다.
제 2 정렬부(522)는 M 개의 출력값 중에서 L(=4)개의 최대값을 선택한다. 이때 선택된 L 개의 최대값(N12, ..., N42) 각각은 제 1 경계값의 후보와 연관된다.
예를 들어 L개의 최대값에 대응하는 인덱스를 알 수 있고 이에 따라 제 1 어레이(S)에서 해당 인덱스의 값을 선택할 수 있다.
경계값은 제 1 어레이(S)에서 해당 인덱스를 이용하여 찾은 값을 의미한다. 다만 인덱스에 따라 제 1 어레이(S)의 값이 정해지므로 이하에서는 혼동 가능성이 없는 범위에서 인덱스 자체를 경계값으로 표현할 수 있다.
제 1 경계값은 3 개의 경계값 중 중간에 위치하는 경계값으로서 논리레벨 "01"과 "10"을 구분하는데 사용된다.
전술한 바와 같이 제 1 선택부(521), 제 2 정렬부(522), 제 2 선택부(523)는 3 개의 경계값 중 중간에 위치하는 경계값을 선택하기 위한 구성으로서 정렬부(512)에서 출력된 64개의 값 중 인접한 값과의 차이에 따라 L개의 제 1 경계값 후보를 선택하는 한가지 방법을 예시한 것이다.
다른 실시예에서는 제 2 어레이를 M 개의 서로 중첩하지 않는 윈도우로 분할하여 각 윈도우에서 최대값을 선택하고 선택된 다수의 최대값들 중 L개의 최대값을 선택하여 이에 따라 제 1 경계값의 후보들을 결정할 수 있다.
또 다른 실시예에서는 제 2 어레이(D)에서 크기가 최대인 순서로 L 개의 제 1 경계값 후보를 곧바로 선택할 수 있는데 이는 서로 중첩하지 않는 윈도우를 사용하는 예에서 윈도우 크기가 1인 경우에 대응한다.
제 1 경계값 후보를 선택하는 방법은 이외에도 다양하게 존재할 수 있다. 다만 어느 방법을 사용하는지에 따라서 성능 차이가 발생할 수 있다.
제 2 어레이를 M 개의 서로 중첩하는 윈도우로 나누어 각 윈도우에서 최대값을 선택하고 이들 중 L 개의 최대값을 선택하는 방법을 사용한 경우(예 1)와 제 2 어레이에서 곧바로 L개의 제 1 경계값 후보를 선택하는 방법을 사용한 경우(예 2)의 성능 차이를 도 11에 도시하였다.
도 11에서 가로축은 ECC 에러의 개수를 세로축은 ECC 에러의 개수에 대응하는 발생 회수를 나타낸다. 도시된 바와 같이 예 1은 ECC 에러의 개수가 5 이상인 경우가 존재하지 않는데 비하여 예 2는 ECC 에러의 개수가 5 이상인 경우가 존재한다. 이는 예 1의 방법을 사용하는 경우가 예 2의 방법을 사용하는 경우에 비하여 ECC 블록의 크기를 더 작게 설계할 수 있음을 의미한다.
레벨 결정부(500)는 제 2 선택부(523)에서 출력된 L 개의 제 1 경계값 후보 각각에 대하여 제 2 경계값 후보와 제 3 경계값 후보를 선택하여 총 L 개의 후보 경계값 쌍을 선택하는 제 3 선택부(531), L 개의 후보 경계값 쌍들 각각에 대하여 기준값(H)을 연산하여 출력하는 기준값 산출부(541)를 더 포함한다.
L 개의 제 3 선택부(531) 각각은 L개의 제 1 경계값 후보 중 어느 하나를 기준으로 제 2 어레이를 두 그룹으로 분할하고 각 그룹에서 최대값을 선택하고 이들에서 각각 제 2 경계값 후보와 제 3 경계값 후보를 선택하여 후보 경계값 쌍을 생성한다.
예를 들어 제 1 경계값 후보(N12)를 입력받은 제 3 선택부(531)는 제 1 경계값 후보(N12)를 기준으로 제 2 어레이(D)를 두 그룹으로 나누고 각 그룹에서 최대의 값을 선택하여 제 2 경계값 후보(N11) 및 제 3 경계값 후보(N13)를 설정할 수 있다.
이때 제 1 경계값 후보(N12), 제 2 경계값 후보(N11) 및 제 3 경계값 후보(N13)는 하나의 후보 경계값 쌍이 된다.
다른 실시예에서는 제 2 경계값 후보를 하나 또는 둘 이상 선택하고 제 3 경계값 후보를 하나 또는 둘 이상 선택할 수도 있다. 이 경우 후보 경계값 쌍의 개수는 조합 개수에 따라 더 증가할 수 있다.
기준값 산출부(541)는 대응하는 후보 경계값 쌍과 제 1 어레이(S)를 이용하여 기준값(H)을 산출한다.
먼저 제 1 경계값 후보 내지 제 3 경계값 후보를 기준으로 제 1 어레이의 64개의 값을 4 개의 구간으로 분할한다.
이때 각 구간의 시작 인덱스 값을 G1b, G2b, G3b, G4b, 각 구간의 마지막 인덱스 값을 G1e, G2e, G3e, G4e라고 한다.
다음 수학식 2는 본 실시예에서 기준값 산출식의 일 예이다.
Figure pat00002
수학식 2에서 N1, N2, N3, N4는 각 구간에 포함된 원소 개수이고 w1, w2, w3, w4는 각 구간에 부여된 가중치로서 상수이다.
수학식 2에 의해 도출된 기준값(H)은 각 구간이 얼마나 좁은 범위에 몰려 있도록 분할되었는지를 평가하며 그 값이 작을수록 제 1 어레이가 더 바람직하게 분할된 것을 의미한다.
다른 실시예에서는 수학식 3의 L1-norm 값을 기준값으로 산출한다.
Figure pat00003
수학식 3의 기준값은 각 구간이 각 구간의 기하 중간값(geometric median value)을 중심으로 얼마나 밀집되어 있는지를 평가하며 그 값이 작을수록 제 1 어레이가 더 바람직하게 분할된 것을 의미한다. 다른 실시예에서는 수학식 3에서 기하 중간값 대신 평균값을 사용할 수도 있다.
레벨 결정부(500)는 기준값 산출부(541)에서 출력되는 L 개의 후보 경계값 쌍들 중 최소의 기준값을 갖는 후보 경계값 쌍으로부터 하나의 경계값 쌍(TH1, TH2, TH3)을 선택하는 제 4 선택부(542)를 더 포함한다.
레벨 결정부(500)는 제 4 선택부(542)에서 선택한 경계값을 입력 데이터(IN)와 비교하여 입력 데이터의 논리 레벨을 결정하는 비교부(551)를 더 포함한다.
도 6은 본 발명의 일 실시예에 의한 레벨 결정부(500)의 동작 방법을 나타낸 순서도이다.
먼저 입력된 디지털 값을 정렬하여 제 1 어레이를 생성한다(S100).
다음으로 제 1 어레이(S100)에서 L개의 제 1 경계값 후보들을 선택한다(S200).
도 7을 참조하여 L개의 제 1 경계값 후보들을 선택하는 방법의 일 예를 개시한다.
먼저 크기순으로 정렬된 값들을 포함하는 제 1 어레이에서 인접한 값들의 차이를 산출하여 제 2 어레이를 생성한다(S210). 제 2 어레이와 제 1 어레이의 값의 관계는 수학식 1을 통해 설명한 바와 같다.
다음으로 제 2 어레이를 M 개의 윈도우로 분할하고(S220), 각 윈도우에서 최대값을 선택한 후(S230), 선택된 M 개의 최대값들 중 L개의 최대값을 선택하여 이에 따라 제 1 경계값 후보들을 선택한다(S240).
도 7은 L 개의 제 1 경계값 후보들을 선택하는 일 예로서 본 발명의 범위가 반드시 이에 한정되는 것은 아니다.
도 6으로 돌아가서 L개의 제 1 경계값 후보 각각에 대하여 제 2 경계값 후보와 제 3 경계값 후보를 선택하여 L 개의 후보 경계값 쌍들을 결정한다(S300).
도 8을 참조하여 제 2 경계값 후보와 제 3 경계값 후보를 결정하는 방법의 일 예를 개시한다.
먼저 L개의 제 1 경계값 후보 각각에 대하여 제 2 어레이를 두 개의 하위 어레이로 분할한다(S310).
이후 두 개의 하위 어레이 각각에서 제 2 경계값 후보와 제 3 경계값 후보를 선택하여 L개의 후보 경계값 쌍을 결정한다(S320). 예를 들어 제 2 경계값 후보는 두 개의 하위 어레이 중 하나에서 선택되는 최대값에 대응하고, 제 3 경계값 후보는 나머지 하위 어레이에서 선택되는 최대값에 대응한다.
다음으로 L 개의 후보 경계값 쌍과 제 1 어레이를 이용하여 L개의 기준값을 산출하고 기준값을 최소로 하는 후보 경계값 쌍으로부터 경계값을 결정한다(S400). 기준값의 산출 방식의 예에 대해서는 수학식 2 및 수학식 3을 참조하여 설명하였다.
마지막으로 결정된 경계값과 입력값을 비교하여 입력값의 논리 레벨을 결정한다(S500).
도 9는 각각 3비트를 저장하는 메모리 셀(TLC)을 포함하는 메모리 셀 어레이를 사용하는 경우에 있어서 레벨 결정부(500)의 동작 방법을 나타내는 순서도이다.
3비트를 저장하는 메모리 셀(TLC)의 경우 총 8개의 논리 레벨을 저장할 수 있으므로 7개의 경계값을 필요로 한다.
먼저 입력된 디지털 값을 크기 순으로 정렬하여 제 1 어레이를 생성한다(S10).
다음으로 L개의 제 1 경계값 후보를 선택한다(S20). 제 1 경계값은 필요한 7개의 경계값 중 가장 가운데에 위치하는 경계값에 대응한다.
L개의 제 1 경계값 후보를 선택하기 위하여 도 6 및 도 7에서 개시한 방법을 사용할 수 있다.
다음으로 L 개의 제 1 경계값 후보 각각에 대하여 제 1 경계값 후보를 기준으로 제 1 어레이를 제 1-1 어레이와 제 1-2 어레이로 분할한다(S30).
다음으로 제 1-1 어레이에 대하여 N1 개의 제 2, 제 3 및 제 4 후보 경계값 쌍을 선택하고(S40), 제 1-2 어레이에 대하여 N2 개의 제 5, 제 6 및 제 7 후보 경계값 쌍을 선택한다(S50). N1 및 N2는 자연수로서 서로 동일할 수도 있고 상이할 수도 있다.
단계(S40) 및 단계(S50) 각각은 도 6에서 단계(S200) 내지 단계(S300)을 수행하는 것과 유사한 방식을 사용하여 수행될 수 있다.
단계(S40)의 예를 들면 먼저 제 1-1 어레이에서 N1 개의 제 3 경계값 후보를 결정하고, N1 개의 제 3 경계값 후보 각각에 대하여 제 1-1 어레이를 두 개의 하위 어레이로 분할하여 각각에서 제 2 및 제 4 경계값 후보를 선택할 수 있다.
이때 N1 개의 제 3 경계값 후보를 선택하는 것은 도 6의 단계(S200)에 대응하고, 제 2 및 제 4 경계값 후보를 선택하는 것은 도 6의 단계(S300)에 대응한다.
단계(S50)까지 수행하면 총 L x N1 x N2 개의 후보 경계값 쌍들이 도출된다. 이들 각각과 제 1 어레이를 이용하여 기준값을 산출하고, 기준값에 따라 하나의 경계값 쌍을 선택한다(S60).
이후 선택된 경계값 쌍을 이용하여 디지털 입력값의 논리 레벨을 결정한다(S70).
도 9에 개시한 방법은 4 비트 이상을 저장하는 메모리 셀을 포함하는 메모리 셀 어레이에 대한 것으로도 유사하게 확장될 수 있다.
도 10은 본 발명의 효과를 설명하는 그래프이다.
그래프에서 가로축은 데이터를 기록한 이후 경과한 시간을 나타내고 세로축은 비트 에러율을 나타낸다.
그래프에서 종래 기술 1은 경계값을 고정적으로 사용하여 논리 레벨을 결정하는 경우를 표시하고, 종래 기술 2는 메모리 셀의 일부를 기준 셀로 하여 기준 셀의 값과 메모리 셀의 값을 비교하여 메모리 셀의 논리 레벨을 결정하는 경우를 표시한다.
도시된 바와 같이 본 발명은 경과시간에 관계없이 종래 기술 1, 2 모두에 비하여 비트 에러율이 더 낮음을 알 수 있다. 특히 본 발명은 종래 기술 2에서와 같이 기준 셀을 사용하지 않으면서도 에러 발생 확률을 훨씬 더 낮출 수 있는 점에서 기준 셀로 인하여 추가되는 저장 공간의 낭비를 방지하면서도 오히려 더 우수한 효과를 제공한다.
이상의 설명은 본 발명의 개시를 위한 것으로 본 발명의 권리범위를 한정하고자 한 것은 아니다. 본 발명의 권리범위는 특허청구범위에 기재된 범위와 그 균등범위에 의해 정해진다.
1000: 반도체 메모리 장치
100: 메모리 셀 어레이
200: 프로그램 회로
300: 읽기 회로
400: 아날로그 디지털 변환부
500: 레벨 결정부
511: 래치
512: 제 1 정렬부
513: 뺄셈부
521: 제 1 선택부
522 제 2 정렬부
523: 제 2 선택부
531: 제 3 선택부
541: 기준값 산출부
542: 제 4 선택부
551: 비교부

Claims (20)

  1. 메모리 셀 어레이에서 출력된 다수의 아날로그 신호에 대응하는 다수의 디지털 값으로부터 다수의 후보 경계값 쌍들을 생성하는 후보 선택부;
    상기 다수의 후보 경계값 쌍 중 어느 하나를 경계값 쌍으로 선택하는 경계값 선택부 및
    상기 선택된 경계값 쌍에 따라 상기 다수의 디지털 값의 논리 레벨을 결정하는 비교부
    를 포함하는 반도체 장치.
  2. 청구항 1에 있어서, 상기 후보 선택부는
    다수의 제 1 경계값 후보를 선택하는 제 1 후보 선택부; 및
    상기 다수의 제 1 경계값 후보 각각에 대하여 더 작은 크기를 갖는 하나 또는 둘 이상의 제 2 경계값 후보와 더 큰 크기를 갖는 하나 또는 둘 이상의 제 3 경계값 후보를 선택하는 제 2 후보 선택부
    를 포함하는 반도체 장치.
  3. 청구항 2에 있어서, 상기 다수의 디지털 값을 크기 순으로 정렬하여 제 1 어레이를 출력하는 정렬부를 더 포함하는 반도체 장치.
  4. 청구항 3에 있어서, 상기 제 1 후보 선택부는 상기 제 1 어레이의 인접한 값의 크기 차이에 따라 상기 다수의 제 1 경계값 후보를 선택하는 반도체 장치.
  5. 청구항 4에 있어서, 상기 제 1 후보 선택부는 상기 제 1 어레이를 M개의 윈도우로 분할하고(M은 자연수) 각 윈도우에서 인접한 값의 크기가 최대인 값을 선택하는 상기 M 개의 제 1 선택부와 상기 M 개의 제 1 선택부의 출력에 따라 상기 다수의 제 1 경계값 후보를 선택하는 제 2 선택부를 포함하는 반도체 장치.
  6. 청구항 4에 있어서, 상기 제 2 후보 선택부는 상기 다수의 제 1 경계값 후보를 기준으로 상기 제 1 어레이를 제 1-1 어레이와 제 1-2 어레이로 분할하고, 상기 제 1-1 어레이에서 상기 제 2 경계값 후보를 선택하고 상기 제 1-2 어레이에서 상기 제 3 경계값 후보를 선택하는 제 3 선택부를 포함하는 반도체 장치.
  7. 청구항 6에 있어서, 상기 제 3 선택부는 상기 제 1-1 어레이에서 인접한 값과의 차이가 최대인 값을 상기 제 2 경계값 후보로 선택하고, 상기 제 1-2 어레이에서 인접한 값과의 차이가 최대인 값을 상기 제 3 경계값 후보로 선택하고 반도체 장치.
  8. 청구항 3에 있어서, 상기 경계값 선택부는 상기 다수의 후보 경계값 쌍과 상기 제 1 어레이를 연산하여 다수의 기준값을 산출하고, 상기 다수의 기준값을 비교하여 상기 경계값 쌍을 선택하는 반도체 장치.
  9. 메모리 셀 어레이;
    메모리 셀 어레이에서 출력된 다수의 아날로그 신호에 대응하는 다수의 디지털 값을 출력하는 아날로그 디지털 변환부; 및
    상기 다수의 디지털 값으로부터 경계값 쌍을 선택하고 상기 선택된 경계값 쌍에 따라 상기 다수의 디지털 값의 논리 레벨을 결정하는 레벨 결정부
    를 포함하는 반도체 메모리 장치.
  10. 청구항 9에 있어서, 상기 레벨 결정부는 상기 다수의 디지털 값으로부터 다수의 후보 경계값 쌍들을 생성하는 후보 선택부;
    상기 다수의 후보 경계값 쌍 중 어느 하나를 경계값 쌍으로 선택하는 경계값 선택부 및
    상기 선택된 경계값 쌍에 따라 상기 다수의 디지털 값의 논리 레벨을 결정하는 비교부
    를 포함하는 반도체 메모리 장치.
  11. 청구항 10에 있어서, 상기 후보 선택부는
    다수의 제 1 경계값 후보를 선택하는 제 1 후보 선택부; 및
    상기 다수의 제 1 경계값 후보 각각에 대하여 더 작은 크기의 하나 또는 둘 이상의 제 2 경계값 후보와 더 큰 크기의 하나 또는 둘 이상의 제 3 경계값 후보를 선택하는 제 2 후보 선택부
    를 포함하는 반도체 메모리 장치.
  12. 메모리 셀 어레이에서 출력된 다수의 아날로그 신호를 출력하는 반도체 메모리 장치;
    메모리 셀 어레이에서 출력된 다수의 아날로그 신호에 대응하는 다수의 디지털 값을 출력하는 아날로그 디지털 변환부; 및
    상기 출력된 다수의 디지털 값으로부터 경계값 쌍을 선택하고 상기 선택된 경계값 쌍에 따라 상기 다수의 디지털 값의 논리 레벨을 결정하는 레벨 결정부
    를 포함하는 메모리 시스템.
  13. 청구항 12에 있어서, 상기 레벨 결정부는 상기 다수의 디지털 값으로부터 다수의 후보 경계값 쌍들을 생성하는 후보 선택부;
    상기 다수의 후보 경계값 쌍 중 어느 하나를 경계값 쌍으로 선택하는 경계값 선택부 및
    상기 선택된 경계값 쌍에 따라 상기 다수의 디지털 값의 논리 레벨을 결정하는 비교부
    를 포함하는 메모리 시스템.
  14. 청구항 13에 있어서, 상기 후보 선택부는
    다수의 제 1 경계값 후보를 선택하는 제 1 후보 선택부; 및
    상기 다수의 제 1 경계값 후보 각각에 대하여 더 작은 크기의 하나 또는 둘 이상의 제 2 경계값 후보와 더 큰 크기의 하나 또는 둘 이상의 제 3 경계값 후보를 선택하는 제 2 후보 선택부
    를 포함하는 메모리 시스템.
  15. 메모리 셀 어레이; 및 상기 메모리 셀 어레이에서 출력된 다수의 아날로그 신호에 대응하는 다수의 디지털 값을 출력하는 아날로그 디지털 변환부
    를 포함하는 반도체 메모리 장치 및
    상기 다수의 디지털 값으로부터 경계값 쌍을 선택하고 상기 선택된 경계값 쌍에 따라 상기 다수의 디지털 값의 논리 레벨을 결정하는 레벨 결정부
    를 포함하는 메모리 시스템.
  16. 청구항 15에 있어서, 상기 레벨 결정부는 상기 다수의 디지털 값으로부터 다수의 후보 경계값 쌍들을 생성하는 후보 선택부;
    상기 다수의 후보 경계값 쌍 중 어느 하나를 경계값 쌍으로 선택하는 경계값 선택부 및
    상기 선택된 경계값 쌍에 따라 상기 다수의 디지털 값의 논리 레벨을 결정하는 비교부
    를 포함하는 메모리 시스템.
  17. 청구항 16에 있어서, 상기 후보 선택부는
    다수의 제 1 경계값 후보를 선택하는 제 1 후보 선택부; 및
    상기 다수의 제 1 경계값 후보 각각에 대하여 더 작은 크기의 하나 또는 둘 이상의 제 2 경계값 후보와 더 큰 크기의 하나 또는 둘 이상의 제 3 경계값 후보를 선택하는 제 2 후보 선택부
    를 포함하는 메모리 시스템.
  18. 다수의 디지털 값을 정렬하여 제 1 어레이를 생성하는 제 1 단계;
    상기 제 1 어레이에서 L(L은 자연수)개의 제 1 경계값 후보를 선택하는 제 2 단계;
    상기 L 개의 제 1 경계값 후보 각각에 대하여 상기 제 1 어레이를 제 1-1 어레이와 제 1-2 어레이로 분할하고 제 1-1 어레이에서 제 2 경계값 후보를 선택하고, 제 1-2 어레이에서 제 3 경계값 후보를 선택하는 제 3 단계;
    상기 L 개의 경계값 쌍 후보를 각각 상기 제 1 어레이에 적용하여 기준값을 산출하고 산출된 기준값에 따라 경계값 쌍을 결정하는 제 4 단계; 및
    상기 결정된 경계값에 따라 상기 다수의 디지털 값의 논리 레벨을 결정하는 제 5 단계
    를 포함하는 반도체 장치의 동작 방법.
  19. 청구항 18에 있어서, 상기 제 2 단계는
    상기 제 1 어레이를 M개의 윈도우 (M은 L보다 큰 자연수)로 나누어 M개의 윈도우 각각에서 인접한 값과의 차이가 최대인 값을 선택하는 단계; 및
    상기 선택된 M 개의 값 중 상기 L 개의 제 1 경계값 후보를 선택하는 단계
    를 포함하는 반도체 장치의 동작 방법.
  20. 청구항 18에 있어서, 상기 제 3 단계는
    상기 제 1-1 어레이에서 인접한 값과의 차이가 최대인 값에 따라 상기 제 2 경계값 후보를 선택하고, 상기 제 1-2 어레이에서 인접한 값과의 차이가 최대인 값에 따라 상기 제 3 경계값 후보를 선택하는 단계
    를 포함하는 반도체 장치의 동작 방법.




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