JP6218195B2 - フラッシュ性能を増大させる読み出しレベルグループ化 - Google Patents
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Description
本願は、米国特許法第120条の下、2014年11月20日に出願された「Calibrating Optimal Read Levels」という名称の米国特許出願第14/549,535号明細書及び2014年11月20日に出願された「Read Level Grouping Algorithms for Increased Flash Performance」という名称の米国特許出願第14/549,532号明細書の一部継続としての利益を主張するものであり、これらの特許出願の開示は、参照により本明細書に援用される。
401、410、420、430 セル閾値電圧分布
400 確率密度分布曲線
602 読み出しレベルプロファイリングアルゴリズム
700、800、1200、1300 プロセス
900 フラッシュメモリチャネル例
902 非較正ゼロオフセット
904、1004 零交差点
1006 オフセット値
1102 チャネル
1104 メモリ
1106 ページ
1500 データ記憶システム
1501 コントローラ
1502 記憶媒体
1503 フラッシュデバイス
1505 ホストインターフェース
1510 ホストデバイス
Claims (12)
- メモリブロックのワード線の第1のサンプルを読み出すことであって、前記ワード線の前記第1のサンプルのそれぞれは、ワード線識別子が関連付けられ、異なる読み出しレベル電圧を使用して複数回、読み出されて、ワード線と各読み出しレベル電圧との各組合せのエラーカウントを生成する、読み出すことと、
前記生成されたエラーカウントに基づいてエラーカウントテーブルを生成することであって、前記エラーカウントテーブルは、生成された各エラーカウントを対応するワード線識別子及び前記エラーカウントの生成に使用された前記異なる読み出しレベル電圧のそれぞれ1つによってインデックス付ける、生成することと、
前記エラーカウントテーブルのインデックス付けに使用された前記ワード線識別子に対応するワード線区分に基づく複数のワード線グループであって、前記ワード線グループのそれぞれは、前記ワード線グループ内のワード線を読み出すための可能な限り低い全体エラーカウントの読み出しレベル電圧と対になった前記ワード線の連続してグループ化された部分を含む、複数のワード線グループを形成することと、
前記ワード線のそれぞれに対応する前記ワード線グループのそれぞれと対になった前記読み出しレベル電圧を使用して読み出し動作を各ワード線に対して実行するように、記憶デバイスを構成することと
を含む、コンピュータ実施方法。 - 前記記憶デバイス内の1つ又は複数のメモリブロックのライフサイクル中の所定の時点後、前記エラーカウントテーブルのインデックス付けに使用される前記ワード線識別子に対応するワード線の第2のサンプルの読み出しに基づいて、前記エラーカウントテーブルを再生成することと、
前記再生成されたエラーカウントテーブルに基づいて、前記複数のワード線グループを再生成することと
を更に含む、請求項1に記載のコンピュータ実施方法。 - 前記エラーカウントテーブルを再生成することは、
前記1つ又は複数のメモリブロックのメモリセルの複数の読み出しに対応する複数の信頼値を生成することであって、各読み出しは異なる読み出しレベル電圧を使用して実行され、前記信頼値の範囲は負の値及び正の値にわたる、生成することと、
前記信頼値の前記範囲内の零交差点に対応する較正電圧を識別することと、
前記較正電圧に基づいて前記ワード線の第2のサンプルを読み出すように、前記記憶デバイスを構成することと
を含む、請求項2に記載のコンピュータ実施方法。 - 前記エラーカウントテーブルを再生成することは、
前記較正電圧に基づいて前記異なる読み出しレベル電圧を更新することであって、前記ワード線の第2のサンプルのそれぞれは、前記更新された読み出しレベル電圧を使用して
複数回、読み出されて、更新エラーカウントを生成する、更新することと、
前記生成された更新エラーカウントに基づいて前記エラーカウントテーブルを再生成することであって、前記エラーカウントテーブルは、対応するワード線識別子と、前記更新エラーカウントの生成に使用された前記更新読み出しレベル電圧のそれぞれ1つとによって生成された各更新エラーカウントをインデックス付けるように更新される、再生成することと
を更に含む、請求項3に記載のコンピュータ実施方法。 - 前記1つ又は複数のメモリブロックの前記ライフサイクルでの前記所定の時点は、前記1つ又は複数のメモリブロック内のメモリセルの1つ又は複数の読み出しが、エラー閾値を超えるビットエラーレートを生成する前記ライフサイクルでの時点を含む、請求項3に記載のコンピュータ実施方法。
- 前記1つ又は複数のメモリブロックの前記ライフサイクルでの前記所定の時点は、前記1つ又は複数のメモリブロック内のメモリセルが、所定数のプログラム/消去サイクルを経た前記ライフサイクルでの時点を含む、請求項3に記載のコンピュータ実施方法。
- データ記憶システムであって、
それぞれが複数のメモリブロックを備える複数のフラッシュメモリデバイスと、
前記複数のフラッシュメモリデバイスに結合されるコントローラと
を備え、前記コントローラは、構成モード中、
前記フラッシュメモリデバイスのワード線の第1のサンプルを読み出すことであって、前記ワード線の第1のサンプルのそれぞれは、ワード線識別子が関連付けられ、異なる読み出しレベル電圧を使用して複数回、読み出されて、ワード線と、各読み出しレベル電圧との各組合せのエラーカウントを生成する、読み出すことと、
前記生成されたエラーカウントに基づいてエラーカウントテーブルを生成することであって、前記エラーカウントテーブルは、対応するワード線識別子と、前記異なる読み出しレベル電圧のそれぞれ1つとによって、生成された各エラーカウントをインデックス付ける、生成することと、
前記エラーカウントテーブルのインデックス付けに使用された前記ワード線識別子に対応するワード線区分に基づく複数のワード線グループであって、前記ワード線グループのそれぞれは、前記ワード線グループ内のワード線を読み出すための可能な限り低い全体エラーカウントの読み出しレベル電圧と対になった前記ワード線の連続してグループ化された部分を含む、複数のワード線グループを形成することと、
前記ワード線のそれぞれに対応する前記ワード線グループのそれぞれと対になった前記読み出しレベル電圧を使用して読み出し動作を各ワード線に対して実行するように、記憶デバイスを構成することと
を実行するように構成される、データ記憶システム。 - 前記読み出しレベル電圧を前記複数のワード線に関連付けることは、前記読み出しレベル電圧を前記複数のワード線に対応する複数のワード線アドレスに関連付けることを含む、請求項7に記載のデータ記憶システム。
- 前記コントローラは、
各メモリブロックのライフサイクルでの所定の時点後、前記エラーカウントテーブルのインデックス付けに使用される前記ワード線識別子に対応するワード線の第2のサンプルの読み出しに基づいて、前記エラーカウントテーブルを再生成することと、
前記再生成されたエラーカウントテーブルに基づいて、前記複数のワード線グループを再生成することと
を実行するように構成される、請求項8に記載のデータ記憶システム。 - 前記エラーカウントテーブルを再生成することは、
各メモリブロックのメモリセルの複数の読み出しに対応する複数の信頼値を生成することであって、各読み出しは異なる読み出しレベル電圧を使用して実行され、前記信頼値の範囲は負の値及び正の値にわたる、生成することと、
前記信頼値の前記範囲内の零交差点に対応する較正電圧を識別することと、
前記較正電圧に基づいて前記メモリブロックのそれぞれの前記ワード線を読み出すように前記記憶デバイスを構成することと
を含む、請求項9に記載のデータ記憶システム。 - 前記1つ又は複数のメモリブロックの前記ライフサイクルでの前記所定の時点は、前記1つ又は複数のメモリブロック内のメモリセルの1つ又は複数の読み出しが、エラー閾値を超えるビットエラーレートを生成する前記ライフサイクルでの時点を含む、請求項9に記載のデータ記憶システム。
- 前記メモリブロックのそれぞれの前記ライフサイクルでの前記所定の時点は、前記メモリブロックのそれぞれ内のメモリセルが、所定数のプログラム/消去サイクルを経た前記ライフサイクルでの時点を含む、請求項9に記載のデータ記憶システム。
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