TWI712046B - 記憶體晶片 - Google Patents

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Abstract

根據實施形態，記憶體晶片具備記憶胞陣列、以及第1電路。上述第1電路對上述記憶胞陣列之對象區域執行使用參數讀取資料之第1處理。而且，上述第1電路於上述第1處理之後，執行改變上述參數之設定值並讀取上述資料之第2處理。

Description

記憶體晶片
本實施形態一般而言係關於一種記憶體晶片。
先前，於NAND(Not-And，與非)型快閃記憶體之記憶體晶片出貨前，實施該記憶體晶片之試驗。
一實施形態提供一種可簡單地試驗之記憶體晶片。
根據本實施形態，記憶體晶片具備記憶胞陣列、以及第1電路。上述第1電路對上述記憶胞陣列之對象區域執行使用參數讀取資料之第1處理。而且，上述第1電路於上述第1處理之後，執行改變上述參數之設定值並讀取上述資料之第2處理。
以下，參照隨附圖式，對實施形態之記憶體晶片詳細地進行說明。再者，並不由該實施形態限定本發明。
(實施形態)
實施形態之記憶體晶片能夠與記憶體控制器一起構成記憶體系統。
圖1係表示將實施形態之記憶體晶片安裝於記憶體系統之形態之一例之模式性之圖。此處，作為記憶體系統之一例，列舉SSD(Solid State Drive，固態驅動器)進行說明。再者，實施形態之記憶體系統亦可安裝於SSD以外之記憶體系統。
如圖1所示，SSD100與個人電腦等主機裝置200連接，作為主機裝置200之外部記憶裝置發揮功能。作為將SSD100與主機裝置200連接之通信介面所依據之標準，能夠採用SATA(Serial Advanced Technology Attachment，串列進階附接技術)、SAS(Serial Attached SCSI，串列連接SCSI)，PCIe(PCI Express，Peripheral Component Interconnect Express，外圍組件互連高速)等各種標準。
SSD100具備：NAND記憶體1；記憶體控制器2，其執行主機裝置200與NAND記憶體1之間之資料傳送；以及作為揮發性記憶體之RAM(Random Access Memory，隨機存取記憶體)3，其用以暫時儲存記憶體控制器2傳送之資料。自主機裝置200發送而來之資料於記憶體控制器2之控制之下，暫時儲存在RAM3，然後，自RAM3讀取後寫入至NAND記憶體1。
NAND記憶體1具備複數個(此處為4個)多晶片封裝10。4個多晶片封裝10利用分別不同之通道(Ch.0～Ch.3)之連接配線連接於記憶體控制器2。而且，每個通道之多晶片封裝相互獨立地被控制。即，4個多晶片封裝10能夠同時並行動作地連接於記憶體控制器2。
再者，各個通道包含I/O信號線、控制信號線、及R/B信號線。以後，存在將「信號線」縮寫為「信號」之情況。控制信號包含晶片賦能信號(CE)、指令鎖存賦能信號(CLE)、位址鎖存賦能信號(ALE)、寫入賦能信號(WE)、讀取賦能信號(RE)、寫入保護信號(WP)、資料選通信號(DQS)。
各多晶片封裝10具有將複數個(此處為4個)記憶體晶片11a～11d利用模具樹脂密封之構成。而且，於1個多晶片封裝10中所包含之4個記憶體晶片11a～11d中，共通連接有I/O信號線、控制信號線、及R/B信號線。再者，構成通道之配線組中之一部分或全部未必共通連接於4個記憶體晶片11a～11d。
此處，各多晶片封裝10所具備之記憶體晶片11a～11d之各者為實施形態之記憶體晶片之一例。存在將記憶體晶片11a～11d之各者統稱而表述為記憶體晶片11之情況。
記憶體控制器2具備主機介面控制器(主機I/F控制器)21、RAM控制器22、NAND控制器23、MPU24、以及ECC(Error Check and Correct，錯誤檢查和糾正)電路25。主機I/F控制器21執行主機裝置200之間之通信介面之控制及主機裝置200與RAM3之間之資料傳送之控制。RAM控制器22控制對於RAM3之資料之讀取/寫入。ECC電路25能夠執行自記憶體晶片11讀取到之資料中所包含之錯誤，即失效位元之校正。
MPU24基於韌體等電腦程序執行記憶體控制器2整體之控制。MPU24例如執行邏輯位址與物理位址之對應關係之管理、碎片收集、更新、耗損平均、讀取位準之設定值之改變等。再者，MPU24所執行之動作中之一部分或全部亦可由不需要電腦程序之硬體電路來實現。關於讀取位準將於下文敍述。
NAND控制器23執行NAND記憶體1與RAM3之間之資料傳送之控制。NAND控制器23基於來自MPU24之讀取指示/寫入指示/擦除指示，對所期望之通道之多晶片封裝10發送I/O信號與控制信號。該通道之多晶片封裝10中所包含之記憶體晶片11a～11d可執行與所接收之信號之內容對應之動作。
再者，記憶體晶片11之安裝之形態並不僅限定於上述例。記憶體晶片11未必由多晶片封裝10密封。
圖2係表示實施形態之記憶體晶片11之構成之一例之模式性之圖。如圖所示，記憶體晶片11具備I/O信號處理電路111、控制信號處理電路112、晶片控制電路113、指令暫存器114、位址暫存器115、狀態暫存器116、記憶胞陣列117、行解碼器118、感測放大器119、列解碼器120、及RY/BY產生電路121。感測放大器119具備資料暫存器122。
再者，晶片控制電路113、感測放大器119、及列解碼器120為第1電路之一例。又，I/O信號處理電路111、控制信號處理電路112、RY/BY產生電路121為第2電路之一例。
控制信號處理電路112受理各種控制信號之輸入，基於所受理之控制信號，執行上述I/O信號處理電路111所受理之I/O信號之儲存目的地之暫存器之分配。又，控制信號處理電路112將所受理之控制信號傳送至晶片控制電路113。
晶片控制電路113係基於經由控制信號處理電路112接收之各種控制信號而狀態(state)轉變之狀態轉變電路(狀態機)。晶片控制電路113基於各種控制信號對記憶體晶片11整體之動作進行控制。晶片控制電路113可產生表示動作之控制狀態或動作之控制結果等之狀態資訊，並將狀態資訊儲存於狀態暫存器116。晶片控制電路113可根據來自記憶體控制器2等之狀態讀取指令經由I/O信號處理電路111而輸出狀態暫存器116中所儲存之狀態資訊。
晶片控制電路113具備暫存器REG。關於儲存於暫存器REG之資訊將於下文敍述。
RY/BY產生電路121於利用晶片控制電路113之控制下使RY/BY信號線之狀態於就緒狀態(R)與忙碌狀態(B)之間轉變。
I/O信號處理電路111係用以經由I/O信號線與記憶體控制器2之間收發I/O信號之緩衝電路。I/O信號處理電路111作為I/O信號取得之指令、位址、資料(寫入資料)分別分配並儲存於位址暫存器115、指令暫存器114、資料暫存器122。
儲存於位址暫存器115之位址包含列位址及行位址。列位址由列解碼器120讀取，行位址由行解碼器118讀取。
記憶胞陣列117排列NAND型之記憶胞而構成，且儲存自主機裝置200接收之寫入資料。具體而言，記憶胞陣列117具備複數個區塊BLK。儲存於1個區塊BLK之所有資料一起擦除(erase)。
圖3係表示實施形態之記憶胞陣列117中所包含之1個區塊BLK之構成例之電路圖。如圖所示，區塊BLK具備沿著X方向依次排列之(p＋1)個NAND串(p≧0)。(p＋1)個NAND串中分別包含之選擇電晶體ST1中，汲極連接於位元線BL0～BLp，閘極共通連接於選擇閘極線SGD。又，選擇電晶體ST2中，源極共通連接於源極線SL，閘極共通連接於選擇閘極線SGS。
記憶胞電晶體MT具備控制閘極電極及電荷蓄積層。記憶胞電晶體MT於一例中係電荷蓄積層使用絕緣膜之MONOS型之電晶體。記憶胞電晶體MT之閾值電壓根據蓄積於電荷蓄積層中之電子之數量而變化。
於各NAND串中，(q＋1)個記憶胞電晶體MT以於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間串聯連接有各自之電流路徑之方式配置(q≧0)。而且，自位於最靠汲極側之記憶胞電晶體MT起依次控制閘極電極分別連接於字元線WL0～WLq。因此，連接於字元線WL0之記憶胞電晶體MT之汲極連接於選擇電晶體ST1之源極，連接於字元線WLq之記憶胞電晶體MT之源極連接於選擇電晶體ST2之汲極。
字元線WL0～WLq於區塊內之所有NAND串間，將記憶胞電晶體MT之控制閘極電極共通連接。即，於區塊內處於同一列之記憶胞電晶體MT之控制閘極電極連接於同一字元線WL。能夠對連接於同一字元線WL之(p＋1)個記憶胞電晶體MT一次進行資料之編程及資料之讀取。於構成為各記憶胞MT中能夠保存1位元之值之情形時，連接於同一字元線WL之(p＋1)個記憶胞電晶體MT作為1頁處理，針對該每頁進行資料之編程及資料之讀取。
再者，將對記憶胞陣列117執行資料之編程之動作表述為編程處理。將對記憶胞陣列117執行資料之讀取之動作表述為讀取處理。編程處理及讀取處理可以字元線WL單位執行。
於實施形態中，各記憶胞電晶體MT能夠儲存複數位元之值。作為各記憶胞電晶體MT儲存複數位元之值之方式之一例，對各記憶胞電晶體MT儲存3位元之值之方式進行說明。各記憶胞MT儲存3位元之值之方式作為TLC(Triple Level Cell，三階儲存單元)已知。再者，以後，將記憶胞電晶體MT僅表述為記憶胞。
圖4係表示採用TLC之情形時之實施形態之記憶胞可取之閾值電壓之一例之模式性之圖。縱軸表示記憶胞之數量，橫軸表示閾值電壓。
於TLC之情形時，閾值電壓可取之範圍被區分為8個範圍。將上述8個區分自閾值電壓由低到高之順序，稱為狀態Er、狀態A、狀態B、狀態C、狀態D、狀態E、狀態F、及狀態G。各記憶胞之閾值電壓以屬於狀態Er、狀態A、狀態B、狀態C、狀態D、狀態E、狀態F、及狀態G之任一者之方式被控制。其結果，於對相對於閾值電壓之記憶胞之數量進行繪圖之情形時，記憶胞之數量形成屬於分別不同之狀態之8個波辦。
8個狀態與3位元之資料對應。根據圖4之例，狀態Er與“111”對應，狀態A與“110”對應，狀態B與“100”對應，狀態C與“000”對應，狀態D與“010”對應，狀態E與“011”對應，狀態F與“001”對應，狀態G與“101”對應。如此，各記憶胞可保存與其閾值電壓所屬之狀態對應之資料。再者，圖4所示之對應關係為資料編碼之一例。資料編碼並不限定於該例。
將保存在1個記憶胞之3位元之資料中，LSB(Least Significant Bit，最低有效位元)表述為低位元，將MSB(Most Significant Bit，最高有效位元)表述為高位元，將LSB與MSB之間之位表述為中間位元。將屬於同一字元線WL之所有記憶胞之低位元之集合表述為下頁。將屬於同一字元線WL之所有記憶胞之中間位元之集合表述為中間頁。將屬於同一字元線WL之所有記憶胞之高位元之集合表述為上頁。將下頁、中間頁、及上頁表述為頁之種類。
於相鄰之2個狀態之交界，設定與該交界對應之讀取位準。於圖4之例中，設定有與狀態Er與狀態A之交界對應之讀取位準Vra、與狀態A與狀態B之交界對應之讀取位準Vrb、與狀態B與狀態C之交界對應之讀取位準Vrc、與狀態C與狀態D之交界對應之讀取位準Vrd、與狀態D與狀態E之交界對應之讀取位準Vre、與狀態E與狀態F之交界對應之讀取位準Vrf、與狀態F與狀態G之交界對應之讀取位準Vrg。
於讀取處理中，藉由記憶胞之閾值電壓與讀取位準之比較，來判定儲存於該記憶胞之資料。讀取處理之更詳細之說明將於下文敍述。
返回至圖2進行說明。列解碼器120、行解碼器118、感測放大器119基於利用晶片控制電路113之控制，執行相對於記憶胞陣列117之存取。
具體而言，於編程處理中，列解碼器120選擇與列位址對應之字元線，使已選擇之字元線激活。行解碼器118選擇與行位址對應之位元線並激活。感測放大器119對藉由行解碼器118選擇之位元線施加電壓，對位於列解碼器120所選擇之字元線與行解碼器118所選擇之位元線之交點之對象之記憶胞寫入儲存於資料暫存器122之資料。
又，於讀取處理中，列解碼器120對與列位址對應之字元線依次施加與頁之種類對應之複數個讀取位準。感測放大器119針對列解碼器120施加至字元線之每個讀取位準感測對象之記憶胞是導通狀態還是非導通狀態，基於每個讀取位準之感測結果判定儲存於對象之記憶胞之資料，並將藉由判定所得之資料儲存於資料暫存器122。儲存於資料暫存器122之資料通過資料線發送至I/O信號處理電路111，自I/O信號處理電路111向記憶體控制器2傳送。
圖5係表示實施形態之感測放大器119之構成之一例之模式性之圖。如該圖所示，感測放大器119具備資料暫存器122及運算器123。資料暫存器122具備被命名為SDL、ADL、BDL、CDL、DDL、及XDL之6個鎖存電路組。
6個鎖存電路組之各者例如係針對每條位元線BL而設置之鎖存電路之組。即，6個鎖存電路組各自能夠儲存1頁量之資料。運算器123可對儲存於複數個鎖存電路組之資料執行與同一位元線BL對應之鎖存電路間之位元運算。
例如，於讀取處理中，感測放大器119每當施加讀取位準時，感測對象之記憶胞是導通狀態還是非導通狀態，將每次施加讀取位準時所得之感測之結果依次儲存於6個鎖存電路組中之例如SDL。運算器123一面將ADL、BDL、CDL、DDL、及XDL作為中間資料之儲存區域利用，一面對依次儲存於SDL之每個讀取位準之感測之結果進行位元運算。而且，運算器123產生最終之運算結果，即與閾值電壓所屬之狀態對應之資料並儲存於XDL。儲存於XDL之資料藉由資料線發送至I/O信號處理電路111。
位元運算之方法並不限定於特定之方法。以下，對判定儲存於下頁之資料之情形時之位元運算之一例簡單地進行說明。再者，於該說明中，關於感測結果，「0」係指導通狀態，「1」係指非導通狀態。
根據圖4所示之資料編碼，於自讀取位準Vra到讀取位準Vre為止之範圍中所包含之4個狀態中，低位元之資料與「0」相符，於不包含於該範圍中之4個狀態中，低位元之資料與「1」相符。因此，於讀取下頁之資料之情形時，使用讀取位準Vra及讀取位準Vre。
感測放大器119首先將施加讀取位準Vra之情形時之感測結果AR儲存於SDL，然後，隔開時間，將施加讀取位準Vre之情形時之感測結果ER儲存於SDL。運算器123首先對儲存於SDL之感測結果AR進行否定(NOT)運算，將藉由否定運算反轉之感測結果AR儲存於其他鎖存電路組(例如DDL)。接著，若感測結果ER儲存於SDL，則運算器123進行儲存於DDL之反轉之感測結果AR與儲存於SDL之感測結果ER之邏輯和(OR)運算，將該邏輯和運算之結果儲存於XDL。
藉由上述一系列之位元運算，自包含於閾值電壓為讀取位準Vra至讀取位準Vre為止之範圍中之記憶胞讀取「0」，自不包含於閾值電壓為讀取位準Vra至讀取位準Vre為止之範圍中之記憶胞讀取「1」。
再者，位元運算之方法並不限定於以上所述之方法。可藉由任意之位元運算來判定儲存於下頁之資料。
於判定儲存於中間頁及下頁之資料之情形時，亦執行與頁之種類對應之規定之位元運算。關於判定儲存於中間頁及下頁之資料之情形時之位元運算之方法省略說明。
再者，感測放大器119中所包含之鎖存電路組之數量並不限定為6個。感測放大器119中所包含之鎖存電路組之數量可根據位元運算之方法進行各種改變。又，位元運算時之各鎖存電路組之使用方法並不僅限定於上述所說明之方法。感測放大器119能夠將具備之鎖存電路組任意地使用。
且說，記憶胞之閾值電壓可根據各種因素而變化。因此，藉由感測放大器119判定之資料有可能與執行編程處理之時間點之資料不同。將執行編程處理之時間點之資料與藉由讀取處理讀取到之資料不同之位元稱為失效位元。即，自記憶胞陣列117讀取到之資料存在包含失效位元之情況。
記憶體控制器2於對記憶體晶片11指示資料之讀取，作為該指示之響應接收資料之情形時，使用ECC電路25，執行該資料中所包含之失效位元之檢測與校正。然而，於資料中所包含之失效位元之數量超過能夠由ECC電路25校正之數量之情形時，失效位元之校正失敗。於該情形時，記憶體控制器2可改變讀取位準之設定值，將使用已改變之設定值之讀取處理指示給記憶體晶片11。
存在將使用已改變之設定值執行之讀取處理特別表述為重試讀取(Retry Read：RR)處理之情況。記憶體控制器2例如可使讀取位準之設定值不同且使記憶體晶片11重複執行重試讀取處理直至ECC電路25成功校正失效位元為止。
以上述方式構成之記憶體晶片11於出貨前，實施品質評估之試驗。
根據與本實施形態比較之技術，於想要對能夠改變讀取位準之設定值之記憶體晶片進行試驗之情形時，試驗裝置必須檢測自記憶體晶片讀取到之資料中所包含之失效位元，或者根據失效位元之檢測結果將改變讀取位準之指示發送至記憶體晶片。即，需要可驗證來自記憶體晶片之響應之高價之試驗裝置。又，由於必須驗證來自記憶體晶片之響應，故而試驗所需要之時間變長。
相對於此，實施形態之記憶體晶片11構成為可自動地執行包含讀取位準之改變在內之重試讀取處理。藉此，根據實施形態，試驗裝置不需要驗證自記憶體晶片11發送而來之各個資料或基於資料之驗證結果對各個記憶體晶片11設定讀取位準。即，試驗變得簡單。又，能夠使用無法驗證來自記憶體晶片之響應之廉價之試驗裝置。
以後，將記憶體晶片11自動地執行讀取位準之設定值之改變與重試讀取處理之功能表述為自動重試讀取(Auto Retry Read：ARR)功能。即，於實施形態之試驗中，使用ARR功能。
圖6係表示實施形態之記憶體晶片11之試驗時之狀況之一例之模式性之圖。於試驗中，如該圖所示，多數之記憶體晶片11連接於預燒(Burn In)裝置300。預燒裝置300係外部裝置之一例。
預燒裝置300係用於將負載施加到記憶體晶片11之試驗裝置。預燒裝置300可對各記憶體晶片11發送指令，但無法取得來自各記憶體晶片11之響應或驗證該響應。若使用本實施形態之記憶體晶片11之ARR功能，則即便係諸如無法取得響應之預燒裝置300之試驗裝置亦能夠進行試驗。
再者，預燒裝置300與各記憶體晶片11藉由包括I/O信號線、控制信號線、及R/B信號線之配線組來連接。預燒裝置300能夠對各記憶體晶片11同時並行地發送同一指令。
於使用ARR功能之情形時，於晶片控制電路113所具備之暫存器REG，儲存規定基於ARR功能之動作之複數個參數。
圖7係表示儲存於實施形態之暫存器REG之各種參數之一例之模式性之圖。如該圖所示，於暫存器REG中儲存容許失效位元數、ARR旗標、多參數讀取用之開始位址、多參數讀取用之步驟位址、閾值ThR、閾值ThM、及最終頁之位址。於以後之說明中，存在將該等參數統稱而表述為ARR參數之情況。
容許失效位元數係與由讀取處理讀取到之資料中所包含之失效位元之數量進行比較之閾值。具體而言，於由讀取處理讀取到之資料中所包含之失效位元之數量超過容許失效位元數之情形時，記憶體晶片11執行重試讀取處理。於由讀取處理讀取到之資料中所包含之失效位元之數量不超過容許失效位元數之情形時，記憶體晶片11不執行重試讀取處理。
容許失效位元數例如根據記憶體控制器2所具備之ECC電路25之失效位元之校正能力而決定。於一例中，將能夠由記憶體控制器2所具備之ECC電路25校正之失效位元之數量之上限值或較該上限值少之數量設定為容許失效位元數。再者，容許失效位元數之設定方法並不限定於上述。
ARR旗標係表示是否使用ARR功能之旗標資訊。
多參數讀取用之開始位址、及多參數讀取用之步驟位址係與儲存有讀取處理之動作所需要之參數集之位置相關之參數。
如圖8所示，將複數個參數集預先準備於被稱為用戶ROM130之記憶區域。用戶ROM130可設置於記憶胞陣列117內之規定之區塊BLK，亦可由記憶體晶片11內之任意之記憶體構成。各參數集包含讀取位準Vra、Vrb、Vrc、Vrd、Vre、Vrf、Vrg之設定值。即，各參數集包含用於讀取處理之複數個參數之設定值。
再者，各參數集除了包含讀取位準以外，還可包含其他參數。例如，規定直至施加讀取位準後執行感測為止之時間之參數亦可包含於各參數集。又，讀取處理以外之處理(例如編程處理等)之參數亦可包含於各參數集。
多參數讀取將預先準備於用戶ROM130之複數個參數集中之1個讀取，一起應用所讀取之參數集中所包含之複數個參數之設定值。所使用之多參數集之位置由表示用戶ROM130內之位置之位址來指定。即，多參數讀取用之開始位址表示儲存有不與重試讀取處理相符之讀取處理，即初次之讀取處理中所使用之設定值之位置。
每當執行重試讀取處理時，改變讀取位準之設定值。讀取位準之設定值之改變藉由將所使用之多參數集切換來實現。於實施形態中，儲存於前一個讀取處理(包含重試讀取處理)中所使用之參數集之後之位置之參數集於接下來將執行之重試讀取處理中使用。儲存於暫存器REG之多參數讀取用之步驟位址係以表示儲存有前一個讀取處理(包含重試讀取處理)中使用之參數集之位置之位址為基準，表示儲存有接下來將執行之重試讀取處理中所使用之參數集之位置之位址之偏移量。
即，藉由將多參數讀取用之步驟位址加到表示儲存有前一個讀取處理(包含重試讀取處理)中所使用之參數集之位置之位址中，能夠獲得表示儲存有接下來將執行之重試讀取處理中所使用之參數集之位置之位址。
再者，多參數讀取用之步驟位址具有1個參數集之尺寸之整數倍之大小。即，藉由將1個參數集之尺寸設定為多參數讀取用之步驟位址，能夠將儲存於用戶ROM130之複數個參數集按照儲存位置之順序使用。又，藉由將1個參數集之尺寸之2倍以上之值設定為多參數讀取用之步驟位址，能夠將儲存於用戶ROM130之複數個參數集一面跳過規定數量一面使用。
於實施形態中，若記憶體晶片11暫時接收指令，則不需要來自外部之追加之指令，可依次自動地執行對複數個頁之試驗。具體而言，記憶體晶片11將規定範圍之複數個頁之各個按照位址之順序依次設定為讀取處理之對象頁，對所設定之對象頁執行讀取處理。記憶體晶片11可重複執行重試讀取處理，直至自對象頁讀取到之資料根據失效位元之數量清除由容許失效位元數規定之基準。然後，於將自對象頁讀取到之資料根據失效位元之數量清除由容許失效位元數規定之基準時，記憶體晶片11將下一頁設定為新之對象頁。
返回至圖7進行說明。
閾值ThR及閾值ThM係對與重試讀取處理之執行相關之數量規定之閾值。
閾值ThR與對1個頁執行之重試讀取處理之次數之上限值對應。又，閾值ThM與執行重試讀取處理之頁之數量之上限值對應。
又，最終頁之位址係表示實施試驗之範圍之末尾之頁之位址。此處，作為一例，最終頁之位址以來自區塊BLK之開頭之頁之偏移量，即頁編號記述。再者，最終頁之位址之記述方法並不限定於此。
以後，將記憶體晶片11對複數個頁連續地執行讀取處理之動作表述為試驗動作。記憶體晶片11根據指令開始試驗動作之後，於試驗之對象之頁到達至最終頁，或與重試讀取處理之執行相關之數量超過由閾值ThR或閾值ThM規定之基準之情形時，自動地結束試驗動作。記憶體晶片11於試驗動作結束時，將與試驗是否合格(Pass or Fail)相關之資訊儲存於狀態暫存器116。關於與試驗是否合格相關之資訊將於下文敍述。
失效位元之檢測藉由由讀取處理獲得之資料與該資料之期望值之比較來實現。期望值係不包含失效位元之資料。
圖9係用以說明儲存於實施形態之記憶胞陣列117之資料之模式性之圖。如該圖所示，於記憶胞陣列117所具備之複數個區塊BLK中之可設定為試驗之對象之區塊BLKt，以TLC之方式預先儲存有試驗用資料。即，於各區塊BLKt之各字元線儲存有3頁量之資料。再者，於各區塊BLKt儲存有同一資料作為試驗用資料。
於記憶胞陣列117所具備之複數個區塊BLK中之規定之3個區塊，以被稱為SLC(Single Level Cell，單級記憶胞)之方式儲存有試驗用資料。SLC係於1個記憶胞儲存1位元資料之方式。
根據SLC，與TLC相比儲存之資料之可靠性較高。即，根據SLC，與TLC相比，讀取到之資料中所包含之失效位元之數量較少。於實施形態中，記憶體晶片11將以SLC之方式儲存之試驗用資料視為不包含失效位元之資料，即期望值。
再者，試驗用資料以TLC之方式儲存於區塊BLKt。因此，若將與試驗用資料相同之資料以SLC之方式儲存，則以TLC之方式儲存之情形時所需之記憶區域之3倍尺寸之記憶區域成為必需。因此，如圖9所示，作為期望值之試驗用資料被分為3個區塊BLKe來儲存。於圖9之例中，試驗用資料中之寫入至高位元之資料、試驗用資料中之寫入至中間頁之資料、以及試驗用資料中之寫入至下頁之資料以SLC之方式儲存於各自不同之區塊BLKe。
再者，期望值只要係可靠性較高之方式，則能夠以SLC以外之任意方式儲存於區塊BLKe。只要幾乎不產生失效位元，則亦可以於1個記憶胞儲存2位元資料之被稱為MLC(Multi Level Cell，多級記憶胞)之方式將期望值儲存於區塊BLKe。又，期望值亦可預先儲存於與記憶胞陣列117不同之記憶體晶片11內之任意之記憶裝置中。
接下來，對實施形態之記憶體晶片11之試驗方法與試驗中之記憶體晶片11之動作進行說明。
圖10係用以說明實施形態之記憶體晶片11之試驗之程序之一例之序列圖。
再者，於圖10中，表示了以圖6所示之形態連接於預燒裝置300之多數之記憶體晶片11中之1個與預燒裝置300之關係。預燒裝置300亦可對自身連接之其他記憶體晶片11同時並行地發送圖10所例示之各種指令。
最初，預燒裝置300於記憶體晶片11設定ARR參數(S101)。ARR參數例如可由被稱為集合特徵之指令來設定。若預燒裝置300發送ARR參數，則於記憶體晶片11中，經由I/O信號處理電路111及指令暫存器114對晶片控制電路113發送ARR參數。而且，ARR參數儲存於晶片控制電路113所具備之暫存器REG。
再者，作為ARR參數中之ARR旗標，設定表示使用ARR功能之值。藉此，若預燒裝置300發送讀取指令，則記憶體晶片11根據容許失效位元數、多參數讀取用之開始位址、多參數讀取用之步驟位址、閾值ThR、閾值ThM、及最終頁之位址，自動地執行試驗動作。
再者，此處，作為一例，說明使記憶體晶片11針對每個區塊BLKt執行試驗動作之情況。重複執行用以實現以1個區塊BLKt作為試驗對象之試驗動作之一系列之程序。將用以實現以1個區塊BLKt作為試驗對象之試驗動作之一系列之程序表述為單位程序。即，單位程序(S102)可執行複數次，同時使試驗對象之區塊BLKt不同。
於各單位程序中，預燒裝置300首先發送讀取指令(S103)。讀取指令包含表示試驗對象之區塊BLKt之位址。即，由讀取指令指定試驗對象之區塊BLKt。
記憶體晶片11於接收讀取指令時，開始試驗動作(S104)。具體而言，例如，晶片控制電路113於接收讀取指令時，參照ARR旗標。於該ARR旗標，利用S101之處理設定表示使用ARR功能之值。因此，晶片控制電路113將由S103發送而來之讀取指令解釋為指示試驗動作之開始之指令，開始試驗動作。
再者，假設不於ARR旗標設定表示使用ARR功能之值，晶片控制電路113於接收讀取指令時，可執行通常之讀取處理。
圖11係說明實施形態之記憶體晶片11所執行之試驗動作之一系列之程序之一例之流程圖。
首先，晶片控制電路113將試驗動作中所使用之參數N、M、及R重設為零(S201)。
N與來自區塊BLKt之開頭之頁之偏移量對應，表示試驗即讀取處理之對象之頁。即，N為表示試驗之對象之頁之頁編號。藉由將N重設為零，將區塊BLKt之開頭之頁設定為試驗之對象之頁。再者，於S201中，亦可將零以外之任意之值設置為N。於以後之說明中，將頁編號為N頁(頁#N)，即設定為試驗之對象之頁表述為對象頁。
M係與對目前之對象頁執行之重試讀取處理之次數對應之參數。R係與試驗動作開始後執行重試讀取處理之頁之數量對應之參數。
接著，晶片控制電路113對列解碼器120及感測放大器119進行控制，執行自區塊BLKe讀取與儲存於對象頁(頁#N)之試驗用資料對應之期望值之讀取處理(S202)。感測放大器119將所讀取之期望值儲存於構成資料暫存器122之6個鎖存電路組中之試驗用資料之讀取處理(即下述S203之處理)時未使用之鎖存電路組。儲存期望值之鎖存電路組並不限定於特定之鎖存電路組。此處，作為一例，期望值儲存於CDL。
接著，晶片控制電路113對列解碼器120及感測放大器119進行控制，執行讀取儲存於對象頁(頁#N)之試驗用資料之讀取處理(S203)。再者，於針對對象頁之初次之讀取處理中，使用儲存於多參數讀取用之開始位址所示之位置之參數集。
於S203中，感測放大器119不使用儲存期望值之CDL，判定儲存於對象頁之試驗用資料。而且，感測放大器119將所判定之試驗用資料儲存於例如XDL。
接著，晶片控制電路113將儲存於CDL之期望值與儲存於XDL之試驗用資料進行比較(S204)。具體而言，例如，晶片控制電路113使運算器123執行儲存於CDL之期望值與儲存於XDL之試驗用資料之異或非(XNOR)運算。藉此，獲得於試驗用資料與期望值中相等之位元設為「1」，試驗用資料與期望值中不同之位元設為「0」之比較結果。即，「1」表示正常之位元，「0」表示失效位元。再者，運算之方法並不限定於此。亦可代替異或非(XNOR)運算，執行異或(XOR)運算。
接著，晶片控制電路113判定所讀取之試驗用資料中所包含之失效位元之數量是否超過容許失效位元數(S205)。晶片控制電路113判定比較結果中所包含之「0」之數量是否較設定於暫存器REG之容許失效位元數多。
於所讀取之試驗用資料中所包含之失效位元之數量超過容許失效位元數之情形時(S205：是)，晶片控制電路113執行R及M之遞增(S206)。但是，晶片控制電路113僅於遞增前之M為零情形時執行R之遞增。
接著，晶片控制電路113判定R是否大於閾值ThR(S207)。於S207中，判定試驗動作開始後執行重試讀取處理之頁之數量是否到達至閾值ThR。
於R不大於閾值ThR之情形時(S207：否)，即於試驗動作開始後執行重試讀取處理之頁之數量未到達至閾值ThR之情形時，晶片控制電路113判定M是否大於閾值ThM(S208)。於S208中，判定對目前之對象頁執行之重試讀取處理之數量是否到達至閾值ThM。
於M不大於閾值ThM之情形時(S208：否)，即於對目前之對象頁執行之重試讀取處理之數量未到達至閾值ThM之情形時，晶片控制電路113改變參數集(S209)。例如，晶片控制電路113將多參數讀取用之步驟位址加到表示儲存有目前使用中之參數集之位置之位址中，並加載儲存於藉由相加所得之位址表示之位置之參數集。
繼S209後，晶片控制電路113再次執行S203之處理。經過S209再次執行S203，藉此實現對目前之對象頁之第2次以後之讀取處理，即重試讀取處理。
再者，對設定為對象頁之頁初次執行之S203及S204之處理為第1處理之一例。又，對設定為對象頁之頁初次執行之S204之處理為第3處理之一例。又，對設定為對象頁之頁執行之S209與經過該S209再次執行之S203及S204之處理為第2處理之一例。又，對設定為對象頁之頁執行之經過S209再次執行之S204之處理為第4處理之一例。
於R大於閾值ThR之情形時(S207：是)，或M大於閾值ThM之情形時(S208：是)，晶片控制電路113於狀態暫存器116中儲存作為表示不合格之資訊表示「失敗」之值(S210)，結束試驗動作。
於所讀取之試驗用資料中所包含之失效位元之數量不超過容許失效位元數之情形時(S205：否)，晶片控制電路113判定對象頁，即頁#N是否與最終頁相符(S211)。晶片控制電路113例如藉由判定N與儲存於暫存器REG之最終頁之位址是否相等，可判定頁#N是否與最終頁相符。
於頁#N與最終頁相符之情形時(S211：是)，晶片控制電路113結束試驗動作。
於頁#N與最終頁不相符之情形時(S211：否)，晶片控制電路113判定M是否大於零(S212)。即，晶片控制電路113判定對目前之對象頁之重試讀取處理是否執行1次以上。
於M大於零之情形時(S212：是)，即於對目前之對象頁之重試讀取處理執行1次以上之情形時，目前所使用之參數集與最初之讀取處理中所使用之參數集不同。因此，晶片控制電路113改變參數集(S213)。即，晶片控制電路113加載儲存於多參數讀取用之開始位址所示之位置之參數集。
接著，晶片控制電路113將M以零重設並且使N遞增(S214)，再次執行S202之處理。藉此，將下一頁設定為新之對象頁，實施對該新之對象頁之試驗。
如此，於對任一頁執行之重試讀取處理之次數超過閾值ThM，或執行重試讀取處理之頁之數量超過閾值ThR，或對所有頁之試驗完成之情形時，結束試驗動作。於對任一頁執行之重試讀取處理之次數超過閾值ThM，或執行重試讀取處理之頁之數量超過閾值ThR之情形時，於狀態暫存器儲存表示「失敗」之值。於對所有頁之試驗完成之情形時，不於狀態暫存器儲存表示「失敗」之值。
返回至圖10進行說明。
於記憶體晶片11執行試驗動作(S104)之期間，預燒裝置300待機(S105)。即，中斷動作。再者，預燒裝置300由於無法取得來自記憶體晶片11之響應，故而無法識別試驗動作(S104)之結束。因此，預燒裝置300於執行S103之後，中斷動作直至預先決定之時間經過為止。試驗動作所需要之最大之時間預先設定為中斷之時間。
預燒裝置300於待機之後，將狀態失敗指令發送至記憶體晶片11(S106)。於記憶體晶片11中，晶片控制電路113若接收狀態失敗指令，則判定是否於狀態暫存器116儲存有表示「失敗」之值(S107)。
當於狀態暫存器116儲存有表示「失敗」之值之情形時(S107：是)，晶片控制電路113於規定之區塊BLK儲存試驗對象之區塊BLKt為壞區塊之旨意之旗標(S108)。所謂壞區塊，係指為了品質達不到所期望之級別而不使用之區塊。即，由試驗動作獲得之是否合格之判定結果利用於壞區塊之設定。
當不於狀態暫存器116儲存表示「失敗」之值之情形時(S107：否)，或S108之處理之後，單位程序結束(S102)。
然後，於改變試驗對象之區塊BLKt之同時執行複數次單位程序(S102)。若對所期望之複數個區塊BLKt之試驗完成，則預燒裝置300結束對記憶體晶片11之試驗。
再者，於以上之說明中，僅於對試驗對象之區塊BLK之處理是否合格之判定結果為不合格之情形時，將表示「失敗」之值儲存於狀態暫存器116。於對試驗對象之區塊BLK之處理是否合格之判定結果為合格之情形時，亦可將表示「合格」之值儲存於狀態暫存器116。
又，寫入至規定之區塊BLK之試驗對象之區塊BLKt為壞區塊之旨意之旗標(壞區塊旗標)於使用預燒裝置300之試驗之後，可由試驗機等能夠驗證來自記憶體晶片11之響應之裝置讀取。試驗機藉由將讀取指令發送至記憶體晶片11自記憶體晶片11取得壞區塊旗標，將壞區塊旗標表示之區塊BLKt作為壞區塊記錄於記憶體晶片11所具備之例如ROM保險絲(未圖示)。藉此，壞區塊旗標表示之區塊BLKt設定為禁止使用之區塊BLK。
如以上所述，根據實施形態，晶片控制電路113、感測放大器119、及列解碼器120協動，構成進行以下之動作之第1電路。第1電路對記憶胞陣列117之對象頁執行使用參數(例如讀取位準)讀取資料之第1處理。第1處理例如為包含對設定為對象頁之頁初次執行之S203及S204之處理。第1電路於第1處理之後，執行改變參數之設定值並讀取資料之第2處理。第2處理例如為包含對設定為對象頁之頁執行之S209與經過該S209再次執行之S203及S204之處理之處理。
根據該構成，試驗裝置不需要驗證自記憶體晶片11發送而來之各個資料，或基於資料之驗證結果對各個記憶體晶片11設定讀取位準。即，試驗變得簡單。又，能夠使用無法驗證來自記憶體晶片之響應之廉價之試驗裝置。
又，I/O信號處理電路111、控制信號處理電路112、及RY/BY產生電路121構成能夠連接於外部裝置之第2電路。預燒裝置300與外部裝置相符。第1電路根據來自外部裝置之指令(例如由S103發送之讀取指令)執行第1處理，於第1處理之後，不需要來自外部裝置之進一步之指令便執行第2處理。
根據該構成，記憶體晶片11於讀取處理之後，能夠自動地執行重試讀取處理。因此，試驗變得簡單。又，能夠使用無法驗證來自記憶體晶片之響應之廉價之試驗裝置。
又，第1處理包含將資料之期望值與讀取到之資料進行比較之第3處理。第3處理例如為對設定為對象頁之頁初次執行之S204之處理。第1電路基於第3處理之結果判定是否執行第2處理。判定之處理例如為S205之處理。
根據該構成，記憶體晶片11無需來自外部裝置之輔助便可基於所讀取到之資料中所包含之失效位元來自動地判定是否執行重試讀取處理。因此，試驗變得簡單。又，能夠使用無法驗證來自記憶體晶片之響應之廉價之試驗裝置。
又，第1電路根據來自外部裝置之指令(例如由S103發送之讀取指令)將複數個頁中之一個設定為對象頁執行第1處理、或第1處理及第2處理之兩者。然後，第1電路不需要來自外部裝置之進一步之指令，將新的頁設定為對象頁，執行第1處理、或第1處理及第2處理之兩者。
根據該構成，記憶體晶片11不需要輸入針對每頁之指令便可自動地執行對複數個頁之試驗。
例如，根據與實施形態比較之技術，於想要對多數之記憶體晶片同時並行地執行試驗之情形時，若於1個記憶體晶片中執行重試讀取處理，則直至該重試讀取處理完成為止，其他記憶體晶片之試驗之進展中斷。藉此，試驗所需要之時間增大。
根據實施形態，由於不需要針對每頁之指令之輸入而自動地執行對複數個頁之試驗，故而即便以1個記憶體晶片11之某頁執行重試讀取處理，於其期間，其他記憶體晶片11亦能夠推進試驗。因此，即便於對多數之記憶體晶片11同時並行地執行試驗之情形時，亦可抑制試驗所需要之時間增大。
又，第1電路將複數個區塊BLK中之指定之試驗對象之區塊BLK所具備之複數個頁之各個依次設定為對象頁，計測與第2處理相關之第1數，基於第1數，判定對試驗對象之區塊BLK之處理是否合格。第1數例如為圖11之一系列之處理中所使用之M或R。又，計測第1數之處理例如為S201、S206、及S214等處理。又，判定對試驗對象之區塊BLK之處理是否合格之處理例如為S207或S208之處理。
根據該構成，藉由執行重試讀取處理而資料之讀取需要較多之時間，或者藉由重試讀取處理亦能夠將資料之讀取困難之部分以區塊單位抽出。
又，第1電路於狀態暫存器116儲存是否合格之判定結果。
藉此，例如外部裝置只要能夠發送輸出被稱為狀態讀取指令之狀態暫存器116之內容之指令，則能夠取得是否合格之判定之結果。
再者，儲存是否合格之判定結果之位置並不僅限定於狀態暫存器116。第1電路亦可於記憶胞陣列117所具備之規定之區塊BLK儲存是否合格之判定結果。
又，第1數為針對每頁計測之第2處理之執行次數。而且，第1電路基於第1數與閾值之比較判定是否合格。於圖11之例中，參數M與第1數相符。而且，S208之處理與將第1數與閾值進行比較之處理相符。
根據該構成，例如即便將重試讀取處理執行規定次數以上亦無法獲得具有規定以上之基準之資料之頁存在之情形時，能夠將包含該頁之區塊BLK之試驗之結果作為不合格。
又，第1數為區塊BLK所具備之複數個頁中之執行第2處理之頁之數量。而且，第1電路基於第1數與閾值之比較判定是否合格。於圖11之例中，參數R與第1數相符。而且，S207之處理與將第1數與閾值進行比較之處理相符。
根據該構成，能夠將讀取資料時需要重試讀取處理之頁之數量為規定以上之區塊BLK之試驗之結果作為不合格。
再者，用於讀取之參數例如為讀取位準。用於讀取之參數除了包含讀取位準以外，還可包含其他參數。例如，用於讀取之參數亦可包含規定自施加讀取位準之後到執行感測為止之時間之時間資訊。
又，與第1數比較之閾值(閾值ThM、ThR)例如如圖10之S101之處理般，能夠自外部裝置設定。
藉此，能夠靈活地改變區塊BLK之試驗之結果之判定基準。
再者，於以上所說明之例中，參數R針對每個試驗動作重設。晶片控制電路113亦可於每當實施每個區塊BLKt之試驗動作時，將參數R累積，將參數R之累積值儲存於規定之記憶區域(例如規定之區塊BLK)。又，晶片控制電路113亦可以如下方式構成：於試驗結果為不合格之情形時，不將參數R之值加到累積值中，於試驗結果為合格之情形時，將參數R之值加到累積值中。
(附記1) 第2處理包含與第3處理相同之處理之第4處理， 第1電路於第2處理之後，基於第4處理之結果判定是否再次執行第2處理。
(附記2) 記憶胞陣列117具備複數個區塊BLK， 複數個區塊BLK各自具備複數個頁， 第1電路將複數個區塊BLK中之一個區塊BLK所具備之複數個頁之各個依次設定為對象頁，計測與第2處理相關之第1數，基於第1數判定對一個區塊BLK之處理是否合格。
(附記3) 記憶胞陣列117具備設定閾值電壓分別與複數個狀態中之資料對應之狀態之複數個記憶胞電晶體MT， 資料之讀取係藉由與複數個狀態中之相鄰之2個狀態之交界對應之讀取位準與閾值電壓之比較來判定資料之處理， 參數包含讀取位準。
(附記4) 閾值ThM能夠自外部裝置設定。
(附記5) 閾值ThR能夠自外部裝置設定。
對本發明之幾個實施形態進行了說明，但該等實施形態係作為示例而提出者，並不意圖限定發明之範圍。該等新穎之實施形態能夠以其他各種形態實施，於不脫離發明之主旨之範圍內，可進行各種省略、置換、改變。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍中所記載之發明與其均等之範圍中。 [相關申請案]
本申請案享有2019年1月10日申請之日本專利申請案編號2019-2873之優先權之利益，該日本專利申請案之全部內容引用於本申請案中。
1:NAND記憶體 2:記憶體控制器 3:RAM 10:多晶片封裝 11:記憶體晶片 11a～11d:記憶體晶片 21:主機I/F控制器 22:RAM控制器 23:NAND控制器 25:ECC電路 100:SSD 111:I/O信號處理電路 112:控制信號處理電路 113:晶片控制電路 114:指令暫存器 115:位址暫存器 116:狀態暫存器 117:記憶胞陣列 118:行解碼器 119:感測放大器 120:列解碼器 121:RY/BY產生電路 122:資料暫存器 123:運算器 130:用戶ROM 200:主機裝置
圖1係表示實施形態之記憶體晶片之使用形態之一例之模式性之圖。 圖2係表示實施形態之記憶體晶片之構成之一例之模式性之圖。 圖3係表示實施形態之記憶胞陣列中所包含之1個區塊BLK之構成例之電路圖。 圖4係表示採用TLC之情形時之實施形態之記憶胞可取之閾值電壓之一例之圖。 圖5係表示實施形態之感測放大器之構成之一例之模式性之圖。 圖6係表示實施形態之記憶體晶片之試驗時之狀況之一例之模式性之圖。 圖7係表示實施形態之暫存器REG中所儲存之各種參數之一例之模式性之圖。 圖8係表示實施形態之儲存有複數個參數集之用戶ROM之模式性之圖。 圖9係用以說明實施形態之記憶胞陣列中所儲存之資料之模式性之圖。 圖10係用以說明實施形態之記憶體晶片之試驗之程序之一例之序列圖。 圖11係說明實施形態之記憶體晶片執行之試驗動作之一系列之程序之一例之流程圖。

Claims (11)

  1. 一種記憶體晶片，其具備記憶胞陣列；第1電路，其對上述記憶胞陣列之對象區域執行使用參數讀取資料之第1處理，於上述第1處理之後，執行改變上述參數之設定值並讀取上述資料之第2處理；及第2電路，其可連接於外部裝置；上述記憶胞陣列具備複數個第1儲存區域、第2儲存區域及複數個第3儲存區域；上述第1電路根據來自上述外部裝置之指令將上述複數個第1儲存區域中之一個第1儲存區域設定為上述對象區域並執行上述第1處理、或上述第1處理及上述第2處理，然後，不需要來自上述外部裝置之進一步之指令而將上述複數個第1儲存區域中之與上述一個第1儲存區域不同之其他第1儲存區域設定為上述對象區域並執行上述第1處理、或上述第1處理及上述第2處理；上述複數個第3儲存區域各自具備上述複數個第1儲存區域，且上述第1電路將作為上述複數個第3儲存區域中之一個之第4儲存區域所具備之上述複數個第1儲存區域之各個依次設定為上述對象區域，計測與上述第2處理相關之第1數，基於上述第1數判定對上述第4儲存區域之處理是否合格，將是否合格之判定之結果儲存於上述第2儲存區域。
  2. 如請求項1之記憶體晶片，其中 上述第1數係上述第4儲存區域所具備之上述複數個第1儲存區域中之執行上述第2處理之第1儲存區域之數量，上述第1電路基於上述第1數與閾值之比較判定是否合格。
  3. 如請求項2之記憶體晶片，其中上述第1電路記憶第2數，於判定為對上述第4儲存區域之上述處理不合格之情形時，不將上述第1數加到上述第2數中，於判定為對上述第4儲存區域之上述處理合格之情形時，將上述第1數加到上述第2數中。
  4. 如請求項2之記憶體晶片，其中上述閾值能夠自外部裝置設定。
  5. 一種記憶體晶片，其具備記憶胞陣列；第1電路，其對上述記憶胞陣列之對象區域執行使用參數讀取資料之第1處理，於上述第1處理之後，執行改變上述參數之設定值並讀取上述資料之第2處理；及第2電路，其可連接於外部裝置；上述記憶胞陣列具備複數個第1儲存區域及複數個第2儲存區域；上述第1電路根據來自上述外部裝置之指令將上述複數個第1儲存區域中之一個第1儲存區域設定為上述對象區域並執行上述第1處理、或上述第1處理及上述第2處理，然後，不需要來自上述外部裝置之進一步之指令而將上述複數個第1儲存區域中之與上述一個第1儲存區域不同之其他第1儲存區域設定為上述對象區域並執行上述第1處理、或上述第1處理及上述 第2處理；上述複數個第2儲存區域各自具備上述複數個第1儲存區域，上述第1電路將作為上述複數個第2儲存區域中之一個之第3儲存區域所具備之上述複數個第1儲存區域之各個依次設定為上述對象區域，計測與上述第2處理相關之第1數，基於上述第1數判定對上述第3儲存區域之處理是否合格。
  6. 如請求項1或5之記憶體晶片，其中上述第1電路根據來自上述外部裝置之指令執行上述第1處理，於上述第1處理之後，不需要來自上述外部裝置之進一步之指令便執行上述第2處理。
  7. 如請求項1或5之記憶體晶片，其中上述第1處理包含將上述資料之期望值與上述讀取到之資料進行比較之第3處理，上述第1電路基於上述第3處理之結果判定是否執行上述第2處理。
  8. 如請求項7之記憶體晶片，其中上述第2處理包含與上述第3處理為相同之處理之第4處理，上述第1電路於上述第2處理之後，基於上述第4處理之結果判定是否再次執行上述第2處理，上述第1數為針對每個上述第1儲存區域而計測之上述第2處理之執行次數， 上述第1電路基於上述第1數與閾值之比較判定是否合格。
  9. 如請求項7之記憶體晶片，其中上述第2處理包含與上述第3處理為相同之處理之第4處理，上述第1電路於上述第2處理之後，基於上述第4處理之結果判定是否再次執行上述第2處理。
  10. 如請求項1或5之記憶體晶片，其中上述記憶胞陣列具備分別設定閾值電壓與複數個狀態中之資料對應之狀態之複數個記憶胞電晶體，上述資料之讀取係藉由與上述複數個狀態中之相鄰之2個狀態之交界對應之讀取位準與上述閾值電壓之比較來判定上述資料之處理，上述參數包含讀取位準。
  11. 如請求項8之記憶體晶片，其中上述閾值能夠自外部裝置設定。
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