CN111429958A - 存储器芯片 - Google Patents

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Abstract

根据实施方式，存储器芯片具备存储单元阵列、以及第1电路。所述第1电路对所述存储单元阵列的对象区域执行使用参数读取数据的第1处理。而且，所述第1电路在所述第1处理之后，执行改变所述参数的设定值并读取所述数据的第2处理。

Description

存储器芯片
[相关申请案]
本申请案享有2019年1月10日申请的日本专利申请案编号2019-2873的优先权的利益，该日本专利申请案的全部内容引用于本申请案中。
技术领域
本实施方式一般来说涉及一种存储器芯片。
背景技术
以往，在NAND(Not-And，与非)型闪速存储器的存储器芯片装运前，实施该存储器芯片的试验。
发明内容
一实施方式提供一种能够简单地试验的存储器芯片。
根据本实施方式，存储器芯片具备存储单元阵列、以及第1电路。所述第1电路对所述存储单元阵列的对象区域执行使用参数读取数据的第1处理。而且，所述第1电路在所述第1处理之后，执行改变所述参数的设定值并读取所述数据的第2处理。
附图说明
图1是表示实施方式的存储器芯片的使用形态的一例的示意性的图。
图2是表示实施方式的存储器芯片的构成的一例的示意性的图。
图3是表示实施方式的存储单元阵列中所包含的1个区块BLK的构成例的电路图。
图4是表示采用TLC的情况下的实施方式的存储单元可取的阈值电压的一例的图。
图5是表示实施方式的感测放大器的构成的一例的示意性的图。
图6是表示实施方式的存储器芯片的试验时的状况的一例的示意性的图。
图7是表示实施方式的寄存器REG中所存储的各种参数的一例的示意性的图。
图8是表示实施方式的存储着多个参数集的用户ROM的示意性的图。
图9是用来说明实施方式的存储单元阵列中所存储的数据的示意性的图。
图10是用来说明实施方式的存储器芯片的试验的顺序的一例的序列图。
图11是说明实施方式的存储器芯片执行的试验动作的一系列的顺序的一例的流程图。
具体实施方式
以下，参照随附附图，对实施方式的存储器芯片详细地进行说明。此外，并不由该实施方式限定本发明。
(实施方式)
实施方式的存储器芯片能够与存储器控制器一起构成存储器系统。
图1是表示将实施方式的存储器芯片安装在存储器系统的形态的一例的示意性的图。此处，作为存储器系统的一例，列举SSD(Solid State Drive，固态驱动器)进行说明。此外，实施方式的存储器系统也可安装在SSD以外的存储器系统。
如图1所示，SSD100与个人计算机等主机装置200连接，作为主机装置200的外部存储装置发挥功能。作为将SSD100与主机装置200连接的通信接口所依据的标准，能够采用SATA(Serial Advanced Technology Attachment，串行高级技术附件)、SAS(SerialAttached SCSI，串行连接SCSI)，PCIe(PCI Express，Peripheral ComponentInterconnect Express，外围组件互连高速)等各种标准。
SSD100具备：NAND存储器1；存储器控制器2，执行主机装置200与NAND存储器1之间的数据传送；以及作为易失性存储器的RAM(Random Access Memory，随机存取存储器)3，用来暂时存储存储器控制器2传送的数据。从主机装置200发送而来的数据在存储器控制器2的控制之下，暂时存储在RAM3，然后，从RAM3读取后写入至NAND存储器1。
NAND存储器1具备多个(此处为4个)多芯片封装10。4个多芯片封装10利用分别不同的通道(Ch.0～Ch.3)的连接配线连接于存储器控制器2。而且，每个通道的多芯片封装相互独立地被控制。也就是说，4个多芯片封装10能够同时并行动作地连接于存储器控制器2。
此外，各个通道包含I/O信号线、控制信号线、及R/B信号线。以后，存在将“信号线”缩写为“信号”的情况。控制信号包含芯片使能信号(CE)、指令锁存使能信号(CLE)、地址锁存使能信号(ALE)、写入使能信号(WE)、读取使能信号(RE)、写入保护信号(WP)、数据选通信号(DQS)。
各多芯片封装10具有将多个(此处为4个)存储器芯片11a～11d利用模具树脂密封的构成。而且，在1个多芯片封装10中所包含的4个存储器芯片11a～11d中，共通连接着I/O信号线、控制信号线、及R/B信号线。此外，构成通道的配线组中的一部分或全部未必共通连接于4个存储器芯片11a～11d。
此处，各多芯片封装10所具备的存储器芯片11a～11d的各者为实施方式的存储器芯片的一例。存在将存储器芯片11a～11d的各者统称而表述为存储器芯片11的情况。
存储器控制器2具备主机接口控制器(主机I/F控制器)21、RAM控制器22、NAND控制器23、MPU24、以及ECC(Error Check and Correct，错误检查和纠正)电路25。主机I/F控制器21执行主机装置200之间的通信接口的控制及主机装置200与RAM3之间的数据传送的控制。RAM控制器22控制对于RAM3的数据的读取/写入。ECC电路25能够执行从存储器芯片11读取到的数据中所包含的错误，也就是失效位的校正。
MPU24基于固件等计算机程序执行存储器控制器2整体的控制。MPU24例如执行逻辑地址与物理地址的对应关系的管理、碎片收集、更新、耗损平均、读取电平的设定值的改变等。此外，MPU24所执行的动作中的一部分或全部也可由不需要计算机程序的硬件电路来实现。关于读取电平将在下文叙述。
NAND控制器23执行NAND存储器1与RAM3之间的数据传送的控制。NAND控制器23基于来自MPU24的读取指示/写入指示/擦除指示，对所期望的通道的多芯片封装10发送I/O信号与控制信号。该通道的多芯片封装10中所包含的存储器芯片11a～11d能够执行与所接收的信号的内容对应的动作。
此外，存储器芯片11的安装的形态并不仅限定于所述例。存储器芯片11未必由多芯片封装10密封。
图2是表示实施方式的存储器芯片11的构成的一例的示意性的图。如图所示，存储器芯片11具备I/O信号处理电路111、控制信号处理电路112、芯片控制电路113、指令寄存器114、地址寄存器115、状态寄存器116、存储单元阵列117、列解码器118、感测放大器119、行解码器120、及RY/BY产生电路121。感测放大器119具备数据寄存器122。
此外，芯片控制电路113、感测放大器119、及行解码器120为第1电路的一例。另外，I/O信号处理电路111、控制信号处理电路112、RY/BY产生电路121为第2电路的一例。
控制信号处理电路112受理各种控制信号的输入，基于所受理的控制信号，执行所述I/O信号处理电路111所受理的I/O信号的存储目的地的寄存器的分配。另外，控制信号处理电路112将所受理的控制信号传送至芯片控制电路113。
芯片控制电路113是基于经由控制信号处理电路112接收的各种控制信号而状态(state)转变的状态转变电路(状态机)。芯片控制电路113基于各种控制信号对存储器芯片11整体的动作进行控制。芯片控制电路113能够产生表示动作的控制状态或动作的控制结果等的状态信息，并将状态信息存储在状态寄存器116。芯片控制电路113能够根据来自存储器控制器2等的状态读取指令经由I/O信号处理电路111而输出状态寄存器116中所存储的状态信息。
芯片控制电路113具备寄存器REG。关于存储在寄存器REG的信息将在下文叙述。
RY/BY产生电路121在利用芯片控制电路113的控制下使RY/BY信号线的状态在就绪状态(R)与忙碌状态(B)之间转变。
I/O信号处理电路111是用来经由I/O信号线与存储器控制器2之间收发I/O信号的缓冲电路。I/O信号处理电路111作为I/O信号取得的指令、地址、数据(写入数据)分别分配并存储在地址寄存器115、指令寄存器114、数据寄存器122。
存储在地址寄存器115的地址包含行地址及列地址。行地址由行解码器120读取，列地址由列解码器118读取。
存储单元阵列117排列NAND型的存储单元而构成，且存储从主机装置200接收的写入数据。具体来说，存储单元阵列117具备多个区块BLK。存储在1个区块BLK的所有数据一起擦除(erase)。
图3是表示实施方式的存储单元阵列117中所包含的1个区块BLK的构成例的电路图。如图所示，区块BLK具备沿着X方向依次排列的(p+1)个NAND串(p≥0)。(p+1)个NAND串中分别包含的选择晶体管ST1中，漏极连接于位线BL0～BLp，栅极共通连接于选择栅极线SGD。另外，选择晶体管ST2中，源极共通连接于源极线SL，栅极共通连接于选择栅极线SGS。
存储单元晶体管MT具备控制栅极电极及电荷蓄积层。存储单元晶体管MT在一例中是电荷蓄积层使用绝缘膜的MONOS型的晶体管。存储单元晶体管MT的阈值电压根据蓄积在电荷蓄积层中的电子的数量而变化。
在各NAND串中，(q+1)个存储单元晶体管MT以在选择晶体管ST1的源极与选择晶体管ST2的漏极之间串联连接着各自的电流路径的方式配置(q≥0)。而且，从位于最靠漏极侧的存储单元晶体管MT起依次控制栅极电极分别连接于字线WL0～WLq。因此，连接于字线WL0的存储单元晶体管MT的漏极连接于选择晶体管ST1的源极，连接于字线WLq的存储单元晶体管MT的源极连接于选择晶体管ST2的漏极。
字线WL0～WLq在区块内的所有NAND串间，将存储单元晶体管MT的控制栅极电极共通连接。也就是说，在区块内处于同一行的存储单元晶体管MT的控制栅极电极连接于同一字线WL。能够对连接于同一字线WL的(p+1)个存储单元晶体管MT一次进行数据的编程及数据的读取。在构成为各存储单元MT中能够保存1位的值的情况下，连接于同一字线WL的(p+1)个存储单元晶体管MT作为1页处理，针对该每页进行数据的编程及数据的读取。
此外，将对存储单元阵列117执行数据的编程的动作表述为编程处理。将对存储单元阵列117执行数据的读取的动作表述为读取处理。编程处理及读取处理可以字线WL单位执行。
在实施方式中，各存储单元晶体管MT能够存储多位的值。作为各存储单元晶体管MT存储多位的值的方式的一例，对各存储单元晶体管MT存储3位的值的方式进行说明。各存储单元MT存储3位的值的方式作为TLC(Triple Level Cell，三阶储存单元)已知。此外，以后，将存储单元晶体管MT仅表述为存储单元。
图4是表示采用TLC的情况下的实施方式的存储单元可取的阈值电压的一例的示意性的图。纵轴表示存储单元的数量，横轴表示阈值电压。
在TLC的情况下，阈值电压可取的范围被区分为8个范围。将所述8个区分从阈值电压由低到高的顺序，称为状态Er、状态A、状态B、状态C、状态D、状态E、状态F、及状态G。各存储单元的阈值电压以属于状态Er、状态A、状态B、状态C、状态D、状态E、状态F、及状态G的任一者的方式被控制。结果，在对相对于阈值电压的存储单元的数量进行绘图的情况下，存储单元的数量形成属于分别不同的状态的8个波辦。
8个状态与3位的数据对应。根据图4的例，状态Er与“111”对应，状态A与“110”对应，状态B与“100”对应，状态C与“000”对应，状态D与“010”对应，状态E与“011”对应，状态F与“001”对应，状态G与“101”对应。这样，各存储单元能够保存与它的阈值电压所属的状态对应的数据。此外，图4所示的对应关系为数据编码的一例。数据编码并不限定于该例。
将保存在1个存储单元的3位的数据中，LSB(Least Significant Bit，最低有效位)表述为低位，将MSB(Most Significant Bit，最高有效位)表述为高位，将LSB与MSB之间的位表述为中间位。将属于同一字线WL的所有存储单元的低位的集合表述为下页。将属于同一字线WL的所有存储单元的中间位的集合表述为中间页。将属于同一字线WL的所有存储单元的高位的集合表述为上页。将下页、中间页、及上页表述为页的种类。
在相邻的2个状态的交界，设定与该交界对应的读取电平。在图4的例中，设定着与状态Er与状态A的交界对应的读取电平Vra、与状态A与状态B的交界对应的读取电平Vrb、与状态B与状态C的交界对应的读取电平Vrc、与状态C与状态D的交界对应的读取电平Vrd、与状态D与状态E的交界对应的读取电平Vre、与状态E与状态F的交界对应的读取电平Vrf、与状态F与状态G的交界对应的读取电平Vrg。
在读取处理中，通过存储单元的阈值电压与读取电平的比较，来判定存储在该存储单元的数据。读取处理的更详细的说明将在下文叙述。
返回至图2进行说明。行解码器120、列解码器118、感测放大器119基于利用芯片控制电路113的控制，执行相对于存储单元阵列117的存取。
具体来说，在编程处理中，行解码器120选择与行地址对应的字线，使已选择的字线激活。列解码器118选择与列地址对应的位线并激活。感测放大器119对通过列解码器118选择的位线施加电压，对位于行解码器120所选择的字线与列解码器118所选择的位线的交点的对象的存储单元写入存储在数据寄存器122的数据。
另外，在读取处理中，行解码器120对与行地址对应的字线依次施加与页的种类对应的多个读取电平。感测放大器119针对行解码器120施加至字线的每个读取电平感测对象的存储单元是导通状态还是非导通状态，基于每个读取电平的感测结果判定存储在对象的存储单元的数据，并将通过判定所得的数据存储在数据寄存器122。存储在数据寄存器122的数据通过数据线发送至I/O信号处理电路111，从I/O信号处理电路111向存储器控制器2传送。
图5是表示实施方式的感测放大器119的构成的一例的示意性的图。如该图所示，感测放大器119具备数据寄存器122及运算器123。数据寄存器122具备被命名为SDL、ADL、BDL、CDL、DDL、及XDL的6个锁存电路组。
6个锁存电路组的各者例如是针对每条位线BL而设置的锁存电路的组。也就是说，6个锁存电路组各自能够存储1页量的数据。运算器123能够对存储在多个锁存电路组的数据执行与同一位线BL对应的锁存电路间的位运算。
例如，在读取处理中，感测放大器119每当施加读取电平时，感测对象的存储单元是导通状态还是非导通状态，将每次施加读取电平时所得的感测的结果依次存储在6个锁存电路组中的例如SDL。运算器123一边将ADL、BDL、CDL、DDL、及XDL作为中间数据的存储区域利用，一边对依次存储在SDL的每个读取电平的感测的结果进行位运算。而且，运算器123产生最终的运算结果，也就是与阈值电压所属的状态对应的数据并存储在XDL。存储在XDL的数据通过数据线发送至I/O信号处理电路111。
位运算的方法并不限定于特定的方法。以下，对判定存储在下页的数据的情况下的位运算的一例简单地进行说明。此外，在该说明中，关于感测结果，“0”是指导通状态，“1”是指非导通状态。
根据图4所示的数据编码，在从读取电平Vra到读取电平Vre为止的范围中所包含的4个状态中，低位的数据与“0”相符，在不包含在该范围中的4个状态中，低位的数据与“1”相符。因此，在读取下页的数据的情况下，使用读取电平Vra及读取电平Vre。
感测放大器119首先将施加读取电平Vra的情况下的感测结果AR存储在SDL，然后，隔开时间，将施加读取电平Vre的情况下的感测结果ER存储在SDL。运算器123首先对存储在SDL的感测结果AR进行否定(NOT)运算，将通过否定运算反转的感测结果AR存储在其它锁存电路组(例如DDL)。接着，如果感测结果ER存储在SDL，那么运算器123进行存储在DDL的反转的感测结果AR与存储在SDL的感测结果ER的逻辑和(OR)运算，将该逻辑和运算的结果存储在XDL。
通过所述一系列的位运算，从包含在阈值电压为读取电平Vra至读取电平Vre为止的范围中的存储单元读取“0”，从不包含在阈值电压为读取电平Vra至读取电平Vre为止的范围中的存储单元读取“1”。
此外，位运算的方法并不限定于以上所述的方法。能够通过任意的位运算来判定存储在下页的数据。
在判定存储在中间页及下页的数据的情况下，也执行与页的种类对应的规定的位运算。关于判定存储在中间页及下页的数据的情况下的位运算的方法省略说明。
此外，感测放大器119中所包含的锁存电路组的数量并不限定为6个。感测放大器119中所包含的锁存电路组的数量可根据位运算的方法进行各种改变。另外，位运算时的各锁存电路组的使用方法并不仅限定于所述所说明的方法。感测放大器119能够将具备的锁存电路组任意地使用。
且说，存储单元的阈值电压可根据各种因素而变化。因此，通过感测放大器119判定的数据有可能与执行编程处理的时间点的数据不同。将执行编程处理的时间点的数据与通过读取处理读取到的数据不同的位称为失效位。也就是说，从存储单元阵列117读取到的数据存在包含失效位的情况。
存储器控制器2在对存储器芯片11指示数据的读取，作为该指示的响应接收数据的情况下，使用ECC电路25，执行该数据中所包含的失效位的检测与校正。然而，在数据中所包含的失效位的数量超过能够由ECC电路25校正的数量的情况下，失效位的校正失败。在该情况下，存储器控制器2能够改变读取电平的设定值，将使用已改变的设定值的读取处理指示给存储器芯片11。
存在将使用已改变的设定值执行的读取处理特别表述为重试读取(Retry Read：RR)处理的情况。存储器控制器2例如能够使读取电平的设定值不同且使存储器芯片11重复执行重试读取处理直至ECC电路25成功校正失效位为止。
以所述方式构成的存储器芯片11在装运前，实施品质评估的试验。
根据与本实施方式比较的技术，在想要对能够改变读取电平的设定值的存储器芯片进行试验的情况下，试验装置必须检测从存储器芯片读取到的数据中所包含的失效位，或者根据失效位的检测结果将改变读取电平的指示发送至存储器芯片。也就是说，需要能够验证来自存储器芯片的响应的高价的试验装置。另外，由于必须验证来自存储器芯片的响应，所以试验所需要的时间变长。
相对于此，实施方式的存储器芯片11构成为能够自动地执行包含读取电平的改变在内的重试读取处理。由此，根据实施方式，试验装置不需要验证从存储器芯片11发送而来的各个数据或基于数据的验证结果对各个存储器芯片11设定读取电平。也就是说，试验变得简单。另外，能够使用无法验证来自存储器芯片的响应的廉价的试验装置。
以后，将存储器芯片11自动地执行读取电平的设定值的改变与重试读取处理的功能表述为自动重试读取(Auto Retry Read：ARR)功能。也就是说，在实施方式的试验中，使用ARR功能。
图6是表示实施方式的存储器芯片11的试验时的状况的一例的示意性的图。在试验中，如该图所示，多数的存储器芯片11连接于预烧(Burn In)装置300。预烧装置300是外部装置的一例。
预烧装置300是用于将负载施加到存储器芯片11的试验装置。预烧装置300能够对各存储器芯片11发送指令，但无法取得来自各存储器芯片11的响应或验证该响应。如果使用本实施方式的存储器芯片11的ARR功能，那么即便是诸如无法取得响应的预烧装置300的试验装置也能够进行试验。
此外，预烧装置300与各存储器芯片11通过包括I/O信号线、控制信号线、及R/B信号线的配线组来连接。预烧装置300能够对各存储器芯片11同时并行地发送同一指令。
在使用ARR功能的情况下，在芯片控制电路113所具备的寄存器REG，存储规定基于ARR功能的动作的多个参数。
图7是表示存储在实施方式的寄存器REG的各种参数的一例的示意性的图。如该图所示，在寄存器REG中存储容许失效位数、ARR旗标、多参数读取用的开始地址、多参数读取用的步骤地址、阈值ThR、阈值ThM、及最终页的地址。在以后的说明中，存在将这些参数统称而表述为ARR参数的情况。
容许失效位数是与由读取处理读取到的数据中所包含的失效位的数量进行比较的阈值。具体来说，在由读取处理读取到的数据中所包含的失效位的数量超过容许失效位数的情况下，存储器芯片11执行重试读取处理。在由读取处理读取到的数据中所包含的失效位的数量不超过容许失效位数的情况下，存储器芯片11不执行重试读取处理。
容许失效位数例如根据存储器控制器2所具备的ECC电路25的失效位的校正能力而决定。在一例中，将能够由存储器控制器2所具备的ECC电路25校正的失效位的数量的上限值或比该上限值少的数量设定为容许失效位数。此外，容许失效位数的设定方法并不限定于所述。
ARR旗标是表示是否使用ARR功能的旗标信息。
多参数读取用的开始地址、及多参数读取用的步骤地址是与存储着读取处理的动作所需要的参数集的位置相关的参数。
如图8所示，将多个参数集预先准备于被称为用户ROM130的存储区域。用户ROM130可设置在存储单元阵列117内的规定的区块BLK，也可由存储器芯片11内的任意的存储器构成。各参数集包含读取电平Vra、Vrb、Vrc、Vrd、Vre、Vrf、Vrg的设定值。也就是说，各参数集包含用于读取处理的多个参数的设定值。
此外，各参数集除了包含读取电平以外，还可包含其它参数。例如，规定直至施加读取电平后执行感测为止的时间的参数也可包含在各参数集。另外，读取处理以外的处理(例如编程处理等)的参数也可包含在各参数集。
多参数读取将预先准备于用户ROM130的多个参数集中的1个读取，一起应用所读取的参数集中所包含的多个参数的设定值。所使用的多参数集的位置由表示用户ROM130内的位置的地址来指定。也就是说，多参数读取用的开始地址表示存储着不与重试读取处理相符的读取处理，也就是初次的读取处理中所使用的设定值的位置。
每当执行重试读取处理时，改变读取电平的设定值。读取电平的设定值的改变通过将所使用的多参数集切换来实现。在实施方式中，存储在前一个读取处理(包含重试读取处理)中所使用的参数集之后的位置的参数集在接下来将执行的重试读取处理中使用。存储在寄存器REG的多参数读取用的步骤地址是以表示存储着前一个读取处理(包含重试读取处理)中使用的参数集的位置的地址为基准，表示存储着接下来将执行的重试读取处理中所使用的参数集的位置的地址的偏移量。
也就是说，通过将多参数读取用的步骤地址加到表示存储着前一个读取处理(包含重试读取处理)中所使用的参数集的位置的地址中，能够获得表示存储着接下来将执行的重试读取处理中所使用的参数集的位置的地址。
此外，多参数读取用的步骤地址具有1个参数集的尺寸的整数倍的大小。也就是说，通过将1个参数集的尺寸设定为多参数读取用的步骤地址，能够将存储在用户ROM130的多个参数集按照存储位置的顺序使用。另外，通过将1个参数集的尺寸的2倍以上的值设定为多参数读取用的步骤地址，能够将存储在用户ROM130的多个参数集一边跳过规定数量一边使用。
在实施方式中，如果存储器芯片11暂时接收指令，那么不需要来自外部的追加的指令，能够依次自动地执行对多个页的试验。具体来说，存储器芯片11将规定范围的多个页的各个按照地址的顺序依次设定为读取处理的对象页，对所设定的对象页执行读取处理。存储器芯片11能够重复执行重试读取处理，直至从对象页读取到的数据根据失效位的数量清除由容许失效位数规定的基准。然后，在将从对象页读取到的数据根据失效位的数量清除由容许失效位数规定的基准时，存储器芯片11将下一页设定为新的对象页。
返回至图7进行说明。
阈值ThR及阈值ThM是对与重试读取处理的执行相关的数量规定的阈值。
阈值ThR与对1个页执行的重试读取处理的次数的上限值对应。另外，阈值ThM与执行重试读取处理的页的数量的上限值对应。
另外，最终页的地址是表示实施试验的范围的末尾的页的地址。此处，作为一例，最终页的地址以来自区块BLK的开头的页的偏移量，也就是页编号记述。此外，最终页的地址的记述方法并不限定于此。
以后，将存储器芯片11对多个页连续地执行读取处理的动作表述为试验动作。存储器芯片11根据指令开始试验动作之后，在试验的对象的页到达至最终页，或与重试读取处理的执行相关的数量超过由阈值ThR或阈值ThM规定的基准的情况下，自动地结束试验动作。存储器芯片11在试验动作结束时，将与试验是否合格(Pass or Fail)相关的信息存储在状态寄存器116。关于与试验是否合格相关的信息将在下文叙述。
失效位的检测通过由读取处理获得的数据与该数据的期望值的比较来实现。期望值是不包含失效位的数据。
图9是用来说明存储在实施方式的存储单元阵列117的数据的示意性的图。如该图所示，在存储单元阵列117所具备的多个区块BLK中的可设定为试验的对象的区块BLKt，以TLC的方式预先存储着试验用数据。也就是说，在各区块BLKt的各字线存储着3页量的数据。此外，在各区块BLKt存储着同一数据作为试验用数据。
在存储单元阵列117所具备的多个区块BLK中的规定的3个区块，以被称为SLC(Single Level Cell，单级存储单元)的方式存储着试验用数据。SLC是在1个存储单元存储1位数据的方式。
根据SLC，与TLC相比存储的数据的可靠性较高。也就是说，根据SLC，与TLC相比，读取到的数据中所包含的失效位的数量较少。在实施方式中，存储器芯片11将以SLC的方式存储的试验用数据视为不包含失效位的数据，也就是期望值。
此外，试验用数据以TLC的方式存储在区块BLKt。因此，如果将与试验用数据相同的数据以SLC的方式存储，那么以TLC的方式存储的情况下所需的存储区域的3倍尺寸的存储区域成为必需。因此，如图9所示，作为期望值的试验用数据被分为3个区块BLKe来存储。在图9的例中，试验用数据中的写入至高位的数据、试验用数据中的写入至中间页的数据、以及试验用数据中的写入至下页的数据以SLC的方式存储在各自不同的区块BLKe。
此外，期望值只要是可靠性较高的方式，则能够以SLC以外的任意方式存储在区块BLKe。只要几乎不产生失效位，则也能够以在1个存储单元存储2位数据的被称为MLC(MultiLevel Cell，多级存储单元)的方式将期望值存储在区块BLKe。另外，期望值也可预先存储在与存储单元阵列117不同的存储器芯片11内的任意的存储装置中。
接下来，对实施方式的存储器芯片11的试验方法与试验中的存储器芯片11的动作进行说明。
图10是用来说明实施方式的存储器芯片11的试验的顺序的一例的序列图。
此外，在图10中，表示了以图6所示的形态连接于预烧装置300的多数的存储器芯片11中的1个与预烧装置300的关系。预烧装置300也能够对自身连接的其它存储器芯片11同时并行地发送图10所例示的各种指令。
最初，预烧装置300在存储器芯片11设定ARR参数(S101)。ARR参数例如可由被称为集合特征的指令来设定。如果预烧装置300发送ARR参数，那么在存储器芯片11中，经由I/O信号处理电路111及指令寄存器114对芯片控制电路113发送ARR参数。而且，ARR参数存储在芯片控制电路113所具备的寄存器REG。
此外，作为ARR参数中的ARR旗标，设定表示使用ARR功能的值。由此，如果预烧装置300发送读取指令，那么存储器芯片11根据容许失效位数、多参数读取用的开始地址、多参数读取用的步骤地址、阈值ThR、阈值ThM、及最终页的地址，自动地执行试验动作。
此外，此处，作为一例，说明使存储器芯片11针对每个区块BLKt执行试验动作的情况。重复执行用来实现以1个区块BLKt作为试验对象的试验动作的一系列的顺序。将用来实现以1个区块BLKt作为试验对象的试验动作的一系列的顺序表述为单位顺序。也就是说，单位顺序(S102)可执行多次，同时使试验对象的区块BLKt不同。
在各单位顺序中，预烧装置300首先发送读取指令(S103)。读取指令包含表示试验对象的区块BLKt的地址。也就是说，由读取指令指定试验对象的区块BLKt。
存储器芯片11在接收读取指令时，开始试验动作(S104)。具体来说，例如，芯片控制电路113在接收读取指令时，参照ARR旗标。在该ARR旗标，利用S101的处理设定表示使用ARR功能的值。因此，芯片控制电路113将由S103发送而来的读取指令解释为指示试验动作的开始的指令，开始试验动作。
此外，假设不在ARR旗标设定表示使用ARR功能的值，芯片控制电路113在接收读取指令时，能够执行通常的读取处理。
图11是说明实施方式的存储器芯片11所执行的试验动作的一系列的顺序的一例的流程图。
首先，芯片控制电路113将试验动作中所使用的参数N、M、及R重设为零(S201)。
N与来自区块BLKt的开头的页的偏移量对应，表示试验也就是读取处理的对象的页。也就是说，N为表示试验的对象的页的页编号。通过将N重设为零，将区块BLKt的开头的页设定为试验的对象的页。此外，在S201中，也可将零以外的任意的值设置为N。在以后的说明中，将页编号为N页(页#N)，也就是设定为试验的对象的页表述为对象页。
M是与对目前的对象页执行的重试读取处理的次数对应的参数。R是与试验动作开始后执行重试读取处理的页的数量对应的参数。
接着，芯片控制电路113对行解码器120及感测放大器119进行控制，执行从区块BLKe读取与存储在对象页(页#N)的试验用数据对应的期望值的读取处理(S202)。感测放大器119将所读取的期望值存储在构成数据寄存器122的6个锁存电路组中的试验用数据的读取处理(也就是说下述S203的处理)时未使用的锁存电路组。存储期望值的锁存电路组并不限定于特定的锁存电路组。此处，作为一例，期望值存储在CDL。
接着，芯片控制电路113对行解码器120及感测放大器119进行控制，执行读取存储在对象页(页#N)的试验用数据的读取处理(S203)。此外，在针对对象页的初次的读取处理中，使用存储在多参数读取用的开始地址所示的位置的参数集。
在S203中，感测放大器119不使用存储期望值的CDL，判定存储在对象页的试验用数据。而且，感测放大器119将所判定的试验用数据存储在例如XDL。
接着，芯片控制电路113将存储在CDL的期望值与存储在XDL的试验用数据进行比较(S204)。具体来说，例如，芯片控制电路113使运算器123执行存储在CDL的期望值与存储在XDL的试验用数据的异或非(XNOR)运算。由此，获得在试验用数据与期望值中相等的位设为“1”，试验用数据与期望值中不同的位设为“0”的比较结果。也就是说，“1”表示正常的位，“0”表示失效位。此外，运算的方法并不限定于此。也可代替异或非(XNOR)运算，执行异或(XOR)运算。
接着，芯片控制电路113判定所读取的试验用数据中所包含的失效位的数量是否超过容许失效位数(S205)。芯片控制电路113判定比较结果中所包含的“0”的数量是否比设定在寄存器REG的容许失效位数多。
在所读取的试验用数据中所包含的失效位的数量超过容许失效位数的情况下(S205：是)，芯片控制电路113执行R及M的递增(S206)。但是，芯片控制电路113仅在递增前的M为零情况下执行R的递增。
接着，芯片控制电路113判定R是否大于阈值ThR(S207)。在S207中，判定试验动作开始后执行重试读取处理的页的数量是否到达至阈值ThR。
在R不大于阈值ThR的情况下(S207：否)，也就是说在试验动作开始后执行重试读取处理的页的数量未到达至阈值ThR的情况下，芯片控制电路113判定M是否大于阈值ThM(S208)。在S208中，判定对目前的对象页执行的重试读取处理的数量是否到达至阈值ThM。
在M不大于阈值ThM的情况下(S208：否)，也就是说在对目前的对象页执行的重试读取处理的数量未到达至阈值ThM的情况下，芯片控制电路113改变参数集(S209)。例如，芯片控制电路113将多参数读取用的步骤地址加到表示存储着目前使用中的参数集的位置的地址中，并加载存储在通过相加所得的地址表示的位置的参数集。
继S209后，芯片控制电路113再次执行S203的处理。经过S209再次执行S203，由此实现对目前的对象页的第2次以后的读取处理，也就是重试读取处理。
此外，对设定为对象页的页初次执行的S203及S204的处理为第1处理的一例。另外，对设定为对象页的页初次执行的S204的处理为第3处理的一例。另外，对设定为对象页的页执行的S209与经过该S209再次执行的S203及S204的处理为第2处理的一例。另外，对设定为对象页的页执行的经过S209再次执行的S204的处理为第4处理的一例。
在R大于阈值ThR的情况下(S207：是)，或M大于阈值ThM的情况下(S208：是)，芯片控制电路113在状态寄存器116中存储作为表示不合格的信息表示“失败”的值(S210)，结束试验动作。
在所读取的试验用数据中所包含的失效位的数量不超过容许失效位数的情况下(S205：否)，芯片控制电路113判定对象页，也就是页#N是否与最终页相符(S211)。芯片控制电路113例如通过判定N与存储在寄存器REG的最终页的地址是否相等，能够判定页#N是否与最终页相符。
在页#N与最终页相符的情况下(S211：是)，芯片控制电路113结束试验动作。
在页#N与最终页不相符的情况下(S211：否)，芯片控制电路113判定M是否大于零(S212)。也就是说，芯片控制电路113判定对目前的对象页的重试读取处理是否执行1次以上。
在M大于零的情况下(S212：是)，也就是说在对目前的对象页的重试读取处理执行1次以上的情况下，目前所使用的参数集与最初的读取处理中所使用的参数集不同。因此，芯片控制电路113改变参数集(S213)。也就是说，芯片控制电路113加载存储在多参数读取用的开始地址所示的位置的参数集。
接着，芯片控制电路113将M以零重设并且使N递增(S214)，再次执行S202的处理。由此，将下一页设定为新的对象页，实施对该新的对象页的试验。
这样，在对任一页执行的重试读取处理的次数超过阈值ThM，或执行重试读取处理的页的数量超过阈值ThR，或对所有页的试验完成的情况下，结束试验动作。在对任一页执行的重试读取处理的次数超过阈值ThM，或执行重试读取处理的页的数量超过阈值ThR的情况下，在状态寄存器存储表示“失败”的值。在对所有页的试验完成的情况下，不在状态寄存器存储表示“失败”的值。
返回至图10进行说明。
在存储器芯片11执行试验动作(S104)的期间，预烧装置300待机(S105)。也就是说，中断动作。此外，预烧装置300由于无法取得来自存储器芯片11的响应，所以无法识别试验动作(S104)的结束。因此，预烧装置300在执行S103之后，中断动作直至预先决定的时间经过为止。试验动作所需要的最大的时间预先设定为中断的时间。
预烧装置300在待机之后，将状态失败指令发送至存储器芯片11(S106)。在存储器芯片11中，芯片控制电路113如果接收状态失败指令，那么判定是否在状态寄存器116存储着表示“失败”的值(S107)。
当在状态寄存器116存储着表示“失败”的值的情况下(S107：是)，芯片控制电路113在规定的区块BLK存储试验对象的区块BLKt为坏区块的旨意的旗标(S108)。所谓坏区块，是指为了品质达不到所期望的级别而不使用的区块。也就是说，由试验动作获得的是否合格的判定结果利用于坏区块的设定。
当不在状态寄存器116存储表示“失败”的值的情况下(S107：否)，或S108的处理之后，单位顺序结束(S102)。
然后，在改变试验对象的区块BLKt的同时执行多次单位顺序(S102)。如果对所期望的多个区块BLKt的试验完成，那么预烧装置300结束对存储器芯片11的试验。
此外，在以上的说明中，仅在对试验对象的区块BLK的处理是否合格的判定结果为不合格的情况下，将表示“失败”的值存储在状态寄存器116。在对试验对象的区块BLK的处理是否合格的判定结果为合格的情况下，也可将表示“合格”的值存储在状态寄存器116。
另外，写入至规定的区块BLK的试验对象的区块BLKt为坏区块的旨意的旗标(坏区块旗标)在使用预烧装置300的试验之后，可由试验机等能够验证来自存储器芯片11的响应的装置读取。试验机通过将读取指令发送至存储器芯片11从存储器芯片11取得坏区块旗标，将坏区块旗标表示的区块BLKt作为坏区块记录在存储器芯片11所具备的例如ROM保险丝(未图示)。由此，坏区块旗标表示的区块BLKt设定为禁止使用的区块BLK。
像以上所述的一样，根据实施方式，芯片控制电路113、感测放大器119、及行解码器120协动，构成进行以下的动作的第1电路。第1电路对存储单元阵列117的对象页执行使用参数(例如读取电平)读取数据的第1处理。第1处理例如为包含对设定为对象页的页初次执行的S203及S204的处理。第1电路在第1处理之后，执行改变参数的设定值并读取数据的第2处理。第2处理例如为包含对设定为对象页的页执行的S209与经过该S209再次执行的S203及S204的处理的处理。
根据该构成，试验装置不需要验证从存储器芯片11发送而来的各个数据，或基于数据的验证结果对各个存储器芯片11设定读取电平。也就是说，试验变得简单。另外，能够使用无法验证来自存储器芯片的响应的廉价的试验装置。
另外，I/O信号处理电路111、控制信号处理电路112、及RY/BY产生电路121构成能够连接于外部装置的第2电路。预烧装置300与外部装置相符。第1电路根据来自外部装置的指令(例如由S103发送的读取指令)执行第1处理，在第1处理之后，不需要来自外部装置的进一步的指令便执行第2处理。
根据该构成，存储器芯片11在读取处理之后，能够自动地执行重试读取处理。因此，试验变得简单。另外，能够使用无法验证来自存储器芯片的响应的廉价的试验装置。
另外，第1处理包含将数据的期望值与读取到的数据进行比较的第3处理。第3处理例如为对设定为对象页的页初次执行的S204的处理。第1电路基于第3处理的结果判定是否执行第2处理。判定的处理例如为S205的处理。
根据该构成，存储器芯片11无需来自外部装置的辅助便能够基于所读取到的数据中所包含的失效位来自动地判定是否执行重试读取处理。因此，试验变得简单。另外，能够使用无法验证来自存储器芯片的响应的廉价的试验装置。
另外，第1电路根据来自外部装置的指令(例如由S103发送的读取指令)将多个页中的一个设定为对象页执行第1处理、或第1处理及第2处理的两者。然后，第1电路不需要来自外部装置的进一步的指令，将新的页设定为对象页，执行第1处理、或第1处理及第2处理的两者。
根据该构成，存储器芯片11不需要输入针对每页的指令便能够自动地执行对多个页的试验。
例如，根据与实施方式比较的技术，在想要对多数的存储器芯片同时并行地执行试验的情况下，如果在1个存储器芯片中执行重试读取处理，那么直至该重试读取处理完成为止，其它存储器芯片的试验的进展中断。由此，试验所需要的时间增大。
根据实施方式，由于不需要针对每页的指令的输入而自动地执行对多个页的试验，所以即便以1个存储器芯片11的某页执行重试读取处理，在其期间，其它存储器芯片11也能够推进试验。因此，即便在对多数的存储器芯片11同时并行地执行试验的情况下，也能够抑制试验所需要的时间增大。
另外，第1电路将多个区块BLK中的指定的试验对象的区块BLK所具备的多个页的各个依次设定为对象页，测量与第2处理相关的第1数，基于第1数，判定对试验对象的区块BLK的处理是否合格。第1数例如为图11的一系列的处理中所使用的M或R。另外，测量第1数的处理例如为S201、S206、及S214等处理。另外，判定对试验对象的区块BLK的处理是否合格的处理例如为S207或S208的处理。
根据该构成，通过执行重试读取处理而数据的读取需要较多的时间，或者通过重试读取处理也能够将数据的读取困难的部分以区块单位抽出。
另外，第1电路在状态寄存器116存储是否合格的判定结果。
由此，例如外部装置只要能够发送输出被称为状态读取指令的状态寄存器116的内容的指令，则能够取得是否合格的判定的结果。
此外，存储是否合格的判定结果的位置并不仅限定于状态寄存器116。第1电路也可在存储单元阵列117所具备规定的区块BLK存储是否合格的判定结果。
另外，第1数为针对每页测量的第2处理的执行次数。而且，第1电路基于第1数与阈值的比较判定是否合格。在图11的例中，参数M与第1数相符。而且，S208的处理与将第1数与阈值进行比较的处理相符。
根据该构成，例如即便将重试读取处理执行规定次数以上也无法获得具有规定以上的基准的数据的页存在的情况下，能够将包含该页的区块BLK的试验的结果作为不合格。
另外，第1数为区块BLK所具备的多个页中的执行第2处理的页的数量。而且，第1电路基于第1数与阈值的比较判定是否合格。在图11的例中，参数R与第1数相符。而且，S207的处理与将第1数与阈值进行比较的处理相符。
根据该构成，能够将读取数据时需要重试读取处理的页的数量为规定以上的区块BLK的试验的结果作为不合格。
此外，用于读取的参数例如为读取电平。用于读取的参数除了包含读取电平以外，还可包含其它参数。例如，用于读取的参数也可包含规定从施加读取电平之后到执行感测为止的时间的时间信息。
另外，与第1数比较的阈值(阈值ThM、ThR)例如像图10的S101的处理一样，能够从外部装置设定。
由此，能够灵活地改变区块BLK的试验的结果的判定基准。
此外，在以上所说明的例中，参数R针对每个试验动作重设。芯片控制电路113也可在每当实施每个区块BLKt的试验动作时，将参数R累积，将参数R的累积值存储在规定的存储区域(例如规定的区块BLK)。另外，芯片控制电路113也可以如下方式构成：在试验结果为不合格的情况下，不将参数R的值加到累积值中，在试验结果为合格的情况下，将参数R的值加到累积值中。
(附记1)
第2处理包含与第3处理相同的处理的第4处理，
第1电路在第2处理之后，基于第4处理的结果判定是否再次执行第2处理。
(附记2)
存储单元阵列117具备多个区块BLK，
多个区块BLK各自具备多个页，
第1电路将多个区块BLK中的一个区块BLK所具备的多个页的各个依次设定为对象页，测量与第2处理相关的第1数，基于第1数判定对一个区块BLK的处理是否合格。
(附记3)
存储单元阵列117具备设定阈值电压分别与多个状态中的数据对应的状态的多个存储单元晶体管MT，
数据的读取是通过与多个状态中的相邻的2个状态的交界对应的读取电平与阈值电压的比较来判定数据的处理，
参数包含读取电平。
(附记4)
阈值ThM能够从外部装置设定。
(附记5)
阈值ThR能够从外部装置设定。
对本发明的几个实施方式进行了说明，但这些实施方式是作为示例而提出的，并不旨在限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、改变。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书中所记载的发明与其均等的范围中。

Claims (13)

1.一种存储器芯片，具备
存储单元阵列；以及
第1电路，对所述存储单元阵列的对象区域执行使用参数读取数据的第1处理，在所述第1处理之后，执行改变所述参数的设定值并读取所述数据的第2处理。
2.根据权利要求1所述的存储器芯片，其还具备能够连接于外部装置的第2电路，
所述第1电路根据来自所述外部装置的指令执行所述第1处理，在所述第1处理之后，不需要来自所述外部装置的进一步的指令便执行所述第2处理。
3.根据权利要求1所述的存储器芯片，其中
所述第1处理包含将所述数据的期望值与所述读取到的数据进行比较的第3处理，
所述第1电路基于所述第3处理的结果判定是否执行所述第2处理。
4.根据权利要求3所述的存储器芯片，其还具备能够连接于外部装置的第2电路，
所述存储单元阵列具备多个第1存储区域，
所述第1电路根据来自所述外部装置的指令将所述多个第1存储区域中的一个第1存储区域设定为所述对象区域并执行所述第1处理、或所述第1处理及所述第2处理，然后，不需要来自所述外部装置的进一步的指令而将所述多个第1存储区域中的与所述一个第1存储区域不同的其它第1存储区域设定为所述对象区域并执行所述第1处理、或所述第1处理及所述第2处理。
5.根据权利要求4所述的存储器芯片，其还具备第2存储区域，
所述存储单元阵列具备多个第3存储区域，
所述多个第3存储区域各自具备所述多个第1存储区域，
所述第1电路将作为所述多个第3存储区域中的一个的第4存储区域所具备的所述多个第1存储区域的各个依次设定为所述对象区域，测量与所述第2处理相关的第1数，基于所述第1数判定对所述第4存储区域的处理是否合格，将是否合格的判定的结果存储在所述第2存储区域。
6.根据权利要求5所述的存储器芯片，其中
所述第2处理包含与所述第3处理为相同的处理的第4处理，
所述第1电路在所述第2处理之后，基于所述第4处理的结果判定是否再次执行所述第2处理，
所述第1数为针对每个所述第1存储区域而测量的所述第2处理的执行次数，
所述第1电路基于所述第1数与阈值的比较判定是否合格。
7.根据权利要求5所述的存储器芯片，其中
所述第1数是所述第4存储区域所具备的所述多个第1存储区域中的执行所述第2处理的第1存储区域的数量，
所述第1电路基于所述第1数与阈值的比较判定是否合格。
8.根据权利要求7所述的存储器芯片，其中所述第1电路存储第2数，在判定为对所述第4存储区域的所述处理不合格的情况下，不将所述第1数加到所述第2数中，在判定为对所述第4存储区域的所述处理合格的情况下，将所述第1数加到所述第2数中。
9.根据权利要求3所述的存储器芯片，其中
所述第2处理包含与所述第3处理为相同的处理的第4处理，
所述第1电路在所述第2处理之后，基于所述第4处理的结果判定是否再次执行所述第2处理。
10.根据权利要求4所述的存储器芯片，其中
所述存储单元阵列具备多个第2存储区域，
所述多个第2存储区域各自具备所述多个第1存储区域，
所述第1电路将作为所述多个第2存储区域中的一个的第3存储区域所具备的所述多个第1存储区域的各个依次设定为所述对象区域，测量与所述第2处理相关的第1数，基于所述第1数判定对所述第3存储区域的处理是否合格。
11.根据权利要求1所述的存储器芯片，其中
所述存储单元阵列具备分别设定阈值电压与多个状态中的数据对应的状态的多个存储单元晶体管，
所述数据的读取是通过与所述多个状态中的相邻的2个状态的交界对应的读取电平与所述阈值电压的比较来判定所述数据的处理，
所述参数包含读取电平。
12.根据权利要求6所述的存储器芯片，其中所述阈值能够从外部装置设定。
13.根据权利要求7所述的存储器芯片，其中所述阈值能够从外部装置设定。
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