TW201419282A - 非揮發性記憶體、記憶體系統、電腦系統，以及非揮發性記憶體的操作方法 - Google Patents

非揮發性記憶體、記憶體系統、電腦系統，以及非揮發性記憶體的操作方法 Download PDF

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Abstract

一種非揮發性記憶體包括，包含非揮發性記憶胞的記憶胞陣列；經由多個字元線與記憶胞陣列連接的解碼器；經由多個位元線與記憶胞陣列連接的數據輸入/輸出電路；用以偵測電源供應電壓的變化以產生電壓變化訊號的電壓偵測器；以及控制邏輯，其中控制邏輯用以控制解碼器與數據輸入/輸出電路以使儲存於記憶胞陣列的數據無效化以回應電壓變化訊號。

Description

資料儲存裝置、控制器以及資料儲存裝置的操作方法
本發明是有關於非揮發性記憶體、記憶體系統、電腦系統，以及非揮發性記憶體的操作方法。
半導體記憶體裝置是指使用半導體(如矽、鍺、砷化鎵、磷化銦，等等)所製造的記憶體裝置。半導體記憶體裝置被分類成揮發性與非揮發性記憶體裝置。
揮發性記憶體在關電的時候會失去所儲存的數據。舉例來說，揮發性記憶體裝置包括靜態隨機存取記憶體(static RAM，SRAM)、動態隨機存取記憶體(dynamic RAM，DRAM)、同步動態隨機存取記憶體(synchronous DRAM，SDRAM)等類似的記憶體。非揮發性記憶體即使在關電的時候也可以保持所儲存的數據。舉例來說，非揮發性記憶體裝置包括唯讀記憶體(read only memory，ROM)、可程式唯讀記憶體(programmable ROM，PROM)、電子可程式記憶體(electrically programmable ROM，EPROM)、電子抹除式可程式唯讀記憶體(electrically erasable and programmable ROM，EEPROM)、快閃記憶體(flash memory device)、相變記憶體(phase-change RAM，PRAM)、磁性隨機存取記憶體(magnetic RAM，MRAM)、電阻式隨機存取記憶體(resistive RAM，RRAM)、鐵電式隨機存取記憶體(ferroelectric RAM，FRAM)等等的記憶體。
一方面，本發明概念的實施例提供了一個非揮發性記憶體，此記憶體包括：包含多個非揮發性記憶體胞的記憶胞陣列；經由多個字元線與記憶胞陣列連接的解碼器；經由多個位元線與記憶胞陣列連接的數據輸入/輸出電路；電壓偵測器用以偵測電源供應電壓的變化以輸出電壓變化訊號；以及控制邏輯，其中控制邏輯用以控制解碼器和數據輸入/輸出電路以使儲存在記憶胞陣列的數據無效化以回應電壓變化訊號。
在範例性實施例中，電壓偵測器會偵測電源供應電壓是否低於臨限值，以及根據偵測結果輸出電壓變化訊號。
在範例性實施例中，控制邏輯利用控制解碼器和數據輸入/輸出電路以使數據無效化，以致於記憶體胞陣列的非揮發性記憶胞被數據“1”或數據“0”所覆寫。
在範例性實施例中，控制邏輯控制解碼器和數據輸入/輸出電路，以致於記憶體胞陣列的非揮發性記憶胞被需要較低電力消耗的數據所覆寫，此數據包含數據“1”或數據“0”。
在範例性實施例中，非揮發性記憶體更包括一個登錄器，其用以被外部裝置設定。控制邏輯更用以根據被設定於登錄器內的資訊以決定是 否要而無效化數據以回應電壓變化訊號，並且根據決定的結果以選擇性地執行無效化數據。
在範例性實施例中，控制邏輯更用以根據登錄器內的資訊，以決定非揮發性記憶胞要在數據無效化中使用數據“1”或數據“0”以覆寫，並且使用所決定的數據以執行覆寫操作。
在範例性實施例中，非揮發性記憶體更包括一個隨機數據產生器，其用以產生隨機數據以回應控制邏輯的控制。控制邏輯會控制解碼器和數據輸入/輸出電路，以使非揮發性記憶體胞被來自隨機數據產生器的隨機數據所覆寫。
在範例性實施例中，記憶胞陣列包含至少兩個區域，此至少兩個區域存放不同特性數據的區域，並且存放在此至少兩個區域的數據會選擇性地被無效化以回應電壓變化訊號。
在範例性實施例中，非揮發性記憶體更包括一個登錄器，其用以被外部裝置設定。控制邏輯基於登錄器內的資訊以決定至少兩個區域，使一個區域被無效化，且一個區域不被無效化。
在範例性實施例中，記憶胞陣列包括一個用以存放開機資訊的開機資訊區域，其；以及一個用以存放使用者數據的普通區域，，其中儲存在開機資訊區域的開機資訊不會因電壓變化訊號而被無效化。
在範例性實施例中，記憶胞陣列包括一個用以存放保密數據的保密區域；以及一個用以存放非保密數據的非保密區域，存放在保密區域的保密數據會因電壓變化訊號而被無效化，存放在非保密區域的非保密數據不會因電壓變化訊號而被無效化。
在範例性實施例中，非揮發性記憶體更包括一個超級電容，其用以在關電時提供電力。控制邏輯更用以在關電時使用來自超級電容的電力以無效化存放在記憶胞陣列中的數據。
在範例性實施例中，控制邏輯更用以無效化存放在記憶胞陣列中的數據以回應來自外部裝置的重置命令。
在範例性實施例中，非揮發性記憶體是一個隨機存取記憶體。
在範例性實施例中，非揮發性記憶體是一個磁性隨機存取記憶體。
另一方面，本發明概念的實施例提供了一個記憶體系統，其包括一個非揮發性記憶體；以及一個用以控制非揮發性記憶體的記憶體控制器，其中非揮發性記憶體包括一個包含多個非揮發性記憶胞的記憶體胞陣列；一個經由多個字元線與記憶胞陣列連接的解碼器；一個經由多個位元線與記憶胞陣列連接的數據輸入/輸出電路；一個用以偵測電源供應電壓的變化以輸出電壓變化訊號的電壓偵測器；以及控制邏輯，其中控制邏輯用以控制解器和數據輸入/輸出電路以使儲存在記憶胞陣列的數據被無效化以回應電壓變化訊號。
再於另一方面中，本發明概念的實施例提供了一個記憶體系統，其中包括一個包含多個非揮發性記憶體晶片的非揮發性主記憶體；以及一個用以控制非揮發性主記憶體的記憶體控制器，其中記憶體控制器偵測電源供應電壓的變化並控制非揮發性主記憶體，以使多個非揮發性記憶體晶片中的至少一個非揮發性記憶體晶片被無效化。
在範例性實施例中，至少一個被無效化的非揮發性記憶體晶片是 先前由記憶體控制器所選擇。
在範例性實施例中，非揮發性主記憶體更包括一個超級電容，用以在關電時提供電力給至少一個非揮發性記憶體晶片。
在範例性實施例中，記憶體系統更包括一個超級電容，位於非揮發性主記憶體外部，且用以在關電時提供電力給非揮發性主記憶體。在關電時，至少一個非揮發性記憶體晶片使用來自超級電容的電力以於所存放的數據上執行無效化操作。
在範例性實施例中，至少一個非揮發性記憶體晶片會偵測電源供應電壓是否低於預設準位，以及根據偵測結果以於所存放的數據上執行無效化操作。
在範例性實施例中，記憶體控制器會偵測斷電，以傳送一個重置命令給至少一個非揮發性記憶體晶片，且至少一個非揮發性記憶體晶片會於所存放的數據執行無效化操作以回應此重置命令。
再另一方面，本發明概念的實施例提供了一個非揮發性記憶體的操作方法，其中非揮發性記憶體包含多個非揮發性記憶胞。此操作方法包括偵測電源供應電壓的變化；且無效化存放於所述多個非揮發性記憶胞中的數據以回應此偵測的結果。
在範例性實施例中，無效化存放於多個非揮發性記憶胞中的數據包括以數據去覆寫所述多個非揮發性記憶胞。
在範例性實施例中，無效化存放於多個非揮發性記憶胞中的數據包括讀取存放於所述多個非揮發性記憶胞的數據；基於所讀取的數據，從數據“1”和數據“0”中決定用覆寫部份或全部非揮發性記憶胞時需要最 少電力消耗的數據；以及基於所決定的結果用需要較少電力消耗的數據以覆寫部份或全部所述多個非揮發性記憶胞。
在範例性實施例中，無效化儲存在非揮發性記憶胞的數據包括產生隨機數據；以及用隨機數據覆寫所述多個非揮發性記憶胞。
在範例性實施例中，操作方法更包括接收指示電源供應電壓中的變化被偵測到的重置命令；以及無效化儲存在所述多個非揮發性記憶胞的數據以回應重置命令。
在範例性實施例中，無效化於儲存在所述多個非揮發性記憶胞的數據是使用儲存在超級電容中的電力來被執行。
在範例性實施例中，無效化於儲存在所述多個非揮發性記憶胞的數據是根據儲存在模式登錄器的數據被選擇性地執行。
再於另一方面中，本發明概念的實施例提供了一個電腦系統，其包括非揮發性主記憶體；用以控制非揮發性主記憶體的記憶體控制器；以及中央處理單元。中央處理單元用以經由記憶體控制器存取非揮發性主記憶體並將非揮發性主記憶體當作工作記憶體使用。非揮發性主記憶體包括，包含多個非揮發性記憶胞的記憶胞陣列；經由多個字元線與記憶胞陣列連接的解碼器；經由多個位元線與記憶胞陣列連接的數據輸入/輸出電路；用以偵測電源供應電壓的變化以輸出電壓變化訊號的電壓偵測器；以及控制邏輯，其中控制邏輯用以控制解碼器和數據輸入/輸出電路，以使儲存在記憶胞陣列的數據被無效化以回應電壓變化訊號。
由本發明概念的實施例，當非揮發性記憶體被用以當作主記憶體，記憶體的設計會被簡化，且電力消耗會被減少。再者，保密數據的洩 漏會因為於儲存在非揮發性記憶體的數據上提供了無效化操作而被預防。
根據本發明概念的實施例，非揮發性記憶體包含：包含多個非揮發性記憶胞的記憶胞陣列；用以偵測供應給非揮發性記憶體的電源供應電壓的變化以輸出電壓變化訊號的電壓偵測器；以及控制器，其中控制器用以於記憶胞陣列上執行覆寫操作以回應電壓變化訊號，其中覆寫操作會使儲存於記憶胞陣列的數據被重置數據所覆寫。
非揮發性記憶體更包括：經由多個字元線與記憶胞陣列連接的解碼器；連接；以及用以對非揮發性記憶體輸入數據與輸出數據的數據介面電路，其中數據介面電路經由多個位元線與記憶胞陣列連接，控制器用以執行覆寫操作，且覆寫操作包含控制解碼器與數據介面電路使儲存於記憶胞陣列的數據被重置數據所覆寫。
重置數據可為第一數據值和第二數據值的其中之一，使用第一數據值當作重置數據以執行覆寫操作所相應的電力消耗跟使用第二數據值當作重置數據以執行覆寫操作所相應的電力消耗不同，並且非揮發性記憶體控制器用以使用第一數據值與第二數據值之中對應最低的電力消耗的數據值作為重置數據來執行覆寫操作。
第一數據值是零並且以及第二數據值是1。
100‧‧‧中央處理器
100_1‧‧‧中央處理器
200‧‧‧記憶體控制器
200_1‧‧‧記憶體控制器
210‧‧‧重置控制單元
210_1‧‧‧重置控制單元
210_2‧‧‧電源偵測單元
220‧‧‧電源偵測單元
300‧‧‧非揮發性主記憶體
300_1‧‧‧非揮發性主記憶體
300_2‧‧‧非揮發性主記憶體模組
300_3‧‧‧混合型主記憶體
300_2a、300_2b、...、300_2n‧‧‧MRAM
300_3a‧‧‧DRAM
300_2b‧‧‧MRAM
310‧‧‧記憶胞陣列
310_1‧‧‧開機資訊區域
310_2‧‧‧普通區域
310_3‧‧‧保密區域
310_4‧‧‧非保密區域
320‧‧‧數據輸入/輸出電路
330‧‧‧解碼器
340‧‧‧控制邏輯
341‧‧‧登錄器
350‧‧‧電壓偵測器
400‧‧‧輸入/輸出控制器
500‧‧‧儲存裝置
600‧‧‧主機介面
700‧‧‧儲存介面
800‧‧‧非揮發性記憶體
900‧‧‧超級電容
10、10_1、10_2、10_3、10_4‧‧‧記憶體系統
11‧‧‧自由層
12‧‧‧阻絕層
13‧‧‧固定層
41‧‧‧自由層
42‧‧‧阻絕層
43‧‧‧固定層
S111、S112、S113、S121、S122、S123、S124‧‧‧記憶體系統的操作步驟
S121、S122、S123、S124‧‧‧非揮發性主記憶體的數據無效化操作步驟
S211、S212、S213、S214‧‧‧非揮發性主記憶體的操作步驟
S221、S222、S223、S224‧‧‧非揮發性主記憶體的操作步驟
S311、S312、S313、S314、S315‧‧‧非揮發性主記憶體的 操作步驟
S321、S322、S323、S324、S325‧‧‧非揮發性主記憶體的操作步驟
S411、S412、S413、S414‧‧‧非揮發性主記憶體的操作步驟
S421、S422、S423、S424‧‧‧非揮發性主記憶體的操作步驟
S510、S520、S530、S540、S540‧‧‧非揮發性主記憶體的操作步驟
圖1是根據本發明概念的範例實施例所繪示的記憶體系統的 方塊圖。
圖2是根據本發明概念的範例實施例所繪示繪示的記憶體系統的方塊圖。
圖3是繪示圖1、圖2中的非揮發性主記憶體的方塊圖。
圖4是繪示圖3中記憶體胞陣列的結構圖。
圖5是根據本發明概念的範例實施例所繪示的圖3中記憶體胞陣列的結構圖。
圖6是根據本發明概念的範例實施例所繪示的記憶體胞。
圖7和圖8是根據儲存的數據繪示可變電阻元件的磁化方向。
圖9是繪示STT-MRAM(spin-transfer torque magneto-resistive random access memory)的寫入操作。
圖10是根據本發明概念的範例實施例所繪示之STT-MRAM的可變電阻元件。
圖11A是繪示圖1和圖2的記憶體系統的操作的流程圖。
圖11B是繪示圖1和圖2的非揮發性主記憶體的數據無效化操作的流程圖。
圖12是根據本發明概念的範例實施例所繪示之非揮發性主記憶體的操作。
圖13A是繪示圖12的非揮發性主記憶體的操作的流程圖。
圖13B是繪示圖12的非揮發性主記憶體的操作的流程圖。
圖14根據本發明概念的範例實施例繪示非揮發性主記憶體的操作。
圖15A是繪示圖14的非揮發性主記憶體的操作的流程圖。
圖15B是繪示圖14的非揮發性主記憶體的操作的流程圖。
圖16是根據本發明概念的範例實施例繪示非揮發性主記憶體的操作。
圖17A是繪示圖16的非揮發性主記憶體的操作的流程圖。
圖17B是繪示圖16的非揮發性主記憶體的操作的流程圖。
圖18是根據本發明概念的範例實施例所繪示之非揮發性主記憶體的記憶體胞陣列。
圖19是根據本發明概念的範例實施例所繪示之非揮發性主記憶體的記憶體胞陣列。
圖20是繪示圖18和圖19所描述的非揮發性主記憶體的操作的流程圖。
圖21是根據本發明概念的範例實施例所繪示之記憶體系統的方塊圖。
圖22是根據本發明概念的範例實施例所繪示之記憶體系統的方塊圖。
圖23至26是根據本發明概念的範例實施例所繪示之記憶體系統的結構的方塊圖。
圖27是根據本發明概念的範例實施例所繪示之記憶體系統的方塊圖。
揭露於此的為本發明概念的範例性實施例的細節。然而，用於描述範例性實施例的目的，揭露於此的具體結構和功能細節僅僅是代表性的。本發明概念的範例性實施例可以不同的形式實現，且不應被解釋為限於僅僅在此闡述的實施例。
因此，因本發明概念的範例性實施例可有不同的變動和不同的形式，此處的實施例以圖式為例和描述細節以展現。應該被理解的是，不會意圖使本發明概念的範例性實施例限於所揭露的形式，而相反地，本發明概念的範例性實施例將可涵蓋所有在本發明概念的範例性實施例範圍之內的同等效用與另外的修改。圖式的描述中同樣數字指代為相同元件。
將被理解的是，雖然名詞第一、第二等等會在此被用以描述不同的元件，這些元件不應被這些名詞所限制。這些名詞僅用以使一個元件與其他元件區別開。舉例來說，在不脫離範例性實施例的範圍之下，一個第一元件可以命名為一個第二元件，而相似地，一個第二元件可以被命名為一個第一元件。在此所使用的詞“和/或”包含任何與全部的一個或多個的相關被列出物件的組合。
將要被理解的是，當一個元件被指出是被另一個元件所“連接”或“耦接”時，此元件會直接地與其他元件連接或耦接，或是會有一個中介元件出現於其連接或耦接中。相反地，當一個元件被指出是被另一個元件“直接連接”或“直接耦接”時，將不會有任何的中介元件出現於其連接或耦接中。其他被用以描述元件之間關 係的字詞應該被此類似的形式所解釋(例如“在...之間”與“直接地在...之間”，“鄰近”與“直接鄰近”，等等)。
在此使用的術語只是僅用於描述特定實施例的目的，並沒有意圖去限制本發明概念的範例性實施例。如在此所使用的，單數形式“一”和“該”，除非文章中有清楚的指示出，否則也會意圖去包含複數形式。將更被理解的是，在此所使用的詞，“包括”、“正包括”、“包含”、“正包含”指的是其中所述的特點、成份、步驟、操作、元件和/或構件，但不排除額外的一個或是較多的其他特點、成份、步驟、操作、元件、構件和/或群組。
應當被注意到的是一些所標註的另外形式的實現、功能/動作可用不同於圖式的順序來發生。舉例來說，依序所展現的兩個圖式，事實上，可實質上同時被執行或是有時以相反的順序被執行，取決於其關聯的功能/動作。
I.重置非揮發性主記憶體的記憶系統
圖1是繪示根據本發明概念的範例實施例的記憶體系統10的方塊圖。
一般的記憶體系統會使用揮發性記憶體(例如DRAM)以當作主記憶體。在這個例子中，儲存於主記憶體的數據會被週期性地更新，或因為揮發性記憶體(volatile memory)的數據揮發特性(data volatile characteristic)被備份於非揮發性記憶體(nonvolatile memory)中。這會導致設計複雜度以及主記憶體電力消耗的增加。
在另一方面，根據本發明概念的範例實施例，記憶體系統10包括作為主記憶體的非揮發性記憶體。因此對照於使用揮發性記憶體當作主記憶體的例子，根據本發明概念的範例實施例，記憶體系統10會減少電力消耗並且在設計上會比傳統的揮發性記憶體簡單或較為不困難。
假如非揮發性記憶體被用以作為主記憶體，運作於主記憶體的數據會在斷電後還可保持。這代表保密數據會無論使用者的意願而被保存在主記憶體中。也就是，如果主記憶體被移出記憶體系統10然後附加到其他的記憶體系統上，此保密數據會被洩漏。
為了避免保密數據被洩漏，根據本發明概念的範例實施例，記憶體系統10會在關電時無效化儲存於主記憶體上的數據。在關電時利用無效化(invalidating)主記憶體，將可防止保密數據被洩漏。
請參照圖1，記憶體系統10包含中央處理單元(CPU)100、記憶體控制器200、非揮發性主記憶體300、輸入/輸出控制器400和儲存裝置500。
中央處理單元100控制記憶體系統10的整體操作。舉例來說，中央處理單元100對應外部的請求，控制記憶體系統10的組件，以執行寫入操作、讀取寫入、或計算操作。
記憶體控制器200從中央處理器100接收寫入命令，並控制非揮發性主記憶體300以及輸入輸出控制器400，以使寫入請 求的數據經由非揮發性主記憶體300被儲存在儲存裝置500中。記憶體控制器200從中央處理器100接收到讀取命令，並且控制非揮發性主記憶體300與輸入/輸出控制器400以使對應讀取儲存在儲存裝置500的數據請求的讀取操作得以執行。記憶體控制器200包括重置控制單元210。
重置控制單元210控制非揮發性主記憶體300以使儲存在非揮發性主記憶體300的數據被無效化。舉例來說，重置控制單元210控制非揮發性主記憶體300以使儲存在非揮發性主記憶體300的保密數據於關電時被無效化。在另一個例子中，重置控制單元210控制非揮發性主記憶體300以使儲存在非揮發性主記憶體300的數據的保密數據於關電時被選擇性地無效化。
非揮發性主記憶體300可被用以當作記憶體系統10的主記憶體。舉例來說，非揮發性主記憶體300會儲存與在記憶體控制器200中運行的程式相關的數據。或者，非揮發性主記憶體300會儲存在中央處理器100中運行的程式所指向的數據。或者，非揮發性主記憶體300會儲存經由記憶體控制器200對中央處理器100所提供的寫入數據，或儲存從儲存系統500讀取的數據。
非揮發性主記憶體300可由如MRAM的非揮發性記憶體裝置所形成。或者，非揮發性主記憶體300可由如使用相變材料的相變隨機存取記憶體(PRAM，Phase Change Random Access Memory)、使用如金屬氧化物或類似的可變電阻材料的電阻式隨 機存取記憶體(RRAM，Resistive Random Access Memory)的所形成。
輸入輸出控制器400可控制儲存裝置500以回應中央處理器100或記憶體控制器200的控制。舉例來說，輸入輸出控制器400會回應中央處理器100或記憶體控制器200的控制來控制儲存裝置500，以使儲存於非揮發性主記憶體300的寫入數據儲存到儲存裝置500。或者，輸入輸出控制器400會控制儲存裝置500以使儲存於儲存裝置500的寫入數據儲存到非揮發性主記憶體300中，以回應中央處理器100的控制。
儲存裝置500可儲存使用者數據。舉例來說，儲存裝置500可由硬碟(HDD，Hard Disk Drive)或使用包含如快閃記憶體的非揮發性記憶體裝置的固態硬碟(SSD，solid state drive)所實作。
或者，儲存裝置500可以使用相變材料的PRAM(Phase Change Random Access Memory)、使用如金屬氧化物的可變電阻材料的RRAM(Resistive Random Access Memory)或使用鐵磁材料的磁性隨機存取記憶體(MRAM，Magnetic Random Access Memory)來實作。
如參照圖1所描述，記憶體系統10可於記憶體系統10關電時或在非揮發性主記憶體300的電力被移除時，無效化儲存在記憶體系統10的非揮發性主記憶體300的數據，如此一來，可以預防保密數據的洩漏。
圖2是繪示根據本發明概念的範例實施例的記憶體系統10_1的方塊圖。在圖2中，與圖1的相似的組成元件被相似的參照數字所標註。
圖1的記憶體系統10當被理解為展現一部份的電腦架構。圖2的記憶體系統10_1也該被理解為展現圖1的儲存裝置500的構造。
請參照圖2，記憶體系統10_1包括中央處理器100_1、記憶體控制器200_1、非揮發性主記憶體300_1、主機介面600、儲存介面700以及非揮發性記憶體800。
非揮發性主記憶體300_1會操作以回應記憶體控制器200_1的控制並且與記憶體控制器200_1交換數據。非揮發性主記憶體300_1可以由如參照圖1描述的MRAM、PRAM、RRAM的非揮發性記憶體裝置所實作。MRAM因為如快速的讀取和寫入速度、可覆寫與DRAM介面相容等等優良的特徵，可用以取代DRAM。為了便於描述，假設圖1和圖2的非揮發性主記憶體300和300_1由MRAM所實作。
在非揮發性主記憶體300/300_1由MRAM所實作的例子中，可以用DRAM介面的方式來與記憶體控制器200/200_1交換數據。舉例來說，非揮發性主記憶體300/300_1可以用非同步DRAM介面的方式來與記憶體控制器200/200_1交換數據。或者，非揮發性主記憶體300/300_1可以用同步DRAM介面的方式(例 如，像是DDR1、DDR2、DDR3等等的SDRAM介面)來與記憶體控制器200/200_1交換數據。
重置控制單元210/210_1控制非揮發性主記憶體300/300_1以使儲存於非揮發性主記憶體300/300_1的數據在關電時被無效化。也就是說，在來自外部裝置的電力被中斷的例子中，重置控制單元210/210_1會重置非揮發性主記憶體300/300_1。
舉例來說，如果使用者請求記憶體系統10/10_1關電時，重置控制單元210/210_1會從中央處理器100/100_1收到一個關電訊號。或者，記憶體控制器200/200_1會藉由偵測來自外部裝置的電源供應的電壓值，以內部地產生斷電訊號。重置控制單元210/210_1向非揮發性主記憶體300/300_1提供重置命令以回應關電請求。非揮發性主記憶體300/300_1無效化儲存的數據以回應重置命令。
如圖1與圖2所繪示，圖1與圖2的重置控制單元(reset control unit)210/210_1可被實作於記憶體控制器200/200_1中。然而，本發明概念必不限於此。舉例來說，重置控制單元210/210_1可以藉由獨立於記憶體控制器200/200_1的獨立單元來實作。
中央處理器100/100_1控制記憶體控制器200/200_1的整體操作。圖2的主機介面600提供與主機(未繪示)的介面，且圖2的儲存介面700提供與儲存裝置800的介面。
參照圖1和圖2所繪示，可藉由在關電時無效化儲存於非揮發性主記憶體300/300_1的數據以預防保密數據被洩漏。
記憶體系統10/10_1更包括一個超級電容(super capacitor)，提供關電時用於無效化操作所需的電力。特別是，超級電容被提供以因應突然關電的產生。稍後將會參照圖21作更完整的描述。
圖3是繪示圖1、圖2的非揮發性主記憶體300/300_1的方塊圖。請參照圖3，非揮發性主記憶體300/300_1包含記憶體胞陣列(memory cell array)310、數據輸入/輸出電路(data input/output circuit)320、解碼器(decoder)330、控制邏輯(control logic)340以及電壓偵測器(voltage detector)350。
記憶體胞陣列310包括多個記憶胞。舉例來說，記憶胞陣列包含自旋力矩轉移磁阻式隨機存取記憶體(STT-MRAM，Spin Torque Transfer Magneto-resistive Random Access Memory)記憶胞(cell)。在這個例子中，每個記憶胞包括一個磁性隧道結(MTJ，magnetic tunnel junction)元件(以下，簡稱為電阻元件)。記憶胞陣列310和記憶胞陣列310的記憶胞(memory cells)將會參照圖4至10作更完整的描述。
數據輸入/輸出電路320經由位元線(bit lines，BL)與記憶胞陣列310連接。數據輸入/輸出電路320從外部裝置接收數據並儲存到記憶胞陣列310。數據輸入/輸出電路320從記憶胞陣列310讀取數據並傳送數據到外部裝置。
在記憶胞陣列310的記憶胞是由STT-MRAM所形成的狀況下，數據輸入/輸出電路320用以提供寫入電流和讀取電流給 記憶胞。舉例來說，數據輸入/輸出電路320會在寫入操作時提供寫入電流給記憶胞陣列310。數據輸入/輸出電路320會在讀取操作時提供讀取電流給記憶胞陣列310。
數據輸入/輸出電路320被設置以包含多個感應放大器(sense amplifiers)。舉例來說，在讀取操作時，每個感應放大器經由位元線接收數據電壓以比較輸入數據電壓與參考電壓。每個感應放大器會輸出一個比較結果作為具有數位準位的數據訊號。
解碼器330經由字元線與記憶胞陣列310連接。解碼器會選擇對應來自外部裝置輸入之位址的字元線。
控制邏輯340可控制非揮發性主記憶體300/300_1的整體操作。舉例來說，在寫入操作時，控制邏輯340會控制解碼器330與數據輸入/輸出電路320以使從外部裝置輸入的數據被儲存在記憶胞陣列310。在讀取操作，控制邏輯340會控制解碼器330與數據輸入/輸出電路320以使讀取請求的數據從記憶胞陣列310被讀取。
在範例實施例中，假如從使用者處接收到關電請求，控制邏輯340會由記憶體控制器200/200_1的重置控制單元200/200_1收到一個重置命令RS_CMD。控制邏輯340會產生一個內部關電訊號IPOS以回應重置命令RS_CMD並傳送此內部關電訊號到解碼器330與數據輸入/輸出電路320。解碼器330與數據輸入/輸出電路320會於儲存在記憶胞陣列310的數據上執行無效化操作，以回應內部關電訊號。
在其他的範例實施例中，假如供應給非揮發性主記憶體300/300_1的電源供應電壓被中斷時，會於儲存於非揮發性主記憶體300/300_1的數據上執行一個無效化操作。非揮發性主記憶體300/300_1包含電壓偵測器350。
電壓偵測器350會偵測電源供應電壓是否低於預設準位，並會傳送電壓減少訊號VDS給控制邏輯340作為偵測結果。如接收到重置命令RS_CMD的例子，控制邏輯340會回應電壓減少訊號以控制解碼器330和數據輸入/輸出電路320來使儲存於記憶胞陣列310的數據被無效化。在上電時，電壓偵測器350會偵測到電源供應電壓的變化去產生一個電壓增加訊號VIS。
控制邏輯340包括登錄器(register)341。登錄器341會儲存用以指示是否非揮發性主記憶體300/300_1的數據無效化操作被支持的資訊。
記憶體控制器200/200_1會傳送一個用於設定數據無效化模式的命令與用於設定數據無效化模式的數據到非揮發性主記憶體300/300_1。此時，登錄器341會以用於設定數據無效化模式的資訊來被設定。
假如數據無效化模式被設定了，非揮發性主記憶體300/300_1會在關電時於儲存於非揮發性記憶胞的數據上執行無效化操作。假如數據無效化模式沒有被設定，非揮發性主記憶體300/300_1即使在關電時也會保持儲存於非揮發性記憶胞的數據。
本發明概念的範例實施例的無效化操作可以各種方式以執行。舉例來說，控制邏輯340會藉由用數據“0”或“1”來覆寫記憶胞陣列310全部的記憶胞，以執行無效化操作。在這個例子中，控制邏輯340控制數據輸入/輸出電路320以使在覆寫操作時需要較低電力消耗的數據被選擇。此點會參照圖12、13A和13B作更完整的描述。
在其他的範例實施例中，控制邏輯340會藉由用數據“0”或“1”以覆寫記憶胞陣列310中所選的的記憶胞以執行無效化操作。舉例來說，在所選的記憶胞被數據“1”所覆寫的例子中，控制邏輯340會執行無效化操作以控制解碼器330和數據輸入/輸出電路320以使具有數據“0”的記憶胞被數據“1”所覆寫。無效化操作的電力消耗可藉由無效化記憶胞陣列310的記憶胞中所選的記憶胞而被減少。此點將會參照圖14、15A、15B作更完整的描述。
在其他的範例實施例中，控制邏輯340會藉由產生隨機數據並用這些隨機數據以覆寫記憶胞陣列310的記憶胞以執行無效化操作。此點將會參照圖16、17A、17B作更完整的描述。
在其他的範例實施例中，控制邏輯340會將記憶胞陣列310分成至少兩個區域並且於所選的區域的記憶胞上執行無效化操作。無效化操作的電力消耗可藉由無效化記憶胞陣列310之中的記憶胞(包含在所選的區域中的)而被減少。此點將會參照圖18至21作更完整的描述。
如參照圖3所描述，保密數據會在關電時藉由無效化儲存於記憶胞陣列310的數據以避免被洩漏。
圖4繪示了圖3中記憶體胞陣列的結構圖。請參照圖4，記憶胞陣列310包括多個記憶胞MC。每個記憶胞MC會包括不同的可變電阻元件VR和胞電晶體CT。
可變電阻的電阻值會根據電流(或電壓)的準位和方向而變動。雖然電流(或電壓)被阻絕，可變電阻元件VR可維持電阻值。因此，可變電阻元件VR可具有非揮發的特徵。
可變電阻元件VR可藉由不同的元件來實作。舉例來說，可變電阻元件VR可藉由STT-MRAM來實作。另一個例子中可變電阻元件VR會以使用相變材料的相變記憶體(Phase Change Random Access Memory)、使用如金屬氧化物的可變電阻材料的電阻式隨機存取記憶體(Resistive Random Access Memory)或使用鐵磁材料(ferromagnetic material)的磁性隨機存取記憶體來實作。
胞電晶體CT的閘極(Gate)與字元線連接。胞電晶體CT會藉由一個經由字元線所提供的訊號切換成開或關。胞電晶體CT的汲極(Drain)與可變電阻元件VR連接，並且胞電晶體CT的源極(Source)與源極線SL連接。
舉例來說，記憶胞MC中的胞電晶體CT的全部源極會與同一個源極線連接。在另一例子中，記憶胞MC中的胞電晶體CT的源極會與不同源極線連接。
根據本發明概念的範例實施例，圖5繪示了圖3中記憶體胞陣列的結構圖。
如圖5所繪示，記憶胞陣列310被設置以使四個不同的MC共享一個源極線。在圖5中的記憶胞陣列310的結構，除了上述的差異之外，會與圖4中的相似，於是便省略不予描述。
根據本發明概念的範例實施例，圖6繪示了記憶體胞陣列。圖6繪示了一個記憶胞MC用STT-MRAM所實現的範例。
一個記憶胞MC包括了一個可變電阻元件VR和一個胞電晶體CT。胞電晶體CT的閘極與字元線連接(例如，第一字元線WL1)。胞電晶體CT的一個電極會經由各種可變電阻元件VR與位元線連接(例如，第一位元線BL1)並且胞電晶體CT的電極與源極線連接(例如，第一源極線SL1)。
可變電阻元件VR會包含一個固定層13、一個自由層11和一個被配置於固定層13與自由層11之間的隧道層(tunnel layer)12。固定層13的磁化方向會被固定，且自由層11的磁化方向會等同或相反於固定層13的磁化方向。舉例來說，反鐵磁(anti-ferromagnetic)層(未繪示)可更被提供用以固定固定層13的磁化方向。
根據所測量到的電阻值可決定儲存於可變電阻元件VR的數據，此電阻值是在一個偏差狀況下所測量的，此狀況中，一個邏輯高電壓(logic high voltage)被實施於第一字元線WL1以開啟 胞電晶體CT，並且一個讀取電流(read current)用從第一位元線BL1至源極線的方向被提供。
為了執行STT-MRAM的寫入操作，一個邏輯高電壓被實施於第一字元線WL1以開啟胞電晶體CT，並且一個寫入電流(write current，WC)會於第一位元線BL1與源極線之間被提供。
圖7和圖8是根據儲存的數據繪示可變電阻元件的磁化方向。
可變電阻元件VR的電阻值可根據自由層11的磁化方向而變動。如果一個讀取電流I被提供給可變電阻元件VR，會對應可變電阻元件VR的電阻值以輸出一個數據電壓。因為讀取電流I的準位少於寫入電流的準位，自由層11的磁化方向不會被讀取電流I所變動。
請參照圖7，自由層(free layer)11的磁化方向可平行(P，Parallel)或相同於固定層(pinned layer)13的磁化方向。在這個例子中，可變電阻元件VR會有小的電阻值，指示為數據“0”。
請參照圖8，自由層11的磁化方向可反平行(AP，Anti-Parallel)或相對於固定層13的磁化方向。在這個例子中，可變電阻元件VR會有大的電阻值，指示為數據“1”。
在圖7和圖8中，MTJ胞的自由層11和固定層13被繪示成一個水平的磁性元件。然而本發明概念不限於此。在另一範例中，自由層11和固定層13會藉由直立的磁性元件以實現。
圖9是繪示STT-MRAM的寫入操作。
請參照圖9，自由層11的磁化方向，可根據寫入電流WC1和WC2的方向以決定。舉例來說，如果第一寫入電流WC1被提供，具有如固定層13相同的自旋方向(spin direction)的自由電子會施以一個力矩到自由層11。在這個例子中，自由層11會被磁化為與固定層13平行。
假如第二寫入電流WC2被提供，具有如固定層13相反的自旋方向的自由電子會施以一個力矩到自由層11。在這個例子中，自由層11會被磁化為與固定層13反平行。因此，自由層11的磁化方向會被一個自旋轉移力矩(STT，Spin Transfer Torque)所改變。
圖10是根據本發明概念的範例實施例繪示STT-MRAM的可變電阻元件。在可變電阻元件VR中的磁化方向彼此垂直，電流方向和易磁化軸(easy axis)實質上彼此平行。請參照圖10，可變電阻元件VR會包括一個自由層41、一個固定層43以及一個隧道層42。
當自由層41的磁化方向和固定層43的磁化方向平行的時候，電阻值會變小。當自由層41的磁化方向和固定層43的磁化方向反平行的時候，電阻值會變大。數據會根據電阻值而被儲存。
為了實現一個其中磁化方向為垂直的可變電阻元件VR，理想上是使用具有大的磁各向異性能量(magnetic anisotropy energy)的材料以形成自由層41和固定層43。具有大的磁各向異 性能量的材料包含有非晶稀土元件合金(amorphous rare-earth element alloy)、如(Co/Pt)n或(Fe/Pt)n的多層薄膜(multi-layer thin film)以及具有L10結晶構造的材料。
舉例來說，自由層41可以是有序合金(ordered alloy)且至少包含鐵(Fe)、鈷(Co)、鎳(Ni)、鏷(Pa)或鉑(Pt)其中一種金屬。舉例來說，自由層41可包含至少鐵-鉑合金、鐵-鈀(Pd)合金、鈷-鈀合金、鈷-鉑合金、鐵-鎳-鉑合金、鈷-鐵-鉑合金或鈷-鎳-鉑合金中其中一種合金。合金可為Fe50Pt50、Fe50Pd50、Co50Pd50、Co50Pt50、Fe30Ni20Pt50、Co30Fe20Pt50或Co30Ni20Pt50。
固定層43可以是有序合金(ordered alloy)且至少包含鐵、鈷、鎳、鏷或鉑其中一種金屬。舉例來說，固定層43可包含至少鐵-鉑合金、鐵-鈀合金、鈷-鈀合金、鈷-鉑合金、鐵-鎳-鉑合金、鈷-鐵-鉑合金或鈷-鎳-鉑合金中其中一種合金。合金可為Fe50Pt50、Fe50Pd50、Co50Pd50、Co50Pt50、Fe30Ni20Pt50、Co30Fe20Pt50或Co30Ni20Pt50。
如參照圖4至10所描述，非揮發性主記憶體300/300_1可用STT-MRAM來實作。如同動態隨機存取記憶體(DRAM)，STT-MRAM可支持覆寫操作，所以非揮發性記憶體300/300_1可在等同或近似DRAM的速度操作。根據流向記憶胞的電流方向，STT-MRAM可被程式化以表明為數據“0”或數據“1”。此時，所需用數據“0”或數據“1”以程式化STT-MRAM記憶胞的電流的準位， 會根據STT-MRAM的材料或製程狀況而變動。本發明概念的範例實施例會使用用於無效化STT-MRAM的程式化時，需要較少電力消耗的數據，以重置儲存在STT-MRAM記憶胞的數據。
圖11A繪示了圖1和圖2的記憶體系統10/10_1的操作的流程圖。
在操作S111中，一個關電訊號POS會從中央處理器100/100_1被傳送至記憶體控制器200/200_1。然而，本發明概念不限於此。舉例來說，記憶體控制器200/200_1會內部偵測關電狀態來產生一個訊號對應所偵測的結果。
在操作S112中重置控制單元210/210_1會提供一個重置命令RS_CMD給非揮發性主記憶體300/300_1以回應關電訊號POS或對應於關電偵測之結果的訊號。
在操作S113中，控制邏輯340(對照圖3)會於儲存在記憶胞陣列310的數據上執行無效化操作，以回應上述重置命令RS_CMD。控制邏輯340會產生一個內部關電訊號IPOS以回應重置命令RS_CMD並將內部關電訊號IPOS傳送到解碼器330和數據輸入/輸出電路320。解碼器330和數據輸入/輸出電路320會重置儲存在記憶胞陣列的數據以回應內部關電訊號IPOS。
圖11B繪示了圖1和圖2的非揮發性主記憶體300/300_1的數據無效化操作的流程圖。
在操作S121中，非揮發性主記憶體300/300_1的電壓偵測器350會即時地偵測電源供應電壓VDD的電壓準位。例如，電壓偵測器350會週期性地偵測電源供應電壓VDD的電壓準位。
在操作S122中，電壓偵測器350會以一個參考電壓Vref比較電源供應電壓VDD的電壓準位。
假如電源供應電壓VDD的電壓準位等於或小於參考電壓Vref，則在操作S123中，電壓偵測器350會產生一個控制訊號VDS以傳送此控制訊號VDS給控制邏輯340。
在操作S124中，控制邏輯340會於儲存在非揮發性主記憶體300/300_1的數據上執行無效化操作，以回應控制訊號VDS。舉例來說，控制邏輯340會產生內部關電訊號IPOS以回應控制訊號VDS並傳送內部關電訊號IPOS到解碼器330和數據輸入/輸出電路320。解碼器330和數據輸入/輸出電路320會重置儲存在記憶胞陣列310的數據以回應內部關電訊號IPOS。
如上所述，記憶體系統10/10_1包含藉由非揮發性記憶體元件所實作的主記憶體。如此可簡化主記憶體的設計，並且降低電力消耗。又，藉由於關電時對儲存在非揮發性主記憶體的數據執行無效化操作，記憶體系統10/10_1可預防保密數據被洩漏。
又，記憶體系統10/10_1可在正常的記憶體系統10/10_1的關電時，無效化非揮發性主記憶體300/300_1的數據以回應來自記憶體控制器200/200_1的重置命令。
非揮發性主記憶體300/300_1可內部地偵測電源供應電壓的準位以基於該偵測的結果無效化所儲存的數據。在非揮發性主記憶體300/300_1由可拆卸的模組或卡片所形成的情況中，藉由當非揮發性主記憶體300/300_1從記憶體系統10/10_1上被拆卸時無效化數據，可維持保密。
在範例實施例中，於儲存在非揮發性主記憶體300/300_1的數據的無效化操作可以各種方式執行。以下，於儲存在非揮發性主記憶體300/300_1的數據的無效化操作將參照伴隨的圖式而作較完整的描述。
II.以較少電力來執行覆寫操作的非揮發性主記憶體
圖12是根據本發明概念的範例實施例所繪示之非揮發性主記憶體的操作。在圖12中，繪示了無效化操作用相同的數據被執行的例子。在這個例子中，用於防止保密數據外洩的無效化操作可藉由於執行無效化操作時較少電力消耗的方式被執行。
為了便於描述，假設數據“1”被寫入到記憶胞陣列310的記憶胞。又，假設記憶胞陣列310包括第一至第六記憶胞MC1~MC6並且數據“1”或“0”分別被儲存在第一至第六記憶胞MC1~MC6。圖12的非揮發性主記憶體相同或實質上相同於圖3的非揮發性主記憶體300/300_1，並且省略了重複的描述。
請參照圖12，控制邏輯340從重置控制單元210/210_1接收一個重置命令RS_CMD。或者控制邏輯340可從電壓偵測器350接收一個電壓減少訊號VDS。control logic 340產生內部關電 訊號IPOS以回影重置命令RS_CMD或電壓減少訊號VDS，並且傳送內部關電訊號IPOS給解碼器330和數據輸入/輸出電路320。解碼器330和數據輸入/輸出電路320會產生重置數據以回應內部關電訊號IPOS，並提供位元線一個具有對應重置數據之電壓。
在範例實施例中，控制邏輯340可控制數據輸入/輸出電路320以使一個需要較少電流消耗的覆寫操作被執行。舉例來說，假設將儲存在STT-MRAM的數據從“0”改變成“1”所需要的電流小於將儲存在STT-MRAM的數據從“1”改變成“0”所需要的電流。在這個例子中，控制邏輯340會控制數據輸入/輸出電路320以使之產生重置數據“1”。
在範例實施例中，是否要產生數據“0”或數據“1”會根據當非揮發性記憶體被製造時的記憶胞特性來被決定。舉例來說，根據STT-MRAM被製造時的特性來決定是否覆寫數據“0”所需的電流會少於覆寫數據“1”所需的電流。當圖3的登錄器被設定以指示是否無效化模式被支持時，用來被數據“1”和數據“0”覆寫的數據會被一同設定。
所產生的數據“1”會儲存在記憶體陣列310的記憶胞MC1~MC6以回應控制邏輯340的控制，在這個例子中，因為STT-MRAM支持覆寫操作，數據“1”會被覆寫到記憶體陣列310的記憶胞MC1~MC6。
圖13A繪示了圖12的非揮發性主記憶體的操作的流程圖。在圖13A中，描述了當接收到一個重置命令時，非揮發性主記憶體的操作。
在操作S211中，記憶體控制器200/200_1從中央處理器100/100_1接收關電訊號POS。
在操作S212中，重置控制單元210/210_1產生一個重置命令RS_CMD以回應關電訊號POS，並且傳送重置命令RS_CMD到非揮發性主記憶體300/300_1。
在操作S213，控制邏輯340產生重置數據以回應重置命令RS_CMD。也就是說，控制邏輯340產生內部關電訊號IPOS以回應重置命令RS_CMD，並且數據輸入/輸出電路320產生需要較少電流消耗的重置數據以回應內部關電訊號IPOS。
在操作S214中，重置數據會被覆寫於非揮發性主記憶體，例如，藉由以重置數據覆寫目前儲存在非揮發性主記憶體的數據。
圖13B繪示了圖12的非揮發性主記憶體的操作的流程圖。在圖13B中，描述了非揮發性主記憶體內部偵測電源供應電壓的準位的一個例子。
在操作S221中，電壓偵測器350偵測電源供應電壓VDD的電壓準位，並以參考電壓Vref與所偵測電源供應電壓VDD的電壓準位作比較。
假如所偵測之電源供應電壓VDD的電壓準位相同或是低於參考電壓Vref，在操作S222中，電壓偵測器350會產生電壓減少訊號VDS。
在操作S223中，控制邏輯340產生重置數據以回應電壓減少訊號VDS。也就是說，控制邏輯340產生內部關電訊號IPOS以回應電壓減少訊號VDS，並且數據輸入/輸出電路320產生需要較少電流消耗的重置數據以回應內部關電訊號IPOS。
在操作S224中，重置數據被覆寫於非揮發性主記憶體，舉例來說，即藉由以重置數據覆寫目前儲存於非揮發性主記憶體中的數據。
如參照圖12、圖13A和圖13B所描述的，根據本發明概念的範例實施例，藉由於關電時無效化儲存在非揮發性主記憶體的數據，記憶體系統可預防保密數據的洩漏。再者，藉由使用需要較少電力的數據以執行覆寫操作，在無效化操作中，電力會被減少或會被最小化。
III.執行選擇性覆寫操作的非揮發性主記憶體
圖14是根據本發明概念的範例實施例所繪示之非揮發性主記憶體的操作。在圖14中繪示了於具有不同於重置數據之數據的記憶胞上執行無效化操作的一個例子。
為了便於描述，假設數據“1”被產生以作為重置數據。也就是說，假設將數據從“0”改變成“1”所需要的電流小於將數據從“1”改變成“0”所需要的電流。又，假設記憶體陣列310包括第一至 第六記憶胞MC1~MC6，並且數據“1”或“0”分別儲存在第一至第六記憶胞MC1~MC6。
請參照圖14，控制邏輯340從重置控制單元210/210_1接收到重置命令RS_CMD。或者，控制邏輯340從電壓偵測器350接收到一個電壓減少訊號VDS。控制邏輯340控制數據輸入/輸出電路320以回應重置命令RS_CMD或電壓減少訊號VDS，以致於重置數據“1”被產生。
控制邏輯340從第一至第六記憶胞MC1~MC6之中於具有不同於重置數據的數據的記憶胞上執行覆寫操作。舉例來說，如圖14所繪示，第三記憶胞MC3和第四記憶胞MC4有數據“0”。於是控制邏輯340於第一至第六記憶胞MC1~MC6中的第三記憶胞MC3和第四記憶胞MC4上執行覆寫操作。
在這個例子中，控制邏輯340藉由於第一至第六記憶胞MC1~MC6上執行讀取操作並比較第一至第六記憶胞MC1至MC6的數據，以決定將被覆寫的記憶胞。為了便於描述，此操作被簡稱為數據比較寫入(data compare write，DCW)操作。
由這個DCW操作，根據本發明概念的範例實施例，非揮發性主記憶體可預防保密數據的洩漏且減少無效化操作的電力消耗。
圖15A繪示了圖14的非揮發性主記憶體的操作的流程圖。在圖15中，描述了非揮發性記憶體的操作當一個重置命令被接收時。
在操作S311中，記憶體控制器200/200_1從中央處理器100/100_1接收關電訊號POS。
在操作S312中重置控制單元210/210_1產生重置命令RS_CMD以回應關電訊號POS，並傳送重置命令RS_CMD到非揮發性主記憶體300/300_1。
在操作S313中控制邏輯340產生內部關電訊號IPOS以回應重置命令RS_CMD，並且解碼器330和數據輸入/輸出電路320產生需要較少電流消耗的重置數據以回應內部關電訊號IPOS。
在操作S314中，欲以重置數據來覆寫的記憶胞會被選擇。舉例來說，控制邏輯340會藉由執行DCW操作來選擇要被重置數據覆寫的記憶胞。
在操作S315中，於所選記憶胞上的覆寫操作會被執行。藉由於所選的記憶胞上執行覆寫操作，儲存在非揮發性主記憶體的數據會被無效化。
圖15B繪示了圖14的非揮發性主記憶體的操作的流程圖。在圖15B中，描述了非揮發性主記憶體內部地偵測電源供應電壓VDD的電壓準位的例子。
在操作S321中，電壓偵測器350會偵測電源供應電壓VDD的電壓準位，並以參考電壓Vref與所偵測到之電源供應電壓VDD的電壓準位作比較。
假如所偵測之電源供應電壓VDD的電壓準位相同或是低於參考電壓Vref時，在操作S322中，電壓偵測器350會產生電壓減少訊號VDS。
在操作S323中，控制邏輯340會產生重置數據以回應電壓減少訊號VDS。也就是說，控制邏輯340會產生內部關電訊號IPOS以回應電壓減少訊號VDS，並且數據輸入/輸出電路320會產生需要較少電流消耗的重置數據，以回應內部關電訊號IPOS。
在操作S324中，欲被以重置數據覆寫的記憶胞會被選擇。舉例來說，控制邏輯340會藉由執行DCW操作選擇將被重置數據覆寫的記憶胞。
在操作S325中，於所選的記憶胞上的覆寫操作被執行。藉由於所選的記憶胞上執行覆寫操作，儲存在非揮發性主記憶體的數據會被無效化。
如參照圖14、15A、15B所描述的，根據本發明概念的範例實施例，藉由於關電時無效化儲存在非揮發性主記憶體的數據，記憶體系統可預防保密數據的洩漏。在這個例子下，藉由執行數據比較寫入操作，無效化操作的電力消耗會被減少或被最小化。
IV.用隨機數據執行無效化操作的非揮發性主記憶體
圖16是根據本發明概念的範例實施例所繪示之非揮發性主記憶體的操作。在圖16中，繪示了一個使用隨機數據執行無效化操作的例子。
為了便於描述，假設記憶體陣列310包括第一至第六記憶胞MC1至MC6。圖16的非揮發性主記憶體與圖2的非揮發性主記憶體300/300_1相同或實質上相同，並且重複的描述將被省略。圖16的非揮發性主記憶體更包含一個隨機數據產生器360。
請參照圖16，控制邏輯340從重置控制單元210/210_1接收重置命令RS_CMD。或者控制邏輯340從電壓偵測器350中接收電壓減少訊號VDS。
控制邏輯340可控制隨機數據產生器360以回應重置命令RS_CMD或電壓減少訊號VDS以產生隨機數據。為了便於描述，假設隨機數據產生器360於圖16所繪示的例子中隨機地產生數據“1”、“0”、“1”、“1”、“0”和“1”。
在之後，隨機數據產生器360輸出隨機數據到數據輸入/輸出電路320。數據輸入/輸出電路320會用隨機數據覆寫記憶胞。
藉由產生隨機數據並用隨機數據執行覆寫操作，根據本發明概念的範例實施例的非揮發性主記憶體可預防保密數據被洩漏。
圖17A繪示了圖16的非揮發性主記憶體的操作的流程圖。在圖17A中，描述了非揮發性主記憶體的操作於接收到重置命令時的一個例子。
在操作S411中，記憶體控制器200/200_1從中央處理器100/100_1接收關電訊號POS。
在操作S412中，重置控制單元210/210_1會產生重置命令RS_CMD以回應關電訊號POS，並且傳送重置命令RS_CMD到非揮發性主記憶體300/300_1。
在操作S413中，控制邏輯340會控制隨機數據產生器360以回應重置命令RS_CMD來產生隨機數據。在控制邏輯340的控制之下，隨機數據產生器360會產生隨機數據以輸出給數據輸入/輸出電路320。
在操作S414中，隨機數據會被覆寫於記憶體陣列310的記憶胞中。
圖17B繪示了圖16的非揮發性主記憶體的操作的流程圖。在圖17B中，描述了非揮發性主記憶體內部地偵測電源供應電壓VDD的電壓準位的一個例子。
在操作S421中，電壓偵測器350會偵測電源供應電壓VDD的電壓準位，並以參考電壓Vref與所偵測之電源供應電壓VDD的電壓準位作比較。
假如所偵測之電源供應電壓VDD的電壓準位相同或是低於參考電壓Vref時，在操作S422中，電壓偵測器350會產生電壓減少訊號VDS。
在操作S423中，控制邏輯340控制隨機數據產生器360以回應電壓減少訊號VDS以產生隨機數據。在控制邏輯340的控制之下，隨機數據產生器360產生隨機數據以此隨機數據輸出到數據輸入/輸出電路320。
在操作S424中，隨機數據會被覆寫於記憶體陣列310的記憶胞中。
如參照圖16、17A和17B所描述，藉由使用隨機數據以執行覆寫操作，根據本發明的範例實施例的記憶體系統可預防保密數據被洩漏。
V.根據數據支持分割功能的非揮發性主記憶體
以下，根據本發明概念的範例實施例之記憶體陣列310的構造將參照圖18至19來被描述。
根據本發明概念的範例實施例，圖18繪示了非揮發性主記憶體的記憶體胞陣列。在圖18中，繪示了記憶體陣列310區分成開機資訊區域310_1與普通區域310_2的例子。
請參照圖18，記憶體陣列310包括開機資訊區域310_1與普通區域310_2。
開機資訊區域310_1用以儲存於開機記憶體系統10/10_1所需的資訊(之後，簡稱為開機資訊)。舉例來說，開機資訊區域310_1用以儲存作業系統的映像，此映像為開機記憶體系統10/10_1所需。
普通區域310_2會操作成記憶體系統10/10_1上之主要的記憶體。舉例來說，普通區域310_2儲存與運行於記憶體控制器200(或中央處理器100)上相關的數據。或者，普通區域310_2儲存從主機(未繪示)接收的寫入數據或從儲存裝置500/800讀取的數據。
根據本發明概念的範例實施例，記憶體系統10/10_1於非揮發性主記憶體300/300_1的開機資訊區域310_1中儲存開機資訊。藉由儲存開機資訊於非揮發性主記憶體300/300_1的開機資訊區域310_1中，記憶體系統10/10_1的開機操作可被很快地執行。
一般來說，在使用揮發性記憶體作為主記憶體的記憶體系統中，主記憶體的數據會在關電時消失。因此，用於重開機的資訊(例如，作業系統的映像)會重新載入到主記憶體以再次驅動記憶體系統。
另一方面，根據本發明概念的範例實施例的記憶體系統10/10_1會儲存開機資訊到非揮發性主記憶體300/300_1的開機資訊區域310_1。於關電時，儲存於普通區域310_2的數據會被重置(或被無效化)，而儲存於開機資訊區域310_1的開機資訊不會被重置(或被無效化)。在重開機時，記憶體系統10/10_1會使用儲存於開機資訊區域310_1的開機資訊來執行開機操作。因此，記憶體系統10/10_1可快速地執行開機操作。
再者，在關電時，記憶體系統10/10_1不會於儲存在開機資訊區域310_1的數據上執行無效化操作。也就是說，在關電時，記憶體系統10/10_1只會於儲存在普通區域310_2的數據上執行無效化操作。
圖19是根據本發明概念的範例實施例所繪示之非揮發性主記憶體的記憶體胞陣列。在圖19中，繪示了記憶胞陣列310被區分為保密區域310_3和非保密區域310_4的例子。
圖19的非揮發性主記憶體與圖3的相似。因此，相似的組成元件被相似的參照數字所標記，並且省略重複的描述。請參照圖19，記憶胞陣列310包括保密區域310_3和非保密區域310_4。
保密區域310_3用來儲存保密數據。舉例來說，保密數據被使用者所指定，或具有預設檔案副檔名的保密數據會被儲存在保密區域310_3。
在範例實施例中，使用者可在一個過程之下來設定一個檔案成為保密數據。舉例來說，當使用者要求儲存一個檔案於一個過程之下以成為保密數據時，此過程下的數據會被設定成保密數據。在這個例子中，被設定成保密數據的檔案可於記憶胞陣列310的保密區域310_3中被編輯。
在其他範例實施例中，具有參照或是預設檔案副檔名的數據可被設定成保密數據。舉例來說，對應保密數據的檔案副檔名會被預先決定。舉例來說，對應保密數據的檔案副檔名會於開機操作來決定。
非保密區域310_4用來儲存非保密數據。舉例來說，非保密數據被使用者所指定。或者，非保密數據會具有參照或預設檔案副檔名。或者，非保密數據可為被使用者所定義的數據。
在關電時，記憶體系統10/10_1會於儲存在保密區域310_3的數據上執行無效化操作。也就是說，在關電時，記憶體系 統10/10_1不會於儲存在非保密區域310_4的數據上執行無效化操作。
藉由區分非揮發性主記憶體300/300_1為保密區域310_3和非保密區域310_4並且只於保密區域310_3執行無效化操作，記憶體系統10/10_1可防止保密數據被洩漏。藉由不執行無效化操作於非保密數據，無效化非保密數據的電力消耗可被減少。
圖20繪示了圖18和圖19所描述的非揮發性主記憶體的操作的流程圖。
在操作S510，記憶體系統10/10_1被上電。在這個例子中，於記憶體系統10/10_1上的開機操作會被執行。
在操作5520中，分割操作會被執行。也就是說當開機操作被執行時，用於分割非揮發性主記憶體300/300_1的操作會被執行。藉由一堆或是一區塊單元的記憶胞陣列，分割操作會被執行。再者，分割操作會被藉由以使用記憶體控制器200的模式設定操作的分割資訊來設定登錄器341而實作。
如參照圖18所描述，非揮發性主記憶體會被區分成開機資訊區域310_1和普通區域310_2。或者，如參照圖189所描述，非揮發性主記憶體被區分成保密區域310_3和非保密區域310_4。然而，本發明概念不限於此。舉例來說，非揮發性主記憶體可被區分為開機資訊區域310_1、普通區域310_2、保密區域310_3和非保密區域310_4。
在操作S530中，中央處理器100/100_1傳送關電訊號POS到記憶體控制器200/200_1。
在操作S540中，重置控制單元210/210_1傳送重置命令RS_CMD到非揮發性主記憶體300/300_1以回應關電訊號POS。
在操作S550中，於被分割的區域之中需要重置操作的區域中執行無效化操作。舉例來說，如參照圖18所描述，於普通區域310_2上執行無效化操作，而不是開機資訊區域310_1。或者，如參照圖19所描述，於保密區域310_3上執行無效化操作，而不是非保密區域310_4。
相似於參照圖13B、15B和17B所描述的例子，根據本發明概念的範例實施例，非揮發性主記憶體會偵測電源供應電壓VDD的電壓準位。在這個例子中，操作S530和S540會被偵測電源供應電壓VDD的操作和傳送電壓減少訊號VDS給控制邏輯340的操作所取代。在此時，操作S510、S540和S550會以同樣的方式執行。
如參照圖18至20所描述，根據本發明的實施例，記憶體系統10/10_1可支持分割非揮發性主記憶體300/300_1的功能。當非揮發性主記憶體300/300_1被分割，並且重置操作被執行於普通區域310_2或需要保密的區域上時，記憶體系統10/10_1可防止保密數據的洩漏，也可減少無效化操作的電力消耗。
同時，上方的描述為範例性的，並且本發明概念的範例實施例，不限於此。根據本發明概念的範例實施例，不同的實施例將被描述如下。
VI.包含超級電容的控制器
圖21是根據本發明概念的範例實施例所繪示的記憶體系統的方塊圖。
圖21的記憶體系統10_2相似於圖1的記憶體系統10。因此，相似或相同的元件會被相似或相同的參照數字所標註。再者，為了便於描述，會省略重複的描述。
對照圖1的記憶體系統10，圖21的記憶體系統10_2更包括一個超級電容900。超級電容用來於外部供應電力被中斷時提供消耗於非揮發性記憶體的無效化操作的電力。
舉例來說，在突發的關電時，外部所供應的電力在執行無效化操作之前被中斷。在這個例子中，記憶體系統10_2會使用儲存於超級電容900的電力以於非揮發性主記憶體300上執行無效化操作。
如參照圖21所描述，記憶體系統10_2可使用超級電容900，穩定地於非揮發性主記憶體300上執行無效化操作。
VII.包含電源偵測單元的控制器
圖22是根據本發明概念的範例實施例所繪示之記憶體系統10_2的方塊圖。
圖22的記憶體系統10_3相似於圖2/21的記憶體系統10_2/10_3。於是，相似或相同的元件會被相似或相同的參照數字所標註。再者，為了便於描述，會省略重複的描述。
除了圖22的更包括了電源偵測單元210_2之外，圖22的記憶體系統10_3相似於圖2/21的記憶體系統10_2/10_3。
電源偵測單元210_2即時地或是週期性地偵測外部提供的電力是否被中斷。假如外部提供的電力被中斷時，電源偵測單元210_2會傳送指示電力中斷的關電訊號POS給重置控制單元210_1。
重置控制單元210_1會傳送重置命令給非揮發性主記憶體300_1以回應來自電源偵測單元210_2的關電訊號POS。非揮發性主記憶體300_1會執行無效化操作以回應重置命令。因此，即使突發的關電時，記憶體系統10_3仍可執行無效化操作。
在範例實施例中，關電訊號POS可從外部裝置提供或內部地產生。產生關電訊號POS的元件不予限制。
VIII.包含記憶體晶片的非揮發性主記憶體
圖23至26是根據本發明概念的範例實施例所繪示之記憶體系統10_4至10_7的結構的方塊圖。在圖23至26中，每個記憶體系統10_4至10_7包含由記憶體模組所形成的非揮發性主記憶體。
圖23至26的記憶體系統10_4至10_7，相似於上面所描述的記憶體系統。於是，相似或相同的元件會被相似或相同的參照數字所標註。再者，為了便於描述，會省略重複的描述。
請參照圖23，記憶體系統10_4包括非揮發性記憶體300_2。非揮發性主記憶體模組300_2包括多個記憶體晶片300_2a至300_2n。假設非揮發性記憶體300_2的記憶體晶片300_2a至300_2n是由MRAM所形成。
在範例實施例中，在關電時，記憶體系統10_4會於非揮發性主記憶體模組300_2的記憶體晶片300_2a至300_2n上執行無效化操作。
非揮發性主記憶體模組300_2的記憶體晶片300_2a至300_2n可平行執行寫入操作。因此，會要求一個大的電力以用來於非揮發性主記憶體模組300_2的記憶體晶片300_2a至300_2n上執行無效化操作。
為了減少電力消耗，記憶體系統10_4於記憶體晶片300_2a至300_2n中預先決定的記憶體晶片上執行無效化操作。因此，記憶體系統10_4可減少無效化操作的電力消耗。在此例子中，在關電時將被無效化的記憶體晶片會藉由記憶體控制器的模式設定而被決定。舉例來說，參照圖19的記憶體區域310_3和310_4所描述的相同方式會被執行，並且因此省略此方式的描述。
在範例實施例中，記憶體系統10_4可將開機資訊儲存於非揮發性主記憶體模組300_2的記憶體晶片300_2a至300_2n 中的預先決定記憶體晶片中。儲存開機資訊的記憶體晶片不會被無效化。再者，藉由使用儲存於預先決定的記憶體晶片的開機資訊以執行開機操作，非揮發性主記憶體模組300_2可支持快速開機操作。此相似於參照圖18所描述的，故省略此操作的描述。
請參照圖24，對照於圖23的記憶體系統10_4，記憶體系統10_5更包括一個超級電容900。超級電容900被包含於非揮發性主記憶體模組300_2中，並在關電時會供應用於無效化操作的電力給非揮發性主記憶體模組300_2。藉著使用超級電容900，記憶體系統10_5可穩定地執行無效化操作，。此相似於參照圖21所描述的，故省略此操作的描述。
在圖24中，繪示了超級電容900被包含於非揮發性主記憶體模組300_2中的例子。然而，本發明概念的範例實施例不限於此。舉例來說，如圖25所描述，記憶體系統10_6可包含超級電容900，其位於非揮發性主記憶體模組300_2外部。
請參照圖26，對照於圖25的記憶體系統10_6，記憶體系統10_7更包括電源偵測單元220。電源偵測單元220可即時地或週期性地偵測外部提供的電力是否被中斷。
如參照圖23至26所描述，本發明概念的範例實施例的記憶體系統包含具有作為主記憶體的非揮發性記憶體晶片的記憶體模組，以致於儲存於記憶體模組的保密數據可防止被洩漏。
IX.包含非揮發性記憶體和揮發性記憶體的混合型主記憶體
圖27是根據本發明概念的範例實施例所繪示之記憶體系統10_8的方塊圖。圖27的記憶體系統10_8相似於圖1的記憶體系統10。因此，相似或相同的元件會被相似或相同的參照數字所標註。再者，為了便於描述，重複的描述會被省略。
請參照圖27，記憶體系統10_8包括的為混合型主記憶體300_3，而不是圖1的非揮發性主記憶體300。
混合型主記憶體300_3包括揮發性記憶體和非揮發性記憶體。為了便於描述，假設混合型主記憶體300_3包括DRAM和MRAM。然而，本發明概念不限於此。
重置控制單元210會無效化混合型主記憶體300_3的 MRAM 300_3b以回應關電訊號POS。舉例來說，在保密數據儲存於MRAM 300_3b的狀況下，藉由無效化MRAM 300_3b可預防保密數據的洩漏。然而，本發明概念不限於此。舉例來說，保密數據可被儲存於DRAM 300_3a，並且非保密數據可被儲存於MRAM 300_3b。再者，開機資訊可被儲存於MRAM 300_3b。在這個例子中，記憶體系統10_8不會無效化MRAM 300_3b。
MRAM 300_3b和DRAM 300_3a可使用DRAM介面的方式與記憶體控制器130交換數據。
各種於非揮發性記憶體和記憶體系統上的實施例會被描述。實行本發明概念的範例實施例的精神的記憶體系統可為使用非揮發性記憶體作為主記憶體的電腦系統、使用非揮發性記憶體作為非揮發性儲存裝置的緩衝記憶體的固態硬碟、使用非揮發 性記憶體作為硬碟的緩衝記憶體的硬碟儲存裝置或包含了內嵌非揮發性記憶體的控制器的記憶卡。
這裡描述了根據所偵測的關電狀態無效化數據的例子。然而本發明概念的範例實施例不限於此。本發明概念的範例實施例可被改變或修改以使數據於上電時被無效化。在這個例子中，上電時，圖3的非揮發性主記憶體300的電源偵測器350可偵測電源供應的變化以產生電壓增加訊號VIS。控制邏輯340會控制非揮發性主記憶體以使數據被無效化以回應電壓增加訊號VIS。再者，本發明概念的範例實施例的記憶體系統被設置用來於關電時，甚至是上電時產生一個訊號關電訊號。記憶體控制器會輸出重置命令給非揮發性主記憶體以回應關電訊號。非揮發性主記憶體會無效化數據以回應重置命令。也就是說，本發明概念的範例實施例可被應用於在關電或是上電時無效化數據的結構。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧記憶體系統
100‧‧‧中央處理器
200‧‧‧記憶體控制器
210‧‧‧重置控制單元
300‧‧‧非揮發性主記憶體
400‧‧‧輸入/輸出控制器
500‧‧‧儲存裝置

Claims (34)

  1. 一種非揮發性記憶體，包括：記憶胞陣列，包括多個非揮發性記憶胞；解碼器，經由多個字元線與所述記憶胞陣列連接；數據輸入/輸出電路，經由多個位元線與所述記憶胞陣列連接；電壓偵測器，用以偵測電源供應電壓中的變化以輸出電壓變化訊號；以及控制邏輯，用以控制所述解碼器和所述數據輸入/輸出電路，以使儲存在所述記憶胞陣列的數據被無效化以回應所述電壓變化訊號。
  2. 如專利申請範圍第1項所述之非揮發性記憶體，其中所述電壓偵測器用以偵測是否所述電源供應電壓低於臨限值，並根據所述偵測結果輸出所述電壓變化訊號。
  3. 如專利申請範圍第1項所述之非揮發性記憶體，其中所述控制邏輯用以控制所述解碼器和所述數據輸入/輸出電路以無效化數據，以使所述記憶胞陣列的所述非揮發性記憶胞被數據“0”或數據“1”所覆寫。
  4. 如專利申請範圍第3項所述之非揮發性記憶體，其中所述控制邏輯用以控制所述解碼器和所述數據輸入/輸出電路，以使所述記憶胞陣列的所述非揮發性記憶胞被數據“1”和數據“0”之中覆寫時需要最少電力消耗的數據來覆寫。
  5. 如專利申請範圍第3項所述之非揮發性記憶體，更包括：登錄器，用以被外部裝置所設定，其中所述控制邏輯更用以， 根據被設定於所述登錄器內的資訊，決定是否要無效化儲存在所述記憶胞陣列的所述數據以回應所述電壓變化訊號，以及根據所述決定結果，於所述數據上選擇性地執行無效化。
  6. 如專利申請範圍第4項所述之非揮發性記憶體，其中所述控制邏輯更用以，根據所述登錄器內的資訊，以判斷所述非揮發性記憶胞於所述數據的無效化是否被數據“1”或數據“0”所覆寫，以及使用所判斷的數據執行覆寫操作。
  7. 如專利申請範圍第2項所述之非揮發性記憶體，更包括：隨機數據產生器，用以產生隨機數據以回應所述控制邏輯的控制，其中所述控制邏輯用以控制所述解碼器和所述數據輸入/輸出電路，以使所述非揮發性記憶胞被來自所述隨機數據產生器的所述隨機數據所覆寫。
  8. 如專利申請範圍第1項所述之非揮發性記憶體，其中所述記憶胞陣列包括至少兩個存放不同特性數據的區域，並且存放於所述至少兩個區域的數據會被選擇性地無效化以回應所述電壓變化訊號。
  9. 如專利申請範圍第8項所述之非揮發性記憶體，更包括：登錄器，用以被外部裝置所設定，其中所述控制邏輯用以基於所述登錄器內的所述資訊，決定所述至少兩個區域中的第一個區域為將被無效化的區域，且所述至少兩個區域中的第二個區域為將不被無效化的區域。
  10. 如專利申請範圍第1項所述之非揮發性記憶體，其中所述記憶 胞陣列包括：開機資訊區域，用以儲存開機資訊；以及普通區域，用以儲存使用者數據，並且其中所述非揮發性記憶體用以使儲存在所述普通區域的所述使用者數據被無效化以回應所述電壓變化訊號，以及使儲存在所述開機資訊區域的所述開機資訊不被無效化以回應所述電壓變化訊號。
  11. 如專利申請範圍第1項所述之非揮發性記憶體，其中所述記憶胞陣列包括：保密區域，用以儲存保密數據；以及非保密區域，用以儲存非保密數據，並且其中所述非揮發性記憶體用以使儲存在所述保密區域的所述保密數據被無效化以回應所述電壓變化訊號，以及使儲存在所述非保密區域的所述非保密資訊不被無效化以回應所述電壓變化訊號。
  12. 如專利申請範圍第1項所述之非揮發性記憶體，更包括：超級電容，用以在關電時提供電力，並且其中所述控制邏輯用以於關電時使用來自所述超級電容的電力以無效化儲存於所述記憶胞陣列的數據，其中所述關電是外部提供給所述非揮發性記憶體的電力被切斷的狀態。
  13. 如專利申請範圍第1項所述之非揮發性記憶體，其中所述控制邏輯更用以無效化儲存於所述記憶胞陣列中的數據以回應來自外部裝置的重置命令。
  14. 如專利申請範圍第1項所述之非揮發性記憶體，其中所述非揮 發性記憶體為隨機存取記憶體。
  15. 如專利申請範圍第1項所述之非揮發性記憶體，其中所述非揮發性記憶體為磁性隨機存取記憶體。
  16. 一種記憶體系統，包括：非揮發性記憶體；以及記憶體控制器，用以控制所述非揮發性記憶體，其中所述非揮發性記憶體包括，記憶胞陣列，包括多個非揮發性記憶胞；解碼器，經由多個字元線與所述記憶胞陣列連接；數據輸入/輸出電路，經由多個位元線與所述記憶胞陣列連接；電壓偵測器，用以偵測電源供應電壓的變化以輸出電壓變化訊號；以及控制邏輯，用以控制所述解碼器和所述數據輸入/輸出電路，以使儲存在所述記憶胞陣列的數據被無效化以回應所述電壓變化訊號。
  17. 一種記憶體系統，包括：非揮發性主記憶體，包括多個非揮發性記憶體晶片；以及記憶體控制器，用以控制所述非揮發性主記憶體，其中所述記憶體控制器用以偵測電源供應電壓的變化並控制所述非揮發性主記憶體以使所述記憶體晶片之中至少一個非揮發性記憶體晶片基於所偵測到的變化被無效化。
  18. 如專利申請範圍第17項所述之記憶體系統，其中所述被無效化的至少一個非揮發性記憶體晶片會被所述記憶體控制器預先選擇。
  19. 如專利申請範圍第17項所述之記憶體系統，其中所述非揮發性主記憶體更包括：超級電容，用以在關電時供電給所述至少一個非揮發性記憶體晶片，其中所述關電是外部提供給所述記憶體系統的電力被切斷的狀態。
  20. 如專利申請範圍第17項所述之記憶體系統，更包括：超級電容，位於所述非揮發性主記憶體的外部並用以供電給所述非揮發性主記憶體，以及其中所述非揮發性主記憶體用以在關電時使用所述超級電容所提供的電力，以使所述至少一個非揮發性記憶體晶片於儲存的數據上執行無效化操作，其中關電是外部提供給所述記憶體系統的電力被切斷的狀態。
  21. 如專利申請範圍第17項所述之記憶體系統，其中所述非揮發性主記憶體用以使所述至少一個非揮發性記憶體晶片偵測電源供應電壓是否低於預設準位並根據所述偵測結果於儲存的數據上執行無效化操作。
  22. 如專利申請範圍第17項所述之記憶體系統，其中所述記憶體控制器用以偵測斷電，並基於所偵測到的斷電，傳送重置命令給所述至少一個非揮發性記憶體晶片，以及所述非揮發性記憶體用以使所述至少一個非揮發性記憶體晶片於所儲存的數據上執行一無效化操作以回應所述重置命令。
  23. 一種操作方法，用於包括多個非揮發性記憶胞的非揮發性記憶體，該操作方法包括：偵測電源供應電壓的變化；以及無效化儲存在所述非揮發性記憶胞的數據以回應所述偵測。
  24. 如專利申請範圍第23項所述之操作方法，其中所述無效化儲存在所述非揮發性記憶胞的數據包括：以數據覆寫所述非揮發性記憶胞。
  25. 如專利申請範圍第23項所述之操作方法，其中所述無效化儲存在該些非揮發性記憶胞的數據包括：讀取儲存在所述非揮發性記憶胞中的數據；基於所讀取的數據，從數據“1”和數據“0”中決定覆寫部份或全部所述非揮發性記憶胞時需要最少電力消耗的數據；以及用所決定的需要較少電力消耗的所述數據覆寫部份或全部所述非揮發性記憶胞。
  26. 如專利申請範圍第23項所述之操作方法，其中所述無效化儲存在該些非揮發性記憶胞的數據包括：產生隨機數據；以及以所述隨機數據覆寫所述非揮發性記憶胞。
  27. 如專利申請範圍第23項所述之操作方法，更包括：接收一重置命令，其中所述重置指令指示所述電源供應電壓中的變化被偵測到；以及無效化儲存在所述非揮發性記憶胞的數據以回應所述重置命令。
  28. 如專利申請範圍第23項所述之操作方法，其中所述無效化儲存在所述非揮發性記憶胞的數據是使用儲存在超級電容的電力來來被執行。
  29. 如專利申請範圍第23項所述之操作方法，其中所述無效化儲存在所述非揮發性記憶胞的數據是根據儲存在模式登錄器的數據來被選擇性 地執行。
  30. 一種電腦系統包括：非揮發性主記憶體；記憶體控制器，用以控制所述非揮發性主記憶體；以及中央處理單元，經由所述記憶體控制器存取所述非揮發性主記憶體並使用所述非揮發性主記憶體作為工作記憶體，其中所述非揮發性主記憶體包括，記憶胞陣列，包括多個非揮發性記憶胞，解碼器，經由多個字元線與所述記憶胞陣列連接；數據輸入/輸出電路，經由多個位元線與所述記憶胞陣列連接；電壓偵測器，用以偵測電源供應電壓的變化以輸出電壓變化訊號；以及控制邏輯，用以控制所述解碼器和所述數據輸入/輸出電路，以使儲存在所述記憶胞陣列的數據被無效化以回應所述電壓變化訊號。
  31. 一種非揮發性記憶體包括：記憶胞陣列，包括多個非揮發性記憶胞；電壓偵測器，用以偵測供應給所述非揮發性記憶體的電源供應電壓的變化以輸出電壓變化訊號；以及控制器，用以於所述記憶胞陣列上執行覆寫操作以回應所述電壓變化訊號，其中所述覆寫操作使儲存於所述記憶胞陣列的數據被重置數據所覆寫。
  32. 如專利申請範圍第31項所述之非揮發性記憶體更包括： 解碼器，經由多個字元線與所述記憶胞陣列連接；以及數據介面電路，用以對所述非揮發性記憶體輸入數據與輸出數據，其中所述數據介面經由多個位元線與所述記憶胞陣列連接，其中所述控制器用以執行所述覆寫操作，其中所述覆寫操作包括控制所述解碼器與所述數據介面電路使儲存於所述記憶胞陣列的數據被所述重置數據所覆寫。
  33. 如專利申請範圍第31項所述之非揮發性記憶體，其中，所述重置數據是一第一數據值和一第二數據值的其中之一，使用所述第一數據值當作所述重置數據以執行所述覆寫操作所相應的電力消耗跟使用所述第二數據值當作所述重置數據以執行所述覆寫操作所相應的電力消耗不同，以及所述非揮發性記憶體控制器用以於所述第一數據值與所述第二數據值之中使用對應最低的電力消耗的數據值作為所述重置數據以執行所述覆寫操作。
  34. 如專利申請範圍第33項所述之非揮發性記憶體，其中所述第一數據值是“0”並且所述第二數據值是“1”。
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