CN109920462B - 一种数据写入控制电路和控制方法 - Google Patents
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Abstract
本发明提供了一种数据写入控制电路和控制方法，包括计数器、检测器、数据锁存模块、延时模块、编码器和驱动器；计数器在接收到写入数据后开始计数并生成地址，并将地址传输至检测器；检测器在地址达到最大地址后，向编码器输出溢出控制信号；数据锁存模块在接收到写入数据后，对写入数据进行锁存，并将写入数据传输至延时模块；延时模块对数据锁存模块输出的数据进行延时，并将延时后的数据传输至编码器，以使数据和地址同步传输；编码器在接收到溢出控制信号后，对延时后的数据进行重新编码，将溢出部分的数据改写为缺省数据。由于缺省数据为无效数据，因此，不会被传输到驱动器，从而不仅能够避免溢出数据覆盖原有数据，而且可以降低功耗。
Description
技术领域
本发明涉及存储器数据处理技术领域，更具体地说，涉及一种数据写入控制电路和控制方法。
背景技术
在存储器数据写入的相关场景中，由于数据的输入长度有限，具有最大地址，因此，外部提供的地址及内部自动计数的地址，会有超过或达到最大地址的情况，与此同时，外部数据仍在输入，如果不加以处理，则会出现超过寻址范围的数据覆盖原有数据的情况。
图1为现有的一种数据写入控制电路的结构示意图，当计数器达到最大地址后，检测器输出溢出控制信号，通过溢出控制信号关闭驱动器，使超出寻址范围的数据不能写入到目标存储器中。但是，在该数据写入控制电路中，数据信号的变化会一直传输到驱动器的输入端，即使驱动器不写入数据，功耗依然较高。
发明内容
有鉴于此，本发明提供了一种数据写入控制电路和控制方法，以降低现有数据写入控制电路的数据传输功耗。
为实现上述目的，本发明提供如下技术方案：
一种数据写入控制电路，包括计数器、检测器、数据锁存模块、延时模块、编码器和驱动器；
所述计数器用于在接收到写入数据后开始计数并生成地址，并将所述地址传输至所述检测器；
所述检测器用于在所述地址达到最大地址后，向所述编码器输出溢出控制信号；
所述数据锁存模块用于在接收到写入数据后，对所述写入数据进行锁存，并将所述写入数据传输至所述延时模块；
所述延时模块用于对所述数据锁存模块输出的数据进行延时，并将延时后的数据传输至所述编码器，以使所述数据和所述地址同步传输；
所述编码器用于在接收到所述溢出控制信号后，对所述延时后的数据进行重新编码，将溢出部分的数据改写为缺省数据，并将重新编码后的数据传输至所述驱动器，以使所述驱动器对所述重新编码后的数据进行写入。
可选地，所述延时模块包括多个串联的门电路，所述门电路包括非门、与门和或门。
可选地，还包括电容，所述电容的一端与相邻的两个门电路的公共端电连接，所述电容的另一端接地。
可选地，所述编码器包括具有或门的逻辑电路，或者，所述编码器包括与门和或门构成的逻辑电路。
一种数据写入控制方法，包括：
计数器在接收到写入数据后开始计数并生成地址，并将所述地址传输至所述检测器，所述检测器在所述地址达到最大地址后，向所述编码器输出溢出控制信号；
数据锁存模块在接收到写入数据后，对所述写入数据进行锁存，并将所述写入数据传输至所述延时模块，所述延时模块对所述数据锁存模块输出的数据进行延时，并将延时后的数据传输至编码器；
所述编码器在接收到所述溢出控制信号后，对所述延时后的数据进行重新编码，将溢出部分的数据改写为缺省数据，并将重新编码后的数据传输至所述驱动器，以使所述驱动器对所述重新编码后的数据进行写入。
与现有技术相比，本发明所提供的技术方案具有以下优点：
本发明所提供的数据写入控制电路和控制方法，当计数器输出的地址信号中的地址达到最大地址后，检测器向编码器输出溢出控制信号，控制编码器对数据进行重新编码，将溢出部分的数据改写为缺省数据。由于缺省数据为无效数据，因此，不会被传输到驱动器，从而不仅能够避免溢出数据覆盖原有数据，而且可以降低驱动器和控制电路的功耗。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为现有的一种数据写入控制电路的结构示意图；
图2为本发明实施例提供的一种数据写入控制电路的结构示意图；
图3为本发明实施例提供的一种检测器的结构示意图；
图4为本发明实施例提供的一种延时模块的结构示意图；
图5为本发明实施例提供的另一种延时模块的结构示意图；
图6为本发明实施例提供的一种编码器的结构示意图；
图7为本发明实施例提供的另一种编码器的结构示意图；
图8为本发明实施例提供的一种数据写入控制方法的流程图。
具体实施方式
以上是本发明的核心思想，为使本发明的上述目的、特征和优点能够更加明显易懂，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供了一种数据写入控制电路，应用于控制存储器的数据写入，如图2所示，本发明实施例提供的数据写入控制电路包括计数器、检测器、数据锁存模块、延时模块、编码器和驱动器。
其中，计数器用于在接收到写入数据后开始计数并生成地址，并将所述地址传输至所述检测器；所述检测器用于在所述地址达到最大地址后，向所述编码器输出溢出控制信号；所述数据锁存模块用于在接收到写入数据后，对所述写入数据进行锁存，并将所述写入数据传输至所述延时模块；所述延时模块用于对所述数据锁存模块输出的数据进行延时，并将延时后的数据传输至所述编码器，以使所述数据和所述地址同步传输；所述编码器用于在接收到所述溢出控制信号后，对所述延时后的数据进行重新编码，将溢出部分的数据改写为缺省数据，并将重新编码后的数据传输至所述驱动器，以使所述驱动器对所述重新编码后的数据进行写入。
也就是说，本发明实施例中，向存储器内写入数据时，计数器开始计数生成地址并将地址传输给检测器，同时数据锁存模块对数据进行锁存，延时模块对数据进行延时处理并传输到编码器。当检测器检测到计数器输出的地址达到存储器的最大地址后，检测器向编码器输出溢出控制信号，控制编码器对数据进行重新编码，将溢出部分的数据改写为缺省数据。由于缺省数据为无效数据，因此，不会被传输到驱动器，从而不仅能够避免溢出数据覆盖原有数据，而且可以降低驱动器和控制电路的功耗。
可选地，计数器为数字时钟计数器，接收到写入数据后，根据数据时钟进行计数。检测器可以通过如图3所示的同或等效逻辑电路实现。可选地，如图4所示，所述延时模块包括多个串联的门电路10，所述门电路10包括非门、与门和或门等，用于匹配检测器中的信号进行延时处理，进一步地，如图5所示，延时模块还包括电容11，所述电容11的一端与相邻的两个门电路10的公共端电连接，所述电容11的另一端接地。也就是说，图5所示的结构中，通过在各级门电路10之间加入电容11，用较少的串联级数获得了较大的延时。
可选地，如图6所示，所述编码器包括具有或门的逻辑电路，该逻辑电路通过mask信号将写入数据Data转换为WDate“1”或“0”，其中，mask信号为检测器输出的溢出控制信号，Data为延时模块输出至编码器的数据。该编码器根据mask信号将Data中的溢出部分的数据改写为缺省数据WDate＝“0”。
或者，如图7所示，所述编码器包括与门和或门构成的逻辑电路，当然，本发明实施例中的编码器还可以为其他门电路构成的逻辑电路，在此不再赘述。此外，还需要说明的是，可以根据需要，在编码器的逻辑电路中加入时钟同步电路，如触发器/锁存器等，以保证溢出控制信号和延时模块输出至编码器的数据的同步。本发明所提供的数据写入控制电路，当计数器输出的地址信号中的地址达到最大地址后，检测器向编码器输出溢出控制信号，控制编码器对数据进行重新编码，将溢出部分的数据改写为缺省数据。由于缺省数据为无效数据，因此，不会被传输到驱动器，从而不仅能够避免溢出数据覆盖原有数据，而且可以降低驱动器和控制电路的功耗。
本发明实施例还提供了一种数据写入控制方法，如图8所示，包括：
S101：计数器在接收到写入数据后开始计数并生成地址，并将所述地址传输至所述检测器；
S102：所述检测器在所述地址达到最大地址后，向所述编码器输出溢出控制信号；
S103：数据锁存模块在接收到写入数据后，对所述写入数据进行锁存，并将所述写入数据传输至所述延时模块；
S104：所述延时模块对所述数据锁存模块输出的数据进行延时，并将延时后的数据传输至编码器；
S105：所述编码器在接收到所述溢出控制信号后，对所述延时后的数据进行重新编码，将溢出部分的数据改写为缺省数据，并将重新编码后的数据传输至所述驱动器，以使所述驱动器对所述重新编码后的数据进行写入。
当向存储器中写入数据时，计数器开始计数并生成地址，并将地址传输至检测器，检测器在检测到地址达到最大地址后，向编码器输出溢出控制信号，同时，数据锁存模块对写入数据进行锁存，并将写入数据传输至延时模块，延时模块对数据锁存模块输出的数据进行延时，并将延时后的数据传输至编码器；编码器在接收到溢出控制信号后，对延时后的数据进行重新编码，将溢出部分的数据改写为缺省数据，并将重新编码后的数据传输至驱动器，以使驱动器对重新编码后的数据进行写入。其中，重新编码后的数据中的缺省数据并不会传输至驱动器，从而不仅能够避免溢出数据覆盖原有数据，而且可以降低驱动器和控制电路的功耗。
本发明所提供的数据写入控制方法，当计数器输出的地址信号中的地址达到最大地址后，检测器向编码器输出溢出控制信号，控制编码器对数据进行重新编码，将溢出部分的数据改写为缺省数据。由于缺省数据为无效数据，因此，不会被传输到驱动器，从而不仅能够避免溢出数据覆盖原有数据，而且可以降低驱动器和控制电路的功耗。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (5)
1.一种存储器数据写入控制电路，其特征在于，包括计数器、检测器、数据锁存模块、延时模块、编码器和驱动器；
所述计数器用于在接收到写入数据后开始计数并生成地址，并将所述地址传输至所述检测器；
所述检测器用于在所述地址达到最大地址后，向所述编码器输出溢出控制信号；
所述数据锁存模块用于在接收到写入数据后，对所述写入数据进行锁存，并将所述写入数据传输至所述延时模块；
所述延时模块用于对所述数据锁存模块输出的数据进行延时，并将延时后的数据传输至所述编码器，以使所述数据和所述地址同步传输；
所述编码器用于在接收到所述溢出控制信号后，对所述延时后的数据进行重新编码，将溢出部分的数据改写为缺省数据，并将重新编码后的数据传输至所述驱动器，以使所述驱动器对所述重新编码后的数据进行写入。
2.根据权利要求1所述的电路，其特征在于，所述延时模块包括多个串联的门电路，所述门电路包括非门、与门和或门。
3.根据权利要求2所述的电路，其特征在于，还包括电容，所述电容的一端与相邻的两个门电路的公共端电连接，所述电容的另一端接地。
4.根据权利要求1所述的电路，其特征在于，所述编码器包括具有或门的逻辑电路，或者，所述编码器包括与门和或门构成的逻辑电路。
5.一种存储器数据写入控制方法，其特征在于，包括：
计数器在接收到写入数据后开始计数并生成地址，并将所述地址传输至检测器，所述检测器在所述地址达到最大地址后，向编码器输出溢出控制信号；
数据锁存模块在接收到写入数据后，对所述写入数据进行锁存，并将所述写入数据传输至延时模块，所述延时模块对所述数据锁存模块输出的数据进行延时，并将延时后的数据传输至编码器；
所述编码器在接收到所述溢出控制信号后，对所述延时后的数据进行重新编码，将溢出部分的数据改写为缺省数据，并将重新编码后的数据传输至驱动器，以使所述驱动器对所述重新编码后的数据进行写入。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910155811.1A CN109920462B (zh) | 2019-03-01 | 2019-03-01 | 一种数据写入控制电路和控制方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910155811.1A CN109920462B (zh) | 2019-03-01 | 2019-03-01 | 一种数据写入控制电路和控制方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109920462A CN109920462A (zh) | 2019-06-21 |
| CN109920462B true CN109920462B (zh) | 2021-01-22 |
Family
ID=66962859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910155811.1A Active CN109920462B (zh) | 2019-03-01 | 2019-03-01 | 一种数据写入控制电路和控制方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109920462B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116961628B (zh) * | 2023-09-21 | 2023-12-19 | 浙江力积存储科技有限公司 | 固定延迟时间实现方法和装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2805073B1 (fr) * | 2000-02-11 | 2002-05-03 | Gemplus Card Int | Ecriture en temps reel securisee pour memoire non volatile |
| JP3692313B2 (ja) * | 2001-06-28 | 2005-09-07 | 松下電器産業株式会社 | 不揮発性メモリの制御方法 |
| US7562285B2 (en) * | 2006-01-11 | 2009-07-14 | Rambus Inc. | Unidirectional error code transfer for a bidirectional data link |
| US8266454B2 (en) * | 2009-04-15 | 2012-09-11 | GM Global Technology Operations LLC | Secure flash memory using error correcting code circuitry |
| CN201409126Y (zh) * | 2009-04-17 | 2010-02-17 | 苏州亮智科技有限公司 | 高速并行数据串行化中的时钟同步电路 |
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| US8880977B2 (en) * | 2011-07-22 | 2014-11-04 | Sandisk Technologies Inc. | Systems and methods of storing data |
| KR102031661B1 (ko) * | 2012-10-23 | 2019-10-14 | 삼성전자주식회사 | 데이터 저장 장치 및 컨트롤러, 그리고 데이터 저장 장치의 동작 방법 |
| US9483397B2 (en) * | 2013-07-16 | 2016-11-01 | Intel Corporation | Erase management in memory systems |
| CN103995785B (zh) * | 2014-05-07 | 2017-01-11 | 马鞍山百助网络科技有限公司 | 信息处理方法和系统 |
-
2019
- 2019-03-01 CN CN201910155811.1A patent/CN109920462B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN109920462A (zh) | 2019-06-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |