JP6336506B2 - リンギング抑制回路 - Google Patents
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Description
そして、制御部は、初期状態でリセットされている第1フリップフロップと、初期状態でリセットされており、セット状態になると第1フリップフロップをリセットするための信号を出力する第2フリップフロップと、この第2フリップフロップの出力端子と前記第1フリップフロップのリセット端子との間に配置される遅延回路と、差動信号のレベルがローからハイから変化したことを検出すると、第1フリップフロップをセットする信号を出力する第1セット信号出力部と、線間スイッチング素子がターンオンしたことを検出すると、第2フリップフロップをセットする信号を出力する第2セット信号出力部と、第1フリップフロップがセットされると、線間スイッチング素子の導通制御端子をオンレベルにすることを可能にするオン設定部とを備える。
図1に示すように、伝送線路に相当する通信バス1は高電位側信号線1H,低電位側信号線1Lからなり、低電位側信号線1Lには、5つのNチャネルMOSFET_N0〜N4のソースが接続されている。線間スイッチング素子であるFET_N4のドレインは、高電位側信号線1Hに接続されている。FET_N0のドレインは、抵抗素子R0を介して高電位側信号線1Hに接続されていると共に、FET_N1及びN3のゲートに接続されている。FET_N0〜N3は、第1〜第4スイッチング素子に相当する。尚、FETのソースは電位基準側導通端子,ドレインは非基準側導通端子,ゲートは導通制御端子に相当する。
図2に示すように、電源投入時の初期状態で、リセット信号RSTが一旦アクティブになることでDフリップフロップFF1及びFF2は何れもリセットされている。これにより、FET_P1がON,FET_P2がOFFとなり、FET_N2がON,FET_N0,N1,N3,N4及びN6がOFFとなっている。そして、ON確認回路3の出力信号はローレベルになる。尚、図中に示す○はON状態の素子又は通電されている素子を示しており、×はOFF状態の素子又は通電されていない素子を示している。
次に、図3に示すように、通信バス1が送信ノードによりドライブされて差動信号がドミナントレベルになると、抵抗素子R6〜R8の直列回路に電流が流れて比較回路4の出力信号がローレベルになる。すると、FET_N7がOFFになるのでコンデンサC1の充電が開始される。その後、RC時定数に応じた時間が経過してコンデンサC1の端子電圧がハイレベルまで上昇すると、DフリップフロップFF2がトリガされて出力端子Qがハイレベルになる。これにより、FET_P1がOFF,FET_P2がONに転じて、FET_N2がOFF,FET_N1及びN3がONになる。また、DフリップフロップFF1のリセットが解除される。
次に、図4に示すように、送信ノードが通信バス1のドライブを停止して差動信号がレセッシブレベルに戻ると、FET_N1及びN3のゲートがローレベルになり、これらがターンOFFする。この時、FET_P2がONしているのでFET_N1,N4及びN6のゲートが抵抗素子R2を介してハイレベルになり、これらがターンONする。すなわち、FET_N4がターンONすることで通信バス1のインピーダンスが低下して、リンギング抑制動作が開始される。またこの時、ON確認回路3及び比較回路4の出力信号が何れもハイレベルになる。これにより、DフリップフロップFF1がトリガされてFET_N8がターンOFFしてコンデンサC2の充電が開始される。
その後、RC時定数に応じた時間が経過してコンデンサC2の端子電圧がハイレベルまで上昇すると、NORゲートNOR2を介してDフリップフロップFF2がリセットされる。すると、図5に示すように、出力端子Qがローレベルに転じてFET_P1がON,FET_P2がOFFとなり、図2に示す初期状態と同じ状態に戻り、FET_N4がターンOFFしてリンギング抑制動作が停止される。すなわち、リンギング抑制動作は、図4に示すように差動信号がドミナントからレセッシブに変化した時点から開始されると、その時点から遅延回路6のRC時定数に応じて付与される遅延時間が経過した時点で終了する(図6参照)。
以下、第1実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図10に示すように、第2実施形態のリンギング抑制回路11は、ON状態保持回路7よりFET_N7及び遅延回路5を削除した、ON状態保持回路12を備えたものである。この場合、図11に示すように、通常のリンギング抑制動作は第1実施形態と同様に行われる。また、図12に示すように、レセッシブの状態でドミナントレベルのノイズが発生した場合も、第1実施形態と同様にリンギング抑制動作が行われる。
図14に示すように、第3実施形態のリンギング抑制回路13は、FET_N0〜N4をPチャネルMOSFET_P0〜P4に置き換えた構成である。FET_P0〜P4のソースは高電位側信号線1Hに接続され、線間スイッチング素子であるFET_P4のドレインは低電位側信号線1Lに接続されている。FET_P0及びP4のゲートは、FET_P2及びP3のドレインに接続されていると共に、比較回路3Pを構成するPチャネルMOSFET_P6のゲートに接続されている。
図16に示す第5実施形態のリンギング抑制回路15は、第1実施形態と第4実施形態との組み合わせであり、第1実施形態のオン設定部8をオン設定部8Nとして、オン設定部8Pを追加したものである。符号の重複を避けるため、第4実施形態におけるFET_N1,N2はFET_N11,N12に、抵抗素子R0〜R3はR20〜R22,R24としている。
図17に示す第6実施形態のリンギング抑制回路16は、第2実施形態の構成に第5実施形態の構成を適用し、オン設定部8N及び8Pを備えたものである。以上のように構成される第6実施形態によれば、第2及び第5実施形態と同様の効果が得られる。
線間スイッチング素子であるFET_N4又はP4を、図18〜図21に示す素子で構成しても良い。図18は、信号線1HとFET_N4のドレインとの間に抵抗素子R13を挿入し、FET_N4のソースと信号線1Lとの間に抵抗素子R14を挿入した構成であり、図19は、図18のFET_N4をFET_P4に置き換えたものである。
図20は、FET_N4及びP4を並列に接続した所謂アナログスイッチを用いた構成であり、図21は、図18と同様に、信号線1H,1Lと前記アナログスイッチとの間に抵抗素子R13,R14を挿入した構成である。
特許文献1に開示されている各実施形態と組み合わせて実施しても良い。
遅延回路5及び6は、抵抗素子及びコンデンサで構成するものに限らず、例えば定電流源との組み合わせで構成しても良い。
抵抗素子R1,R2,R21,R22を、定電流源に置き換えても良い。
Claims (4)
- 一対の高電位側信号線,低電位側信号線によりハイ,ローの2値レベルに変化する差動信号を伝送する伝送線路に接続され、前記信号の伝送に伴い発生するリンギングを抑制するリンギング抑制回路において、
前記一対の信号線間に接続される線間スイッチング素子(N4,P4)と、
前記差動信号のレベルがハイからローに変化したことを検出すると、前記線間スイッチング素子をオンさせてその状態を固定し、一定時間を計時した後に前記オン状態を解除する制御部(9)とを備え、
前記制御部は、
初期状態でリセットされている第1フリップフロップ(FF2)と、
初期状態でリセットされており、セット状態になると前記第1フリップフロップをリセットするための信号を出力する第2フリップフロップ(FF1)と、
この第2フリップフロップの出力端子と前記第1フリップフロップのリセット端子との間に配置される遅延回路(6)と、
前記差動信号のレベルがローからハイから変化したことを検出すると、前記第1フリップフロップをセットする信号を出力する第1セット信号出力部(4,FET_N7)と、
前記線間スイッチング素子がターンオンしたことを検出すると、前記第2フリップフロップをセットする信号を出力する第2セット信号出力部(3)と、
前記第1フリップフロップがセットされると、前記線間スイッチング素子の導通制御端子をオンレベルにすることを可能にするオン設定部(8)とを備えるリンギング抑制回路。 - 前記第2セット信号出力部は、非電位基準側導通端子が抵抗素子(R3)を介して電源に接続され、電位基準側導通端子及び導通制御端子がそれぞれ前記線間スイッチング素子の電位基準側導通端子及び導通制御端子に接続される検出用スイッチング素子(N6,P6)を備え、
前記オン設定部は、電位基準側導通端子が前記線間スイッチング素子の電位基準側導通端子に接続される第1〜第4スイッチング素子(N0〜N3,P0〜P3)と、
電位基準側導通端子が電源に接続され、非基準側導通端子が抵抗素子(R1)を介して、前記第2スイッチング素子の非基準側導通端子及び前記第3スイッチング素子の導通制御端子に接続される第5スイッチング素子(P1,N1)と、
電位基準側導通端子が電源に接続され、非基準側導通端子が抵抗素子(R2)を介して、前記第3スイッチング素子の非基準側導通端子及び前記線間スイッチング素子の導通制御端子に接続される第6スイッチング素子(P2,N2)とを備え、
前記第1スイッチング素子の導通制御端子は、前記線間スイッチング素子の導通制御端子に接続され、
前記第2及び第4スイッチング素子の導通制御端子は、前記第1スイッチング素子の非基準側導通端子に接続されると共に、抵抗素子(R0)を介して前記線間スイッチング素子の非基準側導通端子に接続され、
前記第3スイッチング素子の導通制御端子は、前記第2スイッチング素子の非基準側導通端子に接続され、
前記第1フリップフロップがセットされると、前記第5スイッチング素子はオンして前記第6スイッチング素子はオフするように構成される請求項1記載のリンギング抑制回路。 - 前記差動信号のレベルがローからハイから変化したことを検出すると、前記制御部による前記変化の検出を一定時間だけマスクする検出マスク部(5)を備える請求項1又は2記載のリンギング抑制回路。
- 前記検出マスク部は、第1セット信号出力部が前記第1フリップフロップに出力するセット信号を遅延させる遅延回路を備える請求項3記載のリンギング抑制回路。
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