JP4986651B2

JP4986651B2 - 半導体装置

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Publication number: JP4986651B2
Application number: JP2007036418A
Authority: JP
Inventors: 知也河越
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2007-02-16
Filing date: 2007-02-16
Publication date: 2012-07-25
Anticipated expiration: 2027-02-16
Also published as: JP2008204507A

Description

本発明は、半導体装置に関し、特に、データを不揮発的に記憶する記憶部を備えた半導体装置に関する。

ＭＲＡＭ（薄膜磁性体記憶装置）は、強磁性体の磁化方向を利用してデータを記憶する固体メモリの総称である（たとえば、非特許文献１参照）。ＭＲＡＭは不揮発性メモリでありながら、フラッシュメモリと比べて高速にデータ書き込みおよびデータ読み出しを行なうことができ、また、フラッシュメモリのように書き換え回数の制限がない。よって、ＭＲＡＭは、ＣＰＵ（Central Processing Unit）および不揮発性メモリを混載した１チップのマイクロ・コントローラ・ユニット（MCU）、いわゆるワンチップマイコンにおいて、フラッシュメモリ等と比べて書き換え回数の少ない不揮発性メモリであるＲＯＭ（Read Only Memory）が使用されていた部分以外に用いられる。たとえば、従来はＳＲＡＭ（Static Random Access Memory）が使用されていた部分にもＭＲＡＭを用いることができる。
"A1.2V 1Mbit Embedded MRAM Core with Folded Bit-Line Array Architecture"2004 Symposium on VLSI Circuits Digest of Technical Papers p.450-p.453

ワンチップマイコン等において従来はＳＲＡＭが使用されていた部分にＭＲＡＭを用いると、ＭＲＡＭは不揮発性メモリであるため、ＳＲＡＭとは異なり電源をオフしても書き込まれたデータが消去されない。

たとえば携帯電話およびパソコン等で、「通常の電源オフ」が行なわれる、すなわち「電源ＯＦＦ」ボタンを押して電源を切るような場合には、実際に機器の電源がオフされる前に電源オフ用のシーケンスのプログラムを実行することができる。したがって、「通常の電源オフ」では、電源オフ用のシーケンスにおいて秘密にしたいデータを消去することができる。一方、たとえばコンセントを引き抜いたり、電源オン状態においてバッテリを外したりするような「不正な電源オフ」を行なうと、電源オフ用のシーケンスのプログラムを実行することができず、秘密にしたいデータがＭＲＡＭに残ってしまう場合があり、秘密データの漏洩が懸念される。

それゆえに、本発明の目的は、記憶データの秘匿性の向上を図ることが可能な半導体装置を提供することである。

本発明に係る半導体装置は、要約すれば、スクランブル制御部は、半導体装置の電源オン時、乱数発生部から受けた乱数データに基づいてＳＲＡＭセルにランダムにスクランブル情報を書き込む。そして、ＳＲＡＭセルの記憶するスクランブル情報は、電源オフ時に消去される。

書き込み制御部は、アドレスデータおよび書き込みデータを出力する。スクランブル部は、スクランブル情報を記憶するスクランブル情報記憶部を含み、書き込み制御部から受けたアドレスデータおよび書き込みデータの少なくともいずれか一方をスクランブル情報に基づいてスクランブル処理する。データ記憶部は、スクランブル部から受けたアドレスデータに基づいてスクランブル部から受けたデータを不揮発的に記憶する。スクランブル部は、電源オン時にスクランブル情報をランダムに生成してスクランブル情報記憶部に書き込む。スクランブル情報記憶部の記憶するスクランブル情報は、電源オフ時に消去される。

本発明によれば、半導体装置の電源オフ状態においてデータ記憶部に記憶データが残っていても、電源オフ時にスクランブル情報が消去されるためにデータ記憶部の記憶データを正しく読み出すことができなくなる。これにより、記憶データの秘匿性の向上を図ることができる。

以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

［構成および基本動作］
図１は、本発明の実施の形態に係る半導体装置１０１の配置を概略的に示す図である。

図１を参照して、半導体装置１０１は、ＣＰＵ１と、ＭＲＡＭ（データ記憶部）２および３とを備える。

ＭＲＡＭ２は、半導体装置１０１においてＲＯＭとして使用すべき部分に配置される。ＭＲＡＭ３は、半導体装置１０１においてＳＲＡＭとして使用すべき部分に配置される。

図２は、本発明の実施の形態に係る半導体装置１０１の構成を示す機能ブロック図である。

図２を参照して、半導体装置１０１は、ＣＰＵ１と、ＭＲＡＭ２および３と、スクランブル部１１とを備える。ＣＰＵ１は、書き込み／読み出し制御部７と、スクランブル制御部８とを含む。スクランブル部１１は、アドレススクランブル部４と、データスクランブル部５と、乱数発生部６と、スクランブル制御部８とを含む。

書き込み／読み出し制御部７は、ＭＲＡＭ２のアドレスを表わすアドレスデータをアドレススクランブル部４へ出力し、書き込みデータをデータスクランブル部５へ出力する。

スクランブル制御部８は、スクランブル情報記憶用の制御信号をワード線ＷＬおよびビット線ＢＬ経由でアドレススクランブル部４およびデータスクランブル部５へ出力する。

アドレススクランブル部４は、スクランブル情報すなわちスクランブル処理内容を定めるデータを記憶するＳＲＡＭセル（スクランブル情報記憶部）ＳＣを含み、書き込み／読み出し制御部７から受けたアドレスデータをスクランブル情報に基づいてスクランブル処理する。データスクランブル部５は、スクランブル情報を記憶するＳＲＡＭセルＳＣを含み、書き込み／読み出し制御部７から受けた書き込みデータをスクランブル情報に基づいてスクランブル処理する。たとえば、アドレススクランブル部４およびデータスクランブル部５は、それぞれ書き込み／読み出し制御部７から受けたアドレスデータおよび書き込みデータの有する複数のビットをスクランブル情報に基づいて並べ替える。

乱数発生部６は、乱数データを発生する。
アドレススクランブル部４およびデータスクランブル部５におけるＳＲＡＭセルＳＣは、ワード線ＷＬおよびビット線ＢＬに接続され、ビット線ＢＬに現われるデータをワード線ＷＬが活性化されたときにスクランブル情報として記憶する。

スクランブル制御部８は、半導体装置１０１の電源オン時、乱数発生部６から受けた乱数データに基づいてワード線ＷＬおよびビット線ＢＬを駆動することにより、ＳＲＡＭセルＳＣにランダムにスクランブル情報を書き込む。ここで、スクランブル制御部８は、半導体装置１０１における他の回路から電源投入リセット信号ＲＳＴを受けて電源オンを認識する。ＳＲＡＭセルＳＣの記憶するスクランブル情報は、半導体装置１０１の電源オフ時に消去される。

ＭＲＡＭ２および３は、アドレススクランブル部４からのスクランブル処理されたアドレスデータに基づいて、データスクランブル部５からのスクランブル処理された書き込みデータを不揮発的に記憶する。

なお、半導体装置１０１は、アドレスデータおよび書き込みデータの少なくともいずれか一方をスクランブル処理する構成であってもよい。すなわち、半導体装置１０１は、アドレススクランブル部４およびデータスクランブル部５の少なくともいずれか一方を備える構成であってもよい。

図３は、本発明の実施の形態に係るアドレススクランブル部４の構成を示す図である。ここでは、アドレスデータのビット数が２２ビットであると仮定して説明する。

図３を参照して、アドレススクランブル部４は、スイッチ部ＳＵＡ１１〜ＳＵＡ１Ｂ、ＳＵＡ２１〜ＳＵＡ２Ｂ、ＳＵＡ３１〜ＳＵＡ３Ｂ、ＳＵＡ４１〜ＳＵＡ４Ｂ、ＳＵＡ５１〜ＳＵＡ５Ｂ、ＳＵＡ６１〜ＳＵＡ６Ｂ、ＳＵＡ７１〜ＳＵＡ７Ｂ、ＳＵＡ８１〜ＳＵＡ８Ｂ、ＳＵＡ９１〜ＳＵＡ９Ｂ、ＳＵＡＡ１〜ＳＵＡＡＢ、ＳＵＡＢ１〜ＳＵＡＢＢ、ＳＵＡＣ１〜ＳＵＡＣＢ、ＳＵＡＤ１〜ＳＵＡＤＢ、ＳＵＡＥ１〜ＳＵＡＥＢ、ＳＵＡＦ１〜ＳＵＡＦＢ、ＳＵＡＧ１〜ＳＵＡＧＢ、ＳＵＡＨ１〜ＳＵＡＨＢ、ＳＵＡＩ１〜ＳＵＡＩＢ、ＳＵＡＪ１〜ＳＵＡＪＢ、ＳＵＡＫ１〜ＳＵＡＫＢ、ＳＵＡＬ１〜ＳＵＡＬＢおよびＳＵＡＭ１〜ＳＵＡＭＢを含む。以下、これらのスイッチ部の一部または全部をまとめてスイッチ部ＳＵＡと称する場合がある。また、ビット線ＢＬの延在方向を行方向と称し、ワード線ＷＬの延在方向を列方向と称する。スイッチ部ＳＵＡは、１１行２２列の行列状に配置される。

すなわち、アドレススクランブル部４は、行方向にスクランブル処理対象データであるアドレスデータのビット数分、列方向にアドレスデータのビット数の半分のビット数分、行列状に配置される複数個のスイッチ部を含む。

スイッチ部ＳＵＡは、入力ノードＩＵおよびＩＤにおいてそれぞれ受けたデータの一方を出力ノードＯＵから出力し、他方を出力ノードＯＤから出力する。また、スイッチ部ＳＵＡは、ＳＲＡＭセルＳＣが記憶するスクランブル情報に基づいて、入力ノードＩＵおよびＩＤにおいてそれぞれ受けたデータを出力ノードＯＵおよびＯＤのいずれから出力するかを決定する。

行列の１列目において、スイッチ部ＳＵＡ１１は、入力ノードＩＵおよびＩＤにおいてアドレスデータＡ０およびＡ１をそれぞれ受ける。同様に、スイッチ部ＳＵＡ１２〜ＳＵＡ１Ｂは、入力ノードＩＵおよびＩＤにおいてアドレスデータＡ２〜Ａ２１を受ける。

奇数列において、ある行のスイッチ部における出力ノードＯＵは次列の行番号が１小さい行のスイッチ部の入力ノードＩＤに接続される。ただし、０行目のスイッチ部における出力ノードＯＵは次列の１１行目のスイッチ部の入力ノードＩＤに接続される。また、ある行のスイッチ部における出力ノードＯＤは次列の行番号が同じスイッチ部の入力ノードＩＵに接続される。

また、偶数列において、ある行のスイッチ部における出力ノードＯＵは次列の行番号が同じスイッチ部の入力ノードＩＤに接続される。また、ある行のスイッチ部における出力ノードＯＤは次列の行番号が１大きい行のスイッチ部の入力ノードＩＵに接続される。ただし、１１行目のスイッチ部における出力ノードＯＤは次列の１行目のスイッチ部の入力ノードＩＵに接続される。

行列の１列目において、スイッチ部ＳＵＡ１１におけるＮチャネルＭＯＳトランジスタＭ１およびＭ２のドレインがそれぞれビット線ＢＬ０およびＢＬ１に接続される。同様に、スイッチ部ＳＵＡ１２〜ＳＵＡ１ＢにおけるＮチャネルＭＯＳトランジスタＭ１およびＭ２のドレインがビット線ＢＬ２〜ＢＬ２１に接続される。

奇数列において、ある行のスイッチ部におけるＮチャネルＭＯＳトランジスタＭ１のドレインは次列の行番号が１小さい行のスイッチ部におけるＮチャネルＭＯＳトランジスタＭ２のドレインに接続される。ただし、０行目のスイッチ部におけるＮチャネルＭＯＳトランジスタＭ１のドレインは次列の１１行目のスイッチ部におけるＮチャネルＭＯＳトランジスタＭ２のドレインに接続される。また、ある行のスイッチ部におけるＮチャネルＭＯＳトランジスタＭ２のドレインは次列の行番号が同じスイッチ部におけるＮチャネルＭＯＳトランジスタＭ１のドレインに接続される。

偶数列において、ある行のスイッチ部におけるＮチャネルＭＯＳトランジスタＭ１のドレインは次列の行番号が同じスイッチ部におけるＮチャネルＭＯＳトランジスタＭ２のドレインに接続される。また、ある行のスイッチ部におけるＮチャネルＭＯＳトランジスタＭ２のドレインは次列の行番号が１大きい行のスイッチ部におけるＮチャネルＭＯＳトランジスタＭ１のドレインに接続される。ただし、１１行目のスイッチ部におけるＮチャネルＭＯＳトランジスタＭ２のドレインは次列の１行目のスイッチ部におけるＮチャネルＭＯＳトランジスタＭ１のドレインに接続される。

１列目を構成するスイッチ部ＳＵＡ１１〜ＳＵＡ１ＢにおけるＮチャネルＭＯＳトランジスタＭ１およびＭ２のゲートにワード線ＷＬ０が接続される。同様に、２列目〜２２列目を構成するスイッチ部ＳＵＡにおけるＮチャネルＭＯＳトランジスタＭ１およびＭ２のゲートにワード線ＷＬ１〜ＷＬ２１が接続される。すなわち、ある列の各スイッチ部におけるＮチャネルＭＯＳトランジスタＭ１およびＭ２のゲートにその列に対応するワード線ＷＬが接続される。

最終列に対応するスイッチ部ＳＵＡＭ１は、出力ノードＯＵおよびＯＤからそれぞれアドレスデータＡＱ０およびＡＱ１をＭＲＡＭ２へ出力する。同様に、最終列に対応するスイッチ部ＳＵＡＭ２〜ＳＵＡＭＢは、出力ノードＯＵおよびＯＤからアドレスデータＡＱ２〜ＡＰ２１をＭＲＡＭ２へ出力する。

このような構成により、スクランブル処理の適切な複雑さを実現しながら回路構成の簡易化を図ることができる。

なお、スイッチ部は、次列の同じ行または次列の隣接する行のスイッチ部へデータを出力する構成であるとしたが、これに限定するものではない。たとえば、最終列以外の列に対応する複数個のスイッチ部ＳＵＡが、出力ノードＯＵから次列に対応する複数個のスイッチ部のいずれかへデータを出力し、出力ノードＯＤから次列に対応する他のスイッチ部ＳＵＡへデータを出力する。かつ、最終列以外の列に対応する複数個のスイッチ部ＳＵＡの出力ノードＯＵおよびＯＤと次列に対応する複数個のスイッチ部ＳＵＡの入力ノードＩＵおよびＩＤとが１対１で接続される構成であってもよい。

また、アドレススクランブル部４におけるスイッチ部ＳＵＡの数を減らして回路を単純化してもよい。また、多段接続網で用いられるＯｍｅｇａ網およびＢａｓｅｌｉｎｅ網等を用いることにより、回路構成の簡易化を図るとともにスクランブル処理の段数すなわちスクランブル処理の複雑さを保つことができる。

図４（ａ）および（ｂ）は、本発明の実施の形態に係るアドレススクランブル部４におけるスイッチ部ＳＵＡの動作を示す図である。図４（ａ）は、スイッチ部ＳＵＡが入力ノードＩＵにおいて受けたデータを出力ノードＯＵに伝達し、かつ入力ノードＩＤにおいて受けたデータを出力ノードＯＤに伝達する場合を示す。図４（ｂ）は、スイッチ部ＳＵＡが入力ノードＩＵにおいて受けたデータを出力ノードＯＤに伝達し、かつ入力ノードＩＤにおいて受けたデータを出力ノードＯＵに伝達する場合を示す。

図４（ａ）を参照して、スイッチ部ＳＵＡは、ＳＲＡＭセルＳＣと、スイッチ回路ＳＷＣ１とを含む。ＳＲＡＭセルＳＣは、ＮＯＴ回路Ｇ１１およびＧ１２と、ＮチャネルＭＯＳトランジスタＭ１およびＭ２とを含む。スイッチ回路ＳＷＣ１は、ＡＮＤ回路Ｇ１〜Ｇ４と、ＮＯＲ回路Ｇ５およびＧ６とを含む。

ＮＯＴ回路Ｇ１１およびＧ１２は、記憶ノードＮ１と記憶ノードＮ２との間に互いに環状に接続される。

ＮチャネルＭＯＳトランジスタＭ１は、記憶ノードＮ１とビット線ＢＬｘとの間に接続される。すなわち、ＮチャネルＭＯＳトランジスタＭ１は、ゲート（制御電極）がワード線ＷＬｘに接続され、ソース（導通電極）が記憶ノードＮ１に接続され、ドレイン（導通電極）がビット線ＢＬｘに接続される。

ＮチャネルＭＯＳトランジスタＭ２は、記憶ノードＮ２とビット線ＢＬｘ＋１との間に接続される。すなわち、ＮチャネルＭＯＳトランジスタＭ２は、ゲート（制御電極）がワード線ＷＬｘに接続され、ソース（導通電極）が記憶ノードＮ２に接続され、ドレイン（導通電極）がビット線ＢＬｘ＋１に接続される。

ビット線ＢＬｘおよびＢＬｘ＋１はたとえば図３に示すビット線ＢＬ０およびＢＬ１に対応し、スクランブル制御部８からの相補データを伝達する。図４（ａ）では、スクランブル制御部８は、ビット線ＢＬｘをＨレベルに駆動し、ビット線ＢＬｘ＋１をＬレベルに駆動する。そして、スクランブル制御部８は、ワード線ＷＬｘを介してＮチャネルＭＯＳトランジスタＭ１およびＭ２のゲートへＨパルスを出力する。そうすると、ＳＲＡＭセルＳＣの記憶ノードＮ１がＨレベルとなり、記憶ノードＮ２がＬレベルとなる。したがって、ＡＮＤ回路Ｇ１がオン状態すなわちノードＩＵのデータがＡＮＤ回路Ｇ１の出力に伝達され、ノードＩＵのデータがノードＯＵに伝達される。また、ＡＮＤ回路Ｇ３がオン状態すなわちノードＩＤのデータがＡＮＤ回路Ｇ３の出力に伝達され、ノードＩＤのデータがノードＯＤに伝達される。

一方、ＡＮＤ回路Ｇ２およびＧ４はオフ状態すなわちＡＮＤ回路Ｇ２およびＧ４の出力は常にＬレベルとなる。

図４（ｂ）を参照して、スクランブル制御部８は、ビット線ＢＬｘをＬレベルに駆動し、ビット線ＢＬｘ＋１をＨレベルに駆動する。そして、スクランブル制御部８は、ワード線ＷＬｘを介してＮチャネルＭＯＳトランジスタＭ１およびＭ２のゲートへＨパルスを出力する。そうすると、ＳＲＡＭセルＳＣの記憶ノードＮ１がＬレベルとなり、記憶ノードＮ２がＨレベルとなる。したがって、ＡＮＤ回路Ｇ２がオン状態すなわちノードＩＤのデータがＡＮＤ回路Ｇ２の出力に伝達され、ノードＩＤのデータがノードＯＵに伝達される。また、ＡＮＤ回路Ｇ４がオン状態すなわちノードＩＵのデータがＡＮＤ回路Ｇ４の出力に伝達され、ノードＩＵのデータがノードＯＤに伝達される。

一方、ＡＮＤ回路Ｇ１およびＧ３はオフ状態すなわちＡＮＤ回路Ｇ１およびＧ３の出力は常にＬレベルとなる。

図５（ａ）および（ｂ）は、本発明の実施の形態に係るデータスクランブル部５におけるスイッチ部ＳＵＢの動作を示す図である。データスクランブル部５の全体構成は、たとえば図３に示すアドレススクランブル部４におけるスイッチ部ＳＵＡを図５に示すスイッチ部ＳＵＢに置き換えたものとなる。

図５（ａ）は、データ書き込み時すなわち書き込み／読み出し制御部７からＭＲＡＭ２へ書き込みデータが伝達される場合を示す。ここでは、スイッチ部ＳＵＢがノードＵＬにおいて受けたデータをノードＵＲに伝達し、かつノードＤＬにおいて受けたデータをノードＤＲに伝達する場合を示す。

スイッチ部ＳＵＢは、ＳＲＡＭセルＳＣと、スイッチ回路ＳＷＣ１１およびＳＷＣ１２と、ＮＯＴ回路Ｇ１３とを含む。ＳＲＡＭセルＳＣは、ＮＯＴ回路Ｇ１１およびＧ１２と、ＮチャネルＭＯＳトランジスタＭ１およびＭ２とを含む。スイッチ回路ＳＷＣ１１は、ＡＮＤ回路Ｇ２１〜Ｇ２４と、ＮＯＲ回路Ｇ２５およびＧ２６と、スリーステートバッファＴＢ１およびＴＢ２とを含む。スイッチ回路ＳＷＣ１２は、ＡＮＤ回路Ｇ３１〜Ｇ３４と、ＮＯＲ回路Ｇ３５およびＧ３６と、スリーステートバッファＴＢ３およびＴＢ４とを含む。

スイッチ回路ＳＷＣ１１およびＳＷＣ１２は、スイッチ部ＳＵＡのスイッチ回路ＳＷＣ１においてＮＯＲ回路Ｇ５およびＧ６の出力にスリーステートバッファを接続した構成であるため、ここではスリーステートバッファに関する動作を主に説明し、他の説明は繰り返さない。

スクランブル制御部８は、ビット線ＢＬｘをＨレベルに駆動し、ビット線ＢＬｘ＋１をＬレベルに駆動する。そして、スクランブル制御部８は、ワード線ＷＬｘを介してＮチャネルＭＯＳトランジスタＭ１およびＭ２のゲートへＨパルスを出力する。そうすると、ＳＲＡＭセルＳＣの記憶ノードＮ１がＨレベルとなり、記憶ノードＮ２がＬレベルとなる。また、書き込み／読み出し制御部７は、リードライト制御信号Ｒ／ＷをＨレベルに駆動する。そうすると、スリーステートバッファＴＢ１およびＴＢ２はＨレベルの信号を受けて出力イネーブル状態となる。一方、スリーステートバッファＴＢ３およびＴＢ４はＮＯＴ回路Ｇ１３からＬレベルの信号を受けて出力がハイインピーダンス状態となる。

したがって、ノードＵＬのデータがＡＮＤ回路Ｇ２１、ＮＯＲ回路Ｇ２５およびスリーステートバッファＴＢ１を介してノードＵＲに伝達される。また、ノードＤＬのデータがＡＮＤ回路Ｇ２３、ＮＯＲ回路Ｇ２６およびスリーステートバッファＴＢ２を介してノードＤＲに伝達される。

図５（ｂ）は、データ読み出し時すなわちＭＲＡＭ２から書き込み／読み出し制御部７へ読み出しデータが伝達される場合を示す。ここでは、スイッチ部ＳＵＢがノードＵＲにおいて受けたデータをノードＵＬに伝達し、かつノードＤＲにおいて受けたデータをノードＤＬに伝達する場合を示す。

スクランブル制御部８は、ビット線ＢＬｘをＨレベルに駆動し、ビット線ＢＬｘ＋１をＬレベルに駆動する。そして、スクランブル制御部８は、ワード線ＷＬｘを介してＮチャネルＭＯＳトランジスタＭ１およびＭ２のゲートへＨパルスを出力する。そうすると、ＳＲＡＭセルＳＣの記憶ノードＮ１がＨレベルとなり、記憶ノードＮ２がＬレベルとなる。また、書き込み／読み出し制御部７は、リードライト制御信号Ｒ／ＷをＬレベルに駆動する。そうすると、スリーステートバッファＴＢ３およびＴＢ４はＮＯＴ回路Ｇ１３からＨレベルの信号を受けて出力イネーブル状態となる。一方、スリーステートバッファＴＢ１およびＴＢ２は出力がハイインピーダンス状態となる。

したがって、ノードＵＲのデータがＡＮＤ回路Ｇ３１、ＮＯＲ回路Ｇ３５およびスリーステートバッファＴＢ４を介してノードＵＬに伝達される。また、ノードＤＲのデータがＡＮＤ回路Ｇ３３、ＮＯＲ回路Ｇ３６およびスリーステートバッファＴＢ３を介してノードＤＬに伝達される。

図６は、スクランブル制御部８がアドレススクランブル部４に対してスクランブル情報を書き込む際の動作を示す波形図である。

図６を参照して、スクランブル制御部８は、ワード線ＷＬ０〜ＷＬ２１へ順番にＨパルスを出力する。また、スクランブル制御部８は、乱数発生部６から受けた乱数データに基づいて、ビット線ＢＬ０〜ＢＬ２１へランダムなスクランブル情報を出力する。ここで、スクランブル制御部８は、連続する偶数番号および奇数番号のビット線対へ相補データをスクランブル情報として出力する。また、スクランブル制御部８は、ワード線ＷＬ０〜ＷＬ２１の各々へＨパルスを出力するたびにビット線ＢＬ０〜ＢＬ２１へ出力するスクランブル情報を更新する。

ところで、ワンチップマイコン等において従来はＳＲＡＭが使用されていた部分にＭＲＡＭを用いると、ＭＲＡＭは不揮発性メモリであるため、ＳＲＡＭとは異なり電源をオフしても書き込まれたデータが消去されないことから、秘密データの漏洩が懸念される。

しかしながら、本発明の実施の形態に係る半導体装置では、スクランブル制御部８は、半導体装置１０１の電源オン時、乱数発生部６から受けた乱数データに基づいてＳＲＡＭセルＳＣにランダムにスクランブル情報を書き込む。そして、ＳＲＡＭセルＳＣの記憶するスクランブル情報は、電源オフ時に消去される。

このような構成により、半導体装置の電源オフ状態においてＭＲＡＭに記憶データが残っていても、電源オフ時にスクランブル情報が消去されるためにＭＲＡＭの記憶データを正しく読み出すことができなくなる。したがって、本発明の実施の形態に係る半導体装置では、記憶データの秘匿性の向上を図ることができる。

なお、ＳＲＡＭセルＳＣの記憶ノードＮ１およびＮ２におけるデータの論理レベルが電源オン時に必ずランダムに決まる場合には、半導体装置１０１が乱数発生部６を備えない構成とすることが可能である。また、ＣＰＵ１が電源オン時に乱数データを発生するプログラムを実行する構成であれば、半導体装置１０１が乱数発生部６を備えない構成とすることが可能である。

［変形例］
図７は、スイッチ部が含むスクランブル情報記憶部ＳＣの変形例の構成を示す図である。

スイッチ部は、ＳＲＡＭセルの代わりにラッチ回路を含む構成であってもよい。図７を参照して、ラッチ回路ＬＴは、ＮＯＴ回路Ｇ５１〜Ｇ５３と、ＮチャネルＭＯＳトランジスタＭ５１およびＭ５２とを含む。

ＮＯＴ回路Ｇ５１およびＧ５２は、ＮチャネルＭＯＳトランジスタＭ５１を介して互いに環状に接続される。

ＮチャネルＭＯＳトランジスタＭ５１は、ゲート（制御電極）がＮＯＴ回路Ｇ５３の出力に接続され、ソース（導通電極）がＮＯＴ回路Ｇ５２の入力に接続され、ドレイン（導通電極）がＮＯＴ回路Ｇ５１の出力に接続される。ＮチャネルＭＯＳトランジスタＭ５２は、ゲート（制御電極）がＮＯＴ回路Ｇ５３の入力に接続され、ソース（導通電極）がＮＯＴ回路Ｇ５２の入力に接続され、ドレイン（導通電極）がビット線ＢＬに接続される。

ＮＯＴ回路Ｇ５３は、クロック信号ＣＬＫを反転してＮチャネルＭＯＳトランジスタＭ５１のゲートへ出力する。ＮチャネルＭＯＳトランジスタＭ５１は、ＮＯＴ回路Ｇ５３から受けたクロック信号に基づいてオン状態およびオフ状態を切り替える。また、ＮチャネルＭＯＳトランジスタＭ５２は、クロック信号ＣＬＫに基づいてオン状態およびオフ状態を切り替える。

図８は、本発明の実施の形態に係るアドレススクランブル部４の変形例の構成を示す図である。

図８を参照して、アドレススクランブル部１４は、スイッチ部ＳＵＣ１〜ＳＵＣ２１を含む。以下、これらのスイッチ部の一部または全部をまとめてスイッチ部ＳＵＣと称する場合がある。スイッチ部ＳＵＣは、１１行２列の行列状に配置される。

スイッチ部ＳＵＣは、ＳＲＡＭセル（スクランブル情報記憶部）ＳＣと、イクスクルーシブオア回路Ｇ６１とを含む。

スイッチ部ＳＵＣ１〜ＳＵＣ２１は、ＳＲＡＭセルＳＣが記憶するスクランブル情報に基づいて、書き込み／読み出し制御部７から受けたアドレスデータＡ０〜Ａ２１の各々をそのままＭＲＡＭ２へ出力するかあるいは論理レベルを反転してＭＲＡＭ２へ出力する。

イクスクルーシブオア回路Ｇ６１は、アドレスデータとＳＲＡＭセルＳＣの記憶ノードＮ１におけるデータとの排他的論理和をアドレスデータＡＱとしてＭＲＡＭ２へ出力する。

ＳＲＡＭセルＳＣの構成および動作はアドレススクランブル部４におけるＳＲＡＭセルＳＣと同様であるため、ここでは詳細な説明を繰り返さない。

また、本発明の実施の形態に係る半導体装置１０１は、データ記憶部としてＭＲＡＭを備える構成であるとしたが、これに限定されるものではない。半導体装置は、データ記憶部としてＦｅＲＡＭ（強誘電体メモリ：Ferroelectric Random Access Memory）および相変化メモリ等を備える構成であってもよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の実施の形態に係る半導体装置１０１の配置を概略的に示す図である。本発明の実施の形態に係る半導体装置１０１の構成を示す機能ブロック図である。本発明の実施の形態に係るアドレススクランブル部４の構成を示す図である。（ａ）および（ｂ）は、本発明の実施の形態に係るアドレススクランブル部４におけるスイッチ部ＳＵＡの動作を示す図である。（ａ）および（ｂ）は、本発明の実施の形態に係るデータスクランブル部５におけるスイッチ部ＳＵＢの動作を示す図である。スクランブル制御部８がアドレススクランブル部４に対してスクランブル情報を書き込む際の動作を示す波形図である。スイッチ部が含むスクランブル情報記憶部ＳＣの変形例の構成を示す図である。本発明の実施の形態に係るアドレススクランブル部４の変形例の構成を示す図である。

符号の説明

１ＣＰＵ、２，３ＭＲＡＭ（データ記憶部）、４アドレススクランブル部、５データスクランブル部、６乱数発生部、７書き込み／読み出し制御部、８スクランブル制御部、１１スクランブル部、１０１半導体装置、ＳＵＡ，ＳＵＡ１１〜ＳＵＡ１Ｂ，ＳＵＡ２１〜ＳＵＡ２Ｂ，ＳＵＡ３１〜ＳＵＡ３Ｂ，ＳＵＡ４１〜ＳＵＡ４Ｂ，ＳＵＡ５１〜ＳＵＡ５Ｂ，ＳＵＡ６１〜ＳＵＡ６Ｂ，ＳＵＡ７１〜ＳＵＡ７Ｂ，ＳＵＡ８１〜ＳＵＡ８Ｂ，ＳＵＡ９１〜ＳＵＡ９Ｂ，ＳＵＡＡ１〜ＳＵＡＡＢ，ＳＵＡＢ１〜ＳＵＡＢＢ，ＳＵＡＣ１〜ＳＵＡＣＢ，ＳＵＡＤ１〜ＳＵＡＤＢ，ＳＵＡＥ１〜ＳＵＡＥＢ，ＳＵＡＦ１〜ＳＵＡＦＢ，ＳＵＡＧ１〜ＳＵＡＧＢ，ＳＵＡＨ１〜ＳＵＡＨＢ，ＳＵＡＩ１〜ＳＵＡＩＢ，ＳＵＡＪ１〜ＳＵＡＪＢ，ＳＵＡＫ１〜ＳＵＡＫＢ，ＳＵＡＬ１〜ＳＵＡＬＢ，ＳＵＡＭ１〜ＳＵＡＭＢ，ＳＵＢ，ＳＵＣ１〜ＳＵＣ２１スイッチ部、ＳＣＳＲＡＭセル、ＳＷＣ１，ＳＷＣ１１，ＳＷＣ１２スイッチ回路、Ｇ１１〜Ｇ１３，Ｇ５１〜Ｇ５３ＮＯＴ回路、Ｍ１，Ｍ２，Ｍ５１，Ｍ５２ＮチャネルＭＯＳトランジスタ、Ｇ１〜Ｇ４，Ｇ２１〜Ｇ２４，Ｇ３１〜Ｇ３４ＡＮＤ回路、Ｇ５，Ｇ６，Ｇ２５，Ｇ２６，Ｇ３５，Ｇ３６ＮＯＲ回路、Ｇ６１イクスクルーシブオア回路、ＴＢ１〜ＴＢ４スリーステートバッファ。

Claims

アドレスデータおよび書き込みデータを出力する書き込み制御部と、
スクランブル情報を記憶するスクランブル情報記憶部を含み、前記書き込み制御部から受けた前記アドレスデータおよび前記書き込みデータの少なくともいずれか一方を前記スクランブル情報に基づいてスクランブル処理するスクランブル部と、
前記スクランブル部から受けた前記アドレスデータに基づいて前記スクランブル部から受けたデータを不揮発的に記憶するデータ記憶部とを備え、
前記スクランブル部は、電源オン時に前記スクランブル情報をランダムに生成して前記スクランブル情報記憶部に書き込み、
前記スクランブル情報記憶部の記憶する前記スクランブル情報は、電源オフ時に消去される半導体装置。
前記スクランブル情報記憶部はＳＲＡＭセルを含む請求項１記載の半導体装置。
前記ＳＲＡＭセルは、ビット線およびワード線に接続され、前記ビット線に現われるデータを前記ワード線が活性化されたときに前記スクランブル情報として記憶し、
前記スクランブル部は、さらに、
乱数データを発生する乱数発生部と、
前記乱数データに基づいて前記ワード線および前記ビット線を駆動するスクランブル制御部とを含む請求項２記載の半導体装置。
前記スクランブル部は、さらに、前記書き込み制御部から受けた前記アドレスデータおよび前記書き込みデータの少なくともいずれか一方の有する複数のビットを前記スクランブル情報に基づいて並べ替えるスイッチ部を含む請求項１記載の半導体装置。
前記スクランブル部は、行方向にスクランブル処理対象データである前記アドレスデータまたは前記書き込みデータのビット数、列方向に前記スクランブル処理対象データのビット数の半分のビット数、行列状に配置される複数個のスイッチ部を含み、
前記スイッチ部は、第１の入力ノード、第２の入力ノード、第１の出力ノードおよび第２の出力ノードを有し、前記スクランブル情報に基づいて、前記第１の入力ノードおよび前記第２の入力ノードにおいてそれぞれ受けたデータの一方を前記第１の出力ノードから出力し、他方を前記第２の出力ノードから出力し、
１列目に対応する複数個の前記スイッチ部は、前記書き込み制御部から前記スクランブル処理対象データを受け、
最終列以外の列に対応する複数個の前記スイッチ部は、前記第１の出力ノードから次列に対応する複数個の前記スイッチ部のいずれかへデータを出力し、前記第２の出力ノードから次列に対応する他のスイッチ部へデータを出力し、
最終列以外の列に対応する前記複数個のスイッチ部の第１の出力ノードおよび第２の出力ノードと次列に対応する前記複数個のスイッチ部の第１の入力ノードおよび第２の入力ノードとは１対１で接続され、
最終列に対応する複数個の前記スイッチ部は、前記第１の出力ノードおよび前記第２の出力ノードからデータを前記データ記憶部へ出力する請求項１記載の半導体装置。
前記スクランブル情報記憶部はラッチ回路を含む請求項１記載の半導体装置。
前記データ記憶部は、磁性体の磁化方向を利用してデータを不揮発的に記憶する薄膜磁性体記憶部である請求項１記載の半導体装置。