JP3708012B2

JP3708012B2 - 半導体記憶装置

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Publication number: JP3708012B2
Application number: JP2000282200A
Authority: JP
Inventors: 佳直森川
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2000-09-18
Filing date: 2000-09-18
Publication date: 2005-10-19
Anticipated expiration: 2020-09-18
Also published as: JP2002093185A

Description

【０００１】
【発明の属する技術分野】
本発明は、データ出力を高速に行うことができる半導体記憶装置及び半導体装置に関し、特に、メモリセルトランジスタよりワード線を用いてデータを読み出すのに好適である。
【０００２】
【従来の技術】
従来、ＭＲＯＭ（Mask Read Only Memory)等の半導体記憶装置において、メモリセルトランジスタの読み出しにワード線が利用されている。図３は、ワード線とビット線とメモリセルトランジスタの接続関係を示す。メモリセルトランジスタがｎチャンネルトランジスタで構成されている場合には、図３に示すようにワード線に対してメモリセルトランジスタのゲート電極が接続され、また、メモリセルトランジスタのドレインがビット線に接続される。そして、読み出すトランジスタのワード線の電位をハイレベルにし、それ以外のワード線の電位をローレベルにしてメモリセルの情報を読み出す。このように構成されるＭＲＯＭの場合を例に挙げ従来技術について説明する。
【０００３】
ＭＲＯＭの場合においては、メモリセルトランジスタのしきい値に違いを持たせて、ワード線電位より高いしきい値のメモリセルトランジスタと、ワード線電位より低いしきい値のメモリセルトランジスタとを作成する。そして、読み出したいメモリセルトランジスタのゲート電極にワード線電位を与え、しきい値の低いメモリセルトランジスタを導通させて電流を流し、しきい値の高いメモリセルトランジスタを非導通とする。
【０００４】
この導通したメモリセルトランジスタの電流をビット線に流し、ビット線に電流が流れるか流れないかを２値化してデータを記憶する。また、メモリセルの構成にフラットセルトランジスタを使用している場合では、低コストでＭＲＯＭを製造するため、第１配線層に高抵抗・高容量のポリシリコン配線を用い、第２配線層に低抵抗・低容量のメタル配線を用いて、２層のみを配線材料とする。いずれにしても、ビット線にメタル配線が使用され、ワード線にポリシリコン配線が使用される。
【０００５】
さらに、メモリセルの面積効率を上げるため、階層ビット線方式の読み出しや、メモリセル部分にロコス素子分離（厚い酸化物による絶縁構造）を用いず、イオン注入による素子分離を行うフラットメモリセル方式等も存在し、このフラットセルの場合においては、ワード線のポリシリコン配線が直接メモリセルのゲートを兼ねる。このため、ワード線にメタル配線を使用した場合と比較して、配線容量・配線抵抗が共に大きくなり、ワード線振幅に費やす時間が増大する。
【０００６】
上述した従来の半導体記憶装置についてさらに図４、図５を参照して説明する。図４は、外部から入力されるアドレス信号の変化と、ワード線の振幅タイミングと、データの出力タイミングとを示すタイミングチャートである。また、図５は、ワード線の等化回路と、ワード線をドライブするインバータ回路等とを示す。
【０００７】
一般的な半導体記憶装置の場合には、ワード線選択用デコーダのアドレスと、ビット線選択用デコーダのアドレスとが存在する。半導体記憶装置のメモリセルアクセスは、このワード線選択のアドレスデコードと、ビット線選択のアドレスデコードとを行い、ワード線とビット線にて選択されるメモリセルの情報を読み出し、その情報をデータ出力する。従って、このワード線とビット線によるメモリセル選択が遅いとアクセスタイムが遅くなる。しかしながら、前述したように配線層がメタル配線と、ポリシリコン配線の２層のみで、ワード線にポリシリコン配線を使用している場合や、ワード線長が長い場合には、高配線抵抗、高配線容量となるため、ワード線振幅に必要とされる時間が必然的に長くなる。
【０００８】
実際の半導体記憶装置におけるメモリセル読み出し動作時のワード線の振る舞いを説明する。
図４Ａに示すようにアドレス信号による読み出し動作を行っており、図４Ｂに示すように、アドレスに対応するデータを出力している。この時、アドレス信号のアドレスＡ１で読み出されるメモリセルが存在し、図４Ｂに示すようにメモリセルのゲート電圧をハイレベルにしているワード線Ａ２が存在する。
【０００９】
次に、図４ＡにおいてＴ０で示すタイミングで、アドレス信号が、アドレスＡ１からアドレスＢ１へと変化したものとする。このアドレスＢ１は、アドレスＡ１からワード線選択用デコーダが変化するアドレスとし、アドレスＢ１で指定されるワード線をワード線Ｂ２とする。この場合、半導体記憶装置内部では、アドレスＡ１からアドレスＢ１への変化を受けて、ワード線Ａ２がハイレベルからローレベルへ変化し、ワード線Ｂ２がローレベルからハイレベルに変化する。このようにハイレベルからローレベルに切り替えなければならないワード線を非選択ワード線と呼び、ローレベルからハイレベルに切り替えなければならないワード線を選択ワード線と呼ぶこととする。
【００１０】
この場合、ワード線が低配線抵抗、低配線容量であれば、非選択ワード線と選択ワード線の切り替わり動作が俊敏になされるが、ワード線が高配線抵抗、高配線容量の場合は、非選択ワード線のハイレベルからローレベルへの遷移時間が遅くなり、また、同様に選択ワード線のローレベルからハイレベルへの遷移時間も遅くなる。
具体的には、ワード線は、図５に示すように等化的に抵抗４３と、コンデンサ４４により示され、デコード信号が供給されるＮＡＮＤ回路４１の出力により動作するインバータ回路４２からなるドライバによりそれぞれのワード線の電位が振幅される。従って、ハイレベルからローレベルへの遷移時間、もしくは、ローレベルからハイレベルへの遷移時間は、抵抗４３と、コンデンサ４４との時定数により規定されている。
【００１１】
この時、非選択ワード線Ａ２がハイレベルからローレベルへと遷移するタイミングと、選択ワード線Ｂ２がローレベルからハイレベルへと遷移するタイミングは、アドレスＡ１がアドレスＢ１へ変化してから各選択デコーダが動作するため、同時である。つまり、ワード線振幅が遅いため、アドレスＢ１で読み出すメモリセルに接続されている選択ワード線Ｂ２がローレベルからハイレベルへと立ち上がり動作を行っているにも係わらず、アドレスＢ２の前の読み出しであるアドレスＡ１が読み出したメモリセルに接続されている非選択ワード線Ａ２がハイレベルからローレベルへの立ち下がり動作を行っていることが発生する。メモリセルトランジスタのゲート電極の電位がしきい値以上であれば、メモリセルトランジスタが導通して電流が流れてしまう。
【００１２】
仮に、アドレスＡ１での読み出しメモリセルトランジスタが導通しており、アドレスＢ１での読み出しメモリセルトランジスタが非導通である場合、アドレスＢ１での読み出しメモリセルトランジスタが非導通に係わらずアドレスＢ１の前の読み出しであるアドレスＡ１のメモリセルトランジスタが導通しているため、非選択ワード線Ａ２がメモリセルトランジスタのゲート電圧のしきい値以下になるまで、メモリセル電流が存在してしまう。つまり、アドレスＢ１による読み出しでは、ビット線にメモリセル電流が流れてはいけないのに、アドレスＡ１での読み出し非選択ワード線Ａ２が導通しているメモリセルトランジスタのゲート電極のしきい値以下にならないとビット線にメモリセル電流が流れてしまう。このようにワード線電位が導通しているメモリセルトランジスタのゲート電極のしきい値より高い状態が２つのワード線で存在することをメモリセルの多重選択期間と呼ぶ。
【００１３】
【発明が解決しようとする課題】
このように上述した従来の半導体記憶装置においては、メモリセルの多重選択期間が存在してしまい、メモリセル読み出し動作において、図４Ｃに示すように非選択ワード線の電位が導通状態のメモリセルトランジスタのゲート電極のしきい値以下に下がってからメモリセルの情報を読み出さなければならないという大きな制約がある。導通状態のメモリセルトランジスタのゲート電極のしきい値以下に非選択ワード線の電位が下がってからメモリセルの情報を読み出すことは、ワード線の振幅が遅い場合には、アクセスタイムの高速化の妨げとなる。
【００１４】
このような問題に対処するため、一つの方法としてワード線の配線パターン長を極力短く設計することが考えられるが、この場合には、アクセスタイムの高速化が可能となる。ワード線が短いため、メモリセルアレイの分割が多くなり、チップサイズが大きくなる問題点を有している。また、他の対処方法として図６に示すように従来のワード線の電位を振幅させるインバータ回路４２以外にワード線の反対側にインバータ回路４３を設けることも考えられるが、この場合には、ワード線の長さを半分にした場合と同等の効果が得られ、アクセスタイムの高速化が可能となるが、インバータ回路６１のためのＮＡＮＤ回路６２と、デコード信号が必要となり、やはり、チップサイズが大きくなる問題点を有している。
【００１５】
さらに、このデコード信号が不要でワード線を高速に立ち下げる回路を備えた半導体記憶装置として特開昭６１−９９９９５号公報に開示されているものが知られている。しかしながら、この特開昭６１−９９９９５号公報に開示されている半導体記憶装置においては、非選択ワード線の電位の立ち下がりを高速化することができるが、選択ワード線の電位の立ち上がり始めに対して妨げとなるように作用する問題点を有している。
【００１６】
従って、本発明は、上記各問題点に鑑みなされたものであって、その目的は、チップサイズを大型化することなく、かつ選択ワード線の電位の立ち上がりに影響を与えることなく、非選択ワード線の電位のみを急速に立ち下げることができ、処理の高速化を図ることができる半導体記憶装置を提供することにある。また、本発明の他の目的は、チップサイズを大型化することなく、かつ活性状態の配線の電位の立ち上がりに影響を与えることなく、不活性状態の配線の電位のみを急速に立ち下げることができ、処理の高速化を図ることができる半導体装置を提供することにある。
【００１７】
【課題を解決するための手段】
以上の問題を解決するために本発明は、アレイ状に配されたメモリセルの読み出しにワード線を用いる半導体記憶装置において、
前記メモリセルの所定のものを指定するアドレス信号の変化を検知するアドレス遷移検知手段と、前記アドレス遷移検知手段の出力によりワード線選択アドレス遷移時、または、ワード線非選択アドレス遷移時のワード線の信号状態を記憶する情報保持手段と、ワード線選択アドレス遷移後に変更される前記ワード線の信号状態と、前記情報保持手段に記憶された情報とに基づいてワード線の電位の立ち下がりのみを高速化する信号制御手段と、を備え、前記信号制御手段には、前記ワード線選択アドレス遷移後に変更されるワード線の信号状態を検出するための反転電圧が高く設定されたインバータ回路が含まれ、該インバータ回路は、前記ワード線の電位の立ち下がりのみを高速化するために、前記ワード線の信号の立下り変化の早い状態の情報を出力することを特徴とする。
この構成によると、情報保持手段と、信号制御手段とが設けられるため、確実にワード線の電位の立ち下がりのみを高速化することができる。
また、本発明の半導体記憶装置は、さらに、上記メモリセルの所定のものを指定するアドレス信号の変化を検知するアドレス遷移検知手段を備え、上記情報保持手段は、上記アドレス遷移検知手段の出力によりワード線選択アドレス遷移時、または、ワード線非選択アドレス遷移時の選択ワード線の状態を記憶することを特徴とする。この構成によると、従来から用いられているアドレス遷移検知手段により、選択ワード線の状態が記憶されるため、装置を複雑とすることなく、容易に実現が可能となる。
また、本発明の半導体記憶装置は、上記信号制御手段には、ワード線選択アドレス遷移後に変更されるワード線の信号状態を検出するための反転電圧が高く設定されたインバータ回路が含まれることを特徴とする。この構成によると、簡単な構成でワード線の信号状態を検出することができ、然も、ワード線の電位の立ち下がりを高速化するための動作の始動タイミングを生成することができる。
【００２０】
また、本発明の半導体記憶装置は、上記信号制御手段が、上記インバータ回路を含み、入力側がワード線端に接続されたインバータ回路列と、ソースが接地され、ドレインがワード線端に接続されたｎチャンネルトランジスタと、ＮＯＲ回路とを有し、上記インバータ回路列の出力を上記情報保持手段に供給すると共に、上記ＮＯＲ回路の一方の入力端子に供給し、上記情報保持手段の出力を上記ＮＯＲ回路の他方の入力端子に供給して上記ＮＯＲ回路の出力を上記ｎチャンネルトランジスタのゲートに供給するように構成されていることを特徴とする。
この構成によると、従来から用いられている基本的な回路のみにより構成されるため、装置を複雑とすることなく、また、チップサイズを大型化することなく、より確実にワード線の電位の立ち下がりを高速化することができる。
【００２１】
また、本発明の半導体記憶装置は、さらに、所定のワード線の電位を振幅させるワード線選択手段を備え、上記情報保持手段及び上記信号制御手段のそれぞれが上記ワード線選択手段の設置位置に対して反対側となるワード線端側に設けられることを特徴とする。
この構成によると、ワード線選択手段の設置位置に対して反対側となるワード線端側に上記情報保持手段及び上記信号制御手段のそれぞれが設けられるため、ワード線の抵抗及び容量の影響が低減され、さらに、高速化を図ることが可能となる。
【００２４】
【発明の実施の形態】
以下、本発明が半導体記憶装置に適用された一実施形態について図面を参照して説明する。
【００２５】
図１は、本発明の一実施形態の要部の構成を示す回路図である。図１に示すように本発明に係わる制御部は、信号制御手段と、情報保持手段としてのラッチ回路４とにより構成されている。信号制御手段は、入力信号電圧に対するしきい値が高く設定された反転電圧が高いインバータ回路２と、インバータ回路３と、ＮＯＲ回路５と、ｎチャンネル型のＭＯＳトランジスタ６とを有する。また、ラッチ回路４は、インバータ回路１０，１１からなるインバータループと、ｎチャンネル型のＭＯＳトランジスタ７とｐチャンネル型のＭＯＳトランジスタ８とが並列接続された伝送ゲートと、伝送ゲート制御用のインバータ回路９とを有する。
【００２６】
図１に示すようにインバータ回路２の入力端子と、ソースが接地されたＭＯＳトランジスタ６のドレインとが接続され、この共通接続点から入力端子１が導出されている。なお、インバータ回路２の入力端子と、ＭＯＳトランジスタ６のドレインとの共通接続点を以下の説明においては、図１に示すようにノードｅと称する。インバータ回路２の出力端子がインバータ回路３の入力端子に接続され、インバータ回路３の出力端子に対して伝送ゲートを構成する二つのＭＯＳトランジスタのソースが接続されると共に、ＮＯＲ回路５の一方の入力端子が接続されている。
なお、インバータ回路３の出力端子と、伝送ゲートを構成する二つのＭＯＳトランジスタのソースと、ＮＯＲ回路５の一方の入力端子との共通接続点を以下の説明においては、図１に示すようにノードｃと称する。
【００２７】
伝送ゲートの一方のＭＯＳトランジスタ７のゲートと、伝送ゲートの他方のＭＯＳトランジスタ８のゲートに出力端子が接続されたインバータ回路９の入力端子とが接続され、この共通接続点から入力端子１２が導出されている。
なお、ＭＯＳトランジスタ７のゲートと、インバータ回路９の入力端子との共通接続点を以下の説明においては、図１に示すようにノードａと称する。
【００２８】
伝送ゲートを構成する二つのＭＯＳトランジスタのドレインに対して、インバータ回路１０の入力端子が接続されると共に、インバータ回路１１の出力端子が接続されている。インバータ回路１０の出力端子とインバータ回路１１の入力端子とが接続され、この共通接続点とＮＯＲ回路５の他方の入力端子が接続されている。
なお、インバータ回路１０の出力端子と、インバータ回路１１の入力端子と、ＮＯＲ回路５の他方の入力端子との共通接続点を以下の説明においては、図１に示すようにノードｂと称する。
【００２９】
ＮＯＲ回路５の出力端子とＭＯＳトランジスタ６のゲートとが接続されている。なお、ＮＯＲ回路５の出力端子と、ＭＯＳトランジスタ６のゲートとの共通接続点を以下の説明においては、図１に示すようにノードｄと称する。
【００３０】
入力端子１には、図１においては、省略されているインバータ回路からなるワード線ドライバによりその電圧レベルを振幅させるワード線のワード線ドライバが設けられる側とは反対側の線端（図５におけるノードｗ参照）が接続されている。なお、ワード線には、同じく省略されているメモリセルトランジスタのゲートが接続されている。
【００３１】
また、入力端子１２には、図１においては、省略されているアドレス遷移検知回路の出力端子が接続されている。なお、アドレス遷移検知回路は、データの読み出しアドレスの変化に基づいてパルス信号を生成するもので、一般的に知られている従来と同様の回路が用いられる。
【００３２】
上述したように構成される一実施形態の動作についてさらに詳細に説明する。図２Ａ〜図２Ｈは、一実施形態における各部の信号波形の状態を示す波形図である。図２Ａに示すように半導体記憶装置以外からアドレス信号が半導体記憶装置に供給される。半導体記憶装置は、アドレス信号に応じたメモリセルの情報を読み出して出力するため、アドレス信号をデコードし、このデコード出力を各ワード線をドライブするインバータ回路群に供給して選択ワード線の電位を立ち上げると共に、非選択ワード線の電位を立ち下げる。例えば、アドレスＡ及びＢで入力端子１に接続されているワード線ドライバとしてのインバータ回路に図２Ｂに示すようにデコード出力が供給され、ノードｅと接続されているワード線が選択されるものとし、アドレスＣで他のワード線が選択されてノードｅと接続されているワード線が選択されないものとする。なお、図２Ｃにノードｅの信号波形を示し、図２Ｅにノードａの信号波形を示し、図２Ｆにノードｂの信号波形を示し、図２Ｇにノードｃの信号波形を示し、図２Ｈにノードｄの信号波形を示す。
【００３３】
先ず、デコード出力が変化していない、ノードｅの電位が立ち上がり始める前の図２ＢにおいてＴ１で示される期間の動作について説明する。ノードｅの電位が立ち上がる前の状態では、ノードｅがローレベルであるため、当然ノードｃがローレベルである。この時、ラッチ回路４の出力、すなわち、ノードｂが仮に図２Ｆに示すようにローレベルであったとすると、ＮＯＲ回路５の出力がハイレベルとなり、ＭＯＳトランジスタ６が導通して接地ラインへの電流路が形成される。しかしながら、この場合には、ノードｅを含むワード線がローレベルであるため、ワード線の電位に対して影響がない。一方、ラッチ回路４の出力、すなわち、ノードｂが仮にハイレベルであったとすると、ＮＯＲ回路５の出力がローレベルとなり、ＭＯＳトランジスタ６が非導通となるが、この場合においても、ノードｅを含むワード線がワード線ドライバによりローレベルに制御されているため、ワード線の電位に対して影響がない。
【００３４】
次に、アドレス信号及びデコード出力が変化し、ノードｅの電位が立ち上がり始めて、完全に立ち上がるまでの図２ＢにおいてＴ２で示される期間の動作について説明する。アドレスＡによって図２Ｂに示すようにデコード出力がローレベルとなり、ワード線ドライバの出力がハイレベルとなってノードｅを含むワード線の電位が図２Ｃに示すように立ち上がり始める。
【００３５】
一方、これに並行してアドレスＡへの変化に基づいてアドレス遷移検知回路が動作し、入力端子１２を介して図２Ｅに示すように所定期間にわたってハイレベルとなるパルス信号がノードａに供給される。この時、ノードｃは、インバータ回路２の反転電圧が高いため、ノードｅを含むワード線の電位が所定レベルｖまで上昇しないと変化しない。つまり、ノードｃは、ワード線の立ち上がり始めでは、ローレベルである。この状態でノードａが図２Ｅに示すようにハイレベルとされると、ラッチ回路がラッチ動作する。即ち、伝送ゲートが導通し、インバータ回路１０の入力端子とインバータ回路１１の出力端子との接続点がノードｃと同電位となるようにローレベルとされ、ノードｂが図２Ｆに示すようにハイレベルに反転する。
【００３６】
ノードｂがハイレベルに反転すると、ノードｃがローレベルであるため、ノードｄが図２Ｈに示すようにローレベルに反転し、ＭＯＳトランジスタ６が非導通となる。つまり、アドレス遷移検知回路により生成されるパルス信号の立ち上がりは、ワード線の電位の立ち上がり始めより同等、または、高速のため、ノードｄは、ワード線の電位の立ち上がり始めよりローレベルとなり、ＭＯＳトランジスタ６を非導通とするため、ワード線の電位の立ち上がりの妨げになることがない。そして、ノードｅの電位が所定レベルｖに到達すると、インバータ回路２の出力がローレベルに反転し、その結果、図２Ｇに示すようにノードｃがハイレベルに反転する。
【００３７】
次に、ノードｅの電位が完全に立ち上がり、その後、アドレス信号が変化して所定時間経過するまでの図２ＢにおいてＴ３で示される期間の動作について説明する。この期間においては、アドレスＡからアドレスＢに変化するが、ノードｅが含まれるワード線が依然として選択され、引き続きハイレベルを維持する場合である。つまり、ワード線選択のアドレス変化がなく、ビット線選択のアドレス変化があった場合である。この場合においても、アドレスの変化が生じているため、アドレスＢへの変化に基づいて前述した場合と同様にアドレス遷移検知回路が動作し、入力端子１２を介して図２Ｅに示すように所定期間にわたってハイレベルとなるパルス信号がノードａに供給される。この時、ノードｃは、ハイレベルであり、この状態でノードａが図２Ｅに示すようにハイレベルとされると、ラッチ回路がラッチ動作する。即ち、伝送ゲートが導通し、インバータ回路１０の入力端子とインバータ回路１１の出力端子との接続点がノードｃと同電位となるようにハイレベルとされ、ノードｂが図２Ｆに示すようにローレベルに反転する。ノードｂがローレベルに反転しても、ノードｃがハイレベルであるため、ノードｄのレベルが反転することなく、ＭＯＳトランジスタ６が非導通のままである。
【００３８】
次に、ノードｅの電位が完全に立ち上がった状態で保持され、その後、アドレス信号及びデコード出力が変化し、ノードｅの電位が立ち下がり始めて、完全に立ち上がるまでの図２ＢにおいてＴ４で示される期間の動作について説明する。この期間においては、アドレスＢからアドレスＣに変化し、ノードｅが含まれるワード線以外が選択され、ノードｅが含まれるワード線が選択されない場合である。アドレスＣによって図２Ｂに示すようにデコード出力がハイレベルとなり、ワード線ドライバの出力がハイレベルとなってノードｅを含むワード線の電位が図２Ｃに示すように立ち下がり始める。
【００３９】
一方、これに並行してアドレスＣへの変化に基づいてアドレス遷移検知回路が動作し、入力端子１２を介して図２Ｅに示すように所定期間にわたってハイレベルとなるパルス信号がノードａに供給される。この時、ノードｃは、ノードｅを含むワード線の電位が所定レベルｖまで下降しないと変化しない。つまり、ノードｃは、ワード線の立ち下がり始めでは、ハイレベルである。この状態でノードａが図２Ｅに示すようにハイレベルとされると、ラッチ回路がラッチ動作するが、既にインバータ回路１０の入力端子とインバータ回路１１の出力端子との接続点が前回のラッチ動作でノードｃと同電位となるようにハイレベルとされているため、ノードｂが図２Ｆに示すようにローレベルのまま保持される。
【００４０】
なお、図２に示す例の場合においては、既に前回のラッチ動作でインバータ回路１０の入力端子とインバータ回路１１の出力端子との接続点がノードｃと同電位となるようにハイレベルとされているが、例えば、ローレベルであれば、ノードａがハイレベルとされるタイミングでインバータ回路１０の入力端子とインバータ回路１１の出力端子との接続点がノードｃと同電位となるようにハイレベルとされ、ノードｂがローレベルに反転する。
【００４１】
デコード信号の変化のタイミングに対して所定時間が経過して、立ち下がりの比較的早い段階でノードｅの電位が所定レベルｖに到達すると、インバータ回路２の出力がハイレベルに反転し、その結果、図２Ｇに示すようにノードｃがローレベルに反転する。つまり、インバータ回路２の反転電位が高く設定されているため、ノードｅを含むワード線の電位の立ち下がりの変化が早いタイミングで検出される。ノードｃがローレベルに反転すると、ノードｂがローレベルでＮＯＲ回路５の二つの入力端子が共にローレベルとなるため、ノードｄが図２Ｈに示すようにハイレベルに反転し、ＭＯＳトランジスタ６が導通する。ＭＯＳトランジスタ６が導通すると、ノードｅを含むワード線と接地ラインとの間に電流路が形成され、ノードｅを含むワード線の電位が図２Ｃに示すように急速に立ち下がる。
【００４２】
なお、図２Ｄに本発明による信号制御部を用いない場合のノードｅを含むワード線の電位の変化を示す。図２Ｃ及び図２Ｄを比較すると明らかなようにインバータ回路２の反転電圧を高く設定して比較的早い段階でノードｃをローレベルに反転させてＭＯＳトランジスタ６を導通状態とすることにより、ノードｅを含むワード線の電位を急速に立ち下げ、ローレベルとすることができる。
【００４３】
次に本発明の他の実施形態について説明する。上述した本発明の一実施形態の説明においては、半導体記憶装置のワード線に対して本発明に係わる制御部を設ける場合について説明したが、階層ビット線方式で使用されるバンク線に対しても本発明は、容易に適用することができる。また、回路的に同様の効果が得られる場合であれば、バンク線のみに本発明を適用するようにしても良い。さらに、ワード線に限らずあらゆる配線に本発明は、容易に適用することができ、また、半導体記憶装置のみならず、他の半導体装置に適用するようにしても良い。
【００４４】
なお、本発明が上記各実施形態に限定されず、本発明の技術思想の範囲内において、各実施形態は適宜変更され得ることは明らかである。また、上記構成部材の数、位置、形状等は、上記各実施形態に限定されず、本発明を実施する上で好適な数、位置、形状にすることができる。
【００４５】
【発明の効果】
本発明を半導体記憶装置に適用した場合には、選択ワード線の電位の立ち上がりに影響を与えることなく、非選択ワード線の電位のみを急速に立ち下げることができ、処理の高速化を図ることができる。また、ワード線を短くする必要がないため、メモリセルアレイを分割する必要がなく、チップサイズの大型化が抑制される。さらに、簡単な構成でワード線の信号状態を検出することができ、然も、ワード線や所定の配線の電位の立ち下がりを高速化するための動作の始動タイミングを生成することができるため、構成を簡素化することができる。
【００４６】
また、本発明を半導体装置に適用した場合には、活性状態の配線の電位の立ち上がりに影響を与えることなく、不活性状態の配線の電位のみを急速に立ち下げることができるため、処理の高速化を図ることができ、然も、チップサイズの大型化を抑制することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態の要部の構成を示す回路図である。
【図２】本発明の一実施形態の動作説明に用いる波形図である。
【図３】従来の半導体記憶装置の説明に用いる説明図である。
【図４】従来の半導体記憶装置の説明に用いる説明図である。
【図５】従来の半導体記憶装置の説明に用いる説明図である。
【図６】従来の半導体記憶装置の説明に用いる説明図である。
【符号の説明】
１，１２入力端子
２，３，９，１０，１１インバータ回路
４ラッチ回路
５ＮＯＲ回路
６，７ｎチャンネル型のＭＯＳトランジスタ
８ｐチャンネル型のＭＯＳトランジスタ

Claims

アレイ状に配されたメモリセルの読み出しにワード線を用いる半導体記憶装置において、
前記メモリセルの所定のものを指定するアドレス信号の変化を検知するアドレス遷移検知手段と、
前記アドレス遷移検知手段の出力によりワード線選択アドレス遷移時、または、ワード線非選択アドレス遷移時のワード線の信号状態を記憶する情報保持手段と、
ワード線選択アドレス遷移後に変更される前記ワード線の信号状態と、前記情報保持手段に記憶された情報とに基づいてワード線の電位の立ち下がりのみを高速化する信号制御手段と、を備え、
前記信号制御手段には、前記ワード線選択アドレス遷移後に変更されるワード線の信号状態を検出するための反転電圧が高く設定されたインバータ回路が含まれ、該インバータ回路は、前記ワード線の電位の立ち下がりのみを高速化するために、前記ワード線の信号の立下り変化の早い状態の情報を出力することを特徴とする半導体記憶装置。
前記インバータ回路を含んだ前記信号制御手段は、入力側がワード線端に接続されたインバータ回路列と、ソースが接地され、ドレインがワード線端に接続されたｎチャンネルトランジスタと、ＮＯＲ回路とを有し、上記インバータ回路列の出力を上記情報保持手段に供給すると共に、上記ＮＯＲ回路の一方の入力端子に供給し、上記情報保持手段の出力を上記ＮＯＲ回路の他方の入力端子に供給して上記ＮＯＲ回路の出力を上記ｎチャンネルトランジスタのゲートに供給するように構成されていることを特徴とする請求項１に記載の半導体記憶装置。
さらに、所定のワード線の電位を振幅させるワード線選択手段を備え、上記情報保持手段及び上記信号制御手段のそれぞれが上記ワード線選択手段の設置位置に対して反対側となるワード線端側に設けられることを特徴とする請求項１または請求項２に記載の半導体記憶装置。