DE3405608C2 - - Google Patents
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
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- G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
- G11C29/832—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption with disconnection of faulty elements
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Static Random-Access Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
Die Erfindung betrifft einen redundanzgesicherten Halbleiterspeicher gemäß
dem Oberbegriff des Patentanspruchs 1.
Ein derartiger redundanzgesicherter Halbleiterspeicher ist bereits aus der US 42 28 528
bekannt. Dieser bekannte Halbleiterspeicher enthält eine Matrix von
Speicherzellen in mehreren regulären Speicherzellenzügen, wenigstens einen zusätzlichen
Speicherzellenzug für redundanten Aufbau und ein Übernahmesystem,
das auf dem zusätzlichen Speicherzellenzug umschaltet, wenn ein regulärer
Speicherzellenzug ein fehlerhaftes Bit aufweist, wobei das Übernahmesystem
folgende Einrichtungen umfaßt: eine erste Auswähleinrichtung zum Auswählen
von einem der regulären Speicherzellenzüge, mit einem Decoder und einem unterbrechbaren
Stromleiter, der unterbrochen wird, wenn der reguläre Speicherzellenzug
ein fehlerhaftes Bit aufweist, wodurch das Ausgangssignal vom Decoder
nicht mehr an den fehlerhaften regulären Speicherzellenzug gegeben wird, und eine
zweite Auswähleinrichtung zum Auswählen von einem der zusätzlichen Speicherzellenzüge.
Im folgenden wird an Hand von Fig. 1 der Aufbau eines weiteren
herkömmlichen, redundanzabgesicherten Halbleiterspeichers
mit einem bekannten Übernahmesystem beschrieben. Das Beispiel
betrifft einen Speicher mit einer regulären Auswähleinrichtung
zum Auswählen eines regulären Speicherzellenzuges
in einem statischen RAM. Ein Decoder 1 decodiert ein
Eingabeadreßsignal. Sein Ausgang 2 ist mit Gates 11 und 12
von MOS-Transistoren 9 bzw. 10 durch eine Sicherung 3 aus
Polysilizium verbunden. Diese Sicherung kann durch einen
Laserstrahl oder dergleichen geschmolzen oder anderswie
zerstört werden. Die MOS-Transistoren 9 und 10 zum Auswählen
einer gewünschten Spalte liegen in einem regulären
Speicherzellen-Spaltenzug 31 mit regulären Speicherzellen in
jeder Spalte. Ein Widerstandselement 4 mit hohem Widerstand
aus Polysilizium liegt zwischen Erde und den Gates 11 und
12. Die Drains (oder Sources) der MOS-Transistoren stehen mit Bit-Leitungen
7 bzw. 8 in Verbindung. Die Sources (oder Drains) sind an
Ein/Ausgabe-Leitungen 5 bzw. 6 angeschlossen.
Das System funktioniert wie folgt:
Solange der reguläre Speicherzellen-Spaltenzug 31 kein fehlerhaftes
Bit enthält, fließt Strom durch die Sicherung 3
in regulärer Weise, wodurch das Ausgangssignal vom Decoder 1
an die Gates 11 und 12 der MOS-Transistoren 9 bzw. 10 gegeben
wird. Wenn das Signal am Decoderausgang 2 auf hohen Pegel
"H" geht, schalten die MOS-Transistoren 9 und 10 ein und
verbinden dadurch die Bit-Leitungen 7 bzw. 8 mit den Ein/Ausgabe-
Leitungen 5 bzw. 6. Dadurch wird die gespeicherte Information
ausgelesen.
Wenn andererseits der reguläre Speicherzellen-Spaltenzug 31
ein fehlerhaftes Bit enthält, wird die Sicherung 3 auf Grundlage
eines programmierten Befehls mittels eines Laserstrahls
geschmolzen, wodurch der Ausgang 2 des Decoders von den
Gates 11 und 12 der MOS-Transistoren 9 bzw. 10 getrennt
wird. Die elektrischen Ladungen an den Gates 11 und 12
werden über das Element 4 mit hohem Widerstand entladen,
so daß die Potentiale der Gates 11 und 12 dem Erdpotential
entsprechen. Dadurch wird der Stromfluß durch die MOS-Transistor
9 und 10 unterbrochen und die Bit-Leitungen 7 und 8
werden elektrisch von den Ein/Ausgabe-Leitungen 5 und 6 getrennt.
Dadurch spricht der reguläre Speicherzellen-Spaltenzug
31 gemäß Fig. 1 nicht mehr auf Lese/Schreib-Operationen
des Speichers an.
Mit dem Durchbrennen der Sicherung beginnt eine zusätzliche
Auswähleinrichtung mit der zusätzlichen Speicherzellengruppe
einen zusätzlichen Speicherzellen-Spaltenzug anzusteuern, der
die Aufgabe des fehlerhaften Zuges gemäß einem programmierten
Befehl übernimmt. Wenn also in dem regulären Zug 31 ein fehlerhaftes
Bit auftaucht, wird dieser von den Ein/Ausgabe-Leitungen abgetrennt
und die zusätzliche Auswähleinrichtung
wählt auf ein Adreßeingangssignal hin, das ansonsten der regulären
Auswähleinrichtung zum Auswählen eines regulären Zuges
zugeführt worden wäre, einen zusätzlichen Zellenzug an;
die Sicherung 3 wird durch einen Laserstrahl unterbrochen,
und dadurch kann der zusätzliche Speicherzellenzug die Funktion
des fehlerhaften Zuges übernehmen. Aus dem vorstehend
Beschriebenen ist ersichtlich, daß der herkömmliche Aufbau
ein Widerstandselement 4 mit hohem Widerstand benötigt, damit
der Spaltenzug mit fehlerhafter Speicherzelle im nicht angewählten
Zustand verbleibt. Elemente mit hohem Widerstand sind
im allgemeinen aus Polysilizium oder einem anderen Material
hohen Widerstandes gebildet. In einem CMOS-Speicher, in dem
ein P-Kanal MOS-Transistor als Ladetransistor dient, ist es
erforderlich, derartiges Polysilizium gesondert herzustellen,
was außerordentlich komplizierte Herstellschritte nötig
macht. Dies führt zu erhöhten Herstellkosten.
Aus "IBM-TDB", Dezember 1980, Seiten 3248 bis 3250 ist es weiterhin bekannt, bei
redundanzgesicherten Halbleiterspeichern ein Flip-Flop einzusetzen, um einen
fehlerhaften regulären Speicherzellenzug in einem nicht anwählbaren Zustand
zu halten.
Der Erfindung liegt die Aufgabe zugrunde, den redundanzgesicherten Halbleiterspeicher
der eingangs genannten Art so weiterzubilden, daß ein fehlerhafter regulärer
Speicherzellenzug praktisch ohne Stromverbrauch in einem nicht anwählbaren
Zustand gehalten werden kann.
Die Lösung der gestellten Aufgabe zeichnet sich dadurch aus, daß
- - ein Ausgang des Decoders über den unterbrechbaren Stromleiter mit einem Eingangsanschluß eines Inverters verbunden ist, der aus zwei MOS-Transistoren gebildet ist, die zwischen einer Spannungsversorgung und Erde in Reihe geschaltet sind,
- - ein Ausgangsanschluß des Inverters mit dem regulären Speicherzellenzug verbunden ist,
- - zwei weitere MOS-Transistoren vorhanden sind, die parallel zueinander geschaltet sind, und die jeweils mit ersten ihrer stromführenden Elektroden mit dem Eingangsanschluß des Inverters verbunden sind, und
- - ein Gate-Anschluß des einen weiteren MOS-Transistors mit dem Ausgangsanschluß des Inverters sowie ein Gate-Anschluß des anderen weiteren MOS-Transistors mit einem Rücksetzanschluß verbunden sind, an den bei fehlerhaften regulären Speicherzellenzug ein Rücksetzsignal anlegbar ist, um diesen Speicherzellenzug in einem nicht wählbaren Zustand zu halten.
Der redundanzgesicherte Halbleiterspeicher nach der Erfindung ist mit einem
Übernahmesystem, das keinen Strom verbraucht, redundant abgesichert. Weiterhin
ist auch kein aus speziellem Material herzustellender Widerstand erforderlich,
so daß der Halbleiterspeicher vorteilhaft in Ganz-CMOS-Ausführung gebaut
werden kann.
Die Erfindung wird nachfolgend unter Bezugnahme auf die Zeichnung näher beschrieben.
Es zeigt
Fig. 1 eine Schaltung eines bekannten, redundanzgesicherten Halbleiterspeichers
und
Fig. 2 eine Schaltung eines redundanzgesicherten Halbleiterspeichers nach der
Erfindung.
Bei der Beschreibung von Fig. 2 wird auf bereits anhand von Fig. 1 erläuterte
Schaltungsstelle nicht mehr näher eingegangen. Die Schaltung gemäß Fig. 2 weist
einen NAND-Decoder 28 auf, dessen Ausgang 29 mit einer Halteschaltung (latch-
Schaltung 30 über eine Sicherung 3 verbunden ist. Der Ausgang
der Halteschaltung 30 ist mit den Gates 11 und 12
der MOS-Transistoren 9 und 10 im regulären Speicherzellen-Spaltenzug
31 verbunden. Die Drains (oder Sources) der MOS-Transistoren
9 und 10 sind mit Bit-Leitungen 7 bzw. 8 verbunden,
und ihre Sources (oder Drains) sind mit den Ein/Ausgangs-
Leitungen 5 bzw. 6 verbunden.
Die Halteschaltung 30 weist einen Aufbau auf, bei dem
ein CMOS-Inverter durch einen P-Kanal-MOS-Transistor 21 und
einen N-Kanal MOS-Transistor 22 gebildet ist, die zwischen
einer Spannungsversorgung 25 und Erde in Reihe geschaltet
sind. Die Sources weiterer P-Kanal-MOS-Transistoren 23 und
24 sind mit der Spannungsversorgung 25 und ihre Drains sind
mit dem Eingangsanschluß 13 des CMOS-Inverters verbunden.
Darüber hinaus ist das Gate des P-Kanal-MOS-Transistors 23
mit dem Ausgangsanschluß 27 des CMOS-Inverters verbunden.
Das Gate des P-Kanal-MOS-Transistors 24 ist an einen Anschluß
26 so angeschlossen, daß ein Rücksetzimpuls bei Anlegen
der Spannung an das Gate gegeben wird.
Das Übernahmesystem 40 umfaßt den NAND-Decoder 28, die
Sicherung 3 und die Halteschaltung 30. Es funktioniert
wie folgt: Wenn der reguläre Speicherzellen-Spaltenzug 31
kein fehlerhaftes Bit aufweist, wird kein Laserstrahl auf
die Sicherung 3 gegeben, wodurch der Ausgang 29 des NAND-
Decoders 28 mit dem Eingang 13 des CMOS-Inverters verbunden
bleibt. Die Halteschaltung 30 wird dabei durch
den NAND-Decoder 28 angesteuert und wirkt als Inverter und
gibt decodierte Signale an die Gates 11 und 12 der MOS-
Transistoren 9 bzw. 10. So wird die reguläre Speichenfunktion
ausgeübt. Wenn das Ausgangssignal 29 des NAND-Decoders 28
niedrigen Pegel "L" einnimmt, weist das Signal am Ausgang 27
des monostabilen Flip-Flop hohen Pegel "H" auf, wodurch die
MOS-Transistoren 9 und 10 geschaltet werden. Dadurch werden
die Bit-Leitungen 7 und 8 mit den Ein/Ausgangs-Leitungen 5
bzw. 6 verbunden. Dadurch wird die gespeicherte Information
ausgelesen.
Wenn dagegen der reguläre Speicherzellen-Spaltenzug 31 ein fehlerhaftes
Bit aufweist, wird die Sicherung 3 durch einen Laserstrahl
durchgebrannt, wodurch der Ausgang 29 des NAND-
Decoders 28 von der Halteschaltung 30 abgetrennt wird.
Das Signal am Ausgang 27 der Halteschaltung 30 bleibt auf niedrigem
Pegel "L". Dies rührt daher, daß dann, wenn Spannung
angelegt wird, der P-Kanal-MOS-Transistor 24 durch den Rücksetzimpuls
an seinem Gate vom Anschluß 26 her eingeschaltet
wird, wodurch das Signal am Eingang 13 des CMOS-Inverters
hohen Pegel "H" einnimmt und dadurch das Signal am Ausgang 27
niedrigen Pegel "L" erhält. Dieser Zustand bleibt ohne Stromfluß erhalten.
Daher bleiben die MOS-Transistoren 9 und 10 ausgeschaltet
und trennen die Bit-Leitungen 7 und 8 elektrisch von den
Ein/Ausgangs-Leitungen 5 bzw. 6 ab. Dadurch spricht der
fehlerhafte Speicherzellen-Spaltenzug 31 nicht mehr auf Lese-/Schreiboperationen
des Speichers an. Gleichzeitig wird ein (nicht dargestellter)
zusätzlicher Speicherzellen-Spaltenzug gemäß einem programmierten
Befehl ausgewählt und übernimmt die Funktion
des fehlerhaften Zuges 31. Wie oben angegeben, besteht der
programmierte Befehl darin, daß dann, wenn ein fehlerhaftes
Bit im regulären Zug 31 auftritt, die zusätzliche Auswähleinrichtung
zum Auswählen eines zusätzlichen Zellenzuges auf
ein Adreßeingangssignal hin zu arbeiten beginnt, welches
Signal andernfalls dem regulären Zug zugeführt werden würde.
Die Sicherung 3 wird durch einen Laserstrahl unterbrochen
und ermöglicht es dadurch, daß der zusätzliche Zellenzug
die Funktion des regulären Zellenzuges übernimmt.
In der obenstehenden Beschreibung ist von Spaltenzügen die
Rede. Die Erfindung kann aber entsprechend auf Zellenzüge
in Reihen angewendet werden. Statt eines CMOS-Speichers
kann auch ein NMOS(N-Kanal-MOS-)Bauteil verwendet werden.
Statt einer Sicherung aus Polysilizium, die durch
einen Laserstrahl unterbrochen wird, kann eine durch Stromfluß
schmelzbare elektrische Sicherung verwendet werden.
Es kann auch eine Polysiliziumsicherung verwendet werden,
die durch Laser-Annealing unterbrochen wird.
Claims (4)
1. Redundanzgesicherter Halbleiterspeicher mit
- - einer Matrix von Speicherzellen in mehreren regulären Speicherzellenzügen (31),
- - wenigstens einem zusätzlichen Speicherzellenzug für redundanten Aufbau und
- - einem Übernahmesystem, das auf den zusätzlichen Speicherzellenzug umschaltet,
wenn ein regulärer Speicherzellenzug ein fehlerhaftes Bit aufweist, wobei das
Übernahmesystem folgende Einrichtungen umfaßt:
- - eine erste Auswähleinrichtung zum Auswählen von einem der regulären Speicherzellenzüge, mit einem Decoder (28) und einem unterbrechbaren Stromleiter (3), der unterbrochen wird, wenn der reguläre Speicherzellenzug ein fehlerhaftes Bit aufweist, wodurch das Ausgangssignal vom Decoder (28) nicht mehr an den fehlerhaften regulären Speicherzellenzug gegeben wird, und
- - eine zweite Auswähleinrichtung zum Auswählen von einem der zusätzlichen Speicherzellenzüge,
dadurch gekennzeichnet, daß
- - ein Ausgang (29) des Decoders (28) über den unterbrechbaren Stromleiter (3) mit einem Eingangsanschluß (13) eines Inverters verbunden ist, der aus zwei MOS- Transistoren (21, 22) gebildet ist, die zwischen einer Spannungsversorgung (25) und Erde in Reihe geschaltet sind,
- - ein Ausgangsanschluß (27) des Inverters mit dem regulären Speicherzellenzug verbunden ist,
- - zwei weitere MOS-Transistoren (23, 24) vorhanden sind, die parallel zueinander geschaltet sind, und die jeweils mit ersten ihrer stromführenden Elektroden mit der Spannungsversorgung (25) sowie mit zweiten ihrer stromführenden Elektroden mit dem Eingangsanschluß (13) des Inverters verbunden sind, und
- - ein Gate-Anschluß des einen weiteren MOS-Transistors (23) mit dem Ausgangsanschluß (27) des Inverters sowie ein Gate-Anschluß des anderen weiteren MOS- Transistors (24) mit einem Rücksetzanschluß (26) verbunden sind, an den bei fehlerhaftem regulärem Speicherzellenzug ein Rücksetzsignal anlegbar ist, um diesen Speicherzellenzug in einem nicht anwählbaren Zustand zu halten.
2. Redundanzgesicherter Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet,
daß die MOS-Transistoren des Inverters durch einen P-Kanal-
MOS-Transistor (21) und einen N-Kanal-MOS-Transistor (22) gebildet sind, und
daß ferner die weiteren MOS-Transistoren (23, 24) P-Kanal-MOS-Transistoren
sind.
3. Redundanzgesicherter Halbleiterspeicher nach Anspruch 1 oder 2, dadurch
gekennzeichnet, daß der unterbrechbare Stromleiter (3) eine Polysiliziumsicherung
ist, die durch einen Laserstrahl zerstörbar ist.
Applications Claiming Priority (1)
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JP58026463A JPS59151400A (ja) | 1983-02-17 | 1983-02-17 | 半導体記憶装置 |
Publications (2)
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DE3405608C2 true DE3405608C2 (de) | 1991-04-25 |
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JP (1) | JPS59151400A (de) |
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Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4829481A (en) * | 1985-08-20 | 1989-05-09 | Sgs-Thomson Microelectronics, Inc. | Defective element disabling circuit having a laser-blown fuse |
JPS6265300A (ja) * | 1985-09-18 | 1987-03-24 | Toshiba Corp | 半導体記憶装置 |
US4714839A (en) * | 1986-03-27 | 1987-12-22 | Advanced Micro Devices, Inc. | Control circuit for disabling or enabling the provision of redundancy |
US4798976A (en) * | 1987-11-13 | 1989-01-17 | International Business Machines Corporation | Logic redundancy circuit scheme |
KR930003553B1 (ko) * | 1990-05-18 | 1993-05-06 | 현대전자산업주식회사 | 집적회로 컬럼수정(Column Repair)의 회로 |
US5327381A (en) * | 1992-06-03 | 1994-07-05 | Mips Computer Systems, Inc. | Redundancy selection apparatus and method for an array |
KR100268882B1 (ko) * | 1998-04-02 | 2000-10-16 | 김영환 | 반도체 메모리 장치의 보안 회로 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
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US3765002A (en) * | 1971-04-20 | 1973-10-09 | Siemens Ag | Accelerated bit-line discharge of a mosfet memory |
US4228528B2 (en) * | 1979-02-09 | 1992-10-06 | Memory with redundant rows and columns | |
US4459685A (en) * | 1982-03-03 | 1984-07-10 | Inmos Corporation | Redundancy system for high speed, wide-word semiconductor memories |
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1983
- 1983-02-17 JP JP58026463A patent/JPS59151400A/ja active Granted
-
1984
- 1984-02-13 US US06/579,604 patent/US4606013A/en not_active Expired - Lifetime
- 1984-02-16 DE DE19843405608 patent/DE3405608A1/de active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS59151400A (ja) | 1984-08-29 |
DE3405608A1 (de) | 1984-08-23 |
US4606013A (en) | 1986-08-12 |
JPS6350799B2 (de) | 1988-10-11 |
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