DE3405608C2

DE3405608C2 -

Info

Publication number: DE3405608C2
Application number: DE3405608A
Authority: DE
Inventors: Masahiko Takarazuka Hyogo Jp Yoshimoto
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1983-02-17
Filing date: 1984-02-16
Publication date: 1991-04-25
Also published as: JPS6350799B2; JPS59151400A; US4606013A; DE3405608A1

Description

Die Erfindung betrifft einen redundanzgesicherten Halbleiterspeicher gemäß dem Oberbegriff des Patentanspruchs 1.

Ein derartiger redundanzgesicherter Halbleiterspeicher ist bereits aus der US 42 28 528 bekannt. Dieser bekannte Halbleiterspeicher enthält eine Matrix von Speicherzellen in mehreren regulären Speicherzellenzügen, wenigstens einen zusätzlichen Speicherzellenzug für redundanten Aufbau und ein Übernahmesystem, das auf dem zusätzlichen Speicherzellenzug umschaltet, wenn ein regulärer Speicherzellenzug ein fehlerhaftes Bit aufweist, wobei das Übernahmesystem folgende Einrichtungen umfaßt: eine erste Auswähleinrichtung zum Auswählen von einem der regulären Speicherzellenzüge, mit einem Decoder und einem unterbrechbaren Stromleiter, der unterbrochen wird, wenn der reguläre Speicherzellenzug ein fehlerhaftes Bit aufweist, wodurch das Ausgangssignal vom Decoder nicht mehr an den fehlerhaften regulären Speicherzellenzug gegeben wird, und eine zweite Auswähleinrichtung zum Auswählen von einem der zusätzlichen Speicherzellenzüge.

Im folgenden wird an Hand von Fig. 1 der Aufbau eines weiteren herkömmlichen, redundanzabgesicherten Halbleiterspeichers mit einem bekannten Übernahmesystem beschrieben. Das Beispiel betrifft einen Speicher mit einer regulären Auswähleinrichtung zum Auswählen eines regulären Speicherzellenzuges in einem statischen RAM. Ein Decoder 1 decodiert ein Eingabeadreßsignal. Sein Ausgang 2 ist mit Gates 11 und 12 von MOS-Transistoren 9 bzw. 10 durch eine Sicherung 3 aus Polysilizium verbunden. Diese Sicherung kann durch einen Laserstrahl oder dergleichen geschmolzen oder anderswie zerstört werden. Die MOS-Transistoren 9 und 10 zum Auswählen einer gewünschten Spalte liegen in einem regulären Speicherzellen-Spaltenzug 31 mit regulären Speicherzellen in jeder Spalte. Ein Widerstandselement 4 mit hohem Widerstand aus Polysilizium liegt zwischen Erde und den Gates 11 und 12. Die Drains (oder Sources) der MOS-Transistoren stehen mit Bit-Leitungen 7 bzw. 8 in Verbindung. Die Sources (oder Drains) sind an Ein/Ausgabe-Leitungen 5 bzw. 6 angeschlossen.

Das System funktioniert wie folgt:

Solange der reguläre Speicherzellen-Spaltenzug 31 kein fehlerhaftes Bit enthält, fließt Strom durch die Sicherung 3 in regulärer Weise, wodurch das Ausgangssignal vom Decoder 1 an die Gates 11 und 12 der MOS-Transistoren 9 bzw. 10 gegeben wird. Wenn das Signal am Decoderausgang 2 auf hohen Pegel "H" geht, schalten die MOS-Transistoren 9 und 10 ein und verbinden dadurch die Bit-Leitungen 7 bzw. 8 mit den Ein/Ausgabe- Leitungen 5 bzw. 6. Dadurch wird die gespeicherte Information ausgelesen.

Wenn andererseits der reguläre Speicherzellen-Spaltenzug 31 ein fehlerhaftes Bit enthält, wird die Sicherung 3 auf Grundlage eines programmierten Befehls mittels eines Laserstrahls geschmolzen, wodurch der Ausgang 2 des Decoders von den Gates 11 und 12 der MOS-Transistoren 9 bzw. 10 getrennt wird. Die elektrischen Ladungen an den Gates 11 und 12 werden über das Element 4 mit hohem Widerstand entladen, so daß die Potentiale der Gates 11 und 12 dem Erdpotential entsprechen. Dadurch wird der Stromfluß durch die MOS-Transistor 9 und 10 unterbrochen und die Bit-Leitungen 7 und 8 werden elektrisch von den Ein/Ausgabe-Leitungen 5 und 6 getrennt. Dadurch spricht der reguläre Speicherzellen-Spaltenzug 31 gemäß Fig. 1 nicht mehr auf Lese/Schreib-Operationen des Speichers an.

Mit dem Durchbrennen der Sicherung beginnt eine zusätzliche Auswähleinrichtung mit der zusätzlichen Speicherzellengruppe einen zusätzlichen Speicherzellen-Spaltenzug anzusteuern, der die Aufgabe des fehlerhaften Zuges gemäß einem programmierten Befehl übernimmt. Wenn also in dem regulären Zug 31 ein fehlerhaftes Bit auftaucht, wird dieser von den Ein/Ausgabe-Leitungen abgetrennt und die zusätzliche Auswähleinrichtung wählt auf ein Adreßeingangssignal hin, das ansonsten der regulären Auswähleinrichtung zum Auswählen eines regulären Zuges zugeführt worden wäre, einen zusätzlichen Zellenzug an; die Sicherung 3 wird durch einen Laserstrahl unterbrochen, und dadurch kann der zusätzliche Speicherzellenzug die Funktion des fehlerhaften Zuges übernehmen. Aus dem vorstehend Beschriebenen ist ersichtlich, daß der herkömmliche Aufbau ein Widerstandselement 4 mit hohem Widerstand benötigt, damit der Spaltenzug mit fehlerhafter Speicherzelle im nicht angewählten Zustand verbleibt. Elemente mit hohem Widerstand sind im allgemeinen aus Polysilizium oder einem anderen Material hohen Widerstandes gebildet. In einem CMOS-Speicher, in dem ein P-Kanal MOS-Transistor als Ladetransistor dient, ist es erforderlich, derartiges Polysilizium gesondert herzustellen, was außerordentlich komplizierte Herstellschritte nötig macht. Dies führt zu erhöhten Herstellkosten.

Aus "IBM-TDB", Dezember 1980, Seiten 3248 bis 3250 ist es weiterhin bekannt, bei redundanzgesicherten Halbleiterspeichern ein Flip-Flop einzusetzen, um einen fehlerhaften regulären Speicherzellenzug in einem nicht anwählbaren Zustand zu halten.

Der Erfindung liegt die Aufgabe zugrunde, den redundanzgesicherten Halbleiterspeicher der eingangs genannten Art so weiterzubilden, daß ein fehlerhafter regulärer Speicherzellenzug praktisch ohne Stromverbrauch in einem nicht anwählbaren Zustand gehalten werden kann.

Die Lösung der gestellten Aufgabe zeichnet sich dadurch aus, daß

- ein Ausgang des Decoders über den unterbrechbaren Stromleiter mit einem Eingangsanschluß eines Inverters verbunden ist, der aus zwei MOS-Transistoren gebildet ist, die zwischen einer Spannungsversorgung und Erde in Reihe geschaltet sind,
- ein Ausgangsanschluß des Inverters mit dem regulären Speicherzellenzug verbunden ist,
- zwei weitere MOS-Transistoren vorhanden sind, die parallel zueinander geschaltet sind, und die jeweils mit ersten ihrer stromführenden Elektroden mit dem Eingangsanschluß des Inverters verbunden sind, und
- ein Gate-Anschluß des einen weiteren MOS-Transistors mit dem Ausgangsanschluß des Inverters sowie ein Gate-Anschluß des anderen weiteren MOS-Transistors mit einem Rücksetzanschluß verbunden sind, an den bei fehlerhaften regulären Speicherzellenzug ein Rücksetzsignal anlegbar ist, um diesen Speicherzellenzug in einem nicht wählbaren Zustand zu halten.

Der redundanzgesicherte Halbleiterspeicher nach der Erfindung ist mit einem Übernahmesystem, das keinen Strom verbraucht, redundant abgesichert. Weiterhin ist auch kein aus speziellem Material herzustellender Widerstand erforderlich, so daß der Halbleiterspeicher vorteilhaft in Ganz-CMOS-Ausführung gebaut werden kann.

Die Erfindung wird nachfolgend unter Bezugnahme auf die Zeichnung näher beschrieben.

Es zeigt

Fig. 1 eine Schaltung eines bekannten, redundanzgesicherten Halbleiterspeichers und

Fig. 2 eine Schaltung eines redundanzgesicherten Halbleiterspeichers nach der Erfindung.

Bei der Beschreibung von Fig. 2 wird auf bereits anhand von Fig. 1 erläuterte Schaltungsstelle nicht mehr näher eingegangen. Die Schaltung gemäß Fig. 2 weist einen NAND-Decoder 28 auf, dessen Ausgang 29 mit einer Halteschaltung (latch- Schaltung 30 über eine Sicherung 3 verbunden ist. Der Ausgang der Halteschaltung 30 ist mit den Gates 11 und 12 der MOS-Transistoren 9 und 10 im regulären Speicherzellen-Spaltenzug 31 verbunden. Die Drains (oder Sources) der MOS-Transistoren 9 und 10 sind mit Bit-Leitungen 7 bzw. 8 verbunden, und ihre Sources (oder Drains) sind mit den Ein/Ausgangs- Leitungen 5 bzw. 6 verbunden.

Die Halteschaltung 30 weist einen Aufbau auf, bei dem ein CMOS-Inverter durch einen P-Kanal-MOS-Transistor 21 und einen N-Kanal MOS-Transistor 22 gebildet ist, die zwischen einer Spannungsversorgung 25 und Erde in Reihe geschaltet sind. Die Sources weiterer P-Kanal-MOS-Transistoren 23 und 24 sind mit der Spannungsversorgung 25 und ihre Drains sind mit dem Eingangsanschluß 13 des CMOS-Inverters verbunden. Darüber hinaus ist das Gate des P-Kanal-MOS-Transistors 23 mit dem Ausgangsanschluß 27 des CMOS-Inverters verbunden. Das Gate des P-Kanal-MOS-Transistors 24 ist an einen Anschluß 26 so angeschlossen, daß ein Rücksetzimpuls bei Anlegen der Spannung an das Gate gegeben wird.

Das Übernahmesystem 40 umfaßt den NAND-Decoder 28, die Sicherung 3 und die Halteschaltung 30. Es funktioniert wie folgt: Wenn der reguläre Speicherzellen-Spaltenzug 31 kein fehlerhaftes Bit aufweist, wird kein Laserstrahl auf die Sicherung 3 gegeben, wodurch der Ausgang 29 des NAND- Decoders 28 mit dem Eingang 13 des CMOS-Inverters verbunden bleibt. Die Halteschaltung 30 wird dabei durch den NAND-Decoder 28 angesteuert und wirkt als Inverter und gibt decodierte Signale an die Gates 11 und 12 der MOS- Transistoren 9 bzw. 10. So wird die reguläre Speichenfunktion ausgeübt. Wenn das Ausgangssignal 29 des NAND-Decoders 28 niedrigen Pegel "L" einnimmt, weist das Signal am Ausgang 27 des monostabilen Flip-Flop hohen Pegel "H" auf, wodurch die MOS-Transistoren 9 und 10 geschaltet werden. Dadurch werden die Bit-Leitungen 7 und 8 mit den Ein/Ausgangs-Leitungen 5 bzw. 6 verbunden. Dadurch wird die gespeicherte Information ausgelesen.

Wenn dagegen der reguläre Speicherzellen-Spaltenzug 31 ein fehlerhaftes Bit aufweist, wird die Sicherung 3 durch einen Laserstrahl durchgebrannt, wodurch der Ausgang 29 des NAND- Decoders 28 von der Halteschaltung 30 abgetrennt wird. Das Signal am Ausgang 27 der Halteschaltung 30 bleibt auf niedrigem Pegel "L". Dies rührt daher, daß dann, wenn Spannung angelegt wird, der P-Kanal-MOS-Transistor 24 durch den Rücksetzimpuls an seinem Gate vom Anschluß 26 her eingeschaltet wird, wodurch das Signal am Eingang 13 des CMOS-Inverters hohen Pegel "H" einnimmt und dadurch das Signal am Ausgang 27 niedrigen Pegel "L" erhält. Dieser Zustand bleibt ohne Stromfluß erhalten. Daher bleiben die MOS-Transistoren 9 und 10 ausgeschaltet und trennen die Bit-Leitungen 7 und 8 elektrisch von den Ein/Ausgangs-Leitungen 5 bzw. 6 ab. Dadurch spricht der fehlerhafte Speicherzellen-Spaltenzug 31 nicht mehr auf Lese-/Schreiboperationen des Speichers an. Gleichzeitig wird ein (nicht dargestellter) zusätzlicher Speicherzellen-Spaltenzug gemäß einem programmierten Befehl ausgewählt und übernimmt die Funktion des fehlerhaften Zuges 31. Wie oben angegeben, besteht der programmierte Befehl darin, daß dann, wenn ein fehlerhaftes Bit im regulären Zug 31 auftritt, die zusätzliche Auswähleinrichtung zum Auswählen eines zusätzlichen Zellenzuges auf ein Adreßeingangssignal hin zu arbeiten beginnt, welches Signal andernfalls dem regulären Zug zugeführt werden würde. Die Sicherung 3 wird durch einen Laserstrahl unterbrochen und ermöglicht es dadurch, daß der zusätzliche Zellenzug die Funktion des regulären Zellenzuges übernimmt.

In der obenstehenden Beschreibung ist von Spaltenzügen die Rede. Die Erfindung kann aber entsprechend auf Zellenzüge in Reihen angewendet werden. Statt eines CMOS-Speichers kann auch ein NMOS(N-Kanal-MOS-)Bauteil verwendet werden. Statt einer Sicherung aus Polysilizium, die durch einen Laserstrahl unterbrochen wird, kann eine durch Stromfluß schmelzbare elektrische Sicherung verwendet werden. Es kann auch eine Polysiliziumsicherung verwendet werden, die durch Laser-Annealing unterbrochen wird.

Claims

1. Redundanzgesicherter Halbleiterspeicher mit

- einer Matrix von Speicherzellen in mehreren regulären Speicherzellenzügen (31),
- wenigstens einem zusätzlichen Speicherzellenzug für redundanten Aufbau und
- einem Übernahmesystem, das auf den zusätzlichen Speicherzellenzug umschaltet, wenn ein regulärer Speicherzellenzug ein fehlerhaftes Bit aufweist, wobei das Übernahmesystem folgende Einrichtungen umfaßt:
- - eine erste Auswähleinrichtung zum Auswählen von einem der regulären Speicherzellenzüge, mit einem Decoder (28) und einem unterbrechbaren Stromleiter (3), der unterbrochen wird, wenn der reguläre Speicherzellenzug ein fehlerhaftes Bit aufweist, wodurch das Ausgangssignal vom Decoder (28) nicht mehr an den fehlerhaften regulären Speicherzellenzug gegeben wird, und
- - eine zweite Auswähleinrichtung zum Auswählen von einem der zusätzlichen Speicherzellenzüge,

dadurch gekennzeichnet, daß

- ein Ausgang (29) des Decoders (28) über den unterbrechbaren Stromleiter (3) mit einem Eingangsanschluß (13) eines Inverters verbunden ist, der aus zwei MOS- Transistoren (21, 22) gebildet ist, die zwischen einer Spannungsversorgung (25) und Erde in Reihe geschaltet sind,
- ein Ausgangsanschluß (27) des Inverters mit dem regulären Speicherzellenzug verbunden ist,
- zwei weitere MOS-Transistoren (23, 24) vorhanden sind, die parallel zueinander geschaltet sind, und die jeweils mit ersten ihrer stromführenden Elektroden mit der Spannungsversorgung (25) sowie mit zweiten ihrer stromführenden Elektroden mit dem Eingangsanschluß (13) des Inverters verbunden sind, und
- ein Gate-Anschluß des einen weiteren MOS-Transistors (23) mit dem Ausgangsanschluß (27) des Inverters sowie ein Gate-Anschluß des anderen weiteren MOS- Transistors (24) mit einem Rücksetzanschluß (26) verbunden sind, an den bei fehlerhaftem regulärem Speicherzellenzug ein Rücksetzsignal anlegbar ist, um diesen Speicherzellenzug in einem nicht anwählbaren Zustand zu halten.

2. Redundanzgesicherter Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die MOS-Transistoren des Inverters durch einen P-Kanal- MOS-Transistor (21) und einen N-Kanal-MOS-Transistor (22) gebildet sind, und daß ferner die weiteren MOS-Transistoren (23, 24) P-Kanal-MOS-Transistoren sind.

3. Redundanzgesicherter Halbleiterspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der unterbrechbare Stromleiter (3) eine Polysiliziumsicherung ist, die durch einen Laserstrahl zerstörbar ist.