JPS59151400A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS59151400A JPS59151400A JP58026463A JP2646383A JPS59151400A JP S59151400 A JPS59151400 A JP S59151400A JP 58026463 A JP58026463 A JP 58026463A JP 2646383 A JP2646383 A JP 2646383A JP S59151400 A JPS59151400 A JP S59151400A
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- JP
- Japan
- Prior art keywords
- memory cell
- latch circuit
- normal memory
- group
- output
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
- G11C29/832—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption with disconnection of faulty elements
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Static Random-Access Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、冗長ビット、即ち予備メモリセル列または
予備メモリセル行を含む半導体記憶装置に関し、特（こ
該装ｄの、正規メモリセルを選択する正規選択手段の改
良ｌこ関ｒるものである。
予備メモリセル行を含む半導体記憶装置に関し、特（こ
該装ｄの、正規メモリセルを選択する正規選択手段の改
良ｌこ関ｒるものである。
−役１こ、半４体記・は装置の人装置化１こ伴なうチッ
プナイズの増大とパターンの微細化★こより、ビット不
良に起因する不良が増加し、歩留りが低下する。そこで
、あらかじめチップ内１こ予備のメモリセル列またはメ
モリセル行を設けて８き、ｔストＩこより、正規のメモ
リセル１こビット不良が発見されると、ヒユーズなどを
含む回路をプログラムすること）こより、以後はビット
不良を含むメモリセル列またはメモリセル行の代りに上
記予備のメモリセル列またはメモリセル行が選択される
ようにしたものがある。
プナイズの増大とパターンの微細化★こより、ビット不
良に起因する不良が増加し、歩留りが低下する。そこで
、あらかじめチップ内１こ予備のメモリセル列またはメ
モリセル行を設けて８き、ｔストＩこより、正規のメモ
リセル１こビット不良が発見されると、ヒユーズなどを
含む回路をプログラムすること）こより、以後はビット
不良を含むメモリセル列またはメモリセル行の代りに上
記予備のメモリセル列またはメモリセル行が選択される
ようにしたものがある。
このような冗長回路を含む半導体記憶装置擾こ８いでは
、不良ビットを含む正規メモリセル群を正規デコーダか
ら切り離した後の該正規メモリセル群のノードを１Ｌ”
１こ固定する必要があろつ即ち、不良ビットを含む正規
メモリセル群を非選択状態ｌこ維持する必要がある。
、不良ビットを含む正規メモリセル群を正規デコーダか
ら切り離した後の該正規メモリセル群のノードを１Ｌ”
１こ固定する必要があろつ即ち、不良ビットを含む正規
メモリセル群を非選択状態ｌこ維持する必要がある。
このだめの従来の正規選択手段の構成を第１図１こ示す
。この例では、特Ｉこスタ云イックＲＡ Ｍの列方向の
正規選択手段１こつりて示しでいる。ｉｔこおいで、（
１）はデコーダ回路であり、該デコーダ回路（１）の出
力（２）はリッタヒユーズ、即ちレーザグローによりプ
ログラムされるポリシリコンヒユーズ（３）を介して正
規メモリセル列（３１）中の列選択トランジスタ＋９１
、 ｃｌＯ）の各々のゲート−極＋１１＋＋ １１り
に接続され、このゲート電極＋１１Ｊ 、 ｕ２１と接
地電位との間には、高抵抗ポリシリコンなどで形成され
る高抵抗手段（４）が配置されでいる。ま之、上記列選
択トランジスタ１９Ｌ（１０のドレイン（又はノース）
は各々ビットラインＬ７） 、 Ｌ１３＋ １こ、ノ
ース（又はドレイン）は各々Ｉ１０ライン＋５１ 、
＋６＋ ｌこ接続さバでいるっ次に動作ｔこついて説
明する。
。この例では、特Ｉこスタ云イックＲＡ Ｍの列方向の
正規選択手段１こつりて示しでいる。ｉｔこおいで、（
１）はデコーダ回路であり、該デコーダ回路（１）の出
力（２）はリッタヒユーズ、即ちレーザグローによりプ
ログラムされるポリシリコンヒユーズ（３）を介して正
規メモリセル列（３１）中の列選択トランジスタ＋９１
、 ｃｌＯ）の各々のゲート−極＋１１＋＋ １１り
に接続され、このゲート電極＋１１Ｊ 、 ｕ２１と接
地電位との間には、高抵抗ポリシリコンなどで形成され
る高抵抗手段（４）が配置されでいる。ま之、上記列選
択トランジスタ１９Ｌ（１０のドレイン（又はノース）
は各々ビットラインＬ７） 、 Ｌ１３＋ １こ、ノ
ース（又はドレイン）は各々Ｉ１０ライン＋５１ 、
＋６＋ ｌこ接続さバでいるっ次に動作ｔこついて説
明する。
まず、第１図１こ示された正規メモリセル列１３１１が
不良ビットを含まない時は、リックヒユーズ（３）はレ
ーザなどｌこよりブローされでおらず、デコーダ回路（
１）の出力（２）は列選択トランジスタ１９） 、 １
０）の各々のゲート１１υ、（Ｉ旧こ連結される。従っ
てデコーダ出力＋２１が゛） （（７／レベル１こ上昇
すると、列選択トランジスタｔ９Ｌ ｔｌＯ）がオンし
、ビットライン＋７１． ＋８）は各々Ｉ１０ライン
５１． ＋６）に連結され、情報が読み出さノＬる。
不良ビットを含まない時は、リックヒユーズ（３）はレ
ーザなどｌこよりブローされでおらず、デコーダ回路（
１）の出力（２）は列選択トランジスタ１９） 、 １
０）の各々のゲート１１υ、（Ｉ旧こ連結される。従っ
てデコーダ出力＋２１が゛） （（７／レベル１こ上昇
すると、列選択トランジスタｔ９Ｌ ｔｌＯ）がオンし
、ビットライン＋７１． ＋８）は各々Ｉ１０ライン
５１． ＋６）に連結され、情報が読み出さノＬる。
一方、正規メモリセル列（３１）が不良ビットを含む時
は２ リックヒユーズ（３）はレーザなど１こよりブロ
ーされでいるので、デコーダ出力（２）は列選択トラン
ジスタ＋９１ 、 ・」ｔｌ）の各々のゲートｔｉｌ＋
、 、功と電気的ｌこ絶縁される。従って、列選択トラ
ンジスタ＋９）＋ ＬＩＯ）の各々のゲート１刊、１１
力はその頃荷が高抵抗手段（４）を通しで接地電極Ｉこ
放電されること１こより接地電位（こ固定さルる。する
と、列選択トランジスタ（９）。
は２ リックヒユーズ（３）はレーザなど１こよりブロ
ーされでいるので、デコーダ出力（２）は列選択トラン
ジスタ＋９１ 、 ・」ｔｌ）の各々のゲートｔｉｌ＋
、 、功と電気的ｌこ絶縁される。従って、列選択トラ
ンジスタ＋９）＋ ＬＩＯ）の各々のゲート１刊、１１
力はその頃荷が高抵抗手段（４）を通しで接地電極Ｉこ
放電されること１こより接地電位（こ固定さルる。する
と、列選択トランジスタ（９）。
、ｊｕｌ）はカットオフし、ビットラインｔフ） 、
＋８）は各々Ｉ１０ライン５）、・、ｉｊ）と釣り離さ
ｎ、図示された部分の正規列はメモリーの読み普き動作
に全く関与しなくなる。
＋８）は各々Ｉ１０ライン５）、・、ｉｊ）と釣り離さ
ｎ、図示された部分の正規列はメモリーの読み普き動作
に全く関与しなくなる。
ま之、これと同時１こ、予備メモリセル群（図示せず）
１こおいでは、予備メモリセル列を選択する予備選択手
段が、不良ビットを含む正規メモリセル列（３１）を選
択しようとするアドレス４８号がこれに入力された時の
み選択されるよう１こレーザなどＪこよりプログラムさ
ｒＬ′Ｃいるので、不良ビットを含む正規メモリセル列
（３１）は、上記予備メモリセル列１こより置換される
こととなる。
１こおいでは、予備メモリセル列を選択する予備選択手
段が、不良ビットを含む正規メモリセル列（３１）を選
択しようとするアドレス４８号がこれに入力された時の
み選択されるよう１こレーザなどＪこよりプログラムさ
ｒＬ′Ｃいるので、不良ビットを含む正規メモリセル列
（３１）は、上記予備メモリセル列１こより置換される
こととなる。
このよう１こ、従来の正規選択手段は不良ビットを含む
正規メモリセル群を非選択状態１こするため１こ、高抵
抗手段（４）が必要でめった。適寸、高抵抗手段（４）
は高抵抗ポリンリコンなどで形成さバるが。
正規メモリセル群を非選択状態１こするため１こ、高抵
抗手段（４）が必要でめった。適寸、高抵抗手段（４）
は高抵抗ポリンリコンなどで形成さバるが。
メモリセルの負荷トランジスタとしでＰチャネルトラン
ジスタを用いるＦＵＬＬ ＣＭＯＳメモリでは、高抵
抗ポリンリコン形成のために工程が非常１こ複雑ｌこな
るなどの欠点があった。
ジスタを用いるＦＵＬＬ ＣＭＯＳメモリでは、高抵
抗ポリンリコン形成のために工程が非常１こ複雑ｌこな
るなどの欠点があった。
この発明は、以上のような従来のものの欠点を除去する
ためになされたもので、正規メモリセル群の選択手段を
、デコーダ回路と該デコーダ回路１こ゛１気的導通手段
を介しで接続された単安定ラッチ回路とｌこより構成し
、正規メモリセル群が不良ビットを含むとき、上記単安
定ラッチ回路ｌこより上記正規メモリセル群を非選択状
態１こ維持するようｌこすることにより、高抵抗手段を
用いることなく不良ビットを含む正規メモリセル群を常
遥こ非選択状態にでき、その製造工程も簡単な半導体記
憶装置を提供することを目的としでいる。
ためになされたもので、正規メモリセル群の選択手段を
、デコーダ回路と該デコーダ回路１こ゛１気的導通手段
を介しで接続された単安定ラッチ回路とｌこより構成し
、正規メモリセル群が不良ビットを含むとき、上記単安
定ラッチ回路ｌこより上記正規メモリセル群を非選択状
態１こ維持するようｌこすることにより、高抵抗手段を
用いることなく不良ビットを含む正規メモリセル群を常
遥こ非選択状態にでき、その製造工程も簡単な半導体記
憶装置を提供することを目的としでいる。
以−ド、この発明の一実施例を図１ごついで説明する。
第２図１こおいで、第１図と同一符号は同一のものを示
しでいる。Ｖ２８１はＮ Ａ Ｎ Ｉ）デコーダ回路で
あり、その出力（至）はリンクヒユーズ（３）を介して
単安定ラッチ回路＋３０） ｌこ接続されでいる。単安
定ラッチ回路、（資））の出力は、正規メモリセル列（
３１）中の列選択トランジスタ（９）、ｄＯ）の各々の
ゲートＪ、ｌ） Ｉ ｕ２１こ接続されでいる。また列
選択トランジスタ＋９） 、 １０）の各々のドレイン
（又はノース）は、各々ピットライノ＋７１ 、 ＋８
） ｔこ、各々の７−ス（又はドレイン）１−ｔ、各々
Ｉ１０ラインｔ５１ ＊ ｔｂ） Ｉこ接続されでい
る。
しでいる。Ｖ２８１はＮ Ａ Ｎ Ｉ）デコーダ回路で
あり、その出力（至）はリンクヒユーズ（３）を介して
単安定ラッチ回路＋３０） ｌこ接続されでいる。単安
定ラッチ回路、（資））の出力は、正規メモリセル列（
３１）中の列選択トランジスタ（９）、ｄＯ）の各々の
ゲートＪ、ｌ） Ｉ ｕ２１こ接続されでいる。また列
選択トランジスタ＋９） 、 １０）の各々のドレイン
（又はノース）は、各々ピットライノ＋７１ 、 ＋８
） ｔこ、各々の７−ス（又はドレイン）１−ｔ、各々
Ｉ１０ラインｔ５１ ＊ ｔｂ） Ｉこ接続されでい
る。
また、上記単安定ラッチ回Ｖ＆（至）は以−ドのように
構成される。即ち、ＰチャネルトランジスタロりとＮチ
ャネルトランジスタ１７！２１とを嘔源端子（ハ）と接
地電位との間１こ縦列接続しでＣ＋すＯＳインバータを
構成し、Ｐチャネルトランジスタ１．！３及び（至）は
、各々のソースを喧源端子□□□ｌこ、各々のドレイン
を上記ＣＡ４０ Ｓ （ンパータの入力端子・１３）Ｉ
こ接続するとともｌこ、Ｐチャネルトランジスタ（至）
のゲート′４極に」二記ＣＩＡ ＯＳ （ンバータの出
力端子（５））こ接続し、Ｐチャネルトランジスタ（２
４）のゲート１１こは、パワーオン・リセットパルス１
．２６）が４ｍ、投入時１こ印加される構成とする。
構成される。即ち、ＰチャネルトランジスタロりとＮチ
ャネルトランジスタ１７！２１とを嘔源端子（ハ）と接
地電位との間１こ縦列接続しでＣ＋すＯＳインバータを
構成し、Ｐチャネルトランジスタ１．！３及び（至）は
、各々のソースを喧源端子□□□ｌこ、各々のドレイン
を上記ＣＡ４０ Ｓ （ンパータの入力端子・１３）Ｉ
こ接続するとともｌこ、Ｐチャネルトランジスタ（至）
のゲート′４極に」二記ＣＩＡ ＯＳ （ンバータの出
力端子（５））こ接続し、Ｐチャネルトランジスタ（２
４）のゲート１１こは、パワーオン・リセットパルス１
．２６）が４ｍ、投入時１こ印加される構成とする。
そして、上記Ｎ Ａ Ｉ％Ｊ Ｄデコーダ回路（至）、
リンクヒユーズ（３）、及び単安だラッチ回路ｌＡ＋
１こより正規選択手段（４０）が構成さ７″Ｌ′Ｃいる
。
リンクヒユーズ（３）、及び単安だラッチ回路ｌＡ＋
１こより正規選択手段（４０）が構成さ７″Ｌ′Ｃいる
。
次１こ動作１こついて説明する。
まず、正規メモリセル列ｔａ１）中１こ不良ビットが存
在しない時は、リンクヒユーズ（３）はレーザなどＪこ
よりブローされでおらず、Ｎ Ａ ｒ′ＪＤグコーグ（
Δの出力■印は上記Ｃｐａｏｓ４ノパータの入力端子・
Ｌ３）Ｉこ連結される１、従って、単安定ラッチ回路（
５（ｊはＮＡＮＩ）デコーダ□□□）Ｉこよりドライブ
さハ、Ｃ、イノバータ回路とし′Ｃ動作し、列選択トラ
ンジスタ１９１１１１（１）の谷々のゲートｄ１）％＋
１２１１こデコード信号を伝達して、通常のメモリ動作
を行なう。すなわち、Ｎ Ａ Ｎ Ｉ）デコーダ（至）
の出力（２俤がゞ■、９レベル１こなると、単安定ノツ
チ回路ホ１）の出力遡はゝｄ“レベル１こ上昇し、列選
択トランジスタ＋９） 、 ｕ［ｌ）がオンし、ピント
ライン＋’ｌ）、 ｔｄ）Ｈ３ｈ １１０う（ン・５
１． ＋６１ｉコＪ結さｎ、情報が読み出さ八る。
在しない時は、リンクヒユーズ（３）はレーザなどＪこ
よりブローされでおらず、Ｎ Ａ ｒ′ＪＤグコーグ（
Δの出力■印は上記Ｃｐａｏｓ４ノパータの入力端子・
Ｌ３）Ｉこ連結される１、従って、単安定ラッチ回路（
５（ｊはＮＡＮＩ）デコーダ□□□）Ｉこよりドライブ
さハ、Ｃ、イノバータ回路とし′Ｃ動作し、列選択トラ
ンジスタ１９１１１１（１）の谷々のゲートｄ１）％＋
１２１１こデコード信号を伝達して、通常のメモリ動作
を行なう。すなわち、Ｎ Ａ Ｎ Ｉ）デコーダ（至）
の出力（２俤がゞ■、９レベル１こなると、単安定ノツ
チ回路ホ１）の出力遡はゝｄ“レベル１こ上昇し、列選
択トランジスタ＋９） 、 ｕ［ｌ）がオンし、ピント
ライン＋’ｌ）、 ｔｄ）Ｈ３ｈ １１０う（ン・５
１． ＋６１ｉコＪ結さｎ、情報が読み出さ八る。
一方、正規メモリセル列ｔａｌｌ中ｊこ不良ピントが合
まＪ″Ｌ′Ｃいる時は、リンクヒユーズ＋３１はレーザ
などでグローされでいるので、Ｎ Ａ Ｎ Ｉ）デコー
ダ（至）の出力＋２９）は単安定ラッチ回路刈）と電気
的１こ絶縁される。すると、単安定ラッチ回路ｔ、ｉｏ
）の出力（５）け常ｊこｔ゛Ｌ”レベルを維持する。こ
れは、鑵＃投入時ＪこＰチャネルトランジスター滲のゲ
ートへのパワーオン・リセットパルス−６）の印加ｌこ
まり、Ｐチャネルトランジスタ（ｚ４）がオンし、上ｄ
己Ｃ＋Ａ ＯＳイノバータの入力端子１３１がゞｒ１“
レベル１こ充填サレ、従って単安定ランチ回路側の出力
幅が１１４ルベルにセットされ、この単安定状態がｎ続
されるからである。従つＣ１列選択トランジスタ＋９）
、 ００）はカットオフし、ビットライン１７） 、
＋８） Ｖｉ各々Ｉ１０ライン・６Ｌ ＋６）と切
り離さバ、正規メモリセル列国）はメモリの読みｄき動
作Ｉこ全く関与しなくなる。
まＪ″Ｌ′Ｃいる時は、リンクヒユーズ＋３１はレーザ
などでグローされでいるので、Ｎ Ａ Ｎ Ｉ）デコー
ダ（至）の出力＋２９）は単安定ラッチ回路刈）と電気
的１こ絶縁される。すると、単安定ラッチ回路ｔ、ｉｏ
）の出力（５）け常ｊこｔ゛Ｌ”レベルを維持する。こ
れは、鑵＃投入時ＪこＰチャネルトランジスター滲のゲ
ートへのパワーオン・リセットパルス−６）の印加ｌこ
まり、Ｐチャネルトランジスタ（ｚ４）がオンし、上ｄ
己Ｃ＋Ａ ＯＳイノバータの入力端子１３１がゞｒ１“
レベル１こ充填サレ、従って単安定ランチ回路側の出力
幅が１１４ルベルにセットされ、この単安定状態がｎ続
されるからである。従つＣ１列選択トランジスタ＋９）
、 ００）はカットオフし、ビットライン１７） 、
＋８） Ｖｉ各々Ｉ１０ライン・６Ｌ ＋６）と切
り離さバ、正規メモリセル列国）はメモリの読みｄき動
作Ｉこ全く関与しなくなる。
ま之、こＪ”Ｉ、と同時１こ予備メモリセル群（図示せ
ず）ｌこおいでは、予備メモリセル列を選択する予備選
択手段が、不良ビットを含む正規メモリセル列１３１）
を選択しようとするアドレス信号がこれ１こ入力された
時のみ選択されるよう擾こレーザなどによることとなる
。
ず）ｌこおいでは、予備メモリセル列を選択する予備選
択手段が、不良ビットを含む正規メモリセル列１３１）
を選択しようとするアドレス信号がこれ１こ入力された
時のみ選択されるよう擾こレーザなどによることとなる
。
このような上記実施例１こよれば、正規メモリセル列Ｉ
３］）が不良ビットを含むとき、単安定ラッチ回路（至
）１こより該正規メモリセル列１．１１）を常ｌこ非選
択状態１こすることができ、従来のよう擾こ高抵抗手段
などのリークパスを設ける必要はなく、その製造工程は
簡単で済む。
３］）が不良ビットを含むとき、単安定ラッチ回路（至
）１こより該正規メモリセル列１．１１）を常ｌこ非選
択状態１こすることができ、従来のよう擾こ高抵抗手段
などのリークパスを設ける必要はなく、その製造工程は
簡単で済む。
なお、上記実施例でＶｉ、正規メモリセル列ｔこついで
説明したが、正規メモリセル行１こりいでも同様の構成
が適用できる。また、単安定ラッチ回路をＣｒＡ ｔ）
Ｓ Ｔ構成したが、Ｎ ＋Ｊ ＯＳで構成しても同様
の効果を奏することＶｉ占うまでもない。
説明したが、正規メモリセル行１こりいでも同様の構成
が適用できる。また、単安定ラッチ回路をＣｒＡ ｔ）
Ｓ Ｔ構成したが、Ｎ ＋Ｊ ＯＳで構成しても同様
の効果を奏することＶｉ占うまでもない。
さらｌこ上記実施例では、電気的４通手段とじてレーヂ
グａ−＋Ｃよりプログラムする。Ｊ！ポリシリコンヒユ
ーズ用いたが、電気的ｔこプログラムする″鴫気ヒュ〜
ズを用いでもよい。又、レーザアニール１こよりプログ
ラムできるポリシリコンヒユーズを用ｖｚＴ：、正規メ
モリセル群）こ不良ビットが存在する時１こＶｉ遮断さ
れる′４気的導通手段を形成してもよい。
グａ−＋Ｃよりプログラムする。Ｊ！ポリシリコンヒユ
ーズ用いたが、電気的ｔこプログラムする″鴫気ヒュ〜
ズを用いでもよい。又、レーザアニール１こよりプログ
ラムできるポリシリコンヒユーズを用ｖｚＴ：、正規メ
モリセル群）こ不良ビットが存在する時１こＶｉ遮断さ
れる′４気的導通手段を形成してもよい。
以上のよう１こ、この発明ｊこよ八ば、正規メモリセル
群の選択手段をデ」−ダ回路と嘔気的導通手段と単安定
ラッチ回路により構成したので、高抵抗手段などのリー
クバスを設けるなどして工程を複雑にすることなく、不
良ビットを含む正規メモリャル群を′前−こ非選択状悪
Ｉこできる効果がある。
群の選択手段をデ」−ダ回路と嘔気的導通手段と単安定
ラッチ回路により構成したので、高抵抗手段などのリー
クバスを設けるなどして工程を複雑にすることなく、不
良ビットを含む正規メモリャル群を′前−こ非選択状悪
Ｉこできる効果がある。
Ｊ１図は従来の半導体記憶装置の回路構成図、第２図は
本発明の一実施例１こよる半導体記憶装置の正規選択手
段の回路構成図である。 ＋３）・・・リンクヒユーズ（市気的碑通手段）、（至
）・・・デコーダｌＬＩ回路、掘・・・単安定ラッチ回
路、（３１）・・・正規メモリセル群、（４０）・・・
正規選択手段。 なお図中同一符号は同一、又は相当部分を示す。 代 理 人 陥 野 信 −第
１図
本発明の一実施例１こよる半導体記憶装置の正規選択手
段の回路構成図である。 ＋３）・・・リンクヒユーズ（市気的碑通手段）、（至
）・・・デコーダｌＬＩ回路、掘・・・単安定ラッチ回
路、（３１）・・・正規メモリセル群、（４０）・・・
正規選択手段。 なお図中同一符号は同一、又は相当部分を示す。 代 理 人 陥 野 信 −第
１図
Claims (1)
- Ｉｌ＋ マトリツタス状に配置された正規メモリセル
群と、この正規メモリセル群の所望の正規メモリセルを
選択する正規選択手段と、予備メモリセル群と、この予
備メモリセル群の所望の予備メモリセルを選択する予備
選択手段とを備えた半導体記憶装置であって、上記正規
選択手段が、デコーダ回路と、上記正規メモリセル群が
不良ビットを含むとき上記デコーダ回路の出力の上記正
規メモリセル群への伝達をカットするための電気的導通
手段と、上記デコーダ回路１こ上気゛電気的導通手段を
介して接続さ７１．該電気的導通手段がカットされたと
き上記正規メモリセル群を常１こ非選択状態ｌこ維持す
るイイ号を出力する単安定ラッチ回路とを有するもので
あることを特徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58026463A JPS59151400A (ja) | 1983-02-17 | 1983-02-17 | 半導体記憶装置 |
| US06/579,604 US4606013A (en) | 1983-02-17 | 1984-02-13 | Redundancy-secured semiconductor memory |
| DE19843405608 DE3405608A1 (de) | 1983-02-17 | 1984-02-16 | Redundanzgesicherter halbleiterspeicher |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58026463A JPS59151400A (ja) | 1983-02-17 | 1983-02-17 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59151400A true JPS59151400A (ja) | 1984-08-29 |
| JPS6350799B2 JPS6350799B2 (ja) | 1988-10-11 |
Family
ID=12194202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58026463A Granted JPS59151400A (ja) | 1983-02-17 | 1983-02-17 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4606013A (ja) |
| JP (1) | JPS59151400A (ja) |
| DE (1) | DE3405608A1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4829481A (en) * | 1985-08-20 | 1989-05-09 | Sgs-Thomson Microelectronics, Inc. | Defective element disabling circuit having a laser-blown fuse |
| JPS6265300A (ja) * | 1985-09-18 | 1987-03-24 | Toshiba Corp | 半導体記憶装置 |
| US4714839A (en) * | 1986-03-27 | 1987-12-22 | Advanced Micro Devices, Inc. | Control circuit for disabling or enabling the provision of redundancy |
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