KR101131943B1 - 반도체 메모리 장치 및 그 동작방법 - Google Patents

반도체 메모리 장치 및 그 동작방법 Download PDF

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Abstract

반도체 메모리 장치의 어드레스 신호를 전달하기 위한 회로 및 방법에 관한 것으로서, 노말 어드레스 신호에 응답하여 리페어 어드레스 신호를 생성하기 위한 리페어 어드레스 생성부와 리페어 어드레스 신호의 유효성 여부에 따라 노말 어드레스 신호와 리페어 어드레스 신호를 혼합하여 라인선택 어드레스 신호를 생성하기 위한 라인선택 어드레스 생성부, 및 리페어 어드레스 신호의 유효성 여부에 따라 노말 셀 영역과 리던던시 셀 영역 중 어느 하나의 셀 영역이 선택되고, 선택된 셀 영역에 구비된 다수의 로컬 셀 라인 중 어느 하나의 로컬 셀 라인을 라인선택 어드레스 신호에 응답하여 선택하기 위한 셀 라인 디코딩부를 구비하는 반도체 메모리 장치를 제공한다.

Description

반도체 메모리 장치 및 그 동작방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD FOR THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로서, 특히, 반도체 메모리 장치의 어드레스 신호를 전달하기 위한 회로 및 방법에 관한 것이다.
DRAM(Dynamic Random Access Memory)을 포함하는 반도체 메모리 장치에서는 리던던시 회로를 구비하여 소량의 메모리 셀(memory cell)에 결함이 있을 경우 리던던시 메모리 셀(Memory Cell)로 불량 메모리 셀을 대체시킴으로써 수율을 향상시키는 방식을 채용한다.
도 1은 종래기술에 따른 반도체 메모리 장치의 리페어 동작을 설명하기 위해 도시한 배치 블록도이다.
도 1을 참조하면, 종래기술에 따른 반도체 메모리 장치는, 노말 셀 영역과 리던던시 셀 영역을 각각 구비하는 다수의 뱅크(BANK0, BANK1, … , BANKN : 10)와, 노말 어드레스 신호(BANK<0:N>_NORMAL_ADD<a:n>)에 응답하여 리페어 어드레스 신호(BANK<0:N>_REPAIR_ADD<0:15>)를 생성하고, 생성된 리페어 어드레스 신호(BANK<0:N>_REPAIR_ADD<0:15>)의 유효성 여부에 따라 그 값이 결정되는 리페어 어드레스 유효성 판단신호(BANK<0:N>_REPAIR_EFT_JUDG)를 생성하기 위한 다수의 리페어 어드레스 생성부(30)와, 리페어 어드레스 유효성 판단신호(BANK<0:N>_REPAIR_EFT_JUDG)가 비활성화되는 경우 다수의 뱅크(BANK0, BANK1, … , BANKN : 10) 중 노말 어드레스 신호(BANK<0:N>_NORMAL_ADD<a:n>)에 대응하는 뱅크의 노말 셀 영역에 구비된 다수의 로컬 셀 라인(BANK<0:N>_NORMAL_CELL_LINE<0:2^N>) 중 어느 하나의 셀 라인을 선택하여 구동하고, 리페어 어드레스 유효성 판단신호(BANK<0:N>_REPAIR_EFT_JUDG)가 활성화되는 경우 다수의 뱅크(BANK0, BANK1, … , BANKN : 10) 중 노말 어드레스 신호(BANK<0:N>_NORMAL_ADD<a:n>)에 대응하는 뱅크의 리던던시 셀 영역에 구비된 다수의 로컬 셀 라인(BANK<0:N>_REPAIR_CELL_LINE<0:15>) 중 어느 하나의 셀 라인을 리페어 어드레스 신호(BANK<0:N>_REPAIR_ADD<0:15>)에 따라 선택하여 구동하기 위한 다수의 셀 라인 디코딩부(20)를 구비한다.
여기서, 노말 어드레스 신호(BANK<0:N>_NORMAL_ADD<a:n>)는 다수의 뱅크(BANK0, BANK1, … , BANKN : 10)에 각각 접속되어 있는 다수의 셀 라인 디코딩부(20)에 직접 입력되거나 다수의 리페어 어드레스 생성부(30)를 거쳐서 리페어 어드레스 신호(BANK<0:N>_REPAIR_ADD<0:15>) 및 리페어 어드레스 유효성 판단신호(BANK<0:N>_REPAIR_EFT_JUDG)로서 셀 라인 디코딩부(20)로 입력되는 것을 알 수 있다.
또한, 리페어 어드레스 생성부(30)가 뱅크(10) 및 셀 라인 디코딩부(20) 바로 옆에 배치되어 노말 어드레스 신호(BANK<0:N>_NORMAL_ADD<a:n>)에 응답하여 생성되는 리페어 어드레스 신호(BANK<0:N>_REPAIR_ADD<0:15>) 및 리페어 어드레스 유효성 판단신호(BANK<0:N>_REPAIR_EFT_JUDG)를 전달하는 것을 알 수 있다.
이때, 뱅크(10)에 접속되어 있는 셀 라인 디코딩부(20)로 직접 입력되는 노말 어드레스 신호(BANK<0:N>_NORMAL_ADD<a:n>)는 리페어 어드레스 생성부(30)가 배치된 영역에 겹쳐지지 않도록 배치되는 것을 알 수 있는데, 그 이유는 리페어 어드레스 생성부(30)의 경우 일반적으로 내부에 다수의 퓨즈 회로를 포함하는 형태이기 때문이다.
즉, 반도체 메모리 장치에 구비된 퓨즈 회로의 경우 반도체 메모리 장치를 생산하고 난 뒤 테스트하는 과정에서 컷(cut)할지 안할지를 결정하게 되는데, 이때, 퓨즈 회로가 배치된 영역과 겹치는 위쪽영역에 라인이 지나간다거나 다른 회로가 존재한다면 정상적으로 테스트를 수행할 수 없다. 따라서, 퓨즈 회로가 배치된 영역과 겹치는 위쪽영역에는 어떠한 회로나 라인도 배치할 수 없다.
이와 같은 종래기술에 따른 반도체 메모리 장치의 배치는 노말 어드레스 신호(BANK<0:N>_NORMAL_ADD<a:n>)를 전달하기 위한 라인의 개수가 많지 않고 반도체 메모리 장치의 집적도가 낮을 때 효율적으로 사용될 수 있었다.
하지만, 반도체 메모리 장치의 용량이 증가하고 집적도가 높아지면서 종래기술과 같은 반도체 메모리 장치의 배치를 통해서는 반도체 메모리 장치를 정상적으로 생산하지 못하는 문제가 발생하였다. 따라서 다음과 같이 반도체 메모리 장치의 배치를 변경하여 전술한 문제를 해결할 수 있었다.
도 2는 종래기술에 따른 반도체 메모리 장치의 리페어 동작을 설명하기 위해 도시한 배치 블록도이다.
도 2를 참조하면, 전체적인 구성은 도 1에 도시된 반도체 메모리 장치의 배치에 대응하는 구성과 동일한 것을 알 수 있다.
즉, 반도체 메모리 장치에 다수의 뱅크(BANK0, BANK1, … , BANKN : 10)와, 한 개의 리페어 어드레스 생성부(40)와, 다수의 셀 라인 디코딩부(20)가 구비되는 것을 알 수 있다.
다만, 기존에 다수의 리페어 어드레스 생성부(30)가 대신 한 개의 리페어 어드레스 생성부(40)만 존재하는 상태에서 기존에 뱅크(10) 및 셀 라인 디코딩부(20) 바로 옆에 배치되던 것이 기존에 뱅크(10) 및 셀 라인 디코딩부(20)와 관계없는 반도체 메모리 장치의 독립적인 영역에 따로 배치되는 것으로 변경되었다는 것을 알 수 있다.
즉, 다수의 뱅크(BANK0, BANK1, … , BANKN : 10)에 대응하도록 배치되었던 다수의 리페어 어드레스 생성부(30)를 한 군대로 모아서 하나의 리페어 어드레스 생성부(40)가 되도록 배치함으로써 한 개의 리페어 어드레스 생성부(40)가 배치되는 영역이 노말 어드레스 신호(BANK<0:N>_NORMAL_ADD<a:n>)가 뱅크(10) 및 셀 라인 디코딩부(20)로 전송되는 영역과 겹쳐지지 않도록 할 수 있다. 이를 통해, 노말 어드레스 신호(BANK<0:N>_NORMAL_ADD<a:n>)가 공간의 제약을 덜 받는 상태에서 안정적으로 뱅크(10) 및 셀 라인 디코딩부(20)에 전송될 수 있도록 하였다.
그런데, 도 2에 도시된 종래기술에 따른 반도체 메모리 장치의 배치에서는 한 개의 리페어 어드레스 생성부(40)가 배치되는 영역이 노말 어드레스 신호(BANK<0:N>_NORMAL_ADD<a:n>)가 전송되는 영역과 겹치지 않도록 할 수는 있지만, 대신, 리페어 어드레스 생성부(30)에서 뱅크(10) 및 셀 라인 디코딩부(20)까지 리페어 어드레스 신호(BANK<0:N>_REPAIR_ADD<0:15>) 및 리페어 어드레스 유효성 판단신호(BANK<0:N>_REPAIR_EFT_JUDG)를 전송하기 위한 매우 긴 길이의 전송라인 필요하다. 참고로, 도면에서 지면상의 문제로 주변영역에 구비된 한 개의 리페어 어드레스 생성부(40)에서 코어영역에 구비된 뱅크(10) 및 셀 라인 디코딩부(20)까지의 길이가 정확한 비율로 표현되지 못해서 그리 길게 표현되지 않았지만, 실제로 주변영역에서 코어영역까지의 길이는 코어영역 내에서 노말 어드레스 신호(BANK<0:N>_NORMAL_ADD<a:n>)를 전송하기 위한 길이보다 매우 긴 상태가 된다.
이렇게, 리페어 어드레스 생성부(30)에서 뱅크(10) 및 셀 라인 디코딩부(20)까지 리페어 어드레스 신호(BANK<0:N>_REPAIR_ADD<0:15>) 및 리페어 어드레스 유효성 판단신호(BANK<0:N>_REPAIR_EFT_JUDG)를 전송하기 위한 매우 긴 길이의 전송라인은 도 1 및 도 2에 도시된 부분에서 뱅크(10)가 한 개만 존재한다고 가정할 경우에는 사실 큰 문제가 되지 않는다.
하지만, 도 1 및 도 2에 도시된 것처럼 반도체 메모리 장치에는 다수의 뱅크(BANK0, BANK1, … , BANKN : 10)가 존재하며, 따라서, 다수의 뱅크에 각각 리페어 어드레스 신호(BANK#_REPAIR_ADD<0:15>) 및 리페어 어드레스 유효성 판단신호(BANK#_REPAIR_EFT_JUDG)를 전송하기 위한 전송라인이 각각 구비되어야 하고, 이는 반도체 메모리 장치의 면적을 크게 증가시키는 문제점을 발생시킨다. 참고로, '#'은 '0'부터'N'까지의 값 중 어느 하나의 값이 된다.
구체적으로, 도 2에 도시된 종래기술에 따른 반도체 메모리 장치에서 리페어 어드레스 신호(BANK<0:N>_REPAIR_ADD<0:15>) 및 리페어 어드레스 유효성 판단신호(BANK<0:N>_REPAIR_EFT_JUDG)를 입력받기 위한 전송라인이 노말 어드레스 신호(BANK<0:N>_NORMAL_ADD<a:n>)를 입력받기 위한 전송라인에 비해 문제가 되는 점은 다음과 같다.
먼저, 노말 어드레스 신호(NORMAL_ADD<a:n>)에는 다수의 뱅크(BANK0, BANK1, … , BANKN : 10) 중 어느 하나의 뱅크를 선택하기 위한 정보도 포함되어 있으므로 노말 어드레스 신호(NORMAL_ADD<a:n>)를 프리 디코딩하는 과정을 통해 다수의 뱅크(BANK0, BANK1, … , BANKN : 10)가 노말 어드레스 신호(BANK#_NORMAL_ADD<a:n>)를 입력받기 위한 전송라인을 공유하는 것이 가능하다. 따라서, 노말 어드레스 신호(BANK<0:N>_NORMAL_ADD<a:n>)를 다수의 뱅크(BANK0, BANK1, … , BANKN : 10)에 각각 전송하기 위해서는 'n - a + 1'개의 전송라인이 존재하면 된다.
반면, 리페어 어드레스 신호(BANK<0:N>_REPAIR_ADD<0:15>) 및 리페어 어드레스 유효성 판단신호(BANK<0:N>_REPAIR_EFT_JUDG)에는 다수의 뱅크(BANK0, BANK1, … , BANKN : 10) 중 어느 하나의 뱅크를 선택하기 위한 정보가 포함되어 있지 못하므로 무조건 다수의 뱅크(BANK0, BANK1, … , BANKN : 10)별로 각각 리페어 어드레스 신호(BANK#_REPAIR_ADD<0:15>) 및 리페어 어드레스 유효성 판단신호(BANK#_REPAIR_EFT_JUDG)가 전송되어야 한다. 따라서, 리페어 어드레스 신호(BANK<0:N>_REPAIR_ADD<0:15>) 및 리페어 어드레스 유효성 판단신호(BANK<0:N>_REPAIR_EFT_JUDG)를 다수의 뱅크(BANK0, BANK1, … , BANKN : 10)에 각각 전송하기 위해서는 '(16 + 1) * N'의 전송라인이 존재해야 하고, 이때, 'N'은 뱅크의 개수가 증가함에 따라 얼마든지 더 커질 수 있는 값이다.
때문에, 최근에 개발되는 반도체 메모리 장치들처럼 많은 뱅크의 개수를 가지는 장치에서는 전술한 문제로 인해 반도체 메모리 장치의 집적도를 더 이상 확장할 수 없는 문제가 있다.
본 발명은 전술한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 노말 셀 영역과 리던던시 셀 영역을 포함하는 반도체 메모리 장치의 내부에서 노말 어드레스 신호와 리던던시 어드레스 신호를 효율적으로 전달하는 회로 및 방법을 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 노말 어드레스 신호에 응답하여 리페어 어드레스 신호를 생성하기 위한 리페어 어드레스 생성부; 상기 리페어 어드레스 신호의 유효성 여부에 따라 상기 노말 어드레스 신호와 상기 리페어 어드레스 신호를 혼합하여 라인선택 어드레스 신호를 생성하기 위한 라인선택 어드레스 생성부; 및 상기 리페어 어드레스 신호의 유효성 여부에 따라 상기 노말 셀 영역과 리던던시 셀 영역 중 어느 하나의 셀 영역이 선택되고, 선택된 셀 영역에 구비된 다수의 로컬 셀 라인 중 어느 하나의 로컬 셀 라인을 상기 라인선택 어드레스 신호에 응답하여 선택하기 위한 셀 라인 디코딩부를 구비하는 반도체 메모리 장치를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 노말 셀 영역과 리던던시 셀 영역을 각각 구비하는 다수의 뱅크; 노말 어드레스 신호에 응답하여 리페어 어드레스 신호를 생성하기 위한 리페어 어드레스 생성부; 상기 리페어 어드레스 신호의 유효성 여부에 따라 상기 노말 어드레스 신호와 상기 리페어 어드레스 신호를 혼합하여 생성된 라인선택 어드레스 신호를 생성하기 위한 라인선택 어드레스 생성부; 및 상기 라인선택 어드레스 신호에 응답하여 상기 다수의 뱅크에 각각 구비된 노말 셀 영역과 리던던시 셀 영역 중 어느 하나의 셀 영역을 선택하고, 선택된 셀 영역에 구비된 다수의 로컬 셀 라인 중 어느 하나의 로컬 셀 라인을 선택하기 위한 다수의 셀 라인 디코딩부를 구비하는 반도체 메모리 장치를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 노말 어드레스 신호에 응답하여 리페어 어드레스 신호를 생성하는 단계; 상기 리페어 어드레스 신호의 유효성 여부를 판단하는 단계; 상기 리페어 어드레스 신호가 유효한 것으로 판단된 경우 상기 노말 어드레스 신호와 상기 리페어 어드레스 신호를 혼합한 라인선택 어드레스 신호를 사용하여 리던던시 셀 영역에 구비된 다수의 로컬 셀 라인을 선택적으로 구동하는 단계; 및 상기 리페어 어드레스 신호가 유효하지 않은 것으로 판단된 경우 상기 노말 어드레스 신호를 그대로 사용하여 노말 셀 영역에 구비된 다수의 로컬 셀 라인을 선택적으로 구동하는 단계를 포함하는 반도체 메모리 장치의 동작방법을 제공한다.
전술한 본 발명은 노말 셀 영역과 리던던시 셀 영역을 포함하는 반도체 메모리 장치의 내부에서 노말 어드레스 신호와 리던던시 어드레스 신호를 혼합하여 전달함으로써 최소의 라인을 사용하여 어드레스 신호를 전달하는 효과가 있다.
도 1은 종래기술에 따른 반도체 메모리 장치의 리페어 동작을 설명하기 위해 도시한 배치 블록도이다.
도 2는 종래기술에 따른 반도체 메모리 장치의 리페어 동작을 설명하기 위해 도시한 배치 블록도이다.
도 3은 본 발명의 실시예에 따라 노말 셀 영역과 리던던시 셀 영역을 구비하는 반도체 메모리 장치의 리페어 동작을 설명하기 위해 도시한 배치 블록도이다.
도 4는 본 발명의 실시예에 따라 노말 셀 영역과 리던던시 셀 영역을 각각 구비하는 다수의 뱅크를 포함하는 반도체 메모리 장치의 리페어 동작을 설명하기 위해 도시한 배치 블록도이다.
도 5는 도 3 및 도 4에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치의 구성요소 중 리페어 어드레스 생성부를 상세히 도시한 회로도이다.
도 6은 도 3 및 도 4에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치의 구성요소 중 라인선택 어드레스 생성부를 도시한 블록 다이어그램이다.
도 7은 도 6에 도시된 본 발명의 실시예에 따른 라인선택 어드레스 생성부의 구성요소 중 어드레스 인코딩부 및 리페어 어드레스 유효성 판단부를 상세히 도시한 회로도이다.
도 8은 도 6에 도시된 본 발명의 실시예에 따른 라인선택 어드레스 생성부의 구성요소 중 어드레스 혼합부를 상세히 도시한 회로도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 실시예에 따라 노말 셀 영역과 리던던시 셀 영역을 구비하는 반도체 메모리 장치의 리페어 동작을 설명하기 위해 도시한 배치 블록도이다.
도 3을 참고하면, 본 발명의 실시예에 따라 노말 셀 영역과 리던던시 셀 영역을 구비하는 반도체 메모리 장치는, 노말 어드레스 신호(NORMAL_ADD<a:n>)에 응답하여 리페어 어드레스 신호(REPAIR_ADD<0:15>)를 생성하기 위한 리페어 어드레스 생성부(340)와, 리페어 어드레스 신호(REPAIR_ADD<0:15>)의 유효성 여부에 따라 노말 어드레스 신호(NORMAL_ADD<a:n>)와 리페어 어드레스 신호(REPAIR_ADD<0:15>)를 혼합하여 라인선택 어드레스 신호(LINE_CHOICE_ADD<a:n>)를 생성하기 위한 라인선택 어드레스 생성부(350), 및 리페어 어드레스 신호(REPAIR_ADD<0:15>)의 유효성 여부에 따라 노말 셀 영역과 리던던시 셀 영역 중 어느 하나의 셀 영역이 선택되고, 선택된 셀 영역에 구비된 다수의 로컬 셀 라인(NORMAL_CELL_LINE<0:2^N> or REPAIR_CELL_LINE<0:15>) 중 어느 하나의 로컬 셀 라인을 라인선택 어드레스 신호(LINE_CHOICE_ADD<a:n>)에 응답하여 선택하기 위한 셀 라인 디코딩부(320)를 구비한다.
여기서, 어드레스 신호 출력부(350)는, 리페어 어드레스 신호(REPAIR_ADD<0:15>)가 유효한 것으로 판단된 경우 노말 어드레스 신호(NORMAL_ADD<a:n>)와 리페어 어드레스 신호(REPAIR_ADD<0:15>)를 혼합한 라인선택 어드레스 신호(LINE_CHOICE_ADD<a:n>)를 출력한다.
또한, 어드레스 신호 출력부(350)는, 리페어 어드레스 신호(REPAIR_ADD<0:15>)가 유효하지 않은 것으로 판단된 경우 노말 어드레스 신호(NORMAL_ADD<a:n>)를 그대로 리페어 어드레스 신호(REPAIR_ADD<0:15>)로서 출력한다.
그리고, 셀 라인 디코딩부(320)는, 리페어 어드레스 신호(REPAIR_ADD<0:15>)가 유효한 것으로 판단된 경우 라인선택 어드레스 신호(LINE_CHOICE_ADD<a:n>)를 사용하여 리던던시 셀 영역에 구비된 다수의 로컬 셀 라인(REPAIR_CELL_LINE<0:15>)을 선택적으로 구동한다.
또한, 셀 라인 디코딩부(320)는, 리페어 어드레스 신호(REPAIR_ADD<0:15>)가 유효하지 않은 것을 판단된 경우 라인선택 어드레스 신호(LINE_CHOICE_ADD<a:n>)를 사용하여 노말 셀 영역에 구비된 다수의 로컬 셀 라인(NORMAL_CELL_LINE<0:2^N>)을 선택적으로 구동한다.
도 4는 본 발명의 실시예에 따라 노말 셀 영역과 리던던시 셀 영역을 각각 구비하는 다수의 뱅크를 포함하는 반도체 메모리 장치의 리페어 동작을 설명하기 위해 도시한 배치 블록도이다.
도 4를 참조하면, 본 발명의 실시예에 따라 노말 셀 영역과 리던던시 셀 영역을 각각 구비하는 다수의 뱅크(BANK0, BANK1, … , BANKN : 410)를 포함하는 반도체 메모리 장치는, 노말 어드레스 신호(NORMAL_ADD<a:n>)에 응답하여 리페어 어드레스 신호(BANK<0:N>_REPAIR_ADD<0:15>)를 생성하기 위한 리페어 어드레스 생성부(440)와, 리페어 어드레스 신호(BANK<0:N>_REPAIR_ADD<0:15>)의 유효성 여부에 따라 노말 어드레스 신호(NORMAL_ADD<a:n>)와 리페어 어드레스 신호(BANK<0:N>_REPAIR_ADD<0:15>)를 혼합하여 라인선택 어드레스 신호(LINE_CHOICE_ADD<a:n>)를 생성하기 위한 라인선택 어드레스 생성부(450), 및 라인선택 어드레스 신호(BANK<0:N>_LINE_CHOICE_ADD<a:n>)에 응답하여 다수의 뱅크(BANK0, BANK1, … , BANKN : 410)에 각각 구비된 노말 셀 영역과 리던던시 셀 영역 중 어느 하나의 영역을 선택하고, 선택된 셀 영역에 구비된 다수의 로컬 셀 라인(BANK<0:N>_NORMAL_CELL_LINE<0:2^N> or BANK<0:N>_REPAIR_CELL_LINE<0:15 >) 중 어느 하나의 로컬 셀 라인을 선택하기 위한 셀 라인 디코딩부(420)를 구비한다.
여기서, 어드레스 신호 출력부(450)는, 리페어 어드레스 신호(BANK<0:N>_REPAIR_ADD<0:15>)가 유효한 것으로 판단된 경우 노말 어드레스 신호(NORMAL_ADD<a:n>)와 리페어 어드레스 신호(BANK<0:N>_REPAIR_ADD<0:15>)를 혼합한 라인선택 어드레스 신호(LINE_CHOICE_ADD<a:n>)를 출력한다.
또한, 어드레스 신호 출력부(450)는, 리페어 어드레스 신호(BANK<0:N>_REPAIR_ADD<0:15>)가 유효하지 않은 것으로 판단된 경우 노말 어드레스 신호(NORMAL_ADD<a:n>)를 그대로 라인선택 어드레스 신호(LINE_CHOICE_ADD<a:n>)로서 출력한다.
그리고, 셀 라인 디코딩부(420)는, 리페어 어드레스 신호(BANK<0:N>_REPAIR_ADD<0:15>)가 유효한 것으로 판단된 경우 다수의 뱅크(BANK0, BANK1, … , BANKN : 410) 중 라인선택 어드레스 신호(BANK#_LINE_CHOICE_ADD<a:n>)에 대응하는 어느 하나의 뱅크의 리던던시 셀 영역에 구비된 다수의 로컬 셀 라인(BANK<0:N>_REPAIR_CELL_LINE<0:15> 어느 하나의 로컬 셀 라인을 라인선택 어드레스 신호(BANK#_LINE_CHOICE_ADD<a:n>)에 따라 선택하여 구동한다. 참고로, '#'은 '0'부터'N'까지의 값 중 어느 하나의 값이 된다.
또한, 셀 라인 디코딩부(430)는, 리페어 어드레스 신호(BANK<0:N>_REPAIR_ADD<0:15>)가 유효하지 않은 것으로 판단된 경우 다수의 뱅크(BANK0, BANK1, … , BANKN : 410) 중 라인선택 어드레스 신호(BANK#_LINE_CHOICE_ADD<a:n>)에 대응하는 어느 하나의 뱅크의 노말 셀 영역에 구비된 다수의 로컬 셀 라인(BANK<0:N>_NORMAL_CELL_LINE<0:2^N>) 중 어느 하나의 로컬 셀 라인을 라인선택 어드레스 신호(BANK#_LINE_CHOICE_ADD<a:n>)에 따라 선택하여 구동한다.
도 4에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치는 다수의 뱅크(BANK0, BANK1, … , BANKN : 410)를 구비한다는 점을 제외하면 도 3에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치와 유사한 구성을 갖는다.
하지만 도 4에 도시된 도면을 통해 도 2에 도시된 종래기술에 따른 반도체 메모리 장치보다 얼마나 큰 효과를 갖는지를 직접적으로 비교할 수 있다.
구체적으로, 도 2에 도시된 종래기술에 따른 반도체 메모리 장치에서는 다수의 뱅크(BANK0, BANK1, … , BANKN : 10)별로 노말 어드레스 신호(BANK#_NORMAL_ADD<a:n>)와 리페어 어드레스 신호(BANK#_REPAIR_ADD<0:15>) 및 리페어 어드레스 유효성 판단신호(BANK#_REPAIR_EFT_JUDG)가 입력되기 위한 전송라인이 각각 존재하였지만, 도 4에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치에서는 다수의 뱅크(BANK0, BANK1, … , BANKN : 410)별로 라인선택 어드레스 신호(BANK#_LINE_CHOICE_ADD<a:n>)와 리페어 어드레스 유효성 판단신호(BANK#_REPAIR_EFT_JUDG)가 입력되기 위한 전송라인만 존재하면 되는 것을 알 수 있다.
특히, 본 발명의 실시예에 따른 반도체 메모리 장치에서 라인선택 어드레스 신호(BANK<0:N>_LINE_CHOICE_ADD<a:n>)에는 노말 어드레스 신호(BANK<0:N>_NORMAL_ADD<a:n>)와 마찬가지로 다수의 뱅크(BANK0, BANK1, … , BANKN : 410) 중 어느 하나의 뱅크를 선택하기 위한 정보가 포함되어 있다. 따라서, 도 4에 도시된 것처럼 프리 디코딩하는 과정을 통해 다수의 뱅크(BANK0, BANK1, … , BANKN : 410)가 각각 라인선택 어드레스 신호(BANK#_LINE_CHOICE_ADD<a:n>)를 입력받기 위한 전송라인을 공유하는 것이 가능하다. 따라서, 본 발명의 실시예에 따른 반도체 메모리 장치에서 각각의 뱅크(BANK0, BANK1, … , BANKN : 410)별로 노말 어드레스 정보 및 리던던시 어드레스 정보를 모두 입력받기 위한 라인의 개수가 'n - a + 2'개의 전송라인만 존재하면 된다.
참고로, 리페어 어드레스 신호(BANK#_REPAIR_ADD<0:15>)에서 'BANK#'이 의미하는 바는 리페어 어드레스 신호(BANK#_REPAIR_ADD<0:15>)를 통해 다수의 뱅크(BANK0, BANK1, … , BANKN : 410)에 각각 포함된 리던던시 셀 영역을 플랙시블(flexible)하게 선택할 수 있음을 의미한다.
즉, 리페어 어드레스 신호(BANK#_REPAIR_ADD<0:15>)에서 '#'은 '0'부터 'N'의 값 중 어느 하나의 값이 선택되기 때문에 다수의 뱅크(BANK0, BANK1, … , BANKN : 410) 중 어떠한 뱅크에 포함된 리던던시 셀 영역이라도 자유롭게 선택하는 것이 가능하다는 것을 의미한다.
예컨대, 리페어 어드레스 신호(BANK#_REPAIR_ADD<0:15>)가 16개의 리페어 어드레스 라인을 선택하도록 설정된 상태라고 가정하면, 0뱅크(BANK0)에 포함된 리던던시 셀 영역에서 8개의 리페어 어드레스 라인을 선택(BANK0_REPAIR_ADD<0:7>)하고, 1뱅크(BANK1)에 포함된 리던던시 셀 영역에서 8개의 리페어 어드레스 라인을 선택(BANK1_REPAIR_ADD<8:15>)하도록 설정될 수 있다.
마찬가지로, 리페어 어드레스 신호(BANK#_REPAIR_ADD<0:15>)가 16개의 리페어 어드레스 라인을 선택하도록 설정된 상태라고 가정하면, 0뱅크(BANK0)에 포함된 리던던시 셀 영역에서 2개의 리페어 어드레스 라인을 선택(BANK0_REPAIR_ADD<0:1>)하고, 1뱅크(BANK1)에 포함된 리던던시 셀 영역에서 8개의 리페어 어드레스 라인을 선택(BANK1_REPAIR_ADD<3:11>)하고, 2뱅크(BANK2)에 포함된 리던던시 셀 영역에서 4개의 리페어 어드레스 라인을 선택(BANK2_REPAIR_ADD<12:15>)하도록 설정될 수 있다.
도 5는 도 3 및 도 4에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치의 구성요소 중 리페어 어드레스 생성부를 상세히 도시한 회로도이다.
도 5를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치의 구성요소 중 리페어 어드레스 생성부(340, 440)는, 노말 어드레스 신호(NORMAL_ADD<a:n>)에 각각 응답하여 리페어 어드레스 신호(BANK<0:N>_REPAIR_ADD<0:15>)의 각 비트 값을 각각 결정한다.
구체적으로, 노말 어드레스 신호(NORMAL_ADD<a:n>)에는 다수의 뱅크(BANK0, BANK1, … , BANKN : 410) 중 어떤 뱅크의 노말 셀 영역에 구비된 다수의 로컬 셀 라인(BANK<0:N>_NORMAL_CELL_LINE<0:2^N>)을 각각 선택하기에 충분한 정보가 담겨져 있다. 이때, 테스트 과정을 통해 노말 셀 영역에 구비된 다수의 로컬 셀 라인(BANK<0:N>_NORMAL_CELL_LINE<0:2^N>) 중 어느 하나의 로컬 셀 라인이 불량이라는 판정을 받게 되면, 불량이라는 판정을 받은 로컬 셀 라인에 대응하는 노말 어드레스 신호의 값과 일치하도록 리페어 어드레스 생성부(340, 440)에 구비된 퓨즈 셋들이 설정된다.
예컨대, 노말 셀 영역에 구비된 다수의 로컬 셀 라인(BANK<0:N>_NORMAL_CELL_LINE<0:2^N>) 중 불량이라는 판정을 받은 로컬 셀 라인에 대응하는 16비트의 노말 어드레스 신호(NORMAL_ADD<0:15>)의 값이 '0 0 1 0 1 0 1 0 1 1 1 0 1 1 1 0'이라고 하면, 리페어 어드레스 생성부(340, 440)에 구비된 퓨즈 셋들이 모두 '0 0 1 0 1 0 1 0 1 1 1 0 1 1 1 0'이라고 하는 16비트의 노말 어드레스 신호(NORMAL_ADD<0:15>)의 값을 입력받되, 그 중 어느 하나의 퓨즈 셋에서만 '0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0'이 되는 값이 나오거나 '1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1'이 되는 값이 나오도록 설정된다. 이때, '0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0'이 되는 값이 나오거나 '1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1'이 되는 값이 나오는 퓨즈 셋에 대응하는 리페어 어드레스 신호(BANK<0:N>_REPAIR_ADD<0:15>)가 바로 노말 셀 영역에 구비된 다수의 로컬 셀 라인(BANK<0:N>_NORMAL_CELL_LINE<0:2^N>) 중 불량이라는 판정을 받은 로컬 셀 라인에 대응하는 리던던시 셀 라인을 선택하는 주소가 된다.
이와 같이, 리페어 어드레스 생성부(340, 440)에 구비된 각각의 퓨즈 셋들은 노말 어드레스 신호(NORMAL_ADD<a:n>)의 비트 개수(n-a+1)만큼을 입력받기 위한 다수의 개의 퓨즈 회로를 포함하며, 리페어 어드레스 생성부(340, 440)에 구비된 퓨즈 셋의 총 개수는 {뱅크 개수(N+1) * 뱅크별 리던던시 라인의 개수(k)}가 된다.
예컨대, 반도체 메모리 장치에 0뱅크부터 3뱅크까지 총 4개의 뱅크를 구비하고, 각 뱅크당 16개의 리던던시 라인이 존재한다고 가정하면, 각 뱅크별로 존재하는 16개의 리던던시 라인을 모두 선택하기 위한 반도체 메모리 장치의 리페어 어드레스 생성부(340, 440)에 구비된 퓨즈 셋의 총 개수는 16 * 4 = 64개가 될 것이다. 또한, 반도체 메모리 장치로 16비트의 노말 어드레스 신호(NORMAL_ADD<0:15>)가 입력된다고 가정하면, 리페어 어드레스 생성부(340, 440)에 구비된 각각의 퓨즈 셋에는 16개의 퓨즈 회로가 포함되므로, 리페어 어드레스 생성부(340, 440)에 구비된 총 퓨즈 회로의 총 개수는 64 * 16 = 1024개가 될 것이다.
마찬가지로, 반도체 메모리 장치에 0뱅크부터 3뱅크까지 총 4개의 뱅크를 구비하고, 각 뱅크당 32개의 리던던시 라인이 존재한다고 가정하면, 각 뱅크별로 존재하는 32개의 리던던시 라인을 모두 선택하기 위한 반도체 메모리 장치의 리페어 어드레스 생성부(340, 440)에 구비된 퓨즈 셋의 총 개수는 32 * 4 = 128개가 될 것이다. 또한, 반도체 메모리 장치로 16비트의 노말 어드레스 신호(NORMAL_ADD<0:15>)가 입력된다고 가정하면, 리페어 어드레스 생성부(340, 440)에 구비된 각각의 퓨즈 셋에는 16개의 퓨즈 회로가 포함되므로, 리페어 어드레스 생성부(340, 440)에 구비된 총 퓨즈 회로의 총 개수는 128 * 16 = 2048개가 될 것이다.
이렇게, 각 뱅크당 존재하는 리던던시 라인의 개수로 인해 리페어 어드레스 생성부(340, 440)에 구비된 총 퓨즈 회로의 총 개수가 매우 큰 폭으로 증가할 수 있는데, 이러한 예시에서는 리페어 어드레스 생성부(340, 440)의 사이즈가 너무 크게 증가하는 문제가 발생할 수 있다. 따라서, 다음 예시처럼 각 뱅크당 존재하는 리던던시 라인의 개수가 증가하더라도 리페어 어드레스 생성부(340, 440)에 구비된 총 퓨즈 회로의 총 개수는 고정된 상태에서 각 뱅크당 존재하는 리던던시 라인을 플랙시블(flexible)하게 선택하는 방식이 사용되기도 한다.
예컨대, 반도체 메모리 장치에 0뱅크부터 3뱅크까지 총 4개의 뱅크를 구비하고, 각 뱅크당 32개의 리던던시 라인이 존재한다고 하여도 반도체 메모리 장치의 리페어 어드레스 생성부(340, 440)에는 64개의 리던던시 라인을 선택할 수 있는 고정된 64개의 퓨즈 셋이 구비될 수 있다. 대신, 리페어 어드레스 생성부(340, 440)에 구비된 64개의 퓨즈 셋은 0 내지 3뱅크에 직접적으로 대응되지 않고, 총 4개의 뱅크에 구비된 32 * 4 = 128개의 리던던시 라인에 플랙시블(flexible)하게 대응된다. 때문에, 총 4개의 뱅크에 구비된 32 * 4 = 128개의 리던던시 라인 중 64개의 라인을 선택할 수밖에 없다는 단점이 존재하지만 리페어 어드레스 생성부(340, 440)의 사이즈가 일정하게 고정될 수 있다는 장점도 존재한다.
그리고, 리페어 어드레스 생성부(340, 440)의 구성요소 중 퓨즈 회로의 상세한 회로가 도면에 도시되어 있는데, 그 상세한 구성 및 동작은 이미 공지된 기술이므로 여기에서는 더 이상 설명하지 않도록 하겠다.
도 6은 도 3 및 도 4에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치의 구성요소 중 라인선택 어드레스 생성부를 도시한 블록 다이어그램이다.
도 6을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치의 구성요소 중 라인선택 어드레스 생성부(350, 450)는, 리페어 어드레스 신호(BANK<0:N>_REPAIR_ADD<0:15>)를 인코딩(INCODE_RADD<0:3>)하기 위한 어드레스 인코딩부(352, 452)와, 리페어 어드레스 신호(BANK<0:N>_REPAIR_ADD<0:15>)의 각 비트 값 중 적어도 하나의 비트 값이 활성화되는 것에 응답하여 리페어 어드레스 유효성 판단신호(BANK<0:N>_REPAIR_EFT_JUDG)의 값을 결정하기 위한 리페어 어드레스 유효성 판단부(354, 454), 및 리페어 어드레스 유효성 판단신호(BANK<0:N>_REPAIR_EFT_JUDG)에 따라 노말 어드레스 신호(NORMAL_ADD<a:n>)와 어드레스 인코딩부(352, 452)의 출력신호(INCODE_RADD<0:3>)를 혼합하여 생성된 라인선택 어드레스 신호(LINE_CHOICE_ADD<a:n>)를 리페어 어드레스 유효성 판단신호(BANK<0:N>_REPAIR_EFT_JUDG)와 함께 다수의 셀 라인 디코딩부(420)로 각각 전달하는 어드레스 혼합부(356, 456)를 구비한다.
여기서, 어드레스 인코딩부(352, 452)는 다수의 비트로 이루어진 리페어 어드레스 신호(BANK<0:N>_REPAIR_ADD<0:15>)를 압축 가능한 최소의 비트로 인코딩하게 되는데, 이때, 각각의 뱅크(BANK0, BANK1, … , BANKN : 410)별로 구분되는 리페어 어드레스 신호(BANK<0:N>_REPAIR_ADD<0:15>)를 뱅크 구분 없이 인코딩하게 된다.
예컨대, 리페어 어드레스 신호(BANK<0:N>_REPAIR_ADD<0:15>)를 살펴보면, 각각의 뱅크(BANK0, BANK1, … , BANKN : 410)별로 16비트의 값이 존재하기 때문에 뱅크별로 구분이 되는 리페어 어드레스 신호(BANK<0:N>_REPAIR_ADD<0:15>)는 총 16 * N 비트로 이루어진 신호가 될 것이다. 하지만, 뱅크의 구분이 없어진 상태에서 16비트의 값을 최소의 비트로 인코딩할 경우 4비트의 인코딩된 리페어 어드레스 신호(INCODE_RADD<0:3>)만 존재하면 된다.
이때, 각각의 뱅크(BANK0, BANK1, … , BANKN : 410)별로 구분되는 리페어 어드레스 신호(BANK<0:N>_REPAIR_ADD<0:15>)를 뱅크 구분 없이 인코딩해도 상관이 없는 이유는, 어드레스 혼합부(356, 456)에서 인코딩된 리페어 어드레스 신호(INCODE_RADD<0:3>)와 노말 어드레스 신호(NORMAL_ADD<a:n>)를 혼합하여 라인선택 어드레스 신호(LINE_CHOICE_ADD<a:n>)를 생성하기 때문이다. 즉, 나중에 혼합하게 될 노말 어드레스 신호(NORMAL_ADD<a:n>)에 다수의 뱅크(BANK0, BANK1, … , BANKN : 410)를 선택하기 위한 정보가 포함되어 있기 때문에 인코딩하는 과정에서 뱅크 구분을 하여 인코딩할 필요가 없다.
그리고, 리페어 어드레스 신호(BANK<0:N>_REPAIR_ADD<0:15>) 중에서 어느 하나의 신호가 활성화된다는 것은 현재 입력되는 노말 어드레스 신호(NORMAL_ADD<a:n>)의 값이 다수의 뱅크(BANK0, BANK1, … , BANKN : 410) 중 어느 한 뱅크의 리던던시 셀 영역에 속한 로컬 셀 라인(BANK<0:N>_REPAIR_CELL_LINE<0:15>)를 선택하기 위한 값이라는 것을 의미하는 것을 뜻한다. 따라서, 리페어 어드레스 유효성 판단부(354, 454)는 리페어 어드레스 신호(BANK<0:N>_REPAIR_ADD<0:15>) 중에서 어느 하나의 신호가 활성화되는 것에 응답하여 그에 대응하는 리페어 어드레스 유효성 판단신호(BANK<0:N>_REPAIR_EFT_JUDG)의 값을 결정하게 된다.
이때, 리페어 어드레스 유효성 판단신호(BANK<0:N>_REPAIR_EFT_JUDG)는 어드레스 혼합부(356, 456)에서 노말 어드레스 신호(NORMAL_ADD<a:n>)와 혼합되는 신호가 아니며, 각각의 뱅크(BANK0, BANK1, … , BANKN : 410)별로 인가되어야 하는 신호이므로, 뱅크를 선택하기 위한 정보가 포함되어 있어야 한다.
따라서, 다수의 뱅크(BANK0, BANK1, … , BANKN : 410) 중 제0 뱅크(BANK0)에 대응하는 리페어 어드레스 유효성 판단신호(BANK0_REPAIR_EFT_JUDG)의 값이 활성화될 때는 리페어 어드레스 신호(BANK<0:N>_REPAIR_ADD<0:15>) 중 제0 뱅크(BANK0)에 대응하는 리페어 어드레스 신호(BANK0_REPAIR_ADD<0:15>) 중 어느 하나의 신호가 활성화될 때가 된다.
마찬가지로, 다수의 뱅크(BANK0, BANK1, … , BANKN : 410) 중 제7 뱅크(BANK7)에 대응하는 리페어 어드레스 유효성 판단신호(BANK7_REPAIR_EFT_JUDG)의 값이 활성화될 때는 리페어 어드레스 신호(BANK<0:N>_REPAIR_ADD<0:15>) 중 제7 뱅크(BANK7)에 대응하는 리페어 어드레스 신호(BANK7_REPAIR_ADD<0:15>) 중 어느 하나의 신호가 활성화될 때가 된다.
그리고, 어드레스 혼합부(356, 456)는, 리페어 어드레스 유효성 판단신호(BANK<0:N>_REPAIR_EFT_JUDG)가 활성화되는 경우 노말 어드레스 신호(NORMAL_ADD<a:n>)에 포함된 다수의 비트 중 예정된 일부 비트를 어드레스 인코딩부(352, 452)의 출력신호(INCODE_RADD<0:3>)에 대응하는 값으로 변경하여 라인선택 어드레스 신호(LINE_CHOICE_ADD<a:n>)를 생성하고, 활성화된 리페어 어드레스 유효성 판단신호(BANK<0:N>_REPAIR_EFT_JUDG)를 라인선택 어드레스 신호(BANK<0:N>_LINE_CHOICE_ADD<a:n>)와 함께 다수의 셀 라인 디코딩부(420)로 각각 전달한다.
이렇게, 리페어 어드레스 유효성 판단신호(BANK<0:N>_REPAIR_EFT_JUDG)가 활성화된 상태로 다수의 셀 라인 디코딩부(420) 중 어느 하나의 셀 라인 디코딩부(420)로 입력되는 경우, 활성화된 리페어 어드레스 유효성 판단신호(BANK#_REPAIR_EFT_JUDG)를 입력받은 셀 라인 디코딩부(420)는 다수의 뱅크(BANK0, BANK1, … , BANKN : 410) 중 라인선택 어드레스 신호(BANK#_LINE_CHOICE_ADD<a:n>)에 대응하는 뱅크(BANK#)의 리던던시 셀 영역에 구비된 다수의 로컬 셀 라인(BANK#_REPAIR_CELL_LINE<0:15>) 중 어느 하나의 로컬 셀 라인을 라인선택 어드레스 신호(BANK#_LINE_CHOICE_ADD<a:n>)에 포함된 다수의 비트 중 어드레스 인코딩부(352, 452)에 대응하여 그 값이 변경된 예정된 일부 비트의 값에 응답하여 선택하는 동작을 수행한다.
또한, 어드레스 혼합부(356, 456)는, 리페어 어드레스 유효성 판단신호(BANK<0:N>_REPAIR_EFT_JUDG)가 비활성화되는 경우 노말 어드레스 신호(NORMAL_ADD<a:n>)와 모든 비트의 값이 동일한 라인선택 어드레스 신호(LINE_CHOICE_ADD<a:n>)를 생성하고, 비활성화된 리페어 어드레스 유효성 판단신호(BANK<0:N>_REPAIR_EFT_JUDG)를 라인선택 어드레스 신호(LINE_CHOICE_ADD<a:n>)와 함께 다수의 셀 라인 디코딩부(420)로 각각 전달한다.
이렇게, 리페어 어드레스 유효성 판단신호(BANK<0:N>_REPAIR_EFT_JUDG)가 비활성화된 상태로 다수의 셀 라인 디코딩부(420) 중 어느 하나의 셀 라인 디코딩부(420)로 입력되는 경우, 비활성화된 리페어 어드레스 유효성 판단신호(BANK#_REPAIR_EFT_JUDG)를 입력받은 셀 라인 디코딩부(420)는 다수의 뱅크(BANK0, BANK1, … , BANKN : 410) 중 라인선택 어드레스 신호(BANK#_LINE_CHOICE_ADD<a:n>)에 대응하는 뱅크(BANK#)의 노말 셀 영역에 구비된 다수의 로컬 셀 라인(BANK#_NORMAL_CELL_LINE<0:2^N>) 중 어느 하나의 로컬 셀 라인을 라인선택 어드레스 신호(BANK#_LINE_CHOICE_ADD<a:n>)에 포함된 모든 비트 값에 응답하여 선택하는 동작을 수행한다.
도 7은 도 6에 도시된 본 발명의 실시예에 따른 라인선택 어드레스 생성부의 구성요소 중 어드레스 인코딩부 및 리페어 어드레스 유효성 판단부를 상세히 도시한 회로도이다.
도 7을 참조하면, 본 발명의 실시예에 따른 라인선택 어드레스 생성부(350, 450)의 구성요소 중 어드레스 인코딩부(352, 452)는, 전술한 어드레스 인코딩부(352, 452)의 동작처럼, 각각의 뱅크(BANK0, BANK1, … , BANKN : 410)별로 구분되는 리페어 어드레스 신호(BANK<0:N>_REPAIR_ADD<0:15>)를 뱅크 구분 없이 인코딩하여 최소의 비트로 이루어진 인코딩된 리페어 어드레스 신호(INCODE_RADD<0:3>)를 생성하는 것을 알 수 있다.
그 상세한 동작은 하기에 제시된 <표1>을 참고하면 쉽게 알 수 있다.
LINE_CHOICE_ADD<9> LINE_CHOICE_ADD<10> LINE_CHOICE_ADD<11> LINE_CHOICE_ADD<12> 대응되는
리던던시 라인
BANK<0:N>_
REPAIR_ADD<0>		 0 0 0 0 BANK<0:N>_REPAIR_CELL_LINE<0>
BANK<0:N>_
REPAIR_ADD<1>		 1 0 0 0 BANK<0:N>_REPAIR_CELL_LINE<1>
BANK<0:N>_
REPAIR_ADD<2>		 0 1 0 0 BANK<0:N>_REPAIR_CELL_LINE<2>
BANK<0:N>_
REPAIR_ADD<3>		 1 1 0 0 BANK<0:N>_REPAIR_CELL_LINE<3>
BANK<0:N>_
REPAIR_ADD<4>		 0 0 1 0 BANK<0:N>_REPAIR_CELL_LINE<4>
BANK<0:N>_
REPAIR_ADD<5>		 1 0 1 0 BANK<0:N>_REPAIR_CELL_LINE<5>
BANK<0:N>_
REPAIR_ADD<6>		 0 1 1 0 BANK<0:N>_REPAIR_CELL_LINE<6>
BANK<0:N>_
REPAIR_ADD<7>		 1 1 1 0 BANK<0:N>_REPAIR_CELL_LINE<7>
BANK<0:N>_
REPAIR_ADD<8>		 0 0 0 1 BANK<0:N>_REPAIR_CELL_LINE<8>
BANK<0:N>_
REPAIR_ADD<9>		 1 0 0 1 BANK<0:N>_REPAIR_CELL_LINE<9>
BANK<0:N>_
REPAIR_ADD<10>		 0 1 0 1 BANK<0:N>_REPAIR_CELL_LINE<10>
BANK<0:N>_
REPAIR_ADD<11>		 1 1 0 1 BANK<0:N>_REPAIR_CELL_LINE<11>
BANK<0:N>_
REPAIR_ADD<12>		 0 0 1 1 BANK<0:N>_REPAIR_CELL_LINE<12>
BANK<0:N>_
REPAIR_ADD<13>		 1 0 1 1 BANK<0:N>_REPAIR_CELL_LINE<13>
BANK<0:N>_
REPAIR_ADD<14>		 0 1 1 1 BANK<0:N>_REPAIR_CELL_LINE<14>
BANK<0:N>_
REPAIR_ADD<15>		 1 1 1 1 BANK<0:N>_REPAIR_CELL_LINE<15>
<표1>을 참고하여 구체적인 예시를 몇 가지 살펴보면, 리페어 어드레스 신호(BANK<0:N>_REPAIR_ADD<0:15>) 중 제0 리페어 어드레스 신호(BANK<0:N>_REPAIR_ADD<0>)를 선택하고자 하는 경우에는 인코딩된 리페어 어드레스 신호(INCODE_RADD<0:3>)가 모두 로직'로우'(Low)가 되어야 한다.
또한, 리페어 어드레스 신호(BANK<0:N>_REPAIR_ADD<0:15>) 중 제3 리페어 어드레스 신호(BANK<0:N>_REPAIR_ADD<3>)를 선택하고자 하는 경우에는 인코딩된 리페어 어드레스 신호(INCODE_RADD<0:3>) 중 리페어 어드레스 신호(BANK<0:N>_REPAIR_ADD<0:15>) 중 최하위비트부터 첫 번째 및 두 번째 비트(BANK<0:N>_REPAIR_ADD<0>, BANK<0:N>_REPAIR_ADD<1>)가 로직'하이'(High)가 되고, 나머지 세 번째 및 네 번째 비트(BANK<0:N>_REPAIR_ADD<2>, BANK<0:N>_REPAIR_ADD<3>)가 로직'로우'(Low)가 되는 동작이 된다.
마찬가지로, 리페어 어드레스 신호(BANK<0:N>_REPAIR_ADD<0:15>) 중 제10 리페어 어드레스 신호(BANK<0:N>_REPAIR_ADD<10>)를 선택하고자 하는 경우에는 인코딩된 리페어 어드레스 신호(INCODE_RADD<0:3>) 중 리페어 어드레스 신호(BANK<0:N>_REPAIR_ADD<0:15>) 중 최하위비트부터 두 번째 및 네 번째 비트(BANK<0:N>_REPAIR_ADD<1>, BANK<0:N>_REPAIR_ADD<3>)가 로직'하이'(High)가 되고, 나머지 첫 번째 및 세 번째 비트(BANK<0:N>_REPAIR_ADD<0>, BANK<0:N>_REPAIR_ADD<2>)가 로직'로우'(Low)가 되는 동작이 된다.
그리고, 도 7을 참조하면, 본 발명의 실시예에 따른 라인선택 어드레스 생성부(350, 450)의 구성요소 중 어드레스 유효성 판단부(354, 454)는, 리페어 어드레스 신호(BANK<0:N>_REPAIR_ADD<0:15>)를 각 비트별로 모두 입력받아 어느 하나의 신호가 로직'로우'(Low)가 되는 경우 그에 대응하여 어드레스 유효성 판단신호(BANK<0:N>_REPAIR_EFT_JUDG)를 로직'하이'(High)로 활성화시키는 동작을 수행한다.
이때, 어드레스 유효성 판단부(354, 454)의 동작은 각각의 뱅크(BANK0, BANK1, … , BANKN : 410)별로 구분되어 동작하기 때문에 다음과 같은 방식으로 동작하게 된다.
먼저, 노말 어드레스 신호(NORMAL_ADD<a:n>)가 입력되어 제1 뱅크(BANK1)에 대응하는 리페어 어드레스 신호(BANK1_REPAIR_ADD<0:15>) 중 어느 하나의 신호가 로직'로우'(Low)가 된다고 가정하면, 제1 뱅크(BANK1)에 대응하는 어드레스 유효성 판단신호(BANK<1>_REPAIR_EFT_JUDG)는 로직'하이'(High) 레벨로 천이하게 되지만, 나머지 제0과 제2 내지 제N 뱅크(BANK0, BANK2, … , BANKN)에 대응하는 리페어 어드레스 신호(BANK<0, 2:N>_REPAIR_ADD<0:15>)는 모두 로직'하이'(High)를 유지하는 상태이기 때문에 제0과 제2 내지 제N 뱅크(BANK0, BANK2, … , BANKN)에 대응하는 어드레스 유효성 판단신호(BANK<0, 2:N>_REPAIR_EFT_JUDG)는 모두 그대로 로직'로우'(Low) 레벨을 유지하게 된다.
마찬가지로, 노말 어드레스 신호(NORMAL_ADD<a:n>)가 입력되어 제7 뱅크(BANK7)에 대응하는 리페어 어드레스 신호(BANK7_REPAIR_ADD<0:15>) 중 어느 하나의 신호가 로직'로우'(Low)가 된다고 가정하면, 제7 뱅크(BANK7)에 대응하는 어드레스 유효성 판단신호(BANK<7>_REPAIR_EFT_JUDG)는 로직'하이'(High) 레벨로 천이하게 되지만, 나머지 제0 내지 제6과 제8 내지 제N 뱅크(BANK0, … , BANK6, BANK8, … , BANKN)에 대응하는 리페어 어드레스 신호(BANK<0:6, 8:N>_REPAIR_ADD<0:15>)는 모두 로직'하이'(High)를 유지하는 상태이기 때문에 제0 내지 제6과 제8 내지 제N 뱅크(BANK0, … , BANK6, BANK8, … , BANKN)에 대응하는 어드레스 유효성 판단신호(BANK<0:6, 8:N>_REPAIR_EFT_JUDG)는 모두 그대로 로직'로우'(Low) 레벨을 유지하게 된다.
도 8은 도 6에 도시된 본 발명의 실시예에 따른 라인선택 어드레스 생성부의 구성요소 중 어드레스 혼합부를 상세히 도시한 회로도이다.
도 8을 참고하면, 본 발명의 실시예에 따른 라인선택 어드레스 생성부(350, 450)의 구성요소 중 어드레스 혼합부(356, 456)는, 전술한 설명과 같이 리페어 어드레스 유효성 판단신호(BANK<0:N>_REPAIR_EFT_JUDG) 중 어느 하나의 신호가 로직'하이'(High)로 활성화되는 경우 노말 어드레스 신호(NORMAL_ADD<a:n>)에 포함된 다수의 비트 중 예정된 일부 비트(NORMAL_ADD<9:12>)를 어드레스 인코딩부(352, 452)의 출력신호(INCODE_RADD<0:3>)에 대응하는 값으로 변경하여 라인선택 어드레스 신호(LINE_CHOICE_ADD<9:12>)를 생성하는 동작을 수행한다.
이때, 노말 어드레스 신호(NORMAL_ADD<a:n>) 및 라인선택 어드레스 신호(LINE_CHOICE_ADD<a:n>)가 각각 16비트로 이루어진 신호(NORMAL_ADD<0:15>, LINE_CHOICE_ADD<0:15>)라고 가정하였을 경우 중 어드레스 인코딩부(352, 452)의 출력신호(INCODE_RADD<0:3>)에 대응하여 그 값이 변경된 비트들(LINE_CHOICE_ADD<9:12>)을 제외한 나머지 비트들(LINE_CHOICE_ADD<0:8, 13:15>)의 값은 그에 대응하는 노말 어드레스 신호(NORMAL_ADD<0:8, 13:15>)의 비트 값과 동일한 상태가 된다.
그리고, 어드레스 혼합부(356, 456)는, 리페어 어드레스 유효성 판단신호(BANK<0:N>_REPAIR_EFT_JUDG) 중 어느 하나의 신호가 비활성화되는 경우 노말 어드레스 신호(NORMAL_ADD<a:n>)와 모든 비트의 값이 동일한 라인선택 어드레스 신호(LINE_CHOICE_ADD<a:n>)를 생성하는 동작을 수행한다.
즉, 어드레스 인코딩부(352, 452)의 출력신호(INCODE_RADD<0:3>)의 출력신호는 완전히 무시된다.
전술한 본 발명의 실시예에서는 노말 어드레스 신호(NORMAL_ADD<a:n>)가 실제 반도체 메모리 장치에서 어떠한 어드레스 신호인지를 정확히 밝히지 않았는데, 이는, 본 발명의 실시예에서 제시한 노말 어드레스 신호(NORMAL_ADD<a:n>)가 반도체 메모리 장치에서 사용되는 모든 어드레스 신호에 대응할 수 있기 때문이다.
예컨대, 전술한 본 발명의 실시예에서 제시되 노말 어드레스 신호(NORMAL_ADD<a:n>)는 일반적인 반도체 메모리 장치에서 다수의 워드라인 중 어느 하나의 워드라인을 선택하기 위해 사용되는 로우 어드레스 신호가 될 수 있다.
이와 같이 노말 어드레스 신호(NORMAL_ADD<a:n>)가 로우 어드레스 신호인 경우에는 반도체 메모리 장치에 구비된 뱅크의 셀 영역이 워드라인을 기준으로 노말 셀 영역과 리던던시 셀 영역으로 나뉘어지며, 본 발명의 실시예에 따른 라인선택 어드레스 신호(LINE_CHOICE_ADD<a:n>)는 노말 셀 영역과 리던던시 셀 영역에 각각 구비된 다수의 워드라인 중 어느 하나의 워드라인을 선택하기 위해 사용될 수 있다.
마찬가지로, 전술한 본 발명의 실시예에서 제시되 노말 어드레스 신호(NORMAL_ADD<a:n>)는 일반적인 반도체 메모리 장치에서 다수의 비트라인/비트라인 바 중 어느 하나의 비트라인/비트라인 바를 선택하기 위해 사용되는 컬럼 어드레스 신호가 될 수 있다.
이와 같이 노말 어드레스 신호(NORMAL_ADD<a:n>)가 컬럼 어드레스 신호인 경우에는 반도체 메모리 장치에 구비된 뱅크의 셀 영역이 비트라인/비트라인 바를 기준으로 노말 셀 영역과 리던던시 셀 영역으로 나뉘어지며, 본 발명의 실시예에 따른 라인선택 어드레스 신호(LINE_CHOICE_ADD<a:n>)는 노말 셀 영역과 리던던시 셀 영역에 각각 구비된 다수의 비트라인/비트라인 바 중 어느 하나의 비트라인/비트라인 바를 선택하기 위해 사용될 수 있다.
그리고, 전술한 본 발명의 실시예에서 제시되 노말 어드레스 신호(NORMAL_ADD<a:n>)는 일반적인 반도체 메모리 장치에서 다수의 워드라인 중 어느 하나의 워드라인을 사용하기 위한 로우 어드레스 신호와 다수의 비트라인/비트라인 바 중 어느 하나의 비트라인/비트라인 바를 선택하기 위해 사용되는 컬럼 어드레스 신호가 모두 될 수 있다.
이와 같이 노말 어드레스 신호(NORMAL_ADD<a:n>)가 로우 어드레스 신호로서도 사용되고 컬럼 어드레스 신호로서도 사용되는 경우에는 반도체 메모리 장치에 구비된 뱅크의 셀 영역이 워드라인을 기준으로 노말 셀 영역과 리던던시 셀 영역으로 나뉘어짐과 동시에 비트라인/비트라인 바를 기준으로도 노말 셀 영역과 리던던시 셀 영역으로 나뉘어지게 된다. 따라서, 본 발명의 실시예에 따른 라인선택 어드레스 신호(LINE_CHOICE_ADD<a:n>)도 노말 셀 영역과 리던던시 셀 영역에 각각 구비된 다수의 워드라인 중 어느 하나의 워드라인을 선택하기 위해 사용됨과 동시에 노말 셀 영역과 리던던시 셀 영역에 각각 구비된 다수의 비트라인/비트라인 바 중 어느 하나의 비트라인/비트라인 바를 선택하기 위해 사용될 수 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 반도체 메모리 장치의 내부에서 노말 어드레스 신호와 리던던시 어드레스 신호를 혼합한 라인선택 어드레스 신호 - 노말 어드레스 신호와 동일한 비트 수를 가짐 - 를 사용하여 뱅크에 구비된 노말 셀 영역과 리던던시 셀 영역에 각각 구비된 다수의 셀 라인 중 어느 하나의 라인을 선택하도록 함으로써 어드레스 신호를 전송하기 위한 전송라인의 개수를 최소한으로 유지할 수 있다.
이로 인해, 어드레스 신호를 전송하기 위한 전송라인이 반도체 메모리 장치에서 차지하는 면적을 최소한으로 유지할 수 있다.
또한, 어드레스 신호를 전송하기 위한 전송라인이 최소한으로 유지되기 때문에 어드레스를 전송하기 위해 소모되는 전류의 크기를 최소한으로 유지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 하나의 뱅크에 구비된 리던던시 셀 라인의 개수가 16개인 것으로 설명되었는데, 이는 설명의 편의를 위하여 정의한 것일 뿐, 실제로는 더 많거나 더 적은 개수의 리던던시 셀 라인에 하나의 뱅크에 구비될 수 있다.
또한, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
10, 410 : 다수의 뱅크
310 : 뱅크
20, 320, 420 : 셀 라인 디코딩부
30 : 다수의 리페어 어드레스 생성부
40, 340, 440 : 리페어 어드레스 생성부
350, 450 : 라인 선택 어드레스 생성부

Claims (23)

  1. 삭제
  2. 삭제
  3. 노말 어드레스 신호에 응답하여 각 비트 값이 각각 결정되는 리페어 어드레스 신호를 생성하기 위한 리페어 어드레스 생성부;
    상기 리페어 어드레스 신호의 유효성 여부에 따라 상기 노말 어드레스 신호와 상기 리페어 어드레스 신호를 혼합하여 라인선택 어드레스 신호를 생성하기 위한 라인선택 어드레스 생성부; 및
    상기 리페어 어드레스 신호의 유효성 여부에 따라 상기 노말 셀 영역과 리던던시 셀 영역 중 어느 하나의 셀 영역이 선택되고, 선택된 셀 영역에 구비된 다수의 로컬 셀 라인 중 어느 하나의 로컬 셀 라인을 상기 라인선택 어드레스 신호에 응답하여 선택하기 위한 셀 라인 디코딩부를 구비하고,
    상기 라인선택 어드레스 생성부는,
    상기 리페어 어드레스 신호를 인코딩하기 위한 어드레스 인코딩부;
    상기 리페어 어드레스 신호의 각 비트 값 중 적어도 하나의 비트 값이 활성화되는 것에 응답하여 리페어 어드레스 유효성 판단신호의 값을 결정하기 위한 리페어 어드레스 유효성 판단부; 및
    상기 리페어 어드레스 유효성 판단신호에 따라 상기 노말 어드레스 신호와 상기 어드레스 인코딩부의 출력신호를 혼합하여 상기 라인선택 어드레스 신호를 생성하기 위한 어드레스 혼합부
    를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 어드레스 혼합부는,
    상기 리페어 어드레스 유효성 판단신호가 활성화되는 경우 상기 노말 어드레스 신호에 포함된 다수의 비트 중 예정된 일부 비트를 상기 어드레스 인코딩부의 출력신호에 대응하는 값으로 변경하여 상기 라인선택 어드레스 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 셀 라인 디코딩부는,
    상기 리페어 어드레스 유효성 판단신호가 활성화된 상태로 입력되는 경우,
    상기 라인선택 어드레스 신호에 포함된 다수의 비트 중 상기 어드레스 인코딩부에 대응하여 그 값이 변경된 예정된 일부 비트의 값에 응답하여 상기 리던던시 셀 영역에 구비된 다수의 로컬 셀 라인 중 어느 하나의 로컬 셀 라인을 선택하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제3항에 있어서,
    상기 어드레스 혼합부는,
    상기 리페어 어드레스 유효성 판단신호가 비활성화되는 경우 상기 노말 어드레스 신호를 그대로 상기 라인선택 어드레스 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 셀 라인 디코딩부는,
    상기 리페어 어드레스 유효성 판단신호가 비활성화된 상태로 입력되는 경우,
    상기 라인선택 어드레스 신호에 포함된 모든 비트 값에 응답하여 상기 노말 셀 영역에 구비된 다수의 로컬 셀 라인 중 어느 하나의 로컬 셀 라인을 선택하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 삭제
  9. 삭제
  10. 노말 셀 영역과 리던던시 셀 영역을 각각 구비하는 다수의 뱅크;
    노말 어드레스 신호에 응답하여 각 비트 값이 각각 결정되는 리페어 어드레스 신호를 생성하기 위한 리페어 어드레스 생성부;
    상기 리페어 어드레스 신호의 유효성 여부에 따라 상기 노말 어드레스 신호의 일부 값을 상기 리페어 어드레스 신호에 대응하는 값으로 변동시켜 생성된 라인선택 어드레스 신호를 생성하기 위한 라인선택 어드레스 생성부; 및
    상기 라인선택 어드레스 신호에 응답하여 상기 다수의 뱅크에 각각 구비된 노말 셀 영역과 리던던시 셀 영역 중 어느 하나의 셀 영역을 선택하고, 선택된 셀 영역에 구비된 다수의 로컬 셀 라인 중 어느 하나의 로컬 셀 라인을 선택하기 위한 다수의 셀 라인 디코딩부를 구비하고,
    상기 라인선택 어드레스 생성부는,
    상기 리페어 어드레스 신호를 인코딩하기 위한 어드레스 인코딩부;
    상기 리페어 어드레스 신호의 각 비트 값 중 적어도 하나의 비트 값이 활성화되는 것에 응답하여 리페어 어드레스 유효성 판단신호의 값을 결정하기 위한 리페어 어드레스 유효성 판단부; 및
    상기 리페어 어드레스 유효성 판단신호에 따라 상기 노말 어드레스 신호와 상기 어드레스 인코딩부의 출력신호를 혼합하여 생성된 상기 라인선택 어드레스 신호를 상기 리페어 어드레스 유효성 판단신호와 함께 상기 다수의 셀 라인 디코딩부로 각각 전달하는 어드레스 혼합부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 어드레스 혼합부는,
    상기 리페어 어드레스 유효성 판단신호가 활성화되는 경우 상기 노말 어드레스 신호에 포함된 다수의 비트 중 예정된 일부 비트를 상기 어드레스 인코딩부의 출력신호에 대응하는 값으로 변경하여 상기 라인선택 어드레스 신호를 생성하고,
    활성화된 상기 리페어 어드레스 유효성 판단신호를 상기 라인선택 어드레스 신호와 함께 상기 다수의 셀 라인 디코딩부로 각각 전달하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 다수의 셀 라인 디코딩부 각각은,
    상기 리페어 어드레스 유효성 판단신호가 활성화된 상태로 입력되는 경우,
    상기 다수의 뱅크 중 상기 라인선택 어드레스 신호에 대응하는 뱅크의 리던던시 셀 영역에 구비된 다수의 로컬 셀 라인 중 어느 하나의 로컬 셀 라인을 상기 라인선택 어드레스 신호에 포함된 다수의 비트 중 상기 어드레스 인코딩부에 대응하여 그 값이 변경된 예정된 일부 비트의 값에 응답하여 선택하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제10항에 있어서,
    상기 어드레스 혼합부는,
    상기 리페어 어드레스 유효성 판단신호가 비활성화되는 경우 상기 노말 어드레스 신호를 동일한 값을 갖는 상기 라인선택 어드레스 신호를 생성하고,
    비활성화된 상기 리페어 어드레스 유효성 판단신호를 상기 라인선택 어드레스 신호와 함께 상기 다수의 셀 라인 디코딩부로 각각 전달하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 다수의 셀 라인 디코딩부 각각은,
    상기 리페어 어드레스 유효성 판단신호가 비활성화된 상태로 입력되는 경우,
    상기 다수의 뱅크 중 상기 라인선택 어드레스 신호에 대응하는 뱅크의 노말 셀 영역에 구비된 다수의 로컬 셀 라인 중 어느 하나의 로컬 셀 라인을 상기 라인선택 어드레스 신호에 포함된 모든 비트 값에 응답하여 선택하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 노말 어드레스 신호에 응답하여 각 비트 값이 각각 결정되는 리페어 어드레스 신호를 생성하는 단계;
    상기 리페어 어드레스 신호의 각 비트 값 중 적어도 하나의 비트 값이 활성화되는 것에 응답하여 리페어 어드레스 유효성 판단신호의 값을 결정함으로써 상기 리페어 어드레스 신호의 유효성 여부를 판단하는 단계;
    상기 리페어 어드레스 신호가 유효한 것으로 판단된 경우 상기 노말 어드레스 신호와 상기 리페어 어드레스 신호를 혼합한 라인선택 어드레스 신호를 사용하여 리던던시 셀 영역에 구비된 다수의 로컬 셀 라인을 선택적으로 구동하는 단계; 및
    상기 리페어 어드레스 신호가 유효하지 않은 것으로 판단된 경우 상기 노말 어드레스 신호를 그대로 사용하여 노말 셀 영역에 구비된 다수의 로컬 셀 라인을 선택적으로 구동하는 단계를 포함하고,
    상기 리던던시 셀 영역을 선택적으로 구동하는 단계는,
    상기 리페어 어드레스 신호를 인코딩하여 인코딩된 리페어 어드레스 신호를 생성하는 단계;
    상기 리페어 어드레스 유효성 판단신호의 값이 활성화되는 경우 상기 노말 어드레스 신호에 포함된 다수의 비트 중 예정된 일부 비트를 상기 인코딩된 리페어 어드레스 신호의 값으로 변경하여 상기 라인선택 어드레스 신호로서 출력하는 단계; 및
    상기 리페어 어드레스 유효성 판단신호의 값이 활성화되는 경우 상기 리던던시 셀 영역에 구비된 다수의 로컬 셀 라인 중 상기 라인선택 어드레스 신호에 대응하는 로컬 셀 라인을 선택하여 구동하는 단계
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
  19. 제18항에 있어서,
    상기 노말 셀 영역을 선택적으로 구동하는 단계는,
    상기 리페어 어드레스 신호를 인코딩하여 인코딩된 리페어 어드레스 신호를 생성하는 단계;
    상기 리페어 어드레스 유효성 판단신호의 값이 비활성화되는 경우 상기 노말 어드레스 신호를 그대로 상기 라인선택 어드레스 신호로서 출력하는 단계; 및
    상기 리페어 어드레스 유효성 판단신호의 값이 비활성화되는 경우 상기 노말 셀 영역에 구비된 다수의 로컬 셀 라인 중 상기 라인선택 어드레스 신호에 대응하는 로컬 셀 라인을 선택하여 구동하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
  20. 제18항 또는 제19항에 있어서,
    상기 노말 어드레스 신호는,
    로우 어드레스 신호인 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
  21. 제20항에 있어서,
    상기 로컬 셀 라인은,
    워드 라인인 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
  22. 제18항 또는 제19항에 있어서,
    상기 노말 어드레스 신호는,
    컬럼 어드레스 신호인 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
  23. 제22항에 있어서,
    상기 로컬 셀 라인은,
    비트 라인인 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
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