KR100725089B1 - 리던던시 회로 - Google Patents

Abstract

개시되는 본 발명은 리던던시 회로에 관한 것으로, 특히 SRAM 등과 같은 반도체 메모리 장치에서 결함 셀(fail cell)을 구제하여 양품의 획득률을 높이면서 동시에 메모리 칩 사이즈를 줄일 수 있는 리던던시 회로에 관한 것이다. 이를 해결하기 위하여 본 발명에 따른 리던던시 회로는: 다수 개의 서브블록과 리던던시 컬럼(들)을 구비하며, 노말 데이터를 입출력하는 블록(들)과; 리던던시 모드 진입단과 퓨즈 어레이를 갖는 어드레스 비교회로를 구비하며, 어드레스 정보신호를 입력받고 결함 셀 발생여부를 나타내는 리던던시 제어신호1과 서브블록 어드레스 신호인 리던던시 제어신호2를 출력하는 제1제어부(들)와; 상기 리던던시 제어신호1과 리던던시 제어신호2를 입력받아 메인 데이터로 출력할 데이터를 결정하는 리던던시 제어신호3을 출력하는 제2제어부(들)와; 상기 리던던시 컬럼 셀의 비트라인과 연결되어 리던던시 데이터를 입/출력하는 제3제어부(들)와; 상기 노말 데이터와 리던던시 데이터를 상기 리던던시 제어신호3에 대응하여 선별적으로 메인 데이터로 출력하는 제4제어부(들)를 구비함을 특징으로 한다.

반도체, 메모리, 리던던시, 셀, 어드레스

Description

리던던시 회로{REDUNDANCY CIRCUIT}

도 1은 종래 컬럼 리던던시의 구성도

도 2는 종래 컬럼 리던던시 블록의 내부 구성도

도 3은 종래 컬럼 리던던시의 서브블록의 내부 구성도

도 4는 본 발명에 따른 리던던시 회로의 구성도

도 5는 본 발명에 따른 리던던시 블록의 내부 구성도

도 6은 본 발명에 따른 리던던시 서브블록의 내부 구성도

도 7은 본 발명의 실시예에 따른 제1제어부의 회로 구성도

도 8은 본 발명의 실시예에 따른 I/O 어드레스 발생기의 회로 구성도

도 9는 본 발명의 실시예에 따른 제2제어부의 회로 구성도

도 10은 본 발명의 실시예에 따른 제4제어부의 회로 구성도

* 도면의 주요 부분에 대한 부호의 설명 *

100: 블록 110: 제1제어부

120: 제2제어부 130: 제3제어부

140: 제4제어부 101: 서브블록

103: 리던던시 컬럼 105: 노말 컬럼

107: 비트라인 선택회로

본 발명은 리던던시 회로에 관한 것으로, 특히 SRAM 등과 같은 반도체 메모리 장치에서 결함 셀(fail cell)을 구제하여 양품의 획득률(yield)을 높이면서 동시에 메모리 칩 사이즈를 줄일 수 있는 리던던시 회로에 관한 것이다.

반도체 메모리를 제조하는 공정에서 수많은 미세 셀(cell) 중 한 개라도 결함이 있으면 메모리로서의 제구실을 못해 불량품으로 처리된다. 이를 개선하고자 한 것이 리던던시 회로이다. 일반적으로, 반도체 메모리 소자가 점차 고집적화 및 소형화되면서 생산성 향상이 중시되고 있다. 특히 메모리 셀의 경우 생산에 있어서 셀의 결함 발생이 가장 취약한 문제로 제기되고 있다. 이러한 셀 결함에 따른 문제를 해결하기 위해 여러 가지 방법들이 제안되었으나, 현재 가장 일반화된 방법이 결함이 발생한 셀을 여분의 셀(Redundancy Cell)로 대체하여 생산 수율을 향상하는 방법이다. 이때 이용하는 것이 리던던시 회로이다. 이러한 리던던시 회로를 이용하는 리페어 스킴(Repair Scheme)의 경우 대게 결함이 발생된 셀은 로우(행: row) 또는 컬럼(열: column) 단위로 대체된다.

종래의 컬럼 리던던시 회로를 이루는 방식은 하나의 결함 셀을 구제시 한 블 록 내에 있는 모든 서브 블록의 리던던시 컬럼 셀 어레이를 필요로 하는 방식이었다. 하지만, 이러한 종래 컬럼 리던던시 회로를 이루는 방식은 결함 셀 수를 리던던시 셀 수로 대비하여 보았을 때 효율이 낮고, 레이아웃 면적이 증가하여 메모리 칩 사이즈가 커지는 단점이 있었다.

이러한 종래 컬럼 리던던시 회로를 도 1 내지 도 3에 도시하였다. 도 1은 종래 컬럼 리던던시의 구성도이고, 도 2는 종래 컬럼 리던던시 블록(block)의 내부 구성도이고, 도 3은 종래 컬럼 리던던시의 서브블록(sub block)의 내부 구성도이다. 이러한 종래 컬럼 리던던시 회로는 상기 도 1에 도시된 바와 같이 컬럼 어레이와 리던던시 컬럼을 갖는 서브블록을 구비하는 블록(10), 제1제어부(20), 제2제어부(30) 및 제3제어부(40)로 구성된다. 상기 도 1에서는 설명의 편의상 4개의 블록으로 이루어진 예를 보인 것이다. 상기 제1제어부(20)는 리페어(repair) 하고자 하는 컬럼 수와 동일 개수만큼 존재하고, 리던던시 모드 진입단과 퓨즈 어레이(fuse array)를 구비한 셀 어드레스 비교회로를 구비하고 있다. 또한 상기 제1제어부(20)는 TTL 레벨의 외부 어드레스 입력신호가 버퍼를 거쳐 CMOS 레벨로 바뀐 어드레스 정보신호 중에서 컬럼을 선택하기 위한 어드레스 정보 신호들을 입력받아 리던던시 제어신호1을 출력한다. 상기 리던던시 제어신호1은 하나의 블록에 하나씩 연결되는 1:1 연결방식을 이루고, 이와 동시에 상기 제2제어부(30)로 출력된다. 상기 리던던시 제어신호1은 프로그래밍된 어드레스가 없거나 프로그래밍된 어드레스와 어드레스 정보신호가 다른 경우에 디스에이블(disable) 되고, 프로그래밍된 어드레스와 어드레스 정보신호가 동일한 경우에 인에이블(enable) 된다. 상기 제2제어부(30)는 하나로 구성되며, 상기 리던던시 제어신호1을 모두 입력받아 리던던시 제어신호2를 출력한다. 상기 리던던시 제어신호2는 입력되는 리던던시 제어신호1 중에서 인에이블된 신호가 있는 경우에만 인에이블 된다. 상기 제3제어부(40)는 하나로 구성되며, 상기 리던던시 제어신호2와 어드레스 정보신호의 일부를 입력받아 컬럼 선택신호를 출력한다. 상기 컬럼 선택신호는 각 블록으로 입력된다. 상기 도 2를 통해 블록의 내부 구성을 살펴보면; 종래의 리던던시 블록(10)은 데이터 비트 수와 동수의 서브블록(11)과, 상기 서브블록(11)과 동수의 S/A 및 W/D(sense amplifier and write driver)(50)로 이루어져 있다. 상기 서브블록(11)은 각각 상기 리던던시 제어신호1과 상기 컬럼 선택신호를 입력받고 로(raw) 데이터를 입출력한다. 상기 S/A 및 W/D(50)는 상기 로 데이터를 입력받아 메인 데이터(main data)를 출력하거나 메인 데이터를 입력받아 로 데이터를 출력한다.

상기 도 3은 종래 컬럼 리던던시 서브블록의 내부 구성도로서, 상기 서브블록(11)은 다수 개의 노멀 컬럼(13)의 셀 어레이와 하나의 리던던시 컬럼(15)의 셀 어레이, 그리고 비트라인 선택회로(17)로 구성된다. 상기 비트라인 선택회로(17)는 상기 노멀 컬럼 셀 어레이(13)와 리던던시 컬럼 셀 어레이(15)의 비트 라인과 연결되고, 리던던시 제어신호1과 컬럼 선택신호를 입력받아 로 데이터를 입/출력한다. 상기 리던던시 제어신호1이 인에이블 되었을 때 컬럼 선택회로는 상기 리던던시 컬럼 셀 어레이(15)를 선택하여 상기 리던던시 컬럼 셀 어레이(15)로 메인 데이터를 입출력시키고, 동시에 리던던시 제어신호2도 인에이블 되어 상기 컬럼 선택신호는 모두 디스에이블 되어 노멀 컬럼 셀 어레이(13)로 메인 데이터가 입출력되지 못하 도록 한다.

이와 같은 컬럼 리던던시 회로를 갖는 종래 리던던시 방식은 하나의 결함 셀을 구제할 때 한 블록 내의 모든 서브블록의 리던던시 컬럼 셀 어레이가 필요하여 결함 셀 수를 리던던시 셀 수로 대비하여 보았을 때 효율이 낮고 레이아웃 면적이 증가하는 단점이 있었다.

따라서, 본 발명의 목적은 리던던시 회로를 구성함에 있어 결함 셀(fail cell)을 구제하여 양품의 획득률을 높이면서 동시에 메모리 칩 사이즈를 줄일 수 있는 리던던시 회로를 제공함에 있다.

상기의 목적을 해결하기 위하여 본 발명의 제1견지에 따른 리던던시 회로는: 다수 개의 서브블록과 리던던시 컬럼(들)을 구비하며, 노말 데이터를 입출력하는 블록(들)과; 리던던시 모드 진입단과 퓨즈 어레이를 갖는 어드레스 비교회로를 구비하며, 어드레스 정보신호를 입력받고 결함 셀 발생여부를 나타내는 리던던시 제어신호1과 서브블록 어드레스 신호인 리던던시 제어신호2를 출력하는 제1제어부(들)와; 상기 리던던시 제어신호1과 리던던시 제어신호2를 입력받아 메인 데이터로 출력할 데이터를 결정하는 리던던시 제어신호3을 출력하는 제2제어부(들)와; 상기 리던던시 컬럼 셀의 비트라인과 연결되어 리던던시 데이터를 입출력하는 제3제어부(들)와; 상기 노말 데이터와 리던던시 데이터를 상기 리던던시 제어신호3에 대응하여 선별적으로 메인 데이터로 출력하는 제4제어부(들)를 구비함을 특징으로 한다.

또한, 본 발명의 제2견지에 따라 반도체 메모리 장치에 적용되는 리던던시 회로는: 노말 컬럼 어레이를 갖는 다수 개의 서브블록과 리던던시 컬럼을 구비하여 노말 데이터를 입출력하는 블록(들)과; 어드레스 정보신호를 입력받아 이를 비교하여 결함 셀에 대응되는 어드레스 신호만을 인에이블 시키고, 나머지 어드레스 신호는 디스에이블 시키는 리던던시 제어신호1을 출력하여 결함 셀 발생여부를 나타내고, 상기 인에이블된 리던던시 제어신호1에 해당하는 서브블록 어드레스 신호인 리던던시 제어신호2를 출력하는 적어도 하나 이상의 제1제어부(들)와; 상기 제1제어부에 연결되며, 상기 제1제어부로부터 상기 리던던시 제어신호1 및 상기 리던던시 제어신호2를 입력받아 상기 리던던시 제어신호1이 인에이블인 경우 상기 리던던시 제어신호2에 의해 메인 데이터로 출력할 데이터를 결정하는 디코딩된 리던던시 제어신호3을 출력하는 제2제어부와; 상기 리던던시 컬럼의 비트라인과 연결되어 리던던시 데이터를 입출력하는 제3제어부(들)와; 상기 제2제어부의 리던던시 제어신호3과, 상기 블록의 노말 데이터 및 리던던시 데이터와, 메인 데이터에 연결되어 상기 리던던시 제어신호3이 인에이블인 경우에는 상기 리던던시 데이터를 상기 메인 데이터로 출력하고, 상기 리던던시 제어신호3이 디스에이블인 경우에는 상기 노말 데이터를 상기 메인 데이터로 출력하는 제4제어부(들)를 구비함을 특징으로 한다.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한 다. 우선 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.

본 발명에 따른 리던던시 회로는 도 4에 도시된 바와 같이 구성한다. 상기 도 4는 본 발명에 따른 리던던시 회로의 구성도로서, 본 발명에 따른 리던던시는 노멀 셀 어레이로 구성된 서브블록과 하나 이상의 리던던시 컬럼을 구비한 블록(100)과, 다수 개의 제1제어부(110), 제2제어부(120), 제3제어부(130) 및 제4제어부(140)로 구성된다. 본 발명에 따른 리던던시는 상기 종래 리던던시 회로의 설명에서와 같이 설명의 편의상 4개의 블록으로 이루어진 예를 보인 것이다. 구성적 특징은 상기 제2제어부(120)의 리던던시 제어신호3을 입력받는 제4제어부(140)의 존재이며, 상기 제3제어부(130) 또한 두 블록(100)에 각각 작용하도록 구성된다.

각 구성부의 세부 설명을 도면을 참조하여 설명한다. 먼저, 상기 제1제어부(110)는 도 7 및 도 8에 도시된 예와 같이 구성된다. 상기 제1제어부(110)는 퓨즈1을 포함한 리던던시 모드진입단과 셀 어드레스 프로그래밍 회로와 서브블록 어드레스 프로그래밍 회로를 구비한다. 상기 리던던시 모드진입단과 셀 어드레스 프로그래밍 회로, 그리고 서브블록 어드레스 프로그래밍 회로는 프로그래밍 퓨즈 어레이를 구비하고 있다. 상기 제1제어부(110)는 외부 TTL 레벨의 어드레스 신호가 버퍼단을 거쳐 CMOS 레벨로 바뀐 어드레스 정보 신호를 모두 입력받아 리던던시 제어신호1(111)을 출력한다. 결함 셀 발생시 상기 퓨즈1을 커팅(cutting)하고 셀 어드레스 비교회로의 퓨즈들을 결함 셀 어드레스에 대응하도록 커팅하면 상기 제1제어부(110)가 리던던시 모드에 진입하게 된다. 이 상태에서 REb(Redundancy Enable) 신호가 '로우(low)'로 입력되면 셀 어드레스 비교회로가 동작하며, 결함 셀과 같은 어드레스가 입력된 경우에 상기 리던던시 제어신호1이 인에이블 되어 출력된다. 상기 인에이블 된 리던던시 제어신호1은 도 9에 도시된 서브블록 어드레스 디코더에 인에이블 신호로 입력된다. 또한 상기 인에이블된 리던던시 제어신호1에 해당하는 서브블록 어드레스 신호인 리던던시 제어신호2가 도 8의 서브블록 어드레스 발생기에서 인에이블 되어 출력된다.

상기 제2제어부(120)는 도 9 도시된 예와 같이 구성된다. 상기 제2제어부(120)는 디코딩 회로와 출력 제어단을 구비하고 있으며, 상기 리던던시 제어신호2를 입력받아 디코딩하고 상기 리던던시 제어신호1이 인에이블된 경우 디코딩된 신호인 리던던시 제어신호3을 출력한다.

상기 제3제어부(130)는 센스 엠프 회로(S/A)와 라이트 드라이버(W/D)를 구비하고 있으며, 리던던시 컬럼 로 데이터를 입력받아 리던던시 데이터를 출력한다.

상기 제4제어부(140)는 도 10에 그 일 예를 도시하였다. 상기 도 10은 본 발명의 실시예에 따른 제4제어부의 회로 구성도로서, 본 발명에 따른 제4제어부(140)는 멀티플렉서 회로가 구비되어 있으며, 상기 제2제어부로부터의 리던던시 제어신호3과 리던던시 데이터의 노말 데이터와 메인 데이터를 입출력한다. 상기 도 10에서 인에이블된 상기 리던던시 제어신호3이 입력될 경우에는 리던던시 데이터를 메인 데이터로 전송시키며, 디스에이블된 리던던시 제어신호3이 입력될 경우에는 노말 데이터를 메인 데이터로 출력시킨다.

도 5는 본 발명에 따른 리던던시 블록의 내부 구성도이다. 본 발명에 따른 블록(100)은 데이터 비트와 동수의 서브블록(101)과, 리던던시 컬럼(103)으로 구성된다. 그리고, 각 서브블록(101)들은 S/A 및 W/D(113)와 연결되고, 상기 리던던시 컬럼(103)은 상기 제3제어부(130)와 연결된다.

도 6은 본 발명에 따른 리던던시 서브블록의 내부 구성을 도시한 도면이다. 본 발명에 사용되는 서브블록(101)은 노말 컬럼 어레이(105)와 비트라인 선택회로(107)로 구성되어 있다. 상기 비트라인 선택회로(107)는 로 데이터를 입력받아 특정 비트라인으로 출력한다.

상기의 구성을 가지는 본 발명에 따른 리던던시 구현동작을 설명한다.

상기 노말 컬럼 어레이(105)에서 결함 셀이 발생하는 경우 상기 제1제어부(110) 내의 셀 어드레스 프로그래밍 퓨즈를 결함 어드레스와 일치하도록 커팅하여 어드레스를 프로그래밍 한다. 그리고, 결함 셀이 위치한 서브블록 어드레스에 따라 서브블록 어드레스 프로그래밍 퓨즈를 커팅하여 서브블록 어드레스를 프로그래밍 한다. 이러한 프로그래밍 이후 읽기나 쓰기 동작 중에 상기 결함 어드레스가 버퍼를 거쳐 어드레스 정보신호로 변환되어 상기 제1제어부(110)에 입력되면 상기 리던던시 제어신호1이 인에이블 되고, 상기 리던던시 제어신호2가 상기 제2제어부(120)에 입력되면 상기 제2제어부(120)는 인에이블된 하나의 리던던시 제어신호3과 디스에이블된 나머지 리던던시 제어신호3을 출력시킨다. 그리고 상기 리던던시 제어신호3은 상기 제4제어부(140)로 입력되는데, 상기 인에이블된 리던던시 제어신호3은 상기 결함 셀이 존재하는 서브블록의 노말 데이터와 연결된 제4제어부(140)로 입력되고, 디스에이블된 리던던시 제어신호3은 나머지 제4제어부(140)에 입력된다. 상기 인에이블된 리던던시 제어신호3을 입력받은 상기 제4제어부(140)는 리던던시 데이터를 메인 데이터로 전송시키고, 디스에이블된 리던던시 제어신호3을 입력받은 제4제어부(140)는 노말 데이터를 메인 데이터로 전송시킨다.

이상에서와 같이 본 발명에 따른 리던던시 회로는 하나의 결함 셀이 발생할 경우 이를 구제하기 위하여 워드라인이나 비트라인을 제어하지 않고 데이터 라인을 제어하는 것이 특징이다. 그리고, 블록내 구비된 하나의 리던던시 컬럼만을 이용하여 상기 결함 셀을 구제한다. 종래 리던던시와 비교하면 데이터 비트수가 16(8)개인 경우 리던던시 컬럼 셀 어레이를 1/16(1/8)으로 줄일 수 있어 레이아웃 면적이 그만큼 줄어든다. 상기 제1제어부를 여러 개 사용하면 그 사용한 개수만큼 결함 셀을 리던던시 컬럼 어레이가 갖는 셀 수만큼 결함 셀을 구제할 수 있어 결함 셀 수를 리던던시 셀 수로 대비하여 보면 효율이 높음을 알 수 있다. 그리고, 리던던시 회로에서 결함 셀 구제 동작이 수행되더라도 상기 노말 데이터를 그대로 사용함으로써 상기 노말 데이터를 차단시켜야 하는 경우보다 제어가 용이하여 구제효율이 좋게 된다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시예를 들어 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져 야 한다.

상술한 바와 같이 본 발명은 리던던시 회로 구성시 데이터 비트 수 대비 리던던시 컬럼 셀 어레이를 대폭 줄임으로써 칩 면적을 줄일 수 있는 이점이 있다.

또한, 본 발명은 리던던시 컬럼 어레이가 갖는 셀 수만큼 결함 셀을 구제할 수 있어 결함 셀 수를 리던던시 셀 수로 대비하여 보면 고효율을 이룰 수 있는 이점이 있다.

게다가, 본 발명은 리던던시 동작시 같이 수행되는 노말 동작에 대해 특별한 제어가 필요 없어 제어가 용이한 이점이 있다.

Claims (9)

1. 다수 개의 서브블록과 리던던시 컬럼(들)을 구비하며, 노말 데이터를 입출력하는 블록(들)과;

   리던던시 모드 진입단과 퓨즈 어레이를 갖는 어드레스 비교회로를 구비하며, 어드레스 정보신호를 입력받고 결함 셀 발생여부를 나타내는 리던던시 제어신호1과 서브블록 어드레스 신호인 리던던시 제어신호2를 출력하는 제1제어부(들)와;

   상기 리던던시 제어신호1과 리던던시 제어신호2를 입력받아 메인 데이터로 출력할 데이터를 결정하는 리던던시 제어신호3을 출력하는 제2제어부(들)와;

   상기 리던던시 컬럼 셀의 비트라인과 연결되어 리던던시 데이터를 입출력하는 제3제어부(들)와;

   상기 노말 데이터와 리던던시 데이터를 상기 리던던시 제어신호3에 대응하여 선별적으로 메인 데이터로 출력하는 제4제어부(들)를 구비함을 특징으로 하는 리던던시 회로.
2. 제 1항에 있어서,

   상기 서브블록은 노말 셀 어레이로 구성됨을 특징으로 하는 리던던시 회로.
3. 제 2항에 있어서,

   상기 제1제어부는 상기 리던던시 제어신호2를 발생시키는 서브블록 어드레스 발생기를 더 구비함을 특징으로 하는 리던던시 회로.
4. 제 3항에 있어서,

   상기 제4제어부는 결함 셀이 포함된 서브블록의 데이터를 리던던시 데이터로 교체함을 특징으로 하는 리던던시 회로.
5. 반도체 메모리 장치에 적용되는 리던던시 회로에 있어서,

   노말 컬럼 어레이를 갖는 다수 개의 서브블록과 리던던시 컬럼을 구비하여 노말 데이터를 입출력하는 블록(들)과;

   어드레스 정보신호를 입력받아 이를 비교하여 결함 셀에 대응되는 어드레스 신호만을 인에이블 시키고, 나머지 어드레스 신호는 디스에이블 시키는 리던던시 제어신호1을 출력하여 결함 셀 발생여부를 나타내고, 상기 인에이블된 리던던시 제어신호1에 해당하는 서브블록 어드레스 신호인 리던던시 제어신호2를 출력하는 적어도 하나 이상의 제1제어부(들)와;

   상기 제1제어부에 연결되며, 상기 제1제어부로부터 상기 리던던시 제어신호1 및 상기 리던던시 제어신호2를 입력받아 상기 리던던시 제어신호1이 인에이블인 경우 상기 리던던시 제어신호2에 의해 메인 데이터로 출력할 데이터를 결정하는 디코딩된 리던던시 제어신호3을 출력하는 제2제어부와;

   상기 리던던시 컬럼의 비트라인과 연결되어 리던던시 데이터를 입출력하는 제3제어부(들)와;

   상기 제2제어부의 리던던시 제어신호3과, 상기 블록의 노말 데이터 및 리던던시 데이터와, 메인 데이터에 연결되어 상기 리던던시 제어신호3이 인에이블인 경우에는 상기 리던던시 데이터를 상기 메인 데이터로 출력하고, 상기 리던던시 제어신호3이 디스에이블인 경우에는 상기 노말 데이터를 상기 메인 데이터로 출력하는 제4제어부(들)를 구비함을 특징으로 하는 리던던시 회로.
6. 제 5항에 있어서, 상기 제1제어부는;

   리던던시 모드 진입단과,

   퓨즈 어레이를 구비하는 셀 어드레스 비교회로와,

   상기 리던던시 제어신호2를 발생하는 서브블록 어드레스 발생기로 구성됨을 특징으로 하는 리던던시 회로.
7. 삭제
8. 제 6항에 있어서,

   상기 서브블록은 노말 셀 어레이와 비트라인 선택회로로 구성됨을 특징으로 하는 리던던시 회로.
9. 제 8항에 있어서,

   상기 제4제어부는 결함 셀이 포함된 서브블록의 데이터를 리던던시 데이터로 교체함을 특징으로 하는 리던던시 회로.

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