JP2000339986A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP2000339986A JP2000339986A JP11149069A JP14906999A JP2000339986A JP 2000339986 A JP2000339986 A JP 2000339986A JP 11149069 A JP11149069 A JP 11149069A JP 14906999 A JP14906999 A JP 14906999A JP 2000339986 A JP2000339986 A JP 2000339986A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- output
- input
- memory bit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 簡単な回路構成により、冗長救済の効率を大
幅に向上する。 【解決手段】 メモリセルがあるビット毎に分割された
２つの冗長ビット領域ｂｉｔＬ，ｂｉｔＲを同じあるビ
ット毎にＮ分割されたビット領域の両端部にそれぞれ設
け、これら冗長ビット領域ｂｉｔＲ，ｂｉｔＬによりビ
ット不良などが存在するビット領域を救済する。たとえ
ばビット領域ｂｉｔ１，ｂｉｔ３が不良の場合、救済信
号に基づいて制御論理回路とデコード回路とが、Ｉ／Ｏ
回路ＤＩＯ１をビット領域ｂｉｔ０に、Ｉ／Ｏ回路ＤＩ
Ｏ０を冗長ビット領域ｂｉｔＬに接続させ、Ｉ／Ｏ回路
ＤＩＯ３〜ＤＩＯｎを、ビット領域ｂｉｔ４から冗長ビ
ット領域ｂｉｔＲに１つずつシフトして接続させる選択
制御信号ＳＥＬ０〜ＳＥＬｎを出力し、Ｉ／Ｏ回路ＤＩ
Ｏ０，ＤＩＯ１，ＤＩＯ３〜ＤＩＯｎのデータ入出力先
を切り換える。
幅に向上する。 【解決手段】 メモリセルがあるビット毎に分割された
２つの冗長ビット領域ｂｉｔＬ，ｂｉｔＲを同じあるビ
ット毎にＮ分割されたビット領域の両端部にそれぞれ設
け、これら冗長ビット領域ｂｉｔＲ，ｂｉｔＬによりビ
ット不良などが存在するビット領域を救済する。たとえ
ばビット領域ｂｉｔ１，ｂｉｔ３が不良の場合、救済信
号に基づいて制御論理回路とデコード回路とが、Ｉ／Ｏ
回路ＤＩＯ１をビット領域ｂｉｔ０に、Ｉ／Ｏ回路ＤＩ
Ｏ０を冗長ビット領域ｂｉｔＬに接続させ、Ｉ／Ｏ回路
ＤＩＯ３〜ＤＩＯｎを、ビット領域ｂｉｔ４から冗長ビ
ット領域ｂｉｔＲに１つずつシフトして接続させる選択
制御信号ＳＥＬ０〜ＳＥＬｎを出力し、Ｉ／Ｏ回路ＤＩ
Ｏ０，ＤＩＯ１，ＤＩＯ３〜ＤＩＯｎのデータ入出力先
を切り換える。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリの救済技術
に関し、特に、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）における冗長救済に適
用して有効な技術に関するものである。
に関し、特に、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）における冗長救済に適
用して有効な技術に関するものである。
【０００２】
【従来の技術】本発明者が検討したところによれば、Ｓ
ＲＡＭなどの半導体集積回路装置には、メモリアレイに
おいて、行、列あるいはメモリセルに欠陥が存在する場
合、その欠陥部分に相当するアドレス信号が入ったとき
に代わりにスペアの行や列を選択する欠陥救済技術を有
している。
ＲＡＭなどの半導体集積回路装置には、メモリアレイに
おいて、行、列あるいはメモリセルに欠陥が存在する場
合、その欠陥部分に相当するアドレス信号が入ったとき
に代わりにスペアの行や列を選択する欠陥救済技術を有
している。
【０００３】欠陥救済技術として、いわゆる、ビットス
ライス方式がある。このビットスライス方式は、メモリ
セルがあるビット毎にＮ分割されたビット領域と、１つ
の冗長ビット領域とがメモリアレイに設けられており、
Ｎ分割されたビット領域のうち、あるビット領域に欠陥
が存在した場合に、その欠陥ビット領域を隣接するビッ
ト領域にシフトさせ、その他のビット領域も順にシフト
させて冗長救済を行うものである。
ライス方式がある。このビットスライス方式は、メモリ
セルがあるビット毎にＮ分割されたビット領域と、１つ
の冗長ビット領域とがメモリアレイに設けられており、
Ｎ分割されたビット領域のうち、あるビット領域に欠陥
が存在した場合に、その欠陥ビット領域を隣接するビッ
ト領域にシフトさせ、その他のビット領域も順にシフト
させて冗長救済を行うものである。
【０００４】たとえば、１ビット領域〜Ｎビット領域に
Ｎ分割されたメモリセルにおいて、３ビット領域に欠陥
が存在する場合には、３ビット領域が２ビット領域にシ
フトされる。同様に、２ビット領域が１ビット領域にシ
フトされ、１ビット領域が冗長ビット領域にシフトされ
ることになる。
Ｎ分割されたメモリセルにおいて、３ビット領域に欠陥
が存在する場合には、３ビット領域が２ビット領域にシ
フトされる。同様に、２ビット領域が１ビット領域にシ
フトされ、１ビット領域が冗長ビット領域にシフトされ
ることになる。
【０００５】なお、この種の半導体集積回路装置につい
て詳しく述べてある例としては、１９９４年１１月５
日、株式会社培風館発行、伊藤清男（著）、「アドバン
ストエレクトロニクスＩ−９ 超ＬＳＩメモリ」Ｐ３４
４〜Ｐ３４７があり、この文献には、シンクロナスＤＲ
ＡＭにおける回路構成が記載されている。
て詳しく述べてある例としては、１９９４年１１月５
日、株式会社培風館発行、伊藤清男（著）、「アドバン
ストエレクトロニクスＩ−９ 超ＬＳＩメモリ」Ｐ３４
４〜Ｐ３４７があり、この文献には、シンクロナスＤＲ
ＡＭにおける回路構成が記載されている。
【０００６】
【発明が解決しようとする課題】ところが、上記のよう
な半導体集積回路装置における欠陥救済技術では、次の
ような問題点があることが本発明者により見い出され
た。
な半導体集積回路装置における欠陥救済技術では、次の
ような問題点があることが本発明者により見い出され
た。
【０００７】すなわち、メモリの大容量化ならびに高集
積化に伴い、救済すべき欠陥が増加する傾向にあるが、
前述した冗長ビット領域は、冗長救済技術の複雑化をさ
けるために１つだけしか形成されておらず、充分な救済
ができない恐れが生じている。また、それら救済できな
い欠陥を有するメモリは製品とならず、歩留まりが大幅
に低下してしまうという問題がある。
積化に伴い、救済すべき欠陥が増加する傾向にあるが、
前述した冗長ビット領域は、冗長救済技術の複雑化をさ
けるために１つだけしか形成されておらず、充分な救済
ができない恐れが生じている。また、それら救済できな
い欠陥を有するメモリは製品とならず、歩留まりが大幅
に低下してしまうという問題がある。
【０００８】本発明の目的は、簡単な回路構成により、
冗長救済の効率を大幅に向上することのできる半導体集
積回路装置を提供することにある。
冗長救済の効率を大幅に向上することのできる半導体集
積回路装置を提供することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１１】すなわち、本発明の半導体集積回路装置
は、メモリマットの両端部にそれぞれ設けられ、不良ビ
ットを含んだ不良メモリビット領域を救済する２つの冗
長救済用メモリビット領域と、救済信号に基づいて、入
出力バッファから入出力されるデータを、正規にデータ
が入出力されるメモリビット領域に隣接するメモリビッ
ト領域のうち、いずれか一方のメモリビット領域に任意
にシフトさせて入出力させるメモリビット領域救済手段
とを備え、不良メモリビット領域に入出力されるデータ
を、不良メモリビット領域に隣接するメモリビット領域
のうち、いずれか一方のメモリビット領域にシフトして
入出力させ、シフトした側に位置するすべてのメモリビ
ット領域に入出力されるデータもシフトして入出力させ
ることにより前記不良メモリビット領域を救済するもの
である。
は、メモリマットの両端部にそれぞれ設けられ、不良ビ
ットを含んだ不良メモリビット領域を救済する２つの冗
長救済用メモリビット領域と、救済信号に基づいて、入
出力バッファから入出力されるデータを、正規にデータ
が入出力されるメモリビット領域に隣接するメモリビッ
ト領域のうち、いずれか一方のメモリビット領域に任意
にシフトさせて入出力させるメモリビット領域救済手段
とを備え、不良メモリビット領域に入出力されるデータ
を、不良メモリビット領域に隣接するメモリビット領域
のうち、いずれか一方のメモリビット領域にシフトして
入出力させ、シフトした側に位置するすべてのメモリビ
ット領域に入出力されるデータもシフトして入出力させ
ることにより前記不良メモリビット領域を救済するもの
である。
【００１２】また、本発明の半導体集積回路装置は、前
記メモリビット領域救済手段が、救済信号を生成する救
済信号生成部と、該救済信号生成部から出力された救済
信号をデコードする救済信号デコード部と、該救済信号
デコード部によってデコードされたデコード信号に基づ
いて選択制御信号を生成する制御論理部と、入出力バッ
ファに設けられ、制御論理部から出力された選択制御信
号に基づいて、入出力バッファから入出力されるデータ
の入出力先を、正規に入出力される前記メモリビット領
域に隣接するメモリビット領域のうち、いずれか一方の
メモリビット領域にシフトさせて切り換えるデータ入出
力部とよりなるものである。
記メモリビット領域救済手段が、救済信号を生成する救
済信号生成部と、該救済信号生成部から出力された救済
信号をデコードする救済信号デコード部と、該救済信号
デコード部によってデコードされたデコード信号に基づ
いて選択制御信号を生成する制御論理部と、入出力バッ
ファに設けられ、制御論理部から出力された選択制御信
号に基づいて、入出力バッファから入出力されるデータ
の入出力先を、正規に入出力される前記メモリビット領
域に隣接するメモリビット領域のうち、いずれか一方の
メモリビット領域にシフトさせて切り換えるデータ入出
力部とよりなるものである。
【００１３】さらに、本発明の半導体集積回路装置は、
前記救済信号生成部が、ヒューズ回路よりなり、ヒュー
ズを切断することにより救済信号を生成するものであ
る。
前記救済信号生成部が、ヒューズ回路よりなり、ヒュー
ズを切断することにより救済信号を生成するものであ
る。
【００１４】以上のことにより、簡単な回路構成によっ
て、容易に２つの不良メモリビット領域を救済すること
ができるので、冗長救済効率を上げることができ、半導
体集積回路装置の歩留まりを大幅に向上することができ
る。
て、容易に２つの不良メモリビット領域を救済すること
ができるので、冗長救済効率を上げることができ、半導
体集積回路装置の歩留まりを大幅に向上することができ
る。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１６】図１は、本発明の一実施の形態によるメモ
リのブロック図、図２は、本発明の一実施の形態による
メモリに設けられたメモリマット、ビット救済手段、な
らびにその周辺部の概略説明図、図３は、本発明の一実
施の形態によるビット救済部に設けられた救済信号デコ
ード回路、およびＩ／Ｏ制御論理部の回路説明図、図４
は、本発明の一実施の形態によるメモリにおける１つの
ビット領域にビット不良が存在する場合の救済説明図、
図５は、本発明の一実施の形態によるビット救済部に設
けられた救済信号デコード回路による救済信号における
デコード真理値を示す説明図、図６は、本発明の一実施
の形態によるＩ／Ｏ制御論理部における選択制御信号の
真理値を示す説明図、図７は、本発明の一実施の形態に
よるメモリにおける２つのビット領域にビット不良が存
在する場合の救済説明図である。
リのブロック図、図２は、本発明の一実施の形態による
メモリに設けられたメモリマット、ビット救済手段、な
らびにその周辺部の概略説明図、図３は、本発明の一実
施の形態によるビット救済部に設けられた救済信号デコ
ード回路、およびＩ／Ｏ制御論理部の回路説明図、図４
は、本発明の一実施の形態によるメモリにおける１つの
ビット領域にビット不良が存在する場合の救済説明図、
図５は、本発明の一実施の形態によるビット救済部に設
けられた救済信号デコード回路による救済信号における
デコード真理値を示す説明図、図６は、本発明の一実施
の形態によるＩ／Ｏ制御論理部における選択制御信号の
真理値を示す説明図、図７は、本発明の一実施の形態に
よるメモリにおける２つのビット領域にビット不良が存
在する場合の救済説明図である。
【００１７】本実施の形態において、ＳＲＡＭであるメ
モリ（半導体集積回路装置）１には、記憶の最小単位で
あるメモリセルが規則正しくアレイ状に並べられてメモ
リマット２が設けられている。
モリ（半導体集積回路装置）１には、記憶の最小単位で
あるメモリセルが規則正しくアレイ状に並べられてメモ
リマット２が設けられている。
【００１８】このメモリマット２には、ワードドライバ
３およびロウデコーダ４が接続されており、ワードドラ
イバ３はロウデコーダ４の出力を受けてワード線に選択
パルス電圧を与え、ロウデコーダ４はメモリマット２の
内、ロウ（行）方向のワード線を選択する。
３およびロウデコーダ４が接続されており、ワードドラ
イバ３はロウデコーダ４の出力を受けてワード線に選択
パルス電圧を与え、ロウデコーダ４はメモリマット２の
内、ロウ（行）方向のワード線を選択する。
【００１９】また、メモリマット２には、センスアンプ
５が接続されており、このセンスアンプ５は、メモリマ
ット２のセル読み出し信号を増幅する。センスアンプ５
には、カラムドライバ６ならびにカラムデコーダ７が接
続されている。カラムドライバ６は、カラムデコーダ７
の出力を受けてビット線に選択パルス電圧を与え、カラ
ムデコーダ７は、カラム（列）方向のビット線を選択す
る。
５が接続されており、このセンスアンプ５は、メモリマ
ット２のセル読み出し信号を増幅する。センスアンプ５
には、カラムドライバ６ならびにカラムデコーダ７が接
続されている。カラムドライバ６は、カラムデコーダ７
の出力を受けてビット線に選択パルス電圧を与え、カラ
ムデコーダ７は、カラム（列）方向のビット線を選択す
る。
【００２０】また、ロウデコーダ４には、ロウアドレス
バッファ８が接続されており、このロウアドレスバッフ
ァ８は、ロウ方向のアドレス信号が入力され、それぞれ
の内部アドレス信号を発生させてロウデコーダ４に出力
する。
バッファ８が接続されており、このロウアドレスバッフ
ァ８は、ロウ方向のアドレス信号が入力され、それぞれ
の内部アドレス信号を発生させてロウデコーダ４に出力
する。
【００２１】さらに、カラムデコーダ７には、カラムア
ドレスバッファ９が接続されており、該カラムアドレス
バッファ９は、カラム方向のアドレス信号が入力され、
それぞれの内部アドレス信号を発生させてカラムデコー
ダ７に出力する。
ドレスバッファ９が接続されており、該カラムアドレス
バッファ９は、カラム方向のアドレス信号が入力され、
それぞれの内部アドレス信号を発生させてカラムデコー
ダ７に出力する。
【００２２】また、センスアンプ５には、制御回路１０
が接続されている。この制御回路１０は、入出力バッフ
ァ１１とも接続されている。
が接続されている。この制御回路１０は、入出力バッフ
ァ１１とも接続されている。
【００２３】制御回路１０は、センスアンプ５、ならび
に入出力バッファ１１におけるデータのやり取りの制御
を行う。入出力バッファ１１は、入力データを所定のタ
イミングにより取り込み、出力データを所定のタイミン
グによって出力する。
に入出力バッファ１１におけるデータのやり取りの制御
を行う。入出力バッファ１１は、入力データを所定のタ
イミングにより取り込み、出力データを所定のタイミン
グによって出力する。
【００２４】入出力バッファ１１には、ビット救済部１
２が接続されており、このビット救済部１２は、メモリ
マット２における不良ビットの救済制御を行う。また、
入出力バッファ１１、ならびにビット救済部１２によっ
て、ビット救済手段（メモリビット領域救済手段）ＲＣ
が構成されている。
２が接続されており、このビット救済部１２は、メモリ
マット２における不良ビットの救済制御を行う。また、
入出力バッファ１１、ならびにビット救済部１２によっ
て、ビット救済手段（メモリビット領域救済手段）ＲＣ
が構成されている。
【００２５】次に、メモリマット２のビット構成、なら
びにビット救済手段ＲＣにおける回路構成について、図
２、図３を用いて説明する。
びにビット救済手段ＲＣにおける回路構成について、図
２、図３を用いて説明する。
【００２６】ここで、メモリ１において、データである
Ｉ／Ｏ信号が入出力されるＩ／Ｏ端子はＮ本のＩ／Ｏ端
子Ｐ０〜Ｐｎから構成されてものとする。
Ｉ／Ｏ信号が入出力されるＩ／Ｏ端子はＮ本のＩ／Ｏ端
子Ｐ０〜Ｐｎから構成されてものとする。
【００２７】メモリマット２は、図２に示すように、メ
モリセルがあるビット毎（たとえば、８ｋビット毎）に
Ｎ分割されたビット領域（メモリビット領域）ｂｉｔ０
〜ｂｉｔＮと、同じくあるビット毎（たとえば、８ｋビ
ット毎）に分割された２つの冗長ビット領域（冗長用メ
モリビット領域）ｂｉｔＬ，ｂｉｔＲとから構成されて
おり、冗長ビット領域ｂｉｔＬが、メモリマット２の一
方の端部に設けられ、冗長ビット領域ｂｉｔＲが、メモ
リマット２の他方の端部に設けられている。
モリセルがあるビット毎（たとえば、８ｋビット毎）に
Ｎ分割されたビット領域（メモリビット領域）ｂｉｔ０
〜ｂｉｔＮと、同じくあるビット毎（たとえば、８ｋビ
ット毎）に分割された２つの冗長ビット領域（冗長用メ
モリビット領域）ｂｉｔＬ，ｂｉｔＲとから構成されて
おり、冗長ビット領域ｂｉｔＬが、メモリマット２の一
方の端部に設けられ、冗長ビット領域ｂｉｔＲが、メモ
リマット２の他方の端部に設けられている。
【００２８】入出力バッファ１１は、Ｉ／Ｏ回路（デー
タ入出力部）ＤＩＯ０〜ＤＩＯｎから構成されており、
それぞれのＩ／Ｏ回路ＤＩＯ０〜ＤＩＯｎには、後述す
るＩ／Ｏ制御論理部１２ｂから出力される選択制御信号
ＳＥＬ０〜ＳＥＬｎが入力される３つの入力部が設けら
れている。たとえば、Ｉ／Ｏ端子Ｐ０のデータが入出力
されるＩ／Ｏ回路ＤＩＯ０の３つの入力部には、Ｉ／Ｏ
制御論理部１２ｂの選択制御信号ＳＥＬ０が入力され
る。
タ入出力部）ＤＩＯ０〜ＤＩＯｎから構成されており、
それぞれのＩ／Ｏ回路ＤＩＯ０〜ＤＩＯｎには、後述す
るＩ／Ｏ制御論理部１２ｂから出力される選択制御信号
ＳＥＬ０〜ＳＥＬｎが入力される３つの入力部が設けら
れている。たとえば、Ｉ／Ｏ端子Ｐ０のデータが入出力
されるＩ／Ｏ回路ＤＩＯ０の３つの入力部には、Ｉ／Ｏ
制御論理部１２ｂの選択制御信号ＳＥＬ０が入力され
る。
【００２９】入出力バッファ１１におけるＩ／Ｏ回路Ｄ
ＩＯ０〜ＤＩＯｎは、メモリマット２のビット領域ｂｉ
ｔ０〜ｂｉｔＮのうち、１つの正規のビット領域、およ
びその正規のビット領域に隣接する左右のビット領域が
それぞれセンスアンプなどを介して接続されている。
ＩＯ０〜ＤＩＯｎは、メモリマット２のビット領域ｂｉ
ｔ０〜ｂｉｔＮのうち、１つの正規のビット領域、およ
びその正規のビット領域に隣接する左右のビット領域が
それぞれセンスアンプなどを介して接続されている。
【００３０】たとえば、Ｉ／Ｏ回路ＤＩＯ０では、正規
のビット領域ｂｉｔ０と、該ビット領域ｂｉｔ０に隣接
する冗長ビット領域ｂｉｔＬ、およびビット領域ｂｉｔ
１とが接続されている。Ｉ／Ｏ回路ＤＩＯ０〜ＤＩＯｎ
には、セレクト論理回路が設けられており、Ｉ／Ｏ制御
論理部１２ｂから出力される選択制御信号ＳＥＬ０〜Ｓ
ＥＬｎに基づいてデータの出力先を切り換え、どのビッ
ト領域を有効にするかを選択する。
のビット領域ｂｉｔ０と、該ビット領域ｂｉｔ０に隣接
する冗長ビット領域ｂｉｔＬ、およびビット領域ｂｉｔ
１とが接続されている。Ｉ／Ｏ回路ＤＩＯ０〜ＤＩＯｎ
には、セレクト論理回路が設けられており、Ｉ／Ｏ制御
論理部１２ｂから出力される選択制御信号ＳＥＬ０〜Ｓ
ＥＬｎに基づいてデータの出力先を切り換え、どのビッ
ト領域を有効にするかを選択する。
【００３１】また、ビット救済部１２は、図３に示すよ
うに、救済信号生成部（ヒューズ回路）、救済信号デコ
ード回路（救済信号デコード部）１２ａ、ならびにＩ／
Ｏ制御論理部（制御論理部）１２ｂから構成されてい
る。
うに、救済信号生成部（ヒューズ回路）、救済信号デコ
ード回路（救済信号デコード部）１２ａ、ならびにＩ／
Ｏ制御論理部（制御論理部）１２ｂから構成されてい
る。
【００３２】救済信号生成部には、救済信号デコード回
路１２ａが接続されている。救済信号デコード回路１２
ａには、Ｉ／Ｏ制御論理部１２ｂが接続されており、こ
のＩ／Ｏ制御論理部１２ｂには、入出力バッファ１１が
接続されている。
路１２ａが接続されている。救済信号デコード回路１２
ａには、Ｉ／Ｏ制御論理部１２ｂが接続されており、こ
のＩ／Ｏ制御論理部１２ｂには、入出力バッファ１１が
接続されている。
【００３３】救済信号生成部は、たとえばヒューズなど
からなり、レーザなどによって任意のヒューズを切断し
て救済信号ＲＳａ０〜ＲＳａ５，ＲＳｂ０〜ＲＳｂ５を
それぞれ生成する。
からなり、レーザなどによって任意のヒューズを切断し
て救済信号ＲＳａ０〜ＲＳａ５，ＲＳｂ０〜ＲＳｂ５を
それぞれ生成する。
【００３４】救済信号デコード回路１２ａは、インバー
タＩｖ、６入力の論理積回路Ｄ１，Ｄ２、および２入力
の否定論理和回路ＮＲからなるデコード回路ＤＣ０〜Ｄ
ＣＮから構成されている。救済信号デコード回路１２ａ
は、入力される救済信号ＲＳａ０〜ＲＳａ５，ＲＳｂ０
〜ＲＳｂ５のデコードを行う。
タＩｖ、６入力の論理積回路Ｄ１，Ｄ２、および２入力
の否定論理和回路ＮＲからなるデコード回路ＤＣ０〜Ｄ
ＣＮから構成されている。救済信号デコード回路１２ａ
は、入力される救済信号ＲＳａ０〜ＲＳａ５，ＲＳｂ０
〜ＲＳｂ５のデコードを行う。
【００３５】Ｉ／Ｏ制御論理部１２ｂは、否定論理積回
路ＮＤ１〜ＮＤ４、ならびにインバータＩｖｎからなる
制御論理回路ＣＬ０〜ＣＬＮから構成されている。Ｉ／
Ｏ制御論理部１２ｂは、救済信号デコード回路１２ａか
ら出力されたデコード信号に基づいて選択制御信号ＳＥ
Ｌ０〜ＳＥＬｎを入出力バッファ１１に出力する。
路ＮＤ１〜ＮＤ４、ならびにインバータＩｖｎからなる
制御論理回路ＣＬ０〜ＣＬＮから構成されている。Ｉ／
Ｏ制御論理部１２ｂは、救済信号デコード回路１２ａか
ら出力されたデコード信号に基づいて選択制御信号ＳＥ
Ｌ０〜ＳＥＬｎを入出力バッファ１１に出力する。
【００３６】これら選択制御信号ＳＥＬ０〜ＳＥＬｎ
は、Ｉ／Ｏ回路ＤＩＯ０〜ＤＩＯｎに設けられた３つの
入力部Ｌ０〜ＬＮ，Ｃ０〜ＣＮ，Ｒ０〜ＲＮにそれぞれ
入力される。
は、Ｉ／Ｏ回路ＤＩＯ０〜ＤＩＯｎに設けられた３つの
入力部Ｌ０〜ＬＮ，Ｃ０〜ＣＮ，Ｒ０〜ＲＮにそれぞれ
入力される。
【００３７】たとえば、Ｉ／Ｏ回路ＤＩＯ０において、
選択制御信号ＳＥＬ０が入力部Ｌ０，Ｃ０，Ｒ０のいず
れか１つに入力されることにより、Ｉ／Ｏ回路ＤＩＯ０
はデータの出力先を切り換える。
選択制御信号ＳＥＬ０が入力部Ｌ０，Ｃ０，Ｒ０のいず
れか１つに入力されることにより、Ｉ／Ｏ回路ＤＩＯ０
はデータの出力先を切り換える。
【００３８】次に、本実施の形態の作用について説明す
る。
る。
【００３９】まず、図４に示すように、Ｉ／Ｏ回路ＤＩ
Ｏ１が接続されるビット領域（不良メモリビット領域）
ｂｉｔ１にビット不良が存在する場合について説明す
る。
Ｏ１が接続されるビット領域（不良メモリビット領域）
ｂｉｔ１にビット不良が存在する場合について説明す
る。
【００４０】この場合、Ｉ／Ｏ回路ＤＩＯ１を左隣のビ
ット領域ｂｉｔ０に接続させ、Ｉ／Ｏ回路ＤＩＯ０をビ
ット領域ｂｉｔ０の左隣の冗長ビット領域ｂｉｔＬに接
続させるように救済信号生成部の救済信号ＲＳａ０〜Ｒ
Ｓａ５を生成する。
ット領域ｂｉｔ０に接続させ、Ｉ／Ｏ回路ＤＩＯ０をビ
ット領域ｂｉｔ０の左隣の冗長ビット領域ｂｉｔＬに接
続させるように救済信号生成部の救済信号ＲＳａ０〜Ｒ
Ｓａ５を生成する。
【００４１】ここで、図５に、救済信号ＲＳａ０〜ＲＳ
ａ５におけるデコード真理値の一部を示し、図６に、Ｉ
／Ｏ制御論理部１２ｂから出力される選択制御信号ＳＥ
Ｌ０〜ＳＥＬｎの真理値の一部を示す。また、図５で
は、救済信号ＲＳａ０〜ＲＳａ５におけるデコード真理
値を示しているが、救済信号ＲＳｂ０〜ＲＳｂ５のデコ
ード真理値も同じである。
ａ５におけるデコード真理値の一部を示し、図６に、Ｉ
／Ｏ制御論理部１２ｂから出力される選択制御信号ＳＥ
Ｌ０〜ＳＥＬｎの真理値の一部を示す。また、図５で
は、救済信号ＲＳａ０〜ＲＳａ５におけるデコード真理
値を示しているが、救済信号ＲＳｂ０〜ＲＳｂ５のデコ
ード真理値も同じである。
【００４２】図５において、左端には救済信号ＲＳａ０
〜ＲＳａ５の信号レベルを示しており、右側にはそれぞ
れの信号レベルにおけるデコード回路ＤＣ０〜ＤＣＮか
ら出力される信号レベルの状態を示している。
〜ＲＳａ５の信号レベルを示しており、右側にはそれぞ
れの信号レベルにおけるデコード回路ＤＣ０〜ＤＣＮか
ら出力される信号レベルの状態を示している。
【００４３】また、図６においては、救済なしの場合、
ビット領域ｂｉｔ１に不良がある場合、およびビット領
域ｂｉｔ１，ｂｉｔ３に不良がある場合のＩ／Ｏ回路Ｄ
ＩＯ０〜ＤＩＯｎに入力されるそれぞれの信号レベルを
示したものである。
ビット領域ｂｉｔ１に不良がある場合、およびビット領
域ｂｉｔ１，ｂｉｔ３に不良がある場合のＩ／Ｏ回路Ｄ
ＩＯ０〜ＤＩＯｎに入力されるそれぞれの信号レベルを
示したものである。
【００４４】図５より、Ｉ／Ｏ回路ＤＩＯ１を左隣のビ
ット領域ｂｉｔ０に接続させるには、救済信号デコード
回路１２ａに入力される救済信号ＲＳａ０〜ＲＳａ５
を’ＬＬＬＬＨＬ’に生成する。よって、デコード回路
ＤＣ１の出力がローレベルとなり、図６に示すように、
Ｉ／Ｏ回路ＤＩＯ０，ＤＩＯ１に設けられた３つの入力
部のうち、入力部Ｌ０，Ｌ１にローレベルの選択制御信
号ＳＥＬ０，ＳＥＬ１が入力される。
ット領域ｂｉｔ０に接続させるには、救済信号デコード
回路１２ａに入力される救済信号ＲＳａ０〜ＲＳａ５
を’ＬＬＬＬＨＬ’に生成する。よって、デコード回路
ＤＣ１の出力がローレベルとなり、図６に示すように、
Ｉ／Ｏ回路ＤＩＯ０，ＤＩＯ１に設けられた３つの入力
部のうち、入力部Ｌ０，Ｌ１にローレベルの選択制御信
号ＳＥＬ０，ＳＥＬ１が入力される。
【００４５】このローレベルの選択制御信号ＳＥＬ０，
ＳＥＬ１によって、Ｉ／Ｏ回路ＤＩＯ０が冗長ビット領
域ｂｉｔＬに接続され、Ｉ／Ｏ回路ＤＩＯ１がビット領
域ｂｉｔ０に接続され、それぞれ１ビット領域ずつシフ
トして接続されて冗長救済されることになる。この時、
ビット領域ｂｉｔ２〜ｂｉｔＮの領域に接続されるＩ／
Ｏ回路ＤＩＯ２〜ＤＩＯｎは、入力部Ｃ２〜ＣＮにロー
レベルの選択制御信号ＳＥＬ２〜ＳＥＬｎがそれぞれ入
力されるので救済を行わない場合と同様にシフトされな
い。
ＳＥＬ１によって、Ｉ／Ｏ回路ＤＩＯ０が冗長ビット領
域ｂｉｔＬに接続され、Ｉ／Ｏ回路ＤＩＯ１がビット領
域ｂｉｔ０に接続され、それぞれ１ビット領域ずつシフ
トして接続されて冗長救済されることになる。この時、
ビット領域ｂｉｔ２〜ｂｉｔＮの領域に接続されるＩ／
Ｏ回路ＤＩＯ２〜ＤＩＯｎは、入力部Ｃ２〜ＣＮにロー
レベルの選択制御信号ＳＥＬ２〜ＳＥＬｎがそれぞれ入
力されるので救済を行わない場合と同様にシフトされな
い。
【００４６】さらに、図７に示すように、Ｉ／Ｏ回路Ｄ
ＩＯ１，ＤＩＯ３が接続されるビット領域ｂｉｔ１，ｂ
ｉｔ３にビット不良が存在する場合について説明する。
ＩＯ１，ＤＩＯ３が接続されるビット領域ｂｉｔ１，ｂ
ｉｔ３にビット不良が存在する場合について説明する。
【００４７】この場合、Ｉ／Ｏ回路ＤＩＯ１を左隣のビ
ット領域ｂｉｔ０に接続させ、Ｉ／Ｏ回路ＤＩＯ０をビ
ット領域ｂｉｔ０の左隣の冗長ビット領域ｂｉｔＬに接
続させるように救済信号生成部の救済信号ＲＳａ０〜Ｒ
Ｓａ５を生成する。
ット領域ｂｉｔ０に接続させ、Ｉ／Ｏ回路ＤＩＯ０をビ
ット領域ｂｉｔ０の左隣の冗長ビット領域ｂｉｔＬに接
続させるように救済信号生成部の救済信号ＲＳａ０〜Ｒ
Ｓａ５を生成する。
【００４８】さらに、Ｉ／Ｏ回路ＤＩＯ３〜ＤＩＯｎ
を、順番にビット領域ｂｉｔ４から冗長ビット領域ｂｉ
ｔＲに１つずつシフトして接続させるように救済信号生
成部の救済信号ＲＳｂ０〜ＲＳｂ５を生成する。
を、順番にビット領域ｂｉｔ４から冗長ビット領域ｂｉ
ｔＲに１つずつシフトして接続させるように救済信号生
成部の救済信号ＲＳｂ０〜ＲＳｂ５を生成する。
【００４９】よって、図６に示すように、Ｉ／Ｏ回路Ｄ
ＩＯ０，ＤＩＯ１に設けられた３つの入力部のうち、入
力部Ｌ０，Ｌ１にローレベルの選択制御信号ＳＥＬ０，
ＳＥＬ１がそれぞれ入力され、Ｉ／Ｏ回路ＤＩＯ３〜Ｄ
ＩＯｎに設けられた３つの入力部のうち、入力部Ｒ３〜
ＲＮにローレベルの選択制御信号ＳＥＬ３〜ＳＥＬｎが
それぞれ入力されることにより、Ｉ／Ｏ回路ＤＩＯ０，
ＤＩＯ１が１ビット領域ずつ左にシフトして接続され、
Ｉ／Ｏ回路ＤＩＯ３〜ＤＩＯｎが１ビット領域ずつ右に
シフトして接続されることになる。
ＩＯ０，ＤＩＯ１に設けられた３つの入力部のうち、入
力部Ｌ０，Ｌ１にローレベルの選択制御信号ＳＥＬ０，
ＳＥＬ１がそれぞれ入力され、Ｉ／Ｏ回路ＤＩＯ３〜Ｄ
ＩＯｎに設けられた３つの入力部のうち、入力部Ｒ３〜
ＲＮにローレベルの選択制御信号ＳＥＬ３〜ＳＥＬｎが
それぞれ入力されることにより、Ｉ／Ｏ回路ＤＩＯ０，
ＤＩＯ１が１ビット領域ずつ左にシフトして接続され、
Ｉ／Ｏ回路ＤＩＯ３〜ＤＩＯｎが１ビット領域ずつ右に
シフトして接続されることになる。
【００５０】図５より、Ｉ／Ｏ回路ＤＩＯ０を冗長ビッ
ト領域ｂｉｔＬ、Ｉ／Ｏ回路ＤＩＯ１をビット領域ｂｉ
ｔ０に接続させるには、救済信号ＲＳａ０〜ＲＳａ５
を’ＬＬＬＬＨＬ’に生成し、Ｉ／Ｏ回路ＤＩＯ３〜Ｄ
ＩＯｎを１ビット領域ずつ右にシフトして接続させるに
は、救済信号ＲＳｂ０〜ＲＳｂ５を’ＬＬＬＨＬＬ’に
生成する。
ト領域ｂｉｔＬ、Ｉ／Ｏ回路ＤＩＯ１をビット領域ｂｉ
ｔ０に接続させるには、救済信号ＲＳａ０〜ＲＳａ５
を’ＬＬＬＬＨＬ’に生成し、Ｉ／Ｏ回路ＤＩＯ３〜Ｄ
ＩＯｎを１ビット領域ずつ右にシフトして接続させるに
は、救済信号ＲＳｂ０〜ＲＳｂ５を’ＬＬＬＨＬＬ’に
生成する。
【００５１】よって、Ｉ／Ｏ回路ＤＩＯ０，ＤＩＯ１に
設けられた３つの入力部のうち、入力部Ｌ０，Ｌ１にロ
ーレベルの選択制御信号ＳＥＬ０，ＳＥＬ１が入力さ
れ、Ｉ／Ｏ回路ＤＩＯ０、ＤＩＯ１がそれぞれ１ビット
領域ずつ左シフトして接続され、ビット領域ｂｉｔ１が
冗長救済されることになる。
設けられた３つの入力部のうち、入力部Ｌ０，Ｌ１にロ
ーレベルの選択制御信号ＳＥＬ０，ＳＥＬ１が入力さ
れ、Ｉ／Ｏ回路ＤＩＯ０、ＤＩＯ１がそれぞれ１ビット
領域ずつ左シフトして接続され、ビット領域ｂｉｔ１が
冗長救済されることになる。
【００５２】また、Ｉ／Ｏ回路ＤＩＯ３〜ＤＩＯｎに設
けられた３つの入力部のうち、入力部Ｒ３〜ＲＮにも同
じくローレベルの選択制御信号ＳＥＬ３〜ＳＥＬｎが入
力され、これらＩ／Ｏ回路ＤＩＯ３〜ＤＩＯｎが、１ビ
ット領域ずつ右シフトしてそれぞれ接続されることにな
り、ビット領域ｂｉｔ３が冗長救済される。
けられた３つの入力部のうち、入力部Ｒ３〜ＲＮにも同
じくローレベルの選択制御信号ＳＥＬ３〜ＳＥＬｎが入
力され、これらＩ／Ｏ回路ＤＩＯ３〜ＤＩＯｎが、１ビ
ット領域ずつ右シフトしてそれぞれ接続されることにな
り、ビット領域ｂｉｔ３が冗長救済される。
【００５３】この時、Ｉ／Ｏ回路ＤＩＯ２においては、
３つの入力部のうち、入力部Ｃ２にローレベルの選択制
御信号ＳＥＬ２が入力されるので、Ｉ／Ｏ回路ＤＩＯ２
はシフトされない。
３つの入力部のうち、入力部Ｃ２にローレベルの選択制
御信号ＳＥＬ２が入力されるので、Ｉ／Ｏ回路ＤＩＯ２
はシフトされない。
【００５４】それにより、本実施の形態においては、２
つの冗長ビット領域ｂｉｔＬ，ｂｉｔＲ、およびビット
救済手段ＲＣにより、簡単な回路構成によって２つのビ
ット領域の冗長救済を可能とすることができるので救済
効率を大幅に上げることができ、メモリ１の歩留まりを
向上することができる。
つの冗長ビット領域ｂｉｔＬ，ｂｉｔＲ、およびビット
救済手段ＲＣにより、簡単な回路構成によって２つのビ
ット領域の冗長救済を可能とすることができるので救済
効率を大幅に上げることができ、メモリ１の歩留まりを
向上することができる。
【００５５】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００５６】たとえば、前記実施の形態では、メモリマ
ットの両端にそれぞれ１つの冗長ビット領域を設けた
が、３つ以上の冗長ビット領域をメモリマットの両端に
設け、より救済効率を向上させるようにしてもよい。
ットの両端にそれぞれ１つの冗長ビット領域を設けた
が、３つ以上の冗長ビット領域をメモリマットの両端に
設け、より救済効率を向上させるようにしてもよい。
【００５７】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５８】（１）本発明によれば、２つの冗長救済用
メモリビット領域と、不良メモリビット領域を隣接する
ビット領域にシフトするメモリビット領域救済手段とに
より、簡単な回路構成によって、容易に２つの不良メモ
リビット領域を救済でき、冗長救済効率を大幅に上げる
ことができる。
メモリビット領域と、不良メモリビット領域を隣接する
ビット領域にシフトするメモリビット領域救済手段とに
より、簡単な回路構成によって、容易に２つの不良メモ
リビット領域を救済でき、冗長救済効率を大幅に上げる
ことができる。
【００５９】（２）また、本発明では、上記（１）によ
り、半導体集積回路装置の歩留まりを向上することがで
きる。
り、半導体集積回路装置の歩留まりを向上することがで
きる。
【図１】本発明の一実施の形態によるメモリのブロック
図である。
図である。
【図２】本発明の一実施の形態によるメモリに設けられ
たメモリマット、ビット救済手段、ならびにその周辺部
の概略説明図である。
たメモリマット、ビット救済手段、ならびにその周辺部
の概略説明図である。
【図３】本発明の一実施の形態によるビット救済部に設
けられた救済信号デコード回路、およびＩ／Ｏ制御論理
部の回路説明図である。
けられた救済信号デコード回路、およびＩ／Ｏ制御論理
部の回路説明図である。
【図４】本発明の一実施の形態によるメモリにおける１
つのビット領域にビット不良が存在する場合の救済説明
図である。
つのビット領域にビット不良が存在する場合の救済説明
図である。
【図５】本発明の一実施の形態によるビット救済部に設
けられた救済信号デコード回路による救済信号における
デコード真理値を示す説明図である。
けられた救済信号デコード回路による救済信号における
デコード真理値を示す説明図である。
【図６】本発明の一実施の形態によるＩ／Ｏ制御論理部
における選択制御信号の真理値を示す説明図である。
における選択制御信号の真理値を示す説明図である。
【図７】本発明の一実施の形態によるメモリにおける２
つのビット領域にビット不良が存在する場合の救済説明
図である。
つのビット領域にビット不良が存在する場合の救済説明
図である。
１ メモリ（半導体集積回路装置） ２ メモリマット ３ ワードドライバ ４ ロウデコーダ ５ センスアンプ ６ カラムドライバ ７ カラムデコーダ ８ ロウアドレスバッファ ９ カラムアドレスバッファ １０ 制御回路 １１ 入出力バッファ １２ ビット救済部 １２ａ 救済信号デコード回路（救済信号デコード部） １２ｂ Ｉ／Ｏ制御論理部（制御論理部） ＲＣ ビット救済手段（メモリビット領域救済手段） ＤＩＯ０〜ＤＩＯｎ Ｉ／Ｏ回路（データ入出力部） ｂｉｔ０〜ｂｉｔＮ ビット領域（メモリビット領域） ｂｉｔＬ，ｂｉｔＲ 冗長ビット領域（冗長用メモリビ
ット領域） ＣＬ０〜ＣＬＮ 制御論理回路 Ｉｖ インバータ Ｄ１，Ｄ２ 論理積回路 ＮＲ 否定論理和回路 ＤＣ０〜ＤＣＮ デコード回路 ＮＤ１〜ＮＤ４ 否定論理積回路 Ｉｖｎ インバータ ＳＥＬ０〜ＳＥＬｎ 選択制御信号 ＲＳａ０〜ＲＳａ５，ＲＳｂ０〜ＲＳｂ５ 救済信号
ット領域） ＣＬ０〜ＣＬＮ 制御論理回路 Ｉｖ インバータ Ｄ１，Ｄ２ 論理積回路 ＮＲ 否定論理和回路 ＤＣ０〜ＤＣＮ デコード回路 ＮＤ１〜ＮＤ４ 否定論理積回路 Ｉｖｎ インバータ ＳＥＬ０〜ＳＥＬｎ 選択制御信号 ＲＳａ０〜ＲＳａ５，ＲＳｂ０〜ＲＳｂ５ 救済信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 富沢 雅彦 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 益田 信一郎 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 吉田 昌弘 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 楠 武志 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 Ｆターム(参考） 5B015 HH01 HH03 KB09 NN09 QQ15 5F064 BB13 DD04 FF02 FF27 FF36 5L106 AA02 CC02 CC04 CC13 CC17 CC21 CC32 GG07
Claims (3)
- 【請求項１】 所定のビット毎に分割された複数のメモ
リビット領域が設けられた半導体集積回路装置であっ
て、 メモリマットの両端部にそれぞれ設けられ、不良ビット
を含んだ不良メモリビット領域を救済する少なくとも２
つの冗長救済用メモリビット領域と、 救済信号に基づいて、入出力バッファから入出力される
データを、正規にデータが入出力される前記メモリビッ
ト領域に隣接する前記メモリビット領域のうち、いずれ
か一方の前記メモリビット領域に任意にシフトさせて入
出力させるメモリビット領域救済手段とを備え、前記不
良メモリビット領域に入出力されるデータを、前記不良
メモリビット領域に隣接する前記メモリビット領域のう
ち、いずれか一方の前記メモリビット領域にシフトして
入出力させ、シフトした側に位置するすべての前記メモ
リビット領域に入出力されるデータもシフトして入出力
させることにより前記不良メモリビット領域を救済する
ことを特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、 前記メモリビット領域救済手段が、 救済信号を生成する救済信号生成部と、 前記救済信号生成部から出力された救済信号をデコード
する救済信号デコード部と、 前記救済信号デコード部によってデコードされたデコー
ド信号に基づいて選択制御信号を生成する制御論理部
と、 前記入出力バッファに設けられ、前記制御論理部から出
力された選択制御信号に基づいて、前記入出力バッファ
から入出力されるデータの入出力先を、正規に入出力さ
れる前記メモリビット領域に隣接する前記メモリビット
領域のうち、いずれか一方の前記メモリビット領域にシ
フトさせて切り換えるデータ入出力部とよりなることを
特徴とする半導体集積回路装置。 - 【請求項３】 請求項２記載の半導体集積回路装置にお
いて、前記救済信号生成部が、ヒューズ回路よりなり、
ヒューズを切断することにより救済信号を生成すること
を特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11149069A JP2000339986A (ja) | 1999-05-28 | 1999-05-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11149069A JP2000339986A (ja) | 1999-05-28 | 1999-05-28 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000339986A true JP2000339986A (ja) | 2000-12-08 |
Family
ID=15467016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11149069A Withdrawn JP2000339986A (ja) | 1999-05-28 | 1999-05-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000339986A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010079997A (ja) * | 2008-09-26 | 2010-04-08 | Fujitsu Microelectronics Ltd | 半導体メモリ |
-
1999
- 1999-05-28 JP JP11149069A patent/JP2000339986A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010079997A (ja) * | 2008-09-26 | 2010-04-08 | Fujitsu Microelectronics Ltd | 半導体メモリ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7219272B2 (en) | Semiconductor integrated circuit with memory redundancy circuit | |
| JP3822412B2 (ja) | 半導体記憶装置 | |
| US5349556A (en) | Row redundancy circuit sharing a fuse box | |
| US6084807A (en) | Memory device with global redundancy | |
| US5461587A (en) | Row redundancy circuit and method for a semiconductor memory device with a double row decoder | |
| US8693270B2 (en) | Semiconductor apparatus | |
| US6490210B2 (en) | Semiconductor memory integrated circuit employing a redundant circuit system for compensating for defectiveness | |
| JP3821992B2 (ja) | 半導体メモリ装置の冗長デコーダイネイブル回路 | |
| JPH0427639B2 (ja) | ||
| KR100307567B1 (ko) | 용장회로를구비한반도체기억장치 | |
| US6865123B2 (en) | Semiconductor memory device with enhanced repair efficiency | |
| US6400618B1 (en) | Semiconductor memory device with efficient redundancy operation | |
| JP3673637B2 (ja) | 冗長回路を備えた半導体メモリ装置 | |
| JP2000339986A (ja) | 半導体集積回路装置 | |
| JP2007250125A (ja) | ヒューズラッチ回路及び半導体装置 | |
| KR960005625A (ko) | 테스트타임이 단축되는 반도체메모리장치 및 이를 위한 컬럼선택트랜지스터 제어방법 | |
| US7193926B2 (en) | Memory device for reducing leakage current | |
| US5867433A (en) | Semiconductor memory with a novel column decoder for selecting a redundant array | |
| JPH06187794A (ja) | 高効率ｄｒａｍ冗長回路 | |
| GB2258066A (en) | Semiconductor memory redunduncy | |
| TWI528371B (zh) | 半導體記憶裝置及其操作方法 | |
| JP2001035182A (ja) | 半導体記憶装置 | |
| JPH11110996A (ja) | 半導体記憶装置 | |
| JP2000113696A (ja) | 半導体集積回路装置 | |
| KR20070076045A (ko) | 반도체 메모리 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060801 |