JP2010079997A - 半導体メモリ - Google Patents

Abstract

【課題】 不良の位置に拘わらず、冗長回路を使用して不良を効率的に救済する。
【解決手段】 第１および第２冗長メモリセルは、複数のレギュラーメモリセルの配置領域の両側に配置される。第１冗長メモリセルは、不良の位置を示す第１不良位置情報が第１冗長プログラム部にプログラムされたときに使用される。第２冗長メモリセルは、不良の位置を示す第２不良位置情報が第２冗長プログラム部にプログラムされたときに使用される。冗長切替部は、第１および第２不良位置情報に応じて、不良のレギュラーメモリセルを避けて、正常なレギュラーメモリセルと第１および第２冗長メモリセルとに信号線を順次に接続する。冗長信号切替部は、第２不良位置情報が示す不良の位置が、第１不良位置情報が示す不良の位置と第１冗長メモリセルとの間に位置するときに、冗長切替部に供給される第１および第２不良位置情報を入れ替える。
【選択図】 図２

Description

本発明は、不良を救済するための冗長回路を有する半導体メモリに関する。

一般に、半導体メモリは、製造工程で発生した不良を救済する冗長回路を有している。不良を含む回路は、製造工程において冗長回路に置き換えられ、不良は救済される。この種の冗長回路方式として、シフト冗長方式が知られている。シフト冗長方式では、例えばデコーダ回路の出力は、不良位置信号に応じて動作するスイッチ回路により、不良の選択線を除く選択線に接続される（例えば、特許文献１−２参照）。この種の半導体メモリでは、セルアレイの両側に配置された冗長セルアレイを用いて、複数の不良が救済される。
特開２０００−１００１９１号公報 特開２００１−６３８９号公報

本発明は、以下の課題を解決するためになされた。例えば、半導体メモリの製造工程では、信頼性を向上するために、高温および低温で試験が実施される。そして例えば、最初の試験結果に基づいて冗長回路の一方を用いて不良が救済され、後の試験結果に基づいて冗長回路の他方を用いて不良が救済される。しかしながら、最初に救済された不良の位置によっては、後の試験で検出された不良を救済できない場合がある。具体的には、シフト冗長方式では、後の試験で検出された不良が、最初に検出された不良と救済に使用された冗長回路との間に位置するとき、その不良は救済できない。

本発明の目的は、動作試験で検出された不良の位置に拘わらず、冗長回路を使用して不良を効率的に救済することである。

本発明の一形態では、半導体メモリは、複数のレギュラーメモリセルと、レギュラーメモリセルの配置領域の一端に配置された第１冗長メモリセルと、レギュラーメモリセルの配置領域の他端に配置された第２冗長メモリセルと、第１冗長メモリセルに対応して設けられ、不良のレギュラーメモリセルの位置を示す第１不良位置情報がプログラムされる第１冗長プログラム部と、第２冗長メモリセルに対応して設けられ、不良のレギュラーメモリセルの位置を示す第２不良位置情報がプログラムされる第２冗長プログラム部と、不良のレギュラーメモリセルの代わりに第１および第２冗長メモリセルを使用するために、第１および第２冗長プログラム部にプログラムされた第１および第２不良位置情報に応じて、レギュラーメモリセルをアクセスするための信号線を不良のレギュラーメモリセルを避けて、正常なレギュラーメモリセルと第１および第２冗長メモリセルとに順次に接続する冗長切替部と、第２冗長プログラム部にプログラムされた第２不良位置情報が示す不良のレギュラーメモリセルが、第１冗長プログラム部にプログラムされた第１不良位置情報が示す不良のレギュラーメモリセルと、第１冗長メモリセルとの間に位置するときに、冗長切替部に供給される第１および第２冗長プログラム部からの第１および第２不良位置情報を互いに入れ替える冗長信号切替部とを備えている。

第２不良位置情報が示す不良のレギュラーメモリセルの位置に応じて、第１および第２不良位置情報を互いに入れ替えることで、不良の位置および救済の順序によらず第１および第２冗長メモリセルを用いて不良のレギュラーメモリセルを救済できる。この結果、試験で検出された不良の位置に拘わらず、冗長回路を使用して不良を効率的に救済できる。

以下、実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本を示す。また、太線が接続されているブロックの一部は、複数の回路を有する。信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に”／”の付く信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。

図１は、一実施形態における半導体メモリＭＥＭを示している。例えば、半導体メモリＭＥＭは、ＳＲＡＭである。メモリＭＥＭは、パッケージに封入された半導体メモリ装置として設計されてもよく、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよい。この例のメモリＭＥＭは、クロック同期タイプであるが、クロック非同期タイプでもよい。

メモリＭＥＭは、例えば、シリコン基板上にＣＭＯＳプロセスを使用して形成されている。メモリＭＥＭは、ワード制御部ＷＬＣＮＴ、カラム制御部ＣＬＣＮＴ、動作制御部ＯＰＣＮＴ、レギュラーセルアレイＡＲＹ、冗長セルアレイＲＬＡＲＹ、ＲＲＡＲＹ、カラムスイッチ部ＣＳＷ、センスアンプ部ＳＡ、ライトアンプ部ＷＡ、冗長切替部ＲＳＷ、ヒューズデコーダ部ＦＳＤＥＣ、冗長信号切替部ＲＳＷＣＮＴ、入出力制御部ＩＯＣＮＴおよび冗長プログラム部ＬＦＵＳＥ、ＲＦＵＳＥを有している。例えば、ワード制御部ＷＬＣＮＴ、カラム制御部ＣＬＣＮＴ、動作制御部ＯＰＣＮＴおよび入出力制御部ＩＯＣＮＴは、クロック信号ＣＬＫに同期して動作する。なお、メモリＭＥＭは、アドレス信号ＡＤおよび制御信号ＣＮＴを受ける入力バッファを有している。

ワード制御部ＷＬＣＮＴは、読み出し動作および書き込み動作時に、アドレス信号ＡＤの上位ビット（ロウアドレスＲＡＤ）をデコードし、ロウアドレスＲＡＤにより示されるワード線ＷＬのいずれかを高レベルに活性化する。カラム制御部ＣＬＣＮＴは、読み出し動作および書き込み動作時に、アドレス信号ＡＤの下位ビット（カラムアドレスＣＡＤ）をデコードし、カラムアドレスＣＡＤにより示されるカラム選択信号ＣＬのいずれかを高レベルに活性化する。

動作制御部ＯＰＣＮＴは、例えば、チップセレクト信号／ＣＳおよびライトイネーブル信号／ＷＥ等の制御信号ＣＮＴをデコードし、読み出し動作または書き込み動作を実行するための複数種の制御信号（タイミング信号）を生成する。制御信号は、ワード制御部ＷＬＣＮＴ、カラム制御部ＣＬＣＮＴ、センスアンプ部ＳＡ、ライトアンプ部ＷＡ、および入出力制御部ＩＯＣＮＴに供給される。

レギュラーセルアレイＡＲＹは、マトリックス状に配置された複数のレギュラーメモリセル（スタティックメモリセル）ＭＣを有している。図の横方向に並ぶメモリセルＭＣは、共通のワード線ＷＬに接続されている。図の縦方向に並ぶメモリセルＭＣは、共通のレギュラービット線対ＢＬ、／ＢＬに接続されている。冗長セルアレイＲＬＡＲＹは、共通の冗長ビット線対ＲＬＢＬ、／ＲＬＢＬに接続された図の縦方向に並ぶ冗長メモリセルＲＭＣを有している。冗長セルアレイＲＲＡＲＹは、共通の冗長ビット線対ＲＲＢＬ、／ＲＲＢＬに接続された図の縦方向に並ぶ冗長メモリセルＲＭＣを有している。

カラムスイッチ部ＣＳＷは、各ビット線対ＢＬ、／ＢＬ、ＲＬＢＬ、／ＲＬＢＬ、ＲＲＢＬ、／ＲＲＢＬをセンスアンプ部ＳＡおよびライトアンプ部ＷＡに接続するカラムスイッチを有している。カラムスイッチは、対応するカラム選択信号ＣＬが高レベルのときにオンし、カラムアドレスＣＡＤが示すビット線対ＢＬ、／ＢＬ、ＲＬＢＬ、／ＲＬＢＬ、ＲＲＢＬ、／ＲＲＢＬをデータ線に接続する。セルアレイＡＲＹ、ＲＬＡＲＹ、ＲＲＡＲＹおよびカラムスイッチ部ＣＳＷの詳細は、図４に示す。

センスアンプ部ＳＡは、データ線に接続された複数のセンスアンプを有している。センスアンプは、例えば、カラムスイッチを介して接続される各ビット線対ＢＬ、／ＢＬ、ＲＬＢＬ、／ＲＬＢＬ、ＲＲＢＬ、／ＲＲＢＬの電圧の差を差動増幅することで、メモリセルＭＣから読み出されるデータの論理を判定する。ライトアンプ部ＷＡは、データ線に接続された複数のライトアンプを有している。ライトアンプは、カラムスイッチを介して接続される各ビット線対ＢＬ、／ＢＬ、ＲＬＢＬ、／ＲＬＢＬ、ＲＲＢＬ、／ＲＲＢＬに書き込みデータを出力する。

入出力制御部ＩＯＣＮＴは、読み出し動作時に、センスアンプ部ＳＡにより判定された複数ビットの読み出しデータをデータ出力端子ＤＯＵＴに出力する。また、入出力制御部ＩＯＣＮＴは、書き込み動作時に、データ入力端子ＤＩＮに供給される書き込みデータをカラムスイッチにより選択されるビット線対ＢＬ、／ＢＬ、ＲＬＢＬ、／ＲＬＢＬ、ＲＲＢＬ、／ＲＲＢＬに出力する。なお、データ端子は、入出力共通にしてもよい。

冗長プログラム部ＬＦＵＳＥは、冗長セルアレイＲＬＡＲＹに対応して設けられ、不良のビット線対ＢＬ、／ＢＬの位置を示す情報がプログラムされるヒューズを有している。冗長プログラム部ＬＦＵＳＥは、プログラムされた値を不良位置信号ＬＪとして出力する。冗長プログラム部ＲＦＵＳＥは、冗長セルアレイＲＲＡＲＹに対応して設けられ、不良のビット線対ＢＬ、／ＢＬの位置を示す情報がプログラムされるヒューズを有している。冗長プログラム部ＲＦＵＳＥは、プログラムされた値を不良位置信号ＲＪとして出力する。なお、メモリセルＭＣが不良であるとき、不良位置信号ＬＪ、ＲＪは、不良のメモリセルＭＣに接続されたビット線対ＢＬ、／ＢＬの位置を示す。すなわち、メモリセルＭＣの不良は、ビット線対ＢＬ、／ＢＬの不良とみなすことができる。同様に、ビット線対ＢＬ、／ＢＬの不良は、メモリセルＭＣの不良とみなすことができる。

ヒューズは、レーザヒューズまたは電気ヒューズである。レーザヒューズは、メモリＭＥＭの製造工程（試験工程）において、レーザ加工装置によりカットされる。電気ヒューズは、メモリＭＥＭに設けられるヒューズプログラム部によりカットされる。ヒューズプログラム部は、メモリＭＥＭが試験モードにエントリされたときに有効になり、メモリＭＥＭの外部から供給される不良位置情報に応じて流れる電流によりカットされる。なお、冗長プログラム部ＬＦＵＳＥ、ＲＦＵＳＥは、不揮発性のメモリセルを用いて形成されてもよい。

冗長信号切替部ＲＳＷＣＮＴは、不良位置信号ＲＪの値が不良位置信号ＬＪの値より小さいときに、不良位置信号ＬＪ、ＲＪを互いに入れ替え、入れ替えた不良位置信号ＬＪ、ＲＪをヒューズデコーダ部ＦＳＤＥＣに出力する。冗長信号切替部ＲＳＷＣＮＴは、不良位置信号ＲＪの値が不良位置信号ＬＪの値より大きいときに、不良位置信号ＬＪ、ＲＪを入れ替えることなくヒューズデコーダ部ＦＳＤＥＣに出力する。なお、１組のビット線対ＢＬ、／ＢＬの不良は、冗長セルアレイＲＬＡＲＹ、ＲＲＡＲＹのいずれかで救済できる。このため、冗長プログラム部ＬＦＵＳＥ、ＲＦＵＳＥに同じ不良位置情報がプログラムされることはない。すなわち、不良位置信号ＬＪ、ＲＪは常に異なる。冗長信号切替部ＲＳＷＣＮＴの詳細は、図２に示す。

ヒューズデコーダ部ＦＳＤＥＣは、不良位置信号ＬＪ、ＲＪに応じて冗長切替部ＲＳＷにシフト信号を出力する。ヒューズデコーダ部ＦＳＤＥＣの詳細は、図２に示す。冗長切替部ＲＳＷは、ヒューズデコーダ部ＦＳＤＥＣからのシフト信号に応じて、入出力制御部ＩＯＣＮＴのデータ線を内部データ線に接続する。シフト信号により、不良のメモリセルＭＣまたはビット線ＢＬ、／ＢＬに対応する内部データ線（不良の内部データ線）が入出力制御部ＩＯＣＮＴのデータ線に接続されることが禁止される。冗長切替部ＲＳＷの詳細は、図４に示す。

図２は、図１に示した冗長信号切替部ＲＳＷＣＮＴの例を示している。冗長信号切替部ＲＳＷＣＮＴは、加算器ＡＤＤ１および４つのスイッチ回路ＳＷ１−４を有している。加算器ＡＤＤ１は、一方の入力Ａで複数ビットの不良位置信号ＬＪを受け、他方の入力Ｂで複数ビットの不良位置信号ＲＪの値を反転した信号を受け、キャリー出力Ｃから切替信号ＳＷＩＴＣＨを出力する。なお、以降では、説明を簡単にするために、不良位置信号ＬＪが３ビットＬＪ０−２で構成され、不良位置信号ＲＪが３ビットＲＪ０−２で構成される例を示す。

例えば、加算器ＡＤＤ１は、不良位置信号ＬＪ、ＲＪのビット数と同じ数の直列に接続された全加算器を有している。加算器ＡＤＤ１の入力Ｘは、初段の全加算器のキャリー入力を示している。この例では、初段の全加算器のキャリー入力は”１”（ＶＤＤ）に設定されているが、”０”に設定されてもよい。”０”に設定されるとき、図３に示す加算結果は、図３に比べてそれぞれ”１”だけ少ない値になる。加算器ＡＤＤ１のキャリー出力Ｃは、最終段の全加算器のキャリー出力を示している。加算器ＡＤＤ１の入力Ａ、Ｂは、全ての全加算器の入力を示している。加算器ＡＤＤ１は、不良位置信号ＲＪの値が不良位置信号ＬＪの値より小さいときに、切替信号ＳＷＩＴＣＨを高レベルに活性化する。このように、加算器ＡＤＤ１は、冗長プログラム部ＲＦＵＳＥにプログラムされた不良位置情報ＲＪが示す不良のメモリセルＭＣまたは不良のビット線対ＢＬ、／ＢＬが、冗長プログラム部ＬＦＵＳＥにプログラムされた不良位置情報ＬＪが示す不良のメモリセルＭＣまたは不良のビット線対ＢＬ、／ＢＬと、冗長セルアレイＲＬＡＲＹとの間に位置することを検出したときに、切替信号ＳＷＩＴＣＨを活性化する判定回路として動作する。

スイッチＳＷ１−４は、切替信号ＳＷＩＴＣＨまたは切替信号ＳＷＩＴＣＨの反転信号をイネーブル端子ＥＮで受けるＣＭＯＳ伝達ゲートを有している。スイッチＳＷ１、ＳＷ３は、切替信号ＳＷＩＴＣＨが低レベルに非活性化されているときにオンし、不良位置信号ＬＪ０−２、ＲＪ０−２を内部不良位置信号ＩＬＪ０−２、ＩＲＪ０−２として出力する。スイッチＳＷ２、ＳＷ４は、切替信号ＳＷＩＴＣＨが高レベルに活性化されているときにオンし、不良位置信号ＲＪ０−２、ＬＪ０−２を不良位置信号ＩＬＪ０−２、ＩＲＪ０−２として出力する。すなわち、不良位置信号ＲＪ０−２の値が不良位置信号ＬＪ０−２の値より小さいときに、不良位置信号ＲＪ０−２、ＬＪ０−２は、互いに入れ替えられる。

図３は、図２に示した冗長信号切替部ＲＳＷＣＮＴの動作の例を示している。図中の括弧で示した数値０−７は１０進数を示し、その他の数字は２進数を示している。図中の矢印は、不良位置信号ＲＪの値が反転された後、加算器ＡＤＤ１に入力されることを示す。４桁の２進数は、加算器ＡＤＤ１の加算結果を示し、下線を付けた最上位ビットは、キャリービットＣを示している。すなわち、切替信号ＳＷＩＴＣＨの論理レベルは、４桁の２進数の最上位ビットの論理レベルに等しい。切替信号ＳＷＩＴＣＨは、不良位置信号ＲＪの値が不良位置信号ＬＪの値より小さいときに、高レベルに活性化され、不良位置信号ＲＪの値が不良位置信号ＬＪの値より大きいときに、低レベルに非活性化される。換言すれば、切替信号ＳＷＩＴＣＨは、不良位置信号ＲＪにより選択されるメモリセルＭＣ（またはビット線対ＢＬ、／ＢＬ）が、不良位置信号ＬＪより選択されるメモリセルＭＣ（またはビット線対ＢＬ、／ＢＬ）より冗長セルアレイＲＬＡＲＹ側に位置するときに活性化される。

図４は、図１に示したレギュラーセルアレイＡＲＹ、冗長セルアレイＲＬＡＲＹ、ＲＲＡＲＹおよびカラムスイッチ部ＣＳＷの例を示している。レギュラーセルアレイＡＲＹは、各内部データ線ＩＤ０−７に対応して、４本のビット線ＢＬ（例えば、ＢＬ００、０１、０２、０３）を有している。冗長セルアレイＲＬＡＲＹは、冗長データ線ＲＤＬに対応して４つの冗長ビット線ＲＬＢＬ０−３を有している。冗長セルアレイＲＲＡＲＹは、冗長データ線ＲＤＲに対応して４つの冗長ビット線ＲＲＢＬ０−３を有している。カラムスイッチ部ＣＳＷは、カラム選択信号ＣＬ０−３に応じてデータ線ＲＤＬ、ＩＤ０−７、ＲＤＲを４本のビット線のいずれかに接続する。なお、実際の回路では、図１に示したようにビット線は、シングルビット線ではなく、ビット線対として配線される。このため、データ線ＲＤＬ、ＩＤ０−７、ＲＤＲも相補の信号線として配線される。また、コラムスイッチＣＳＷを設けることなく、各内部データ線ＩＤ０−７に対応して１組のビット線対ＢＬ、／ＢＬを配線してもよい。

この例では、図中に黒丸で示したメモリセルＭＣに不良が存在し、図中にＸ印で示したビット線ＢＬ３１に不良が存在している。不良は、図７に示す試験システムにより検出される。メモリセルＭＣの不良は、ビット線ＢＬ１１の不良ともみなせる。同様に、ビット線ＢＬ３１の不良は、ビット線ＢＬ３１に接続されたメモリセルＭＣの不良ともみなせる。

不良のメモリセルＭＣおよび不良のビット線ＢＬ３１に対応する内部データ線Ｄ１、Ｄ３およびセンスアンプＳＡ、ライトアンプＷＡは使用が禁止される（図中にＸ印で示す）。図５に示す冗長切替部ＲＳＷにより、データ線Ｄ０は冗長データ線ＲＤＬに接続され、データ線Ｄ１は内部データ線ＩＤ０に接続され、データ線Ｄ２は内部データ線ＩＤ２に接続される。データ線Ｄ３−６は、内部データ線ＩＤ４−７に順次接続され、データ線Ｄ７は冗長データ線ＲＤＲに接続される。すなわち、不良の位置を避けて、データ線Ｄ０−７がデータ線ＲＤＬ、ＩＤ０、２、４−７、ＲＤＲに接続される。

図５は、図１に示した冗長切替部ＲＳＷの例を示している。冗長切替部ＲＳＷは、データ線Ｄ０−Ｄ７の各々を、互いに隣接する３つの内部データ線ＩＤ０−７または冗長データ線ＲＤＬ、ＲＤＲのいずれかに接続するための複数のスイッチ回路ＳＷを有している。スイッチ回路ＳＷの構成は、図２に示したスイッチ回路ＳＷ１−４と同じである。

例えば、データ線Ｄ０は、ヒューズデコーダ部ＦＳＤＥＣからの選択信号ＬＳ０、ＲＳ０に応じて冗長データ線ＲＤＬ、内部データ線ＩＤ０、ＩＤ１のいずれかに接続される。データ線Ｄ１は、選択信号ＬＳ１、ＲＳ１に応じて内部データ線ＩＤ０、ＩＤ１、ＩＤ２のいずれかに接続される。各データ線Ｄ２−６は、対応する選択信号ＬＳ２−６、ＲＳ２−６に応じて隣接する３つの内部データ線（例えばＩＤ１−３）のいずれかに接続される。データ線Ｄ７は、選択信号ＬＳ７、ＲＳ７に応じて内部データ線ＩＤ６、ＩＤ７、冗長データ線ＲＤＲのいずれかに接続される。

図に示した例は、図４と同様に、選択信号ＬＳ０−１、ＲＳ３−７が高レベルに設定され、選択信号ＬＳ２−７、ＲＳ０−２が低レベルに設定された状態を示している。このとき、図に太枠で示したスイッチ回路ＳＷがオンし、データ線Ｄ０−Ｄ７は、破線の矢印で示したように、冗長データ線ＲＤＬ、内部データ線ＩＤ０、ＩＤ２、ＩＤ４−７および冗長データ線ＲＤＬにそれぞれ接続される。

この実施形態では、不良位置信号ＲＪ０−２の値が不良位置信号ＬＪ０−２の値より小さいときに、冗長信号切替部ＲＳＷＣＮＴにより不良位置信号ＬＪ０−２、ＲＪ０−２を互いに入れ替える。これにより、冗長切替部ＲＳＷにおいてデータ線Ｄ０−Ｄ７の切り替え経路が交錯することを防止できる。具体的には、末尾の数字が同じ選択信号ＬＳ、ＲＳが同時に高レベルＨに設定されることを防止できる。このため、例えば、各データ線Ｄ１−Ｄ３に接続された２つのスイッチ回路ＳＷが同時にオンすることを防止できる。この結果、データが衝突することを防止できる。

図６は、図１に示したヒューズデコーダ部ＦＳＤＥＣの例を示している。ヒューズデコーダ部ＦＳＤＥＣは、不良位置信号ＬＪをデコードするＡＮＤ回路と、不良位置信号ＲＪをデコードするＡＮＤ回路と、ＡＮＤ回路の出力に応じて選択信号ＬＳ０−７、ＲＳ０−７を生成するために直列に接続されたＯＲ回路とを有している。ＡＮＤ回路に供給される不良位置信号／ＩＬＪ０−２、／ＩＲＪ０−２は、不良位置信号ＩＬＪ０−２、ＩＲＪ０−２をＣＭＯＳインバータ等で反転することにより生成される。

例えば、不良位置信号ＬＪ０−２が”１”のとき、選択信号ＬＳ０−７に対応するＡＮＤ回路のうち左から２番目のＡＮＤ回路のみが高レベルＨを出力する。これにより、選択信号ＬＳ０−１は高レベルＨに設定され、選択信号ＬＳ２−７は低レベルに設定される。同様に、不良位置信号ＲＪ０−２が”３”のとき、選択信号ＲＳ０−７に対応するＡＮＤ回路のうち左から４番目のＡＮＤ回路のみが高レベルＨを出力する。これにより、選択信号ＲＳ３−７は高レベルＨに設定され、選択信号ＲＳ０−２は低レベルに設定される。

なお、不良位置信号ＬＪ０−２が”３”、不良位置信号ＲＪ０−２が”１”のとき、切替信号ＳＷＩＴＣＨは高レベルに活性化されるため、冗長信号切替部ＲＳＷＣＮＴにより不良位置信号ＬＪ０−２、ＲＪ０−２は、互いに入れ替えられる。したがって、実際の回路では、選択信号ＬＳ０−１は、不良位置信号ＲＪ０−２に対応して高レベルＨに設定される。選択信号ＲＳ３−７は、不良位置信号ＬＪ０−２に対応して高レベルＨに設定される。

図７は、図１に示したメモリＭＥＭを試験する試験システムＴＳＹＳの例を示している。この例では、試験システムＴＳＹＳは、高温試験および低温試験を実施するための恒温槽ＴＣと、図１に示した冗長プログラム部ＬＦＵＳＥ、ＲＦＵＳＥをプログラムするためのレーザ加工装置ＬＲを含む。なお、冗長プログラム部ＬＦＵＳＥ、ＲＦＵＳＥのヒューズがレーザヒューズでなく電気ヒューズのとき、レーザ加工装置ＬＲは不要である。

メモリＭＥＭの製造工程では、まず、半導体製造工程により半導体ウエハＷＡＦ上に複数のメモリＭＥＭが形成される。例えば、メモリＭＥＭは、試験工程において、ウエハＷＡＦから切り出される前にＬＳＩテスタＴＥＳＴにより試験される。恒温槽ＴＣ内に収納されるメモリＭＥＭは、例えば、試験バスＴＢＵＳを介してＬＳＩテスタＴＥＳＴに接続される。図では、１つのメモリＭＥＭがＬＳＩテスタＴＥＳＴに接続されているが、複数のメモリＭＥＭ（例えば、４個、１６個あるいは６４個）をＬＳＩテスタＴＥＳＴに一度に接続してもよい。

ＬＳＩテスタＴＥＳＴは、試験プログラムを実行することにより、チップセレクト信号／ＣＳ、ライトイネーブル信号／ＷＥ、アドレス信号ＡＤおよび書き込みデータ信号ＤＩＮをメモリＭＥＭに供給し、メモリＭＥＭから読み出しデータ信号ＤＯＵＴを受ける。そして、製造工程内の試験工程において、メモリＭＥＭの試験が実施される。冗長プログラム部ＬＦＵＳＥ、ＲＦＵＳＥのレーザヒューズがプログラムされるとき、ウエハＷＡＦは、恒温槽ＴＣからレーザ加工装置ＬＲに移動される。レーザ加工装置ＬＲには、試験で判明した不良位置情報ＦＩＮＦがＬＳＩテスタＴＥＳＴから伝達される。

図８は、図７に示した試験システムＴＳＹＳによるメモリＭＥＭの試験フローを示している。例えば、メモリＭＥＭの試験は、高温での試験が実施された後、低温での試験が実施される。２つの温度で試験を実施することにより、温度依存性があるマージン不良を検出、救済でき、メモリＭＥＭの信頼性を向上できる。例えば、図に示したフロー毎に、ウエハＷＡＦ上のメモリチップＭＥＭが試験される。なお、メモリＭＥＭの試験は、低温での試験が実施された後に高温での試験が実施されてもよい。

先ず、処理１００において、ＬＳＩテスタＴＥＳＴおよび恒温槽ＴＣを用いて、冗長判定試験ＰＴ１（高温）が実施される。この例では、ＬＳＩテスタＴＥＳＴは、ビット線ＢＬ３１の不良(図４に示したＸ印）を検出する。次に、処理１０２において、ＬＳＩテスタＴＥＳＴは、不良が救済可能かを判定する。この例では、不良が１つのビット線不良のみのため、救済可能と判断される。救済が不可能なとき、そのメモリチップＭＥＭは不良と判断され以降の処理では扱われない。なお、救済可能な不良の数は、図９に示す。

次に、処理１０４において、レーザ加工装置ＬＲを用いて、ビット線ＢＬ３１の不良を救済するために、不良位置信号ＬＪ０−２を”３”に設定するために冗長プログラム部ＬＦＵＳＥがプログラム（カット）される。なお、冗長プログラム部ＬＦＵＳＥが電気ヒューズを有するとき、レーザ加工装置ＬＲを用いず、ＬＳＩテスタＴＥＳＴを用いて、冗長プログラム部ＬＦＵＳＥがプログラムされる。

プログラムにより、冗長切替部ＲＳＷは、内部データ線ＩＤ３を切り離し、データ線Ｄ３−０を内部データ線Ｄ２−０、ＲＤＬに順次に接続する（シフト冗長動作）。次に、処理１０６において、ＬＳＩテスタＴＥＳＴおよび恒温槽ＴＣを用いて、ビット線ＢＬ３１の不良が正しく救済されたことを確認するために、動作試験が実施される。なお、メモリＭＥＭが他の機能ブロック（ＩＰ）を含むシステムＬＳＩ等に搭載されるとき、動作試験において、機能ブロックを試験してもよい。

次に、処理１０８において、ＬＳＩテスタＴＥＳＴは、動作試験に基づいて、メモリＭＥＭが良品か否かを判定する。良品のメモリＭＥＭについて、処理１１０以降が実施される。処理１１０において、ＬＳＩテスタＴＥＳＴおよび恒温槽ＴＣを用いて、冗長判定試験ＰＴ２（低温）が実施される。この例では、ＬＳＩテスタＴＥＳＴは、ワード線ＷＬ２に接続され、かつビット線ＢＬ１１に接続されたメモリセルＭＣの不良を検出する(図４に示した黒丸）。次に、処理１１２において、ＬＳＩテスタＴＥＳＴは、不良が救済可能かを判定する。この例では、不良が１つのメモリセルＭＣのみのため、救済可能と判断される。

次に、処理１１４において、レーザ加工装置ＬＲを用いて、メモリセルＭＣの不良を救済するために、不良位置信号ＲＪ０−２を”１”に設定するために冗長プログラム部ＲＦＵＳＥがプログラム（カット）される。なお、冗長プログラム部ＲＦＵＳＥが電気ヒューズを有するとき、レーザ加工装置ＬＲを用いず、ＬＳＩテスタＴＥＳＴを用いて、冗長プログラム部ＲＦＵＳＥがプログラムされる。不良位置信号ＲＪ０−２の値（＝１）が不良位置信号ＬＪ０−２の値（＝３）より小さいため、不良位置信号ＬＪ０−２、ＲＪ０−２は互いに入れ替えられる。これにより、冗長切替部ＲＳＷは、内部データ線ＩＤ１、ＩＤ３を切り離し、データ線Ｄ１−０を内部データ線Ｄ０、ＲＤＬに順次に接続し、データ線Ｄ３−７を内部データ線ＩＤ４−ＩＤ７、ＲＤＲに順次に接続する（シフト冗長動作）。

次に、処理１１６において、ＬＳＩテスタＴＥＳＴおよび恒温槽ＴＣを用いて、メモリセルＭＣの不良が正しく救済されたことを確認するために、動作試験が実施される。なお、メモリＭＥＭが他の機能ブロック（ＩＰ）を含むシステムＬＳＩ等に搭載されるとき、動作試験において、機能ブロックを試験してもよい。次に、処理１１８において、ＬＳＩテスタＴＥＳＴは、動作試験に基づいて、メモリＭＥＭが良品か否かを判定する。良品のメモリＭＥＭは、例えば、パッケージング工程に進む。

図９は、図１に示したメモリＭＥＭの救済可能な不良の数を示している。図中の丸印は不良を救済できることを示す。図中のＸ印は不良を救済できないことを示す。図１に示したメモリＭＥＭは、合計で２つの不良を救済できる。このため、冗長判定試験ＰＴ１および冗長判定試験ＰＴ２により検出された不良の合計が２つまでのとき、そのメモリＭＥＭの不良を救済できる。

図に斜線で示したように、冗長判定試験ＰＴ１および冗長判定試験ＰＴ２で１つずつ不良が検出され、不良位置信号ＲＪ０−２の値が不良位置信号ＬＪ０−２の値より小さいとき、従来の回路では不良は救済できなかった。しかし、図１に示したメモリＭＥＭでは、不良位置信号ＬＪ０−２、ＲＪ０−２の値に拘わらず、不良を常に救済できる。

以上、この実施形態では、不良位置情報ＬＪ０−２、ＲＪ０−２が示す不良の位置に応じて、不良位置情報ＬＪ０−２、ＲＪ０−２を互いに入れ替えることで、不良の位置および救済の順序によらず冗長セルアレイＲＬＡＲＹ、ＲＲＡＲＹを用いて不良のメモリセルＭＣまたは不良のビット線対ＢＬ、／ＢＬを救済できる。この結果、冗長判定試験ＰＴ１、ＰＴ２で検出された不良の位置に拘わらず、冗長セルアレイＲＬＡＲＹ、ＲＲＡＲＹ等の冗長回路を使用して不良を効率的に救済できる。すなわち、メモリＭＥＭの歩留を向上できる。

加算器ＡＤＤ１により、不良位置情報ＬＪ０−２、ＲＪ０−２が示す不良の位置関係を自動的に検出し、切替信号ＳＷＩＴＣＨを活性化できる。したがって、ＬＳＩテスタＴＥＳＴのプログラム等により、不良位置情報ＬＪ０−２、ＲＪ０−２が示す不良の位置関係を比較する必要はない。特に、冗長判定試験ＰＴ１で検出された不良の位置を、冗長判定試験ＰＴ２まで保持する必要がなくなる。この結果、冗長判定試験ＰＴ１、ＰＴ２間で引き継ぐ不良情報をなくすことができ、試験プログラムを簡易に設計できる。すなわち、動作試験で検出された不良の位置に拘わらず、冗長回路を使用して不良を効率的に救済できる。

図１０は、別の実施形態における半導体メモリＭＥＭを示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、メモリＭＥＭは、切替プログラム部ＳＷＦＵＳＥを有している。その他の構成は、冗長信号切替部ＲＳＷＣＮＴが異なることを除き、図１と同じである。すなわち、メモリＭＥＭはＳＲＡＭである。

切替プログラム部ＳＷＦＵＳＥは、不良位置信号ＲＪの値が不良位置信号ＬＪの値より小さいときにプログラムされるヒューズを有している。切替プログラム部ＳＷＦＵＳＥは、プログラムされたときに高レベルの切替信号ＳＷＩＴＣＨを出力する。

図１１は、図１０に示した冗長信号切替部ＲＳＷＣＮＴの例を示している。冗長信号切替部ＲＳＷＣＮＴは、図２から加算器ＡＤＤ１を削除している。その他の構成は、切替信号ＳＷＩＴＣＨが信号切替制御部ＲＳＷＣＮＴの外部から供給されることを除き図２と同じである。

この実施形態では、図８に示した処理１１４に切替プログラム部ＳＷＦＵＳＥのプログラム処理が追加される。具体的には、処理１１４において、不良位置信号ＲＪの値が不良位置信号ＬＪの値より小さいときに、切替プログラム部ＳＷＦＵＳＥがプログラムされる。その他の試験フローは、図８と同じである。また、メモリＭＥＭを試験する試験システムＴＳＹＳも図７と同じである。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、不良位置情報ＬＪ、ＲＪが示す不良の位置関係を比較する加算器ＡＤＤ１を不要にできる。このため、小さいチップサイズのメモリＭＥＭにおいて、冗長セルアレイＲＬＡＲＹ、ＲＲＡＲＹ等の冗長回路を使用して不良を効率的に救済を小さくできる。

図１２は、別の実施形態における冗長信号切替部ＲＳＷＣＮＴの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。図１２を除く構成は、図１、図４、図５、図６と同じである。すなわち、半導体メモリＭＥＭは、ＳＲＡＭである。

この実施形態では、スイッチ回路ＳＷ２は、加算器ＡＤＤ２を介して、不良位置信号ＲＪ０−２の代わりに不良位置信号ＲＪＳ０−２を受ける。加算器ＡＤＤ２は、不良位置信号ＲＪ０−２の値から１を引いた値を不良位置信号ＲＪＳ０−２として出力する。このために、例えば、加算器ＡＤＤ２は、不良位置信号ＬＪ，ＲＪのビット数と同じ数の直列に接続された全加算器を有している。加算器ＡＤＤ２の入力Ａは、全ての全加算器の入力を示している。加算器ＡＤＤ２の入力Ｂ、Ｘは、初段の全加算器の入力を示している。初段以外の全加算器の入力Ｂは、接地線ＶＳＳ（＝０）に接続されている。加算器ＡＤＤ２の出力Ｓは、全ての全加算器の出力を示している。

例えば、図８では、冗長判定試験ＰＴ１において、内部データ線ＩＤ３に対応するメモリセルＭＣまたはビット線対ＢＬ、／ＢＬの不良が検出され、冗長判定試験ＰＴ２において、内部データ線ＩＤ１に対応するメモリセルＭＣまたはビット線対ＢＬ、／ＢＬの不良が検出される。すなわち、不良位置情報ＲＪが示す不良のメモリセルＭＣは、不良位置情報ＬＪが示す不良のビット線ＢＬ３１と、冗長セルアレイＲＬＡＲＹとの間に位置する。

図８の処理１０４において、冗長プログラム部ＬＦＵＳＥがプログラムされた後、例えば、データ線Ｄ２は内部データ線ＩＤ１に接続される。すなわち、ＬＳＩテスタＴＥＳＴがデータ線Ｄ２に対応するメモリセルＭＣにアクセスするときに、実際には、内部データ線ＩＤ１に対応するメモリセルＭＣがアクセスされる。

このため、図８では、処理１０４以降の試験において、ＬＳＩテスタＴＥＳＴの試験プログラムは、内部データ線ＩＤ１に対応するメモリセルＭＣにアクセスするときに、データ線Ｄ２を介してデータが入出力されることを考慮して設計する必要がある。具体的には、冗長判定試験ＰＴ２において、データ線Ｄ２に対応するメモリセルＭＣまたはビット線対ＢＬ、／ＢＬの不良が検出されたとき、処理１１４において、内部データ線ＩＤ１に対応する値を冗長プログラム部ＲＦＵＳＥにプログラムする必要がある。すなわち、不良位置情報の値を変換する必要がある。

一方、この実施形態では、加算器ＡＤＤ２により、不良位置信号ＲＪの値から１が引かれる。このため、データ線Ｄ２（実際には、内部データ線ＩＤ１）に対応するメモリセルＭＣの不良を検出したときに、このデータ線Ｄ２に対応する値を冗長プログラム部ＲＦＵＳＥにプログラムすることで、内部データ線ＩＤ１に対応するメモリセルＭＣの不良を救済できる。このように、加算器ＡＤＤ２は、冗長プログラム部ＲＦＵＳＥから出力される不良位置情報ＲＪを、冗長セルアレイＲＬＡＲＹ側に１つずれた位置を示す不良位置情報ＲＪＳに変更する不良位置シフト部として動作する。

例えば、不良位置信号ＲＪの値が不良位置信号ＬＪの値より大きいとき、データ線Ｄ５と内部データ線ＩＤ５の番号は一致する。このため、図１２に示したスイッチＳＷ４を介して供給される不良位置信号ＲＪの値は演算の必要がない。この実施形態では、ＬＳＩテスタＴＥＳＴは、図８の処理１０４でおいて、冗長プログラム部ＬＦＵＳＥがプログラムされたか否かによらず、不良位置情報の値は変換する必要がない。したがって、試験プログラムを簡易にできる。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、冗長判定試験ＰＴ２の後にプログラムされる不良位置信号ＲＪの値に拘わらず、ＬＳＩテスタＴＥＳＴがアクセスするデータ線と、冗長プログラム部ＲＦＵＳＥにプログラムされる不良位置信号ＲＪが示すデータ線とを常に一致させることができる。この結果、試験プログラムを簡易に設計できる。すなわち、冗長判定試験ＰＴ２で検出された不良の位置に拘わらず、冗長回路を使用して不良を効率的に救済できる。

図１３は、別の実施形態における冗長信号切替部ＲＳＷＣＮＴの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。図１３を除く構成は、図１０と同じである。すなわち、半導体メモリＭＥＭは、ＳＲＡＭである。冗長信号切替部ＲＳＷＣＮＴは、図１２から加算器ＡＤＤ１を削除している。その他の構成は、切替信号ＳＷＩＴＣＨが信号切替制御部ＲＳＷＣＮＴの外部から供給されることを除き図１２と同じである。

この実施形態では、図８に示した処理１１４に切替プログラム部ＳＷＦＵＳＥのプログラム処理が追加される。具体的には、処理１１４において、不良位置信号ＲＪの値が不良位置信号ＬＪの値より小さいときに、切替プログラム部ＳＷＦＵＳＥがプログラムされる。その他の試験フローは、図８と同じである。また、メモリＭＥＭを試験する試験システムＴＳＹＳも図７と同じである。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

図１４は、別の実施形態におけるセルアレイＡＲＹ、ＲＬＡＲＹ、ＲＲＡＲＹおよびカラムスイッチＣＳＷの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。図１４を除く構成は、図１、図２、図６と同じである。すなわち、半導体メモリＭＥＭは、ＳＲＡＭである。試験システムＴＳＹＳは、図７と同じである。試験フローは、冗長切替部ＲＳＷにより切り替えられる信号線が、データ線Ｄ０−７でなくカラム選択線ＣＬ０−７であることを除き、図８と同じである。カラムスイッチＣＳＷは、カラム選択線ＣＬ０−７に接続されたレギュラーカラムスイッチと、冗長カラム選択線ＬＣＬ、ＲＣＬに接続された冗長カラムスイッチとを有している。

この実施形態では、シフト冗長機能により、オンするカラムスイッチの位置がシフトする。オンするカラムスイッチＣＳＷは、内部カラム選択信号ＩＣＬ（レギュラーカラム選択信号ＩＣＬ０−７および冗長カラム選択信号ＬＣＬ、ＲＣＬ）により切り替えられる。この例では、図４と同様に、図中に黒丸で示したメモリセルＭＣに不良が存在し、図中にＸ印で示したビット線ＢＬ３１に不良が存在している。

ビット線ＢＬ３１の不良は、図８に示した冗長判定試験ＰＴ１で検出される。この後、処理１０４において、不良に対応するカラム選択信号ＩＣＬ３を示す値が不良位置情報ＬＪとして冗長プログラム部ＬＦＵＳＥにプログラムされる。黒丸で示したメモリセルＭＣの不良は、図８に示した冗長判定試験ＰＴ２で検出される。この後、処理１１４において、不良に対応するカラム選択信号ＩＣＬ１を示す値が不良位置情報ＲＪとして冗長プログラム部ＲＦＵＳＥにプログラムされる。

なお、メモリセルＭＣが不良であるとき、不良位置信号ＬＪ、ＲＪは、不良のメモリセルＭＣに接続されたビット線対ＢＬ、／ＢＬの位置またはこのビット線対ＢＬ、／ＢＬに接続されたカラムスイッチの位置を示す。すなわち、メモリセルＭＣの不良は、ビット線対ＢＬ、／ＢＬの不良またはカラムスイッチの不良とみなすことができる。同様に、ビット線対ＢＬ、／ＢＬの不良またはカラムスイッチの不良は、メモリセルＭＣの不良とみなすことができる。

不良位置信号ＲＪの値は、不良位置信号ＬＪの値より小さいため、図２に示した冗長信号切替部ＲＳＷＣＮＴは、不良位置信号ＲＪ、ＬＪを互いに入れ替える。なお、実際の回路では、図１に示したようにビット線は、シングルビット線ではなく、ビット線対として配線される。このため、データ線Ｄ０−７も相補の信号線として配線される。

図１５は、図１４に示した内部カラム選択信号ＩＣＬ０−７および冗長カラム選択線ＬＣＬ、ＲＣＬを生成する冗長切替部ＲＳＷの例を示している。冗長切替部ＲＳＷは、スイッチ回路ＳＷを介してカラム選択信号ＣＬ（ＣＬ０−７）が伝達されることを除き、図５と同じである。

図では、図５および図６と同様に、ヒューズデコーダＦＳＤＥＣにより、選択信号ＬＳ０−１、ＲＬ３−７が高レベルに設定され、選択信号ＬＳ２−７、ＲＬ０−２が低レベルに設定される状態を示している。このとき、図に太枠で示したスイッチ回路ＳＷがオンし、レギュラーカラム選択線ＣＬ０−７は、破線の矢印で示したように、冗長カラム選択線ＬＣＬ、内部カラム選択線ＩＣＬ０、ＩＣＬ２、ＩＣＬ４−７、冗長カラム選択線ＲＣＬにそれぞれ接続される。なお、図１１、図１２および図１３を、図４および図１５に示した半導体メモリＭＥＭの冗長信号切替部ＲＳＷＣＮＴに適用してもよい。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、カラム選択線ＣＬを切り替えるシフト冗長機能を有する半導体メモリＭＥＭにおいても、動作試験で検出された不良の位置に拘わらず、冗長回路を使用して不良を効率的に救済できる。

図１６は、別の実施形態におけるセルアレイＡＲＹ、ＲＬＡＲＹ、ＲＲＡＲＹの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。図１６を除く構成は、図１、図２、図６と同じである。すなわち、半導体メモリＭＥＭは、ＳＲＡＭである。試験システムＴＳＹＳは、図７と同じである。試験フローは、冗長切替部ＲＳＷにより切り替えられる信号線が、データ線Ｄ０−７でなくワード線ＷＬ０−７であることを除き、図８と同じである。

レギュラーセルアレイＡＲＹは、例えば、８本のレギュラーワード線ＷＬ０−７を有している。冗長セルアレイＲＬＡＲＹは、冗長ワード線ＲＬＷＬおよびこの冗長ワード線ＲＬＷＬに接続された冗長メモリセルＲＭＣを有している。冗長セルアレイＲＲＡＲＹは、冗長ワード線ＲＲＷＬおよびこの冗長ワード線ＲＲＷＬに接続された冗長メモリセルＲＭＣを有している。ビット線ＢＬおよびコラムスイッチＣＳＷの構成は、冗長ビット線等の冗長回路がないことを除き図１４と同じである。

冗長切替部ＲＳＷは、ワード制御部ＷＬＣＮＴ内に設けられる。例えば、この冗長切替部ＲＳＷは、図１５のコラム選択線ＩＣＬ０−７、ＬＣＬ、ＲＣＬをワード線ＷＬ０−７、ＲＬＷＬ、ＲＲＷＬに置き換え、コラム選択線ＣＬ０−７を、ロウアドレスＲＡＤにより生成される元のワード線に置き換えることで形成される。冗長信号切替部ＲＳＷＣＮＴおよびヒューズデコーダＲＳＤＥＣは、図２および図６と同じである。冗長プログラム部ＬＦＵＳＥ、ＲＦＵＳＥには、不良のワード線ＷＬを示す不良位置情報ＬＪ、ＲＪがプログラムされる。

この例では、図中に黒丸で示したレギュラーメモリセルＭＣに不良が存在し、図中にＸ印で示したワード線ＷＬ２に不良が存在している。不良は、図７に示す試験システムにより検出される。ワード線ＷＬ２の不良は、図８に示した冗長判定試験ＰＴ１で検出される。この後、処理１０４において、ワード線ＷＬ２を示す不良位置情報ＬＪが不良位置情報ＬＪとして冗長プログラム部ＬＦＵＳＥにプログラムされる。黒丸で示したメモリセルＭＣの不良は、図８に示した冗長判定試験ＰＴ２で検出される。この後、処理１１４において、不良に対応するワード線ＷＬ１を示す値が不良位置情報ＲＪとして冗長プログラム部ＲＦＵＳＥにプログラムされる。

なお、メモリセルＭＣが不良であるとき、不良位置信号ＬＪ、ＲＪは、不良のメモリセルＭＣに接続されたワード線ＷＬの位置を示す。すなわち、メモリセルＭＣの不良は、ワード線ＷＬの不良とみなすことができる。同様に、ワード線ＷＬの不良は、メモリセルＭＣの不良とみなすことができる。

不良位置信号ＲＪの値は、不良位置信号ＬＪの値より小さいため、図２に示した冗長信号切替部ＲＳＷＣＮＴは、不良位置信号ＲＪ、ＬＪを互いに入れ替える。そして、ロウアドレスＲＡＤにより生成される８本の元のワード線は、冗長ワード線ＲＬＷＬ、ワード線ＷＬ０、ＷＬ３−７、冗長ワード線ＲＲＷＬにそれぞれ接続される。なお、図１１、図１２および図１３を、図１６に示した半導体メモリＭＥＭの冗長信号切替部ＲＳＷＣＮＴに適用してもよい。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、ワード線ＷＬを切り替えるシフト冗長機能を有する半導体メモリＭＥＭにおいても、動作試験で検出された不良の位置に拘わらず、冗長回路を使用して不良を効率的に救済できる。

なお、上述した実施形態では、不良位置情報ＬＪ、ＲＪの値の比較を加算器ＡＤＤ１を用いて実施する例について述べた。また、不良位置情報ＲＪの値から１を引く処理を加算器ＡＤＤ２を用いて実施する例について述べた。しかし、不良位置情報ＬＪ、ＲＪの値の比較や、不良位置情報ＲＪの値の演算は、減算器や他の論理回路により実施してもよい。

上述した実施形態では、１つの不良を救済するための冗長回路をレギュラーセルアレイＡＲＹの両側にそれぞれ配置する例について述べた。しかし、１つの不良を救済するための複数の冗長回路をレギュラーセルアレイＡＲＹの両側にそれぞれ配置してもよい。このとき、冗長判定試験ＰＴ１に基づいて一方の側に配置される冗長回路を用いて少なくとも１つの不良が救済され、冗長判定試験ＰＴ２に基づいて他方の側に配置される冗長回路を用いて少なくとも１つの不良が救済される。この場合にも、半導体メモリＭＥＭは、冗長判定試験ＰＴ２により検出された不良が、冗長判定試験ＰＴ１により検出された不良のいずれかの位置と、冗長判定試験ＰＴ１に基づいてプログラムされた冗長プログラム部との間に位置するときに、不良位置信号を入れ替える冗長信号切替部ＲＳＷＣＮＴを有する。これにより、冗長回路を使用して不良を救済するときに、データ線、コラム選択線またはワード線の切り替え経路が交錯することを防止できる。なお、複数の冗長回路がレギュラーセルアレイＡＲＹの片側に配置されるときにも、不良位置信号の値を比較し、冗長信号切替部ＲＳＷＣＮＴにより不良位置信号を入れ替えることで、切り替え経路が交錯することを防止できる。

上述した実施形態は、ＳＲＡＭに適用する例について述べた。しかし、実施形態は、シフト冗長機能を有するＤＲＡＭ、フラッシュメモリ、強誘電体メモリまたはＲｅＲＡＭに適用されてもよい。

以上の詳細な説明により、実施形態の特徴点及び利点は明らかになるであろう。これは、特許請求の範囲がその精神及び権利範囲を逸脱しない範囲で前述のような実施形態の特徴点及び利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良及び変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物及び均等物に拠ることも可能である。

一実施形態における半導体メモリを示している。 図１に示した冗長信号切替部の例を示している。 図２に示した冗長信号切替部の動作の例を示している。 図１に示したレギュラーセルアレイ、冗長セルアレイおよびカラムスイッチ部の例を示している。 図１に示した冗長切替部の例を示している。 図１に示したヒューズデコーダ部の例を示している。 図１に示したメモリを試験する試験システムの例を示している。 図７に示した試験システムによるメモリの試験フローを示している。 図１に示したメモリの救済可能な不良の数を示している。 別の実施形態における半導体メモリを示している。 図１０に示した冗長信号切替部の例を示している。 別の実施形態における冗長信号切替部の例を示している。 別の実施形態における冗長信号切替部の例を示している。 別の実施形態におけるセルアレイおよびカラムスイッチの例を示している。 図１４に示したカラム選択信号を生成する冗長切替部の例を示している。 シフト冗長機能によりワード線を切り替える半導体メモリを示している。

符号の説明

ＡＤＤ１、ＡＤＤ２‥加算器；ＡＲＹ‥レギュラーセルアレイ；ＣＬＣＮＴ‥カラム制御部；ＣＳＷ‥カラムスイッチ部；ＦＳＤＥＣ‥ヒューズデコーダ部；ＩＯＣＮＴ‥入出力制御部；ＬＦＵＳＥ‥冗長プログラム部；ＬＪ‥不良位置信号；ＬＲ‥レーザ加工装置；ＭＣ‥メモリセル；ＭＥＭ‥半導体メモリ；ＯＰＣＮＴ‥動作制御部；ＰＴ１、ＰＴ２‥冗長判定試験；ＲＦＵＳＥ‥冗長プログラム部；ＲＪ‥不良位置信号；ＲＬＡＲＹ、ＲＲＡＲＹ‥冗長セルアレイ；ＲＭＣ‥冗長メモリセル；ＲＳＷ‥冗長切替部；ＲＳＷＣＮＴ‥冗長信号切替部；ＳＡ‥センスアンプ部；ＳＷ１−４‥スイッチ回路；ＳＷＦＵＳＥ‥切替プログラム部；ＳＷＩＴＣＨ‥切替信号；ＴＣ‥恒温槽；ＴＥＳＴ‥ＬＳＩテスタ；ＴＳＹＳ‥試験システム；ＷＡ‥ライトアンプ部；ＷＬＣＮＴ‥ワード制御部

Claims (7)

1. 複数のレギュラーメモリセルと、
   前記レギュラーメモリセルの配置領域の一端に配置された第１冗長メモリセルと、
   前記レギュラーメモリセルの配置領域の他端に配置された第２冗長メモリセルと、
   前記第１冗長メモリセルに対応して設けられ、不良のレギュラーメモリセルの位置を示す第１不良位置情報がプログラムされる第１冗長プログラム部と、
   前記第２冗長メモリセルに対応して設けられ、不良のレギュラーメモリセルの位置を示す第２不良位置情報がプログラムされる第２冗長プログラム部と、
   不良のレギュラーメモリセルの代わりに第１および第２冗長メモリセルを使用するために、前記第１および第２冗長プログラム部にプログラムされた第１および第２不良位置情報に応じて、前記レギュラーメモリセルをアクセスするための信号線を不良のレギュラーメモリセルを避けて、正常なレギュラーメモリセルと第１および第２冗長メモリセルとに順次に接続する冗長切替部と、
   前記第２冗長プログラム部にプログラムされた第２不良位置情報が示す不良のレギュラーメモリセルが、前記第１冗長プログラム部にプログラムされた第１不良位置情報が示す不良のレギュラーメモリセルと、前記第１冗長メモリセルとの間に位置するときに、前記冗長切替部に供給される前記第１および第２冗長プログラム部からの第１および第２不良位置情報を互いに入れ替える冗長信号切替部とを備えていることを特徴とする半導体メモリ。
2. 請求項１記載の半導体メモリにおいて、
   前記第２冗長プログラム部にプログラムされた第２不良位置情報が示す不良のレギュラーメモリセルが、前記第１冗長プログラム部にプログラムされた第１不良位置情報が示す不良のレギュラーメモリセルと、前記第１冗長メモリセルとの間に位置するときに、前記第２冗長プログラム部から出力される第２不良位置情報を、前記第１冗長メモリセル側に１つずれた位置を示す第３不良位置情報に変更する不良位置シフト部を備えていることを特徴とする半導体メモリ。
3. 請求項１または請求項２記載の半導体メモリにおいて、
   前記第２冗長プログラム部にプログラムされた第２不良位置情報が示す不良のレギュラーメモリセルが、前記第１冗長プログラム部にプログラムされた第１不良位置情報が示す不良のレギュラーメモリセルと、前記第１冗長メモリセルとの間に位置することを検出したときに、切替信号を活性化する判定回路を備え、
   前記冗長信号切替部は、前記切替信号が活性化されているときに、前記第１および第２冗長プログラム部からの第１および第２不良位置情報を互いに入れ替えることを特徴とする半導体メモリ。
4. 請求項１または請求項２記載の半導体メモリにおいて、
   前記第２冗長プログラム部にプログラムされた第２不良位置情報が示す不良のレギュラーメモリセルが、前記第１冗長プログラム部にプログラムされた第１不良位置情報が示す不良のレギュラーメモリセルと、前記第１冗長メモリセルとの間に位置することきに、切替信号を活性化するためにプログラムされる切替プログラム部を備え、
   前記冗長信号切替部は、前記切替信号が活性化されているときに、前記第１および第２冗長プログラム部からの第１および第２不良位置情報を互いに入れ替えることを特徴とする半導体メモリ。
5. 請求項１ないし請求項４のいずれか１項記載の半導体メモリにおいて、
   前記各レギュラーメモリセルに接続されたレギュラービット線と、
   前記第１冗長メモリセルに接続された第１冗長ビット線と、
   前記第２冗長メモリセルに接続された第２冗長ビット線とを備え、
   前記第１および第２冗長プログラム部にプログラムされる第１および第２不良位置情報は、不良のレギュラーメモリセルに接続されたレギュラービット線を示し、
   前記信号線は、正常なレギュラーメモリセルに接続されたレギュラービット線と前記第１および第２冗長ビット線とに接続されるデータ線であることを特徴とする半導体メモリ。
6. 請求項１ないし請求項４のいずれか１項記載の半導体メモリにおいて、
   前記各レギュラーメモリセルに接続されたレギュラービット線と、
   前記レギュラービット線に接続されたレギュラーカラムスイッチと、
   前記第１冗長メモリセルに接続された第１冗長ビット線と、
   前記第１冗長ビット線に接続された第１冗長カラムスイッチと、
   前記第２冗長メモリセルに接続された第２冗長ビット線と、
   前記第２冗長ビット線に接続された第２冗長カラムスイッチとを備え、
   前記第１および第２冗長プログラム部にプログラムされる第１および第２不良位置情報は、不良のレギュラーメモリセルに対応するレギュラービット線に接続されたレギュラーカラムスイッチを示し、
   前記信号線は、正常なレギュラーメモリセルに対応するレギュラービット線に接続されたレギュラーカラムスイッチと前記第１および第２冗長カラムスイッチとに接続されるカラム選択線であることを特徴とする半導体メモリ。
7. 請求項１ないし請求項４のいずれか１項記載の半導体メモリにおいて、
   前記各レギュラーメモリセルに接続されたレギュラーワード線と、
   前記第１冗長メモリセルに接続された第１冗長ワード線と、
   前記第２冗長メモリセルに接続された第２冗長ワード線とを備え、
   前記第１および第２冗長プログラム部にプログラムされる第１および第２不良位置情報は、不良のレギュラーメモリセルに接続されたレギュラーワード線を示し、
   前記信号線は、正常なレギュラーメモリセルに接続されたレギュラーワード線と前記第１および第２ワード線であることを特徴とする半導体メモリ。

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