JPH1050094A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 回路設計が容易な冗長用のメモリセルを備え
た半導体記憶装置を得る。 【解決手段】 ４つのメモリセル列ＭＣを含むメモリセ
ルブロックＢＬ２〜ＢＬ５と４つのメモリセル列ＭＣを
含む冗長用のメモリセルブロックＢＬ１及びＢＬ６を設
ける。これらのメモリセルブロック毎に、メモリセルブ
ロックに含まれる４つのメモリセルを制御するメモリセ
ル制御回路Ｌ１〜Ｌ６を設ける。メモリセル制御回路Ｌ
１〜Ｌ６のうち、４つのメモリセル制御回路を選択して
制御する。以上の構成により、３つ以上の冗長用のメモ
リセルを設けても、メモリセルブロック選択制御部の設
計が容易になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、メモリセルの欠
陥に対して冗長構成を採用した半導体記憶装置に関し、
特に隣接するメモリセル間で発生する不良を効率よく冗
長する半導体装置に関する。

【０００２】

【従来の技術】図９は従来の半導体記憶装置の例を示す
ブロック図である。同図は、冗長用のメモリセルを除く
メモリセルの個数が１６個の場合の半導体記憶装置を示
している。同図において、ｂ１〜ｂ４はアドレス値が印
加されている信号線、ＡＤはアドレス値をデコードする
デコーダ、ＳＬは信号線ｎ１〜ｎ１６に印加されている
信号を受けて、その信号を信号線ｎ０’〜ｎ１７’のい
ずれかの信号線に選択して出力する選択回路、ＡＰは信
号線に印加されている信号を増幅し、反転した信号を出
力するワード線ドライバ、ＭＣ１〜ＭＣ１６はメモリセ
ル列、ＲＭＣ１，ＲＭＣ２は冗長用のメモリセル列、ｎ
０”〜ｎ１７”はそれぞれワード線ドライバＡＰの出力
に接続されているワード線である。

【０００３】次に、同図に示す半導体記憶装置の構成に
ついて説明する。アドレスデコーダＡＤの入力は信号線
ｂ１〜ｂ４に接続され、出力は信号線ｎ１〜ｎ１６に接
続されている。選択制御回路ＳＬの入力は信号線ｎ１〜
ｎ１６に接続され、出力は信号線ｎ０’〜ｎ１７’に接
続されている。複数のワード線ドライバＡＰはそれぞれ
信号線ｎ０’〜ｎ１７’上に設けられている。メモリセ
ル列ＭＣ１〜ＭＣ１６の入力はそれぞれ信号線ｎ１’〜
ｎ１６’からの信号を受ける。メモリセル列ＭＣ１の隣
りにはメモリセル列ＲＭＣ１が設けられ、メモリセル列
ＭＣ１６の隣りにはメモリセル列ＲＭＣ２が設けられて
いる。メモリセル列ＲＭＣ１の入力は信号線ｎ０’から
の信号を受ける。メモリセル列ＲＭＣ２の入力は信号線
ｎ１７’からの信号を受ける。以上のように、メモリセ
ル列ＭＣ１〜ＭＣ１６の両端にそれぞれ冗長用のメモリ
セル列ＲＭＣ１，ＲＭＣ２が設けられている。また、ワ
ード線，メモリセル及びワード線ドライバＡＰとにより
メモリセル列を構成し、同図には、１８個のメモリセル
列が構成されている。

【０００４】次に、同図に示す半導体記憶装置の動作に
ついて、メモリセル列ＭＣ１〜ＭＣ１６全てが故障して
いないとした場合と、メモリセル列ＭＣ１〜ＭＣ１６の
うちのいくつかが故障している場合とに分けて説明す
る。デコーダの出力等の信号値は”０”，”１”は例を
示したものでデコーダ回路の構成により変わる。以下、
ワード線が”０”レベルの場合に、そのワード線に接続
されているメモリセル列が選択されるとする。まず、メ
モリセル列ＭＣ１〜ＭＣ１６全てが故障していないとし
た場合について説明する。選択制御回路ＳＬは、信号線
ｎ１と信号線ｎ１’、信号線ｎ２と信号線ｎ２’、…、
信号線ｎ１６と信号線ｎ１６’とをそれぞれ電気的に接
続する。アドレスデコーダＡＤは信号線ｂ１〜ｂ４印加
されている４ビットのアドレス値が、２進数で（０００
０）の場合は、信号線ｎ１のみに”１”レベルの信号を
出力し、２進数で（０００１）の場合は、信号線ｎ２の
みに”１”レベルの信号を出力し、…、２進数で（１１
１１）の場合は、信号線ｎ１６のみに”１”レベルの信
号を出力する。なお、（）内の４つの数字の順番は、信
号線ｂ１に印加されている値，信号線ｂ２に印加されて
いる値，信号線ｂ３に印加されている値，信号線ｂ４に
印加されている値の順である。信号線ｎ１〜ｎ１６に印
加されている信号は、それぞれ選択制御回路ＳＬを介し
てメモリセル列に伝わる。メモリセル列のうち、選択制
御回路ＳＬから”１”レベルの信号が伝わっているメモ
リセル列は、その内部のメモリセルに情報を記憶するこ
とが可能となる。このように、アドレス値により、１６
個のメモリセル列のうちの所望のメモリセル列を選択し
て、その選択されたメモリセル列に情報を記憶すること
ができる。

【０００５】次に、メモリセル列ＭＣ１〜ＭＣ１６のう
ちのいくつかが故障している場合について説明する。具
体例として、メモリセル列ＭＣ１及びＭＣ２が故障して
いる場合を例に挙げる。選択制御回路ＳＬは、同図に示
すように、信号線ｎ１と信号線ｎ０’を電気的に接続す
る。残りの信号線ｎ２〜信号線ｎ１６ついては、信号線
ｎ２と信号線ｎ３’、信号線ｎ３と信号線ｎ４’、…、
信号線ｎ１６と信号線ｎ１７’とをそれぞれ電気的に接
続する。以上のように、選択制御回路ＳＬは故障してい
るメモリセル列ＭＣ１及びＭＣ２を回避して、アドレス
デコーダＡＤの出力を隣接する１つ上、又は１つ下のメ
モリセル列の信号線に出力する。これにより、２つの故
障しているメモリセル列ＭＣ１及びＭＣ２を補うよう
に、２つのメモリセル列ＲＭＣ１，ＲＭＣ２を用いるこ
とができる。従って、メモリセル列ＭＣ１〜ＭＣ１６全
てが故障していないとした場合と同様に、アドレス値に
より、１６個のメモリセルのうちの所望のメモリセルを
選択して、その選択されたメモリセル列に情報を記憶す
ることができる。

【０００６】図１０及び図１２は選択制御回路ＳＬの内
部の構成を示す回路図である。図１０及び図１１におい
て、ＴＧmj（m ＝１〜１６、j ＝１〜３）は同一極性
（図１０及び図１１ではｎ型）のＭＯＳトランジスタか
らなるトランスファーゲート、Ｆmh（h ＝１，２）はヒ
ューズ、Ｇm はＮＯＲである論理ゲート、Ｖ１及びＶ２
は電源、Ｒ１及びＲ２は高抵抗、その他の符号は図９中
の符号に対応している。なお、図１０中の破線Ａ−Ａ’
と図１１中の破線Ｂ−Ｂ’間は、図１０中の回路１００
と同様の回路が１３個設けられている。

【０００７】次に図１０及び図１１に示す選択制御回路
ＳＬの構成について説明する。選択制御回路ＳＬの構成
は、シフト回路と、シフト回路を制御する制御回路から
なる。まず、シフト回路について説明する。信号線ｎ１
はそれぞれトランスファーゲートＴＧ１１，ＴＧ１２，
ＴＧ１３を介して信号線ｎ０’，ｎ１’，ｎ２’と接続
されている。信号線ｎ２はそれぞれトランスファーゲー
トＴＧ２１，ＴＧ２２，ＴＧ２３を介して信号線ｎ
１’，ｎ２’，ｎ３’と接続されている。このように、
信号線ｎm はそれぞれトランスファーゲートＴＧm １，
ＴＧm ２，ＴＧm ３を介して信号線ｎm-1’，ｎm’，ｎ
m+3’と接続されている。以上がシフト回路の構成であ
る。

【０００８】次に、制御回路の構成について説明する。
電源Ｖ１・グランド間には、順に高高抵抗Ｒ１，ヒュー
ズＦ１１，Ｆ２１，…，Ｆ１６１が直列に接続されてい
る。グランド・電源Ｖ２間には、順にヒューズＦ１２，
Ｆ２２，…，Ｆ１６２，高抵抗Ｒ２が直列に接続されて
いる。

【０００９】トランスファーゲートＴＧ１１の制御電極
は、ヒューズＦ１１の電源Ｖ１側の端に接続され、トラ
ンスファーゲートＴＧ２１の制御電極は、ヒューズＦ２
１の電源Ｖ１側の端に接続され、…、トランスファーゲ
ートＴＧ１６１の制御電極は、ヒューズＦ１６１の電源
Ｖ１側の端に接続されている。

【００１０】トランスファーゲートＴＧ１３の制御電極
は、ヒューズＦ１２の電源Ｖ２側の端に接続され、トラ
ンスファーゲートＴＧ２３の制御電極は、ヒューズＦ２
２の電源Ｖ２側の端に接続され、…、トランスファーゲ
ートＴＧ１６３の制御電極は、ヒューズＦ１６２の電源
Ｖ２側の端に接続されている。

【００１１】トランスファーゲートＴＧ１２の制御電極
は、論理ゲートＧ１の出力に接続され、トランスファー
ゲートＴＧ２２の制御電極は、論理ゲートＧ２の出力に
接続され、…、トランスファーゲートＴＧ１６２の制御
電極は、論理ゲートＧ１６の出力に接続されている。

【００１２】論理ゲートＧ１の一方の入力は、ヒューズ
Ｆ１１の電源Ｖ１側の端に接続され、論理ゲートＧ１の
他方の入力は、ヒューズＦ１２の電源Ｖ２側の端に接続
され、論理ゲートＧ２の一方の入力は、ヒューズＦ２１
の電源Ｖ１側の端に接続され、論理ゲートＧ２の他方の
入力は、ヒューズＦ２２の電源Ｖ２側の端に接続され、
…、論理ゲートＧ１６の一方の入力は、ヒューズＦ１６
１の電源Ｖ１側の端に接続され、論理ゲートＧ１６の他
方の入力は、ヒューズＦ１６２の電源Ｖ２側の端に接続
されている。以上が制御回路の構成である。

【００１３】次に図１０及び図１１に示す選択制御回路
ＳＬの動作について、メモリセル列ＭＣ１〜ＭＣ１６全
てが故障していないとした場合と、メモリセル列ＭＣ１
〜ＭＣ１６のうちのいくつかが故障している場合とに分
けて説明する。まず、メモリセル列ＭＣ１〜ＭＣ１６全
てが故障していないとした場合について説明する。この
場合、全てのヒューズＦmjは、切断しない。従って、全
てのヒューズＦmjの両端における電位はグランドと同電
位（”０”レベル）となる。従って、トランスファーゲ
ートＴＧm １，ＴＧm ３の制御電極は”０”レベルが印
加され、信号線ｎm と信号線ｎm-1 ’及び信号線ｎm+1
’とは非導通となる。また、論理ゲートＧm の二入力
は共に”０”レベルであり、論理ゲートＧm の出力は”
１”レベルとなる。従って、トランスファーゲートＴＧ
m ２の制御電極は”１”レベルの出力が印加され、信号
線ｎm と信号線ｎm ’とは導通となる。

【００１４】以上のように、全てのヒューズＦmjを切断
しない場合、選択制御回路ＳＬは、信号線ｎ１と信号線
ｎ１’、信号線ｎ２と信号線ｎ２’、…、信号線ｎ１６
と信号線ｎ１６’とをそれぞれ電気的に接続する。

【００１５】次に、メモリセル列ＭＣ１〜ＭＣ１６のう
ちのいくつかが故障している場合について説明する。具
体例として、メモリセル列ＭＣ１及びＭＣ２が故障して
いる場合を例に挙げる。この場合、ヒューズＦ１１とヒ
ューズＦ２２を切断する。従って、ヒューズＦ１１の電
源Ｖ１側の端における電位は電源Ｖ１と同電位（”１”
レベル）となり、ヒューズＦ２１，Ｆ３１，…，Ｆ１６
１の両端における電位はグランドと同電位（”０”レベ
ル）となる。ヒューズＦ１２の両端における電位はグラ
ンドと同電位（”０”レベル）となり、ヒューズＦ３
２，Ｆ４２，…，Ｆ１６２の両端における電位は電源Ｖ
２と同電位（”１”レベル）となる。従って、トランス
ファーゲートＴＧ１１の制御電極は”１”レベルが印加
され、信号線ｎ１と信号線ｎ０ ’とは導通となる。ト
ランスファーゲートＴＧ１３の制御電極は”０”レベル
が印加され、信号線ｎ１と信号線ｎ２ ’とは非導通と
なる。また、論理ゲートＧ１の二入力はそれぞれ”１”
レベル，”０”レベルであり、論理ゲートＧ１の出力
は”０”レベルとなる。従って、トランスファーゲート
ＴＧ１２の制御電極は”０”レベルの出力が印加され、
信号線ｎ１と信号線ｎ１’は非導通となる。

【００１６】トランスファーゲートＴＧn １（n ＝２，
３，…，１６）の制御電極は”０”レベルが印加され、
信号線ｎn と信号線ｎn-1 ’とは非導通となる。トラン
スファーゲートＴＧn ３の制御電極は”１”レベルが印
加され、信号線ｎn と信号線ｎn+1 ’とは導通となる。
また、論理ゲートＧn の二入力はそれぞれ”１”レベ
ル，”０”レベルであり、論理ゲートＧn の出力は”
０”レベルとなる。従って、トランスファーゲートＴＧ
n ２の制御電極は”０”レベルの出力が印加され、信号
線ｎn と信号線ｎn ’とは非導通となる。

【００１７】以上のように、ヒューズＦ１１とヒューズ
Ｆ２２を切断した場合、選択制御回路ＳＬは、信号線ｎ
１と信号線ｎ０’を電気的に接続し、残りの信号線ｎ２
〜信号線ｎ１６ついては、信号線ｎ２と信号線ｎ３’、
信号線ｎ３と信号線ｎ４’、…、信号線ｎ１６と信号線
ｎ１７’とをそれぞれ電気的に接続する。なお、信号線
ｎ０’〜ｎ１７’には、選択制御回路ＳＬによって選択
されていない場合に不定にならないように、電気的に固
定する手段（図示せず）が設けられている。選択制御回
路ＳＬによって選択されていない信号線は、非選択レベ
ルに対応する”０”レベルに固定される。

【００１８】

【発明が解決しようとする課題】従来の半導体記憶装置
は上述のような構成であるため、以下のような問題点が
生じる。まず、３つ以上の冗長用のメモリセル列を設け
ようとする場合、選択制御回路ＳＬの回路設計が困難に
なるという問題点がある。

【００１９】また、例えば、図９に示す半導体記憶装置
において、ワード線ｎ１”・ワード線ｎ２”間のショー
ト、ワード線ｎ２”・ワード線ｎ３”間のショートが生
じた場合、ワード線ｎ１”，ｎ２”，ｎ３”それぞれに
接続されるメモリセルは故障となる。メモリセル列ＭＣ
１については、メモリセル列ＲＭＣ１を用いて、補うこ
とができ、メモリセル列ＭＣ３については、メモリセル
列ＲＭＣ４を用いて、補うことができるが、メモリセル
列ＭＣ２については、補うことができない。このよう
に、２箇所のワード線間ショートが生じると、故障して
いる全てのメモリセルを補うことができないという問題
点が生じる。

【００２０】また、例えば、図１０及び図１１に示す選
択制御回路ＳＬ中のヒューズＦijの数は冗長用のメモリ
セルを除いたメモリセルの数の倍の数である。従って、
メモリセルの数が増加するほど、ヒューズの数も増加
し、そのヒューズのレイアウト面積の増加が問題とな
る。

【００２１】さらに、図１０及び図１１に示す選択制御
回路ＳＬは、シフト回路を極性が同じＭＯＳトランジス
タで構成しているため、アドレスデコーダＡＤの出力の
振幅と同じ振幅をワード線ドライバＡＰの入力に伝える
ことは不可能であり、選択制御回路ＳＬによって半導体
記憶装置の速度が低下するという問題点がある。

【００２２】本発明は、以上のような問題点を解決する
ためになされたものであり、３つ以上のメモリセルを設
けようとする場合でも選択制御回路ＳＬの回路設計が容
易であり、複数のワード線間ショートが生じても全ての
故障したメモリセルを補うことができ、また、メモリセ
ルの数が増加に伴うヒューズの数の増加を抑制し、さら
に、選択制御回路ＳＬによる速度の低下を抑制する半導
体記憶装置を得ることを目的とする。

【００２３】

【課題を解決するための手段】本発明の請求項１に係る
課題解決手段は、各々が複数かつ同数のメモリセルを含
む複数の第１のメモリセルブロックと、前記複数かつ同
数のメモリセルを含む冗長用に設けられた第２のメモリ
セルブロックと、前記複数の第１のメモリセルブロッ
ク，前記第２のメモリセルブロック毎に設けられ、対応
するメモリセルブロックに含まれる前記複数のメモリセ
ルをアドレス信号に基づき選択制御する複数の第１の制
御部と、前記複数の第１の制御部のうち、前記複数の第
１のメモリセルブロックと同数の前記第１の制御部を選
択的に制御対象とし、この制御対象とされる前記第１の
制御部を前記アドレス信号に基づき選択制御する第２の
制御部とを備える。

【００２４】本発明の請求項２に係る課題解決手段にお
いて、前記第２の制御部は、前記アドレス信号の上位ア
ドレスに基づいて、前記第２の制御部が前記選択制御を
実行するための、前記第１のメモリセルブロックの数と
同数の第２の制御信号を生成する第２の制御信号生成部
を含み、前記同数の第２の制御信号を前記制御対象とさ
れる第１の制御部それぞれへ各一に出力し、前記第１の
制御部は、前記アドレス信号の下位アドレスに基づい
て、前記第１の制御部が前記選択制御を実行するため
の、前記各メモリセルブロックにおけるメモリセルの数
と同数の第１の制御信号を生成する第１の制御信号生成
部を含み、前記第２の制御部の対応する出力とを受け
て、前記第２の制御部の対応する出力に応じて、前記メ
モリセルブロックに含まれる前記複数のメモリセルそれ
ぞれへ前記第１の制御信号を各一に出力する。

【００２５】本発明の請求項３に係る課題解決手段にお
いて、前記第２の制御部は、隣り合う前記第１の制御部
の組のうちの１つを前記制御対象として選択して、この
選択される前記第１の制御部へ前記第２の制御信号を出
力する、前記第１のメモリセルブロックの数と同数のシ
フト部をさらに含む。

【００２６】本発明の請求項４に係る課題解決手段にお
いて、前記シフト部は、前記第２の制御信号を受け、こ
れを前記第１の制御部へ出力するように、前記隣り合う
第１の制御部毎に設けられ、ｎ型のトランジスタとｐ型
のトランジスタからなる複数のトランスファーゲートを
含む。

【００２７】本発明の請求項５に係る課題解決手段にお
いて、前記第２の制御部は、第１の電位と第２の電位と
の間に直列に接続され、それぞれ開放又は短絡を選択で
きる複数の第１の短絡開放部を含み、前記複数の第１の
短絡開放部により生成される電位に基づいて、前記複数
のトランスファーゲートの制御電極を制御するシフト制
御部をさらに含む。

【００２８】本発明の請求項６に係る課題解決手段にお
いて、前記シフト制御部は、前記複数の第１の短絡開放
部と前記第１又は第２の電位との間を開放又は短絡を選
択できる第２の短絡開放部をさらに含む。

【００２９】本発明の請求項７に係る課題解決手段にお
いて、前記第１及び第２の短絡開放部は、前記第１の電
位と前記第２の電位との間に直列に接続される。

【００３０】

【発明の実施の形態】

実施の形態１．図１は本発明の実施の形態１における半
導体記憶装置の構成を示すブロック図である。図１にお
いて、ＭＣはメモリセル列、ＢＬ２〜ＢＬ５はそれぞれ
４つのメモリセル列ＭＣを含むメモリセルブロック、Ｂ
Ｌ１及びＢＬ６はそれぞれ４つのメモリセル列ＭＣを含
む冗長用に設けられたメモリセルブロック、Ｌ１〜Ｌ６
はメモリセルブロックＢＬ１〜ＢＬ６毎に設けられ、メ
モリセルブロックに含まれる４つのメモリセル列ＭＣを
制御するためのメモリセル制御回路（第１の制御部）、
ＳＬはメモリセル制御回路Ｌ１〜Ｌ６のうち、メモリセ
ルブロックＢＬ２〜ＢＬ５と同数（図１では４つ）のメ
モリセル制御回路を選択して、この選択されるメモリセ
ル制御回路を制御する選択制御回路（第２の制御部）、
ＡＤは信号線ｂ１〜ｂ４（信号線ｂ１側が最上位ビット
側）に印加されている複数のメモリセル列ＭＣのうちの
いずれかを特定するためのアドレス値を受けて、このア
ドレス値をデコードして、デコード信号を生成するアド
レスデコーダ、ＡＤ１はアドレスデコーダＡＤに含ま
れ、信号線ｂ３及びｂ４に印加されている下位のアドレ
ス値を受け、このアドレス値のデコード信号を、メモリ
セルブロックに含まれる４つのメモリセルをそれぞれ制
御するための制御信号として生成する下位アドレスデコ
ーダ（第１の制御信号生成部）、ＡＤ２はアドレスデコ
ーダＡＤに含まれ、信号線ｂ１及びｂ２に印加されてい
る上位のアドレス値を受け、このアドレス値のデコード
信号を、メモリセル制御回路を制御するための４つの制
御信号を生成する上位アドレスデコーダ（第２の制御信
号生成部）である。

【００３１】次に、図１に示す半導体記憶装置の構成に
ついて説明する。下位アドレスデコーダＡＤ１の入力は
信号線ｂ３及びｂ４に接続され、出力は信号線ａ５〜ａ
８と接続されている。上位アドレスデコーダＡＤ２の入
力は信号線ｂ１及びｂ２に接続され、出力は信号線ａ１
〜ａ４と接続されている。選択制御回路ＳＬの入力は信
号線ａ１〜ａ４に接続され、出力は信号線Ｅ１〜Ｅ６に
接続されている。メモリセル制御回路Ｌ１〜Ｌ６の入力
はそれぞれ信号線ａ５〜ａ８に接続され、出力はそれぞ
れ６組の信号線（ワード線）ａ５’〜ａ８’に接続され
ている。またメモリセル制御回路Ｌ１〜Ｌ６はそれぞれ
イネーブル入力が設けられており、そのイネーブル入力
はそれぞれ信号線Ｅ１〜Ｅ６に接続されている。メモリ
セルブロックＢＬ１〜ＢＬ６のそれぞれに含まれる４つ
のメモリセル列ＭＣはそれぞれ信号線ａ５’〜ａ８’に
接続されている。また、メモリセルブロックＢＬ１〜Ｂ
Ｌ６内の構成は全て同様である。また、第１の制御部は
第１の制御信号生成部を含むとする。第２の制御部は第
２の制御信号生成部を含むとする。また、通常、メモリ
セル列ＭＣ内には、複数の保持回路（メモリセル）が並
んでいる。ワード線によりあるメモリセル列ＭＣが選択
されると、その内部の複数のメモリセルが選択される。
以下、メモリセル列ＭＣ内には上述のように複数のメモ
リセルが並んでいるとする。

【００３２】次に、図１に示す半導体記憶装置の上位ア
ドレスデコーダＡＤ２，下位アドレスデコーダＡＤ１，
選択制御回路ＳＬ，メモリセル制御回路Ｌ１〜Ｌ６のそ
れぞれの動作について説明する。上位アドレスデコーダ
ＡＤ２は信号線ｂ１及びｂ２印加されている２ビットの
上位のアドレス値が、２進数で（００）の場合は、信号
線ａ１のみに”１”レベルの制御信号を出力し、２進数
で（０１）の場合は、信号線ａ２のみに”１”レベルの
制御信号を出力し、２進数で（１０）の場合は、信号線
ａ３のみに”１”レベルの制御信号を出力し、２進数で
（１１）の場合は、信号線ａ４のみに”１”レベルの制
御信号を出力する。なお、（）内の２つの数字の順番
は、信号線ｂ１に印加されている値，信号線ｂ２に印加
されている値の順である。

【００３３】下位アドレスデコーダＡＤ１は信号線ｂ３
及びｂ４印加されている２ビットのアドレス値が、２進
数で（００）の場合は、信号線ａ５のみに”１”レベル
の制御信号を出力し、２進数で（０１）の場合は、信号
線ａ６のみに”１”レベルの制御信号を出力し、２進数
で（１０）の場合は、信号線ａ７のみに”１”レベルの
制御信号を出力し、２進数で（１１）の場合は、信号線
ａ８のみに”１”レベルの制御信号を出力する。なお、
（）内の２つの数字の順番は、信号線ｂ３に印加されて
いる値，信号線ｂ４に印加されている値の順である。

【００３４】選択制御回路ＳＬは、信号線ａi（i＝１〜
４）と上段の信号線Ｅi、中段の信号線Ｅi+1、下段の信
号線Ｅi+2のうちの１つを選択し、選択制御回路ＳＬは
上位アドレスデコーダＡＤ２の制御信号を受けて、選択
されている信号線Ｅiに接続されているメモリセル制御
回路へ制御信号を出力する。なお、選択制御回路ＳＬは
選択されていない信号線Ｅiには”０”レベルの制御信
号を出力する。

【００３５】メモリセル制御回路Ｌ１〜Ｌ６は、それぞ
れのイネーブル入力に印加される制御信号が”１”レベ
ルの場合、信号線ａ５・信号線ａ５’間、信号線ａ６・
信号線ａ６’間、信号線ａ７・信号線ａ７’間、信号線
ａ８・信号線ａ８’間に信号を伝搬させる。一方、それ
ぞれのイネーブル入力に印加される制御信号が”０”レ
ベルの場合、信号線ａ５・信号線ａ５’間、信号線ａ６
・信号線ａ６’間、信号線ａ７・信号線ａ７’間、信号
線ａ８・信号線ａ８’間に信号を伝搬させない。このよ
うに、メモリセル制御回路Ｌ１〜Ｌ６は下位アドレスデ
コーダＡＤ１が生成する複数の制御信号と選択制御回路
ＳＬの出力とを受けて、選択制御回路ＳＬの出力に応じ
て、メモリセルブロックに含まれる４つのメモリセル列
ＭＣそれぞれへ下位アドレスデコーダＡＤ１が生成する
制御信号を出力する。なお、メモリセル制御回路Ｌ１〜
Ｌ６は、それぞれのイネーブル入力に印加される制御信
号が”０”レベルの場合、信号線ａ５’，ａ６’，ａ
７’，ａ８’に”０”レベルの制御信号を出力する。

【００３６】次に、図１に示す半導体記憶装置の動作に
ついて、メモリセルブロックＢＬ２〜ＢＬ５に含まれる
メモリセル列ＭＣ全てが故障していないとした場合と、
メモリセルブロックＢＬ２〜ＢＬ５に含まれるメモリセ
ル列ＭＣのうちのいくつかが故障している場合とに分け
て説明する。まず、メモリセルブロックＢＬ２〜ＢＬ５
に含まれるメモリセル列ＭＣ全てが故障していないとし
た場合について説明する。この場合、選択制御回路ＳＬ
は、図１の選択制御回路ＳＬ中の破線に示すように、信
号線ａ１と信号線Ｅ２、信号線ａ２と信号線Ｅ３、信号
線ａ３と信号線Ｅ４、信号線ａ４と信号線Ｅ５とをそれ
ぞれ電気的に接続する。メモリセルブロックＢＬ２〜Ｂ
Ｌ５に設けられた１６個のメモリセル列ＭＣのそれぞれ
のアドレス値は、図１の上から順に、２進数で（０００
０），（０００１），…，（１１１１）となる。

【００３７】具体的に、アドレス値が（０００１）に対
応するメモリセルブロックＢＬ２の信号線ａ６’に接続
されたメモリセル列ＭＣを制御し、このメモリセル列Ｍ
Ｃに情報を記憶させる場合について説明する。まず、信
号線ｂ１，ｂ２，ｂ３，ｂ４それぞれに”０”レベ
ル，”０”レベル，”０”レベル，”１”レベルの値を
印加する。上位アドレスデコーダＡＤ２は信号線ａ１の
みに”１”レベルの制御信号を出力する。下位アドレス
デコーダＡＤ１は信号線ａ６のみに”１”レベルの制御
信号を出力する。選択制御回路ＳＬは信号線Ｅ２のみ
に”１”レベルの制御信号を出力する。メモリセル制御
回路Ｌ２のみが信号線ａ５・信号線ａ５’間、信号線ａ
６・信号線ａ６’間、信号線ａ７・信号線ａ７’間、信
号線ａ８・信号線ａ８’間に信号を伝搬させて、メモリ
セル制御回路Ｌ１に接続されている信号線ａ６’のみ
に”１”レベルの信号が印加される。メモリセルブロッ
クＢＬ２の信号線ａ６’に接続されているメモリセル列
ＭＣは、この”１”レベルの制御信号によって制御さ
れ、メモリセル列ＭＣに情報を記憶させることが可能と
なる。

【００３８】次に、メモリセルブロックＢＬ２〜ＢＬ５
のメモリセル列ＭＣのうちのいくつかが故障している場
合について説明する。具体例として、メモリセルブロッ
クＢＬ２〜ＢＬ５に含まれるメモリセル列ＭＣ全てが故
障していないとした場合のアドレス値が２進数で（００
００），（０００１），（０１００），（０１０１）に
対応するメモリセル列ＭＣ、即ち、メモリセルブロック
ＢＬ２に含まれる信号線ａ５’に接続されているメモリ
セル列ＭＣ及び信号線ａ６’に接続されているメモリセ
ル列ＭＣと、メモリセルブロックＢＬ３に含まれる信号
線ａ５’に接続されているメモリセル列ＭＣ及び信号線
ａ６’に接続されているメモリセル列ＭＣとの４つのメ
モリセル列ＭＣが故障している場合を例に挙げる。選択
制御回路ＳＬは、図１の選択制御回路ＳＬ中の実線に示
すように、信号線ａ１と信号線Ｅ１、信号線ａ２と信号
線Ｅ４、信号線ａ３と信号線Ｅ５、信号線ａ４と信号線
Ｅ６とをそれぞれ電気的に接続する。メモリセルブロッ
クＢＬ１，ＢＬ４〜ＢＬ６に設けられた１６個のメモリ
セル列ＭＣのそれぞれのアドレス値は、図１の上から順
に、２進数で（００００），（０００１），…，（１１
１１）となる。

【００３９】具体的に、アドレス値が（０００１）に対
応するメモリセルブロックＢＬ１の信号線ａ６’に接続
されたメモリセル列ＭＣを制御し、このメモリセル列Ｍ
Ｃに情報を記憶させる場合について説明する。まず、信
号線ｂ１，ｂ２，ｂ３，ｂ４それぞれに”０”レベ
ル，”０”レベル，”０”レベル，”１”レベルの値を
印加する。上位アドレスデコーダＡＤ２は信号線ａ１の
みに”１”レベルの制御信号を出力する。下位アドレス
デコーダＡＤ１は信号線ａ６のみに”１”レベルの制御
信号を出力する。選択制御回路ＳＬは信号線Ｅ１のみ
に”１”レベルの制御信号を出力する。メモリセル制御
回路Ｌ１のみが信号線ａ５・信号線ａ５’間、信号線ａ
６・信号線ａ６’間、信号線ａ７・信号線ａ７’間、信
号線ａ８・信号線ａ８’間に信号を伝搬させて、メモリ
セル制御回路Ｌ１に接続されている信号線ａ６’のみ
に”１”レベルの信号が印加される。メモリセルブロッ
クＢＬ１の信号線ａ６’に接続されているメモリセル列
ＭＣは、この”１”レベルの制御信号によって制御さ
れ、メモリセル列ＭＣに情報を記憶させることが可能と
なる。

【００４０】以上のように、故障しているメモリセルブ
ロックＢＬ２に含まれる信号線ａ６’に接続されている
メモリセル列ＭＣは、メモリセルブロックＢＬ１に含ま
れる信号線ａ６’に接続されているメモリセル列ＭＣに
置き換えられる。同様にして、故障しているメモリセル
ブロックＢＬ２に含まれる信号線ａ５’に接続されてい
るメモリセル列ＭＣは、メモリセルブロックＢＬ１に含
まれる信号線ａ５’に接続されているメモリセル列ＭＣ
に置き換えられ、故障しているメモリセルブロックＢＬ
３に含まれる信号線ａ５’に接続されているメモリセル
列ＭＣは、メモリセルブロックＢＬ４に含まれる信号線
ａ５’に接続されているメモリセル列ＭＣに置き換えら
れ、故障しているメモリセルブロックＢＬ３に含まれる
信号線ａ６’に接続されているメモリセル列ＭＣは、メ
モリセルブロックＢＬ４に含まれる信号線ａ６’に接続
されているメモリセル列ＭＣに置き換えられる。

【００４１】これは、選択制御回路ＳＬが、メモリセル
ブロックＢＬ２はメモリセルブロックＢＬ１に置き換え
られ、メモリセルブロックＢＬ５はメモリセルブロック
ＢＬ６に置き換えられ、メモリセルブロックＢＬ４はメ
モリセルブロックＢＬ５に置き換えられ、メモリセルブ
ロックＢＬ３はメモリセルブロックＢＬ４に置き換える
ためである。そして、故障したメモリセル列ＭＣを含む
メモリセルブロックＢＬ２及びＢＬ３は用いられない。

【００４２】本実施の形態の効果は、故障しているメモ
リセル列ＭＣを含むメモリセルブロックを補うように、
複数の冗長用のメモリセル列ＭＣを含むメモリセルブロ
ックを用いるため、３つ以上の冗長用のメモリセルを設
けているにもかかわらず、選択制御回路ＳＬの回路設計
が従来と比べて容易になる。

【００４３】また、メモリセル制御回路Ｌ２の信号線ａ
５’・信号線ａ６’間のショートとメモリセル制御回路
Ｌ２の信号線ａ６’・信号線ａ７’間のショートとが生
じた場合等のように、複数箇所のワード線間ショートが
生じても、故障している全てのメモリセルを補うことが
できる。

【００４４】図２は図１に示す半導体記憶装置の変形例
を示すブロック図である。図２において、ＡＤ１１〜Ａ
Ｄ１６はそれぞれ図１に示すメモリセル制御回路Ｌ１〜
Ｌ６にＡＤ１を組み込んだ構成である下位アドレスデコ
ーダ、その他の符号は図１中の符号に対応している。

【００４５】次に、図２に示す半導体記憶装置の構成に
ついて説明する。下位アドレスデコーダＡＤ１１〜ＡＤ
１６の入力はそれぞれ信号線ｂ３及びｂ４に接続され、
出力はそれぞれ６組の信号線ａ５’〜ａ８’に接続され
ている。また下位アドレスデコーダＡＤ１１〜ＡＤ１６
はそれぞれイネーブル入力が設けられており、そのイネ
ーブル入力はそれぞれ信号線Ｅ１〜Ｅ６に接続されてい
る。即ち、下位アドレスデコーダＡＤ１１〜ＡＤ１６は
それぞれ図１に示す下位アドレスデコーダＡＤ１にイネ
ーブル入力を設けた構成である。下位アドレスデコーダ
ＡＤ１１〜ＡＤ１６のそれぞれの内部の構成は、例え
ば、下位アドレスデコーダＡＤ１とメモリセル制御回路
を組み合わせれば構成できる。

【００４６】下位アドレスデコーダＡＤ１１〜ＡＤ１６
の動作は、それぞれのイネーブル入力に印加される制御
信号が”１”レベルの場合、信号線ｂ３及びｂ４印加さ
れている２ビットのアドレス値が、２進数で（００）の
場合は、信号線ａ５’のみに”１”レベルの制御信号を
出力し、２進数で（０１）の場合は、信号線ａ６’のみ
に”１”レベルの制御信号を出力し、２進数で（１０）
の場合は、信号線ａ７’のみに”１”レベルの制御信号
を出力し、２進数で（１１）の場合は、信号線ａ８’の
みに”１”レベルの制御信号を出力する。一方、イネー
ブル入力に印加される制御信号が”０”レベルの場合、
信号線５’〜ａ８’全てに”０”レベルの制御信号を出
力する。図２に示す半導体記憶装置のその他の動作は図
１に示す半導体記憶装置と同様である。

【００４７】なお、図１及び図２は冗長用のメモリセル
列ＭＣを除いたメモリセル列ＭＣが１６個、メモリセル
ブロック内に含まれるメモリセル列ＭＣの数が４個の場
合の半導体記憶装置の例を示したが、その他の個数の場
合でもよい。

【００４８】実施の形態２．図３及び図４は本発明の実
施の形態２における、図１に示す半導体記憶装置の選択
制御回路ＳＬの内部の構成を示す回路図である。図３及
び図４において、ＴＧij（j ＝１〜３）は上位アドレス
デコーダＡＤ２が生成した制御信号を受け、これをメモ
リセル制御回路へ出力する１つのｎ型のＭＯＳのトラン
ジスタＮＴｒと２つのｐ型のＭＯＳのトランジスタＰＴ
ｒ１，ＰＴｒ２とからなるトランスファーゲート、Ｆih
（h ＝１，２）は切断することで開放又は短絡を選択で
きるヒューズ（短絡開放部）、Ｇi はＮＯＲである論理
ゲート、Ｖ１及びＶ２は電源、Ｒ１及びＲ２は高抵抗、
その他の符号は図１中の符号に対応している。なお、図
３中の破線Ａ−Ａ’と図４中の破線Ａ−Ａ’において、
両図は接続される。

【００４９】次に図３及び図４に示す選択制御回路ＳＬ
の構成について説明する。選択制御回路ＳＬの構成は、
４つのシフト回路（シフト部）と、トランスファーゲー
トの制御電極を制御するシフト制御回路（シフト制御
部）からなる。

【００５０】まず、シフト回路の構成について説明す
る。トランスファーゲートＴＧi１，ＴＧi２，ＴＧi３
のそれぞれの入力は信号線ａiに接続され、それぞれの
出力は信号線Ｅi，Ｅi+1，Ｅi+2に接続されている。こ
のように、隣り合うメモリセル制御回路Ｌi，Ｌi+1，Ｌ
i+2の組に接続されている信号線Ｅi，Ｅi+1，Ｅi+2毎に
トランスファーゲートＴＧi１，ＴＧi２，ＴＧi３が設
けられている。

【００５１】次にシフト制御回路の構成について説明す
る。トランスファーゲートＴＧi １のトランジスタＮＴ
ｒの制御電極は、ヒューズＦi １の電源Ｖ１側の端に接
続されている。トランスファーゲートＴＧi ２のトラン
ジスタＮＴｒの制御電極は、論理ゲートＧi の出力に接
続されている。トランスファーゲートＴＧi ３のトラン
ジスタＮＴｒの制御電極は、ヒューズＦi ２の電源Ｖ２
側の端に接続されている。

【００５２】トランスファーゲートＴＧi １のトランジ
スタＰＴｒ１の制御電極は、論理ゲートＧi の出力に接
続されている。トランスファーゲートＴＧi ２のトラン
ジスタＰＴｒ１の制御電極は、ヒューズＦi １の出力に
接続されている。トランスファーゲートＴＧi ３のトラ
ンジスタＰＴｒ１の制御電極は、論理ゲートＧi の出力
に接続されている。

【００５３】トランスファーゲートＴＧi １のトランジ
スタＰＴｒ２の制御電極は、ヒューズＦi ２の電源Ｖ２
側の端に接続されている。トランスファーゲートＴＧi
２のトランジスタＰＴｒ２の制御電極は、ヒューズＦi
２の電源Ｖ２側の端に接続されている。トランスファー
ゲートＴＧi ３のトランジスタＰＴｒ２の制御電極は、
ヒューズＦi １の電源Ｖ１側の端に接続されている。

【００５４】論理ゲートＧi の一方の入力はヒューズＦ
i １の電源Ｖ１側の端に接続され、他方の入力はヒュー
ズＦi ２の電源Ｖ２側の端に接続される。

【００５５】図３中に示す２００はi が２の場合のシフ
ト回路とシフト制御回路の一部の構成を示す部分であ
る。図３及び図４には、この構成２００と同様の構成が
さらに３つ構成されている。

【００５６】また、４つのヒューズＦi １が電源Ｖ１と
グランドとの間に直列に接続されている。４つのヒュー
ズＦi ２が電源Ｖ２とグランドとの間に直列に接続され
ている。

【００５７】また、直列に接続された４つのヒューズＦ
i １からなる部分と電源Ｖ１との間に高抵抗Ｒ１が設け
られている。直列に接続された４つのヒューズＦi ２か
らなる部分と電源Ｖ２との間に高抵抗Ｒ２が設けられて
いる。

【００５８】また、高抵抗Ｒ１は、ＭＯＳトランジスタ
に置き換えてもよい。この場合、置き換えたＭＯＳトラ
ンジスタとヒューズＦ１１〜ヒューズＦ４１の抵抗とで
電源電圧を分圧した場合、ヒューズＦ１１〜ヒューズＦ
４１それぞれの電源Ｖ１側の分圧電位が論理ゲートＧ１
〜Ｇ４それぞれの”０”レベルのしきい値以下になるよ
うする必要がある。高抵抗Ｒ２も同様にＭＯＳトランジ
スタに置き換えてもよい。

【００５９】次に図３及び図４に示す選択制御回路ＳＬ
の動作について、メモリセルブロックＢＬ２〜ＢＬ５内
のメモリセル列ＭＣ全てが故障していないとした場合
と、メモリセルブロックＢＬ２〜ＢＬ５のメモリセル列
ＭＣのうちのいくつかが故障している場合とに分けて説
明する。まず、メモリセルブロックＢＬ２〜ＢＬ５内の
メモリセル列ＭＣ全てが故障していないとした場合につ
いて説明する。この場合、全てのヒューズＦihは、切断
しない。従って、全てのヒューズＦihの両端における電
位はグランドと同電位（”０”レベル）となる。従っ
て、トランスファーゲートＴＧi １，ＴＧi ３のトラン
ジスタＮＴｒの制御電極は”０”レベルの電位が印加さ
れる。また、論理ゲートＧi の二入力は共に”０”レベ
ルの電位が印加されており、論理ゲートＧi の出力は”
１”レベルの電位となる。従って、トランスファーゲー
トＴＧi １，ＴＧi ３のトランジスタＰＴｒ１の制御電
極は”１”レベルの電位が印加される。よって、信号線
ａi と信号線Ｅi 及び信号線Ｅi+2 とは非導通となる。
また、トランスファーゲートＴＧi ２のトランジスタＮ
Ｔｒ，トランジスタＰＴｒ１，トランジスタＰＴｒ２に
はそれぞれ”１”レベル，”０”レベル，”０”レベル
の電位が印加されているため、信号線ａi と信号線Ｅi+
1 とは導通となる。

【００６０】以上のように、全てのヒューズＦihを切断
しない場合、選択制御回路ＳＬは、信号線ａi と信号線
Ｅi+1とをそれぞれ電気的に接続する。

【００６１】次に、メモリセルブロックＢＬ２〜ＢＬ５
のメモリセル列ＭＣのうちのいくつかが故障している場
合について説明する。具体例として、メモリセルブロッ
クＢＬ２に含まれる信号線ａ５’に接続されているメモ
リセル列ＭＣと信号線ａ６’に接続されているメモリセ
ル列ＭＣと、メモリセルブロックＢＬ３に含まれる信号
線ａ５’に接続されているメモリセル列ＭＣと信号線ａ
６’に接続されているメモリセル列ＭＣとの４つのメモ
リセル列ＭＣが故障している場合を例に挙げる。

【００６２】この場合、ヒューズＦ１１とヒューズＦ２
２を切断する。ヒューズＦ１１の電源Ｖ１側の端におけ
る電位は電源Ｖ１と同電位（”１”レベル）であり、ヒ
ューズＦ２１，Ｆ３１，Ｆ４１の両端における電位はグ
ランドと同電位（”０”レベル）となる。ヒューズＦ１
２の両端における電位はグランドと同電位（”０”レベ
ル）であり、ヒューズＦ３２，Ｆ４２の両端における電
位は電源Ｖ２と同電位（”１”レベル）となる。従っ
て、トランスファーゲートＴＧ１１のトランジスタＮＴ
ｒの制御電極は”１”レベルの電位が印加され、トラン
スファーゲートＴＧ１１のトランジスタＰＴｒ２の制御
電極は”０”レベルの電位が印加される。また、論理ゲ
ートＧ１〜Ｇ４の二入力はそれぞれ”１”レベル，”
０”レベルであり、論理ゲートＧ１〜Ｇ４の出力は”
０”レベルの電位となる。従って、トランスファーゲー
トＴＧ１１のトランジスタＰＴｒ１の制御電極は”０”
レベルの電位が印加されるため、信号線ａ１と信号線Ｅ
１とは導通となる。トランスファーゲートＴＧ１２のト
ランジスタＮＴｒの制御電極は”０”レベルの電位が印
加され、トランスファーゲートＴＧ１２のトランジスタ
ＰＴｒ１の制御電極は”１”レベルの電位が印加される
ため、信号線ａ１と信号線Ｅ２とは非導通となる。トラ
ンスファーゲートＴＧ１３のトランジスタＮＴｒの制御
電極は”０”レベルの電位が印加され、トランスファー
ゲートＴＧ１３のトランジスタＰＴｒ２の制御電極は”
１”レベルの電気が印加されるため信号線ａ１と信号線
Ｅ３とは非導通となる。

【００６３】トランスファーゲートＴＧk １（k ＝２，
３，４）のトランジスタＮＴｒの制御電極は”０”レベ
ルの電位が印加され、トランスファーゲートＴＧk １の
トランジスタＰＴｒ２の制御電極は”１”レベルの電位
が印加されているため、信号線ａk と信号線Ｅk とは非
導通となる。また、トランスファーゲートＴＧk ２のト
ランジスタＮＴｒの制御電極は”０”レベルの電位が印
加され、トランスファーゲートＴＧk ２のトランジスタ
ＰＴｒ２の制御電極は”１”レベルの電位が印加されて
いるため、信号線ａk と信号線Ｅk+1 とは非導通とな
る。また、トランスファーゲートＴＧk ３のトランジス
タＮＴｒの制御電極は”１”レベルの電位が印加され、
トランスファーゲートＴＧk ３のトランジスタＰＴｒ１
の制御電極は”０”レベルの電位が印加され、トランス
ファーゲートＴＧk ３のトランジスタＰＴｒ２の制御電
極は”０”レベルの電位が印加されているため、信号線
ａkと信号線Ｅk+2 とは導通となる。

【００６４】なお、信号線Ｅ１〜Ｅ６には、選択制御回
路ＳＬによって選択されていない場合に不定にならない
ように、電気的に固定する手段（図示せず）が設けられ
ている。選択制御回路ＳＬによって選択されていない信
号線は、非選択レベルに対応する”０”レベルに固定さ
れる。

【００６５】以上のように、ヒューズＦ１１とヒューズ
Ｆ２２を切断した場合、選択制御回路ＳＬは、信号線ａ
１と信号線Ｅ１を電気的に接続し、残りの信号線ａ２〜
ａ４については、信号線ａ２と信号線Ｅ４、信号線ａ３
と信号線Ｅ５、信号線ａ４と信号線Ｅ６とをそれぞれ電
気的に接続する。

【００６６】以上のように、シフト回路は信号線ａiに
印加されている制御信号を受け、隣り合うメモリセル制
御回路Ｌi，Ｌi+1，Ｌi+2の組に接続されている信号線
Ｅi，Ｅi+1，Ｅi+2のうちの１つを選択してこの選択さ
れる信号線Ｅへ信号線ａi に印加されている制御信号を
出力する。

【００６７】本実施の形態では、図３及び図４に示す選
択制御回路ＳＬ中のヒューズの数は冗長用のメモリセル
を含むメモリセルブロックを除いたメモリセルブロック
の数の倍の数（８）である。一方、図１０及び図１１に
示す選択制御回路ＳＬ中のヒューズの数は冗長用のメモ
リセルを除いたメモリセルの数の倍の数（３２）であ
る。このように、本実施の形態の効果は、従来よりも、
メモリセルの数が増加しても、ヒューズの数の増加が抑
制される。このため、ヒューズのレイアウト面積の増加
も抑制される。

【００６８】さらに、図３及び図４に示す選択制御回路
ＳＬは、シフト回路のトランスファーゲートを極性が異
なる２つのＭＯＳトランジスタで構成しているため、ア
ドレスデコーダＡＤの出力の振幅と同じ振幅をメモリセ
ル側に伝えることが可能となり、半導体記憶装置の速度
が低下が抑制される。

【００６９】実施の形態３．図５及び図６は本発明の実
施の形態３における、図１に示す半導体記憶装置の選択
制御回路ＳＬの内部の構成を示す回路図である。図５及
び図６において、Ｆ０１，Ｆ５２は切断することで開放
又は短絡を選択できるヒューズ（短絡開放部）、その他
の符号は図２及び図４中の符号に対応している。

【００７０】次に図５及び図６に示す選択制御回路ＳＬ
の構成について説明する。図５及び図６に示す選択制御
回路ＳＬの構成は図３及び図４に示す選択制御回路ＳＬ
のシフト制御回路の構成において、直列に接続された４
つのヒューズＦi １からなる部分と高抵抗Ｒ１との間に
ヒューズＦ０１と、直列に接続された４つのヒューズＦ
i ２からなる部分と高抵抗Ｒ２との間にヒューズＦ５２
とをさらに設けけた構成である。

【００７１】次に図５及び図６に示す選択制御回路ＳＬ
の動作は図３及び図４に示す選択制御回路ＳＬの動作と
主として同様であり、メモリセルブロックＢＬ２〜ＢＬ
５内のメモリセル列ＭＣ全てが故障していないとした場
合は、ヒューズＦ０１及びヒューズＦ５２を切断する。

【００７２】図３及び図４に示す選択制御回路ＳＬで
は、メモリセルブロックＢＬ２〜ＢＬ５内のメモリセル
列ＭＣ全てが故障していないとした場合、全てのヒュー
ズＦijを切断しない場合、電源Ｖ１・グランド間，電源
Ｖ２・グランド間それぞれに高抵抗Ｒ１とヒューズＦ１
１〜Ｆ４１，高抵抗Ｒ２とヒューズＦ１２〜Ｆ４２１を
直列に接続した部分において、高抵抗Ｒ１及び高抵抗Ｒ
２によって電流の量が抑制されるものの、その直列に接
続した部分に直流電流が流れる。一方、本実施の形態で
は、メモリセルブロックＢＬ２〜ＢＬ５内のメモリセル
列ＭＣ全てが故障していないとした場合、ヒューズＦ０
１及びヒューズＦ５２を切断することにより、上述の直
列に接続した部分に電流が全く流れなくなり半導体記憶
装置の上述の直流電流の低減が必要な場合に、消費電力
を低減できるという効果がある。

【００７３】実施の形態４．図７及び図８は本発明の実
施の形態３における、図１に示す半導体記憶装置の選択
制御回路ＳＬの内部の構成を示す回路図である。図７及
び図８において、Ｆ０１，Ｆ５２はヒューズ、その他の
符号は図３及び図４中の符号に対応している。

【００７４】次に図７及び図８に示す選択制御回路ＳＬ
の構成について説明する。図７及び図８に示す選択制御
回路ＳＬの構成は図３及び図４に示す選択制御回路ＳＬ
のシフト制御回路の高抵抗Ｒ１をヒューズＦ０１に置き
換え、高抵抗Ｒ２をヒューズＦ５２に置き換えた構成で
ある。即ち、ヒューズＦ０１，Ｆ１１，Ｆ２１，Ｆ３
１，Ｆ４１は電源Ｖ１とグランドとの間に直列に接続さ
れている。ヒューズＦ１２，Ｆ２２，Ｆ３２，Ｆ４２，
Ｆ５２は電源Ｖ２とグランドとの間に直列に接続されて
いる。

【００７５】次に図７及び図８に示す選択制御回路ＳＬ
の動作は図３及び図４に示す選択制御回路ＳＬの動作と
主として同様であり、メモリセルブロックＢＬ２〜ＢＬ
５内のメモリセル列ＭＣ全てが故障していないとした場
合は、ヒューズＦ０１及びヒューズＦ５２を切断する。

【００７６】本実施の形態の効果は、実施の形態３の効
果に加え、図５及び図６に示す選択制御回路ＳＬに比
べ、図７及び図８に示す選択制御回路ＳＬの方が、部品
点数が少なくなる。

【００７７】

【発明の効果】本発明請求項１によると、複数の第１の
メモリセルブロックの少なくとも一部が故障しているメ
モリセルを含む場合、その故障しているメモリセルを含
む第１のメモリセルブロックを補うように、第２のメモ
リセルブロックを用いるため、３つ以上の冗長用のメモ
リセルを設けても、メモリセルブロック選択制御部の設
計が容易になり、メモリセル間のショートが複数箇所生
じることにより複数のメモリセルが故障した場合でも、
故障している全てのメモリセルを補うことができるとい
う効果を奏す。

【００７８】本発明請求項２によると、第１，第２の制
御信号生成部が生成する第１及び第２の制御信号を用い
ることで、メモリセルブロック選択制御部の回路規模を
削減できるという効果を奏す。

【００７９】本発明請求項３によると、隣り合う組のメ
モリセル選択部を選択することで、メモリセルブロック
選択制御部の設計が容易になるという効果を奏す。

【００８０】本発明請求項４によると、第１の制御信号
をメモリセル選択部へ伝えるトランスファーゲートは、
異なる極性の複数のトランジスタから構成されるため、
受けた第１の制御信号と同じ振幅をメモリセル選択部へ
伝えることが可能となり、半導体記憶装置の速度が低下
が抑制されるという効果を奏す。

【００８１】本発明請求項５によると、シフト制御部を
メモリセルの数がより多い半導体記憶装置に適用して
も、第１の開放短絡部の数の増加を抑制されるため、第
１の開放短絡部のレイアウト面積の増加も抑制されると
いう効果を奏す。

【００８２】本発明請求項６によると、低電位・高電位
間を電流が流れなくなり半導体記憶装置の消費電力を低
減できるという効果を奏す。

【００８３】本発明請求項７によると、部品点数が少な
くなるという効果を奏す。

【図面の簡単な説明】

【図１】 本発明の実施の形態１における半導体記憶装
置の構成の一例を示すブロック図である。

【図２】 本発明の実施の形態１における半導体記憶装
置の構成の他の例を示すブロック図である。

【図３】 本発明の実施の形態２における選択制御回路
ＳＬの内部の構成を示す回路図である。

【図４】 本発明の実施の形態２における選択制御回路
ＳＬの内部の構成を示す回路図である。

【図５】 本発明の実施の形態３における選択制御回路
ＳＬの内部の構成を示す回路図である。

【図６】 本発明の実施の形態３における選択制御回路
ＳＬの内部の構成を示す回路図である。

【図７】 本発明の実施の形態４における選択制御回路
ＳＬの内部の構成を示す回路図である。

【図８】 本発明の実施の形態４における選択制御回路
ＳＬの内部の構成を示す回路図である。

【図９】 従来の半導体記憶装置の構成を示すブロック
図である。

【図１０】 従来の選択制御回路ＳＬの内部の構成を示
す回路図である。

【図１１】 従来の選択制御回路ＳＬの内部の構成を示
す回路図である。

【符号の説明】

ＭＣ メモリセル列、ＢＬ１〜ＢＬ６ メモリセルブロ
ック、Ｌ１〜Ｌ６ メモリセル制御回路、ＳＬ 選択制
御回路、ＡＤ１ 下位アドレスデコーダ、ＡＤ２ 上位
アドレスデコーダ。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 各々が複数かつ同数のメモリセルを含む
   複数の第１のメモリセルブロックと、 前記複数かつ同数のメモリセルを含む冗長用に設けられ
   た第２のメモリセルブロックと、 前記複数の第１のメモリセルブロック，前記第２のメモ
   リセルブロック毎に設けられ、対応するメモリセルブロ
   ックに含まれる前記複数のメモリセルをアドレス信号に
   基づき選択制御する複数の第１の制御部と、 前記複数の第１の制御部のうち、前記複数の第１のメモ
   リセルブロックと同数の前記第１の制御部を選択的に制
   御対象とし、この制御対象とされる前記第１の制御部を
   前記アドレス信号に基づき選択制御する第２の制御部
   と、を備えた半導体記憶装置。
2. 【請求項２】 前記第２の制御部は、 前記アドレス信号の上位アドレスに基づいて、前記第２
   の制御部が前記選択制御を実行するための、前記第１の
   メモリセルブロックの数と同数の第２の制御信号を生成
   する第２の制御信号生成部を含み、前記同数の第２の制
   御信号を前記制御対象とされる第１の制御部それぞれへ
   各一に出力し、 前記第１の制御部は、 前記アドレス信号の下位アドレスに基づいて、前記第１
   の制御部が前記選択制御を実行するための、前記各メモ
   リセルブロックにおけるメモリセルの数と同数の第１の
   制御信号を生成する第１の制御信号生成部を含み、前記
   第２の制御部の対応する出力とを受けて、前記第２の制
   御部の対応する出力に応じて、前記メモリセルブロック
   に含まれる前記複数のメモリセルそれぞれへ前記第１の
   制御信号を各一に出力する請求項１記載の半導体記憶装
   置。
3. 【請求項３】 前記第２の制御部は、 隣り合う前記第１の制御部の組のうちの１つを前記制御
   対象として選択して、この選択される前記第１の制御部
   へ前記第２の制御信号を出力する、前記第１のメモリセ
   ルブロックの数と同数のシフト部をさらに含む請求項２
   記載の半導体記憶装置。
4. 【請求項４】 前記シフト部は、 前記第２の制御信号を受け、これを前記第１の制御部へ
   出力するように、前記隣り合う第１の制御部毎に設けら
   れ、ｎ型のトランジスタとｐ型のトランジスタからなる
   複数のトランスファーゲートを含む請求項３記載の半導
   体記憶装置。
5. 【請求項５】 前記第２の制御部は、 第１の電位と第２の電位との間に直列に接続され、それ
   ぞれ開放又は短絡を選択できる複数の第１の短絡開放部
   を含み、前記複数の第１の短絡開放部により生成される
   電位に基づいて、前記複数のトランスファーゲートの制
   御電極を制御するシフト制御部をさらに含む請求項４記
   載の半導体記憶装置。
6. 【請求項６】 前記シフト制御部は、 前記複数の第１の短絡開放部と前記第１又は第２の電位
   との間を開放又は短絡を選択できる第２の短絡開放部を
   さらに含む請求項５記載の半導体記憶装置。
7. 【請求項７】 前記第１及び第２の短絡開放部は、前記
   第１の電位と前記第２の電位との間に直列に接続された
   請求項６記載の半導体記憶装置。