JPH1055692A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 メモリセルの数に対するスペアメモリセルの
数をより抑える。 【解決手段】 メモリセルアレイＭＳ０〜ＭＳｊそれぞ
れの１つのメモリセルが、ビットデータ信号Ｂ０〜Ｂｊ
にてそれぞれアクセスされる。例えばメモリセルアレイ
ＭＳ１のアクセス中のメモリセルが不良メモリセルであ
る場合、該メモリセルアレイＭＳ１に接続するＭＯＳト
ランジスタＴＮＢがオフとなり、ＭＯＳトランジスタＴ
ＮＡがオンとなる。不良メモリセルへのアクセスの振り
替えが、該メモリセルアレイＭＳ１の右側へ順次なさ
れ、メモリセルアレイＭＳｊのメモリセルへのアクセス
はスペアメモリセルアレイＭＳＳのメモリセルによって
なされる。１ワード当たり１つのスペアメモリセルだけ
でワード中のいかなるビットの不良をも置き換えること
ができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】マトリックス状に配置された
メモリセルを、アドレス信号に従って特定ワード幅で選
択し、選択されたワードのメモリセルの内の少なくとも
１つに対して、ビット線を経て書き込みアクセス、ある
いは読み出しアクセスを行うようにした半導体記憶装置
に係り、特に、メモリセルの数に対するスペアメモリセ
ルの数をより抑えることで、必要とするトランジスタな
どの素子数を減少し、作り込める記憶容量の増加や歩留
まりの向上を図ることができる半導体記憶装置に関す
る。

【０００２】

【従来の技術】図１は第１従来例の半導体記憶装置の回
路図である。

【０００３】メモリセルアレイＭＳ０〜ＭＳｉ及びＭＳ
Ｓは、いずれも（ｈ＋１）行（ｊ＋１）列のマトリック
ス状に配置されたメモリセルを用いている。あるいはメ
モリセルアレイＭＳＳについては（ｈ＋１）以下の行数
であってもよい。これらメモリセルアレイＭＳ０〜ＭＳ
Ｓでは、ワード線ドライバで駆動されたワード線によっ
て選択されたデータはビットデータ信号ＭＤＡ０〜ＭＤ
Ａｊへと出力される。ここでメモリセルアレイＭＳ０〜
ＭＳｉは通常用いられるものであり、一方、メモリセル
アレイＭＳＳはこれらメモリセルアレイＭＳ０〜ＭＳｉ
の不良メモリセルに対処するためのスペアメモリであ
る。このようにメモリセルアレイＭＳ０〜ＭＳｉを合計
（ｉ＋１）個用いることで、（ｊ＋１）のワード幅でア
クセスされる、〔（ｈ＋１）×（ｉ＋１）〕のアドレス
を有する半導体記憶装置を提供することができる。

【０００４】ここでブロック選択信号Ｗ０〜Ｗｉのいず
れかが択一的にＨ状態となると、メモリセルアレイＭＳ
０〜ＭＳｉのいずれか１つがビットデータ信号Ｂ０〜Ｂ
ｊへと接続され、書き込みアクセスあるいは読み出しア
クセスが可能となる。ここでこれらメモリセルアレイＭ
Ｓ０〜ＭＳｉにおいて、不良メモリセルが存在するアド
レスが選択されると、ブロック選択信号Ｗ０〜Ｗｉのい
ずれもＨ状態とはならず、これに代わってブロック選択
信号ＷＳがＨ状態となる。これによって、メモリセルア
レイＭＳＳのメモリセルにより、不良メモリセルの置き
換えがなされることになる。

【０００５】図２は、第２従来例の半導体記憶装置の回
路図である。

【０００６】この図２においてメモリセルアレイＭＳ０
〜ＭＳｊはいずれも、（ｈ＋１）行（ｉ＋２）列のマト
リックス状に配置されたメモリセルを用いて構成されて
いる。ここで本来（ｈ＋１）行（ｉ＋１）列とされると
ころ、このように（ｈ＋１）行（ｉ＋２）列とされてい
るのは、１列分、不良メモリセルに置き換えられるスペ
アメモリセルを備えるためである。又このようなメモリ
セルアレイＭＳ０〜ＭＳｊを合計（ｊ＋１）個用いるこ
とで、（ｊ＋１）のワード幅でアクセスされる、〔（ｈ
＋１）×（ｉ＋１）〕のアドレスを有するメモリを提供
することができている。

【０００７】ここで通常の動作時には、メモリセルアレ
イＭＳ０〜ＭＳｊのいずれにおいても互いに同一の、Ｍ
ＯＳトランジスタＴＮ０〜ＴＮｉのいずれかが入力され
たアドレス信号によってオン状態となる。これによって
これらメモリセルアレイＭＳ０〜ＭＳｊのビットデータ
信号ＭＤＡ０〜ＭＤＡｉのいずれかは対応するビットデ
ータ信号Ｂ０〜Ｂｊへと接続され、書き込みアクセスあ
るいは読み出しアクセスが可能となる。

【０００８】ここであるアドレスに不良メモリセルが存
在すると、ＭＯＳトランジスタＴＮ０〜ＴＮｉのいずれ
もオン状態とはならない。これに代わってＭＯＳトラン
ジスタＴＮＳがオン状態となることで、不良メモリセル
がスペアメモリセルへと置き換えられる。

【０００９】以上説明した通り第１従来例及び第２従来
例では、あるアドレスに不良メモリセルが存在したとし
ても、スペアメモリセルと置き換えることで不具合のな
い半導体記憶装置として用いることができる。

【００１０】

【発明が解決しようとする課題】しかしながら前述の第
１従来例及び第２従来例では、あるアドレスにたとえ１
ビットだけ不良メモリセルが存在する場合でも、必ず特
定ワード幅でスペアメモリセルへの置き換えが行われ
る。このため、不良メモリセルが同一アドレスに存在す
る場合には同時にスペアメモリセルへと置き換えること
が可能である。

【００１１】まず第１従来例では、（ｊ＋１）のワード
幅でビットデータ信号ＭＤＡ０〜ＭＤＡｊからアクセス
されるメモリセルで、たとえ１つだけメモリに不良があ
ったとしても、メモリセルアレイＭＳＳの（ｊ＋１）個
のメモリセルを用い、このワード幅で不良メモリセルの
置き換えが行われている。又第２従来例についても、あ
る特定アドレスにたとえ１ビットだけの不良メモリセル
が存在する場合にも、メモリセルアレイＭＳ０〜ＭＳｊ
のいずれのＭＯＳトランジスタＴＮＳもオン状態とな
り、（ｊ＋１）のワード幅でスペアメモリセルへの置き
換えがなされることになる。

【００１２】このように不良メモリセルをスペアメモリ
セルへ置き換える従来の半導体記憶装置では、第１従来
例や第２従来例のタイプや、その他のタイプのもので
も、不良メモリセルと同一のアドレスの他のメモリセル
では欠陥が無くても、スペアメモリセルへと置き換えら
れる。このような考え方でスペアメモリセルが用意され
ているため、メモリセルの数に対するスペアメモリセル
の数が増大してしまうという問題がある。

【００１３】特にメモリセルが大きかったり、記憶容量
が増大すると、このようなスペアメモリセルによる回路
面積のオーバヘッドが増大してしまい、単位面積に作り
込める記憶容量が低下してしまったり、歩留まりが低下
してしまうという問題がある。又複数のアドレスに不良
メモリセルが存在する場合にも対処するためには、スペ
アメモリセルのアドレスを更に増加する必要があるた
め、このような回路面積のオーバヘッドの問題も増大す
る。

【００１４】なお特定の単一のアドレスの不良メモリセ
ルの数が多い等、欠陥数の多い半導体記憶装置製品につ
いては、ＩＤＤＳ不良である可能性が高く、この場合静
止電流が多くなり不良メモリセルを置き換えたとしても
製品として問題がある。このようなことを考えると、不
良メモリセルを不必要に多く置き換えるように構成する
ことは、回路面積のオーバヘッドの増大にもかかわらず
歩留まり向上の効果が低く、得策ということはできな
い。

【００１５】本発明は、前記従来の問題点を解決するべ
くなされたもので、メモリセルの数に対するスペアメモ
リセルの数をより抑えることで、必要とするトランジス
タなどの素子数を減少し、作り込める記憶容量の増加や
歩留まりの向上を図ることができる半導体記憶装置を提
供することを目的とする。

【００１６】

【課題を解決するための手段】本願の第１発明の半導体
記憶装置は、マトリックス状に配置されたメモリセル
を、ワード線ドライバで駆動されたワード線によって特
定ワード幅で選択し、選択されたワードのメモリセルの
内の少なくとも１つに対して、ビット線を経て書き込み
アクセス、あるいは読み出しアクセスを行うようにした
半導体記憶装置において、１ワードあたり１つないしは
２つ設けられ、メモリセルのワード配列の両端の少なく
ともいずれか一方に配置され、該当ワードの不良メモリ
セルに置き換えられるスペアメモリセルと、前記メモリ
セル毎に設けられた、該当メモリセルの不良を判定する
シフトプログラム回路と、前記メモリセル毎に設けられ
た、該当メモリセルそれ自体の不良、あるいは該メモリ
セルよりメモリリペア上流側のメモリセルの不良の際に
は、記憶データシフト信号を出力するシフト信号発生回
路と、前記メモリセル毎に設けられた、前記記憶データ
シフト信号の出力時には、当該メモリセルへのアクセス
を、メモリリペア下流側の隣接するメモリセルへ振り替
えるアクセスシフト切替回路とを備え、１ワード内での
不良メモリセルへのアクセスを、該メモリセルよりメモ
リリペア下流側のメモリセルへのアクセスに順次振り替
え、最下流側のメモリセルへのアクセスは、そのワード
の前記スペアメモリセルに振り替えるようにしたことに
より、前述した課題を解決したものである。

【００１７】又本願の第２発明の半導体記憶装置は、マ
トリックス状に配置されたメモリセルを、ワード線ドラ
イバで駆動されたワード線によって特定ワード幅で選択
し、選択されたワードのメモリセルの内の少なくとも１
つに対して、ビット線を経て書き込みアクセス、あるい
は読み出しアクセスを行うようにした半導体記憶装置に
おいて、１ワードあたり２つ設けられ、メモリセルのワ
ード配列の両端の少なくともいずれか一方に配置され、
該当ワードの不良メモリセルに置き換えられるスペアメ
モリセルと、前記メモリセル毎に設けられた、該当メモ
リセルの不良を判定すると共に、２つの前記スペアメモ
リセルのいずれか一方へ至る、該不良メモリセルへのア
クセスの振替方向を判定するシフトプログラム回路と、
前記メモリセル毎に設けられた、該当メモリセルそれ自
体の不良、あるいは該メモリセルよりメモリリペア上流
側のメモリセルの不良の際には、前記アクセス振替方向
をも示す記憶データシフト信号を出力するシフト信号発
生回路と、前記メモリセル毎に設けられた、前記記憶デ
ータシフト信号の出力時には、当該メモリセルへのアク
セスを、前記アクセス振替方向に応じたメモリリペア下
流側の隣接するメモリセルへ振り替えるアクセスシフト
切替回路とを備え、１ワード内での不良メモリセルへの
アクセスを、該メモリセルよりメモリリペア下流側のメ
モリセルへのアクセスに順次振り替え、最下流側のメモ
リセルへのアクセスは、そのワードの前記スペアメモリ
セルに振り替えるようにしたことにより、前記課題を解
決すると共に、１ワード当たり、最大２つの不良メモリ
セルをスペアメモリセルへと置き換えられるようにした
ものである。

【００１８】以下、図を用いて本発明の作用について簡
単に説明する。

【００１９】図３は前記第１発明及び前記第２発明の基
本的な考え方を示す半導体記憶装置の回路図である。

【００２０】この図３に示される半導体記憶装置は一例
として前述の第２従来例がベースとなっており、入力さ
れたアドレスに従って、ＭＯＳトランジスタＴＮ０〜Ｔ
Ｎｉのいずれか１つがオン状態となり、メモリセルアレ
イＭＳ０〜ＭＳｊのそれぞれの１つのメモリセルが対応
するビットデータ信号Ｂ０〜Ｂｊへと接続され、書き込
みアクセスあるいは読み出しアクセスが可能となる。

【００２１】このような半導体記憶装置に対し、本発明
ではアクセスシフト切替回路と称し、この図３ではＭＯ
ＳトランジスタＴＮＡやＴＮＢを備えるようにしてい
る。

【００２２】この図３ではメモリセルアレイＭＳ０〜Ｍ
Ｓｊのいずれか１つで、アクセス中のメモリセルに不良
があると、そのメモリセルアレイ自体を含め右側のメモ
リセルアレイＭＳ０〜ＭＳｊへと接続されているＭＯＳ
トランジスタＴＮＢが全てオフ状態となり、ＭＯＳトラ
ンジスタＴＮＡが全てオン状態となる。

【００２３】ここでこの図３の左右方向で、メモリセル
アレイＭＳＳが存在する側をメモリリペア下流側と称
し、反対側をメモリリペア上流側と称する。するとこの
ようにＭＯＳトランジスタＴＮＢがオフ状態となりＭＯ
ＳトランジスタＴＮＡがオン状態となると、１ワード内
での不良メモリセルへのアクセス、及び該不良メモリセ
ルよりメモリリペア下流側のメモリセルへのアクセス
が、これらメモリセルよりメモリリペア下流側の隣接す
るそれぞれに対応するメモリセルへのアクセスへ順次振
り替えられる。又、最下流側のメモリセルアレイＭＳｊ
のメモリセルへのアクセスは、そのワードのスペアメモ
リセル、即ちメモリセルアレイＭＳＳのメモリセルへと
振り替えられる。

【００２４】このように本発明によれば、１ワード当た
り１つないしは２つのみスペアメモリセルを備えるだけ
で、そのワード内のいかなるメモリセルが不良となって
も、このように順次振り替えることでスペアメモリセル
に置き換えることができ、半導体記憶装置としての動作
を保証することができる。なお前述の図３では１ワード
当たり１つのスペアメモリセルを備えているが、１ワー
ド当たり２つのスペアメモリセルを備えることも考えら
れ、例えばこれは後述する第２実施形態の通りである。

【００２５】このように本発明によれば、メモリセルの
数に対するスペアメモリセルの数をより抑えることで、
必要とするトランジスタなどの素子数を減少し、作り込
める記憶容量の増加や歩留まりの向上を図ることができ
るという優れた効果を得ることができる。

【００２６】なお図３を用いた上述の説明においては、
本発明のスペアメモリセル及びアクセスシフト切替回路
についての説明のみとなっている。

【００２７】ここで本発明が用いるシフト判定回路は、
メモリセル毎に設けられた、該当メモリセルの不良を判
定するものであり、これをＲＯＭ（read only memory）
として、予め不良メモリセルを判別しこれに基づいて不
良メモリセルデータを書き込んだものとしてもよい。

【００２８】又本発明のシフト信号発生回路は、メモリ
セル毎に設けられた、該当メモリセルそれ自体の不良、
あるいは該メモリセルよりメモリリペア上流側のメモリ
セルの不良の際には、記憶データシフト信号を出力し、
前述のアクセスシフト切替回路を制御するものである。
該シフト信号発生回路は、基本的にはその該当メモリセ
ルのシフト判定回路や、メモリリペア上流側の隣接する
メモリセルが出力する記憶データシフト信号や該記憶デ
ータシフト信号により生成される信号や該記憶データシ
フト信号と同様に生成される信号に基づいて動作するも
のであり、アクセスシフト切替回路の構成に応じて論理
を構成すればよい。

【００２９】なお本発明においてはこのように、不良メ
モリセルが存在する場合、そのワードでメモリリペア下
流側のメモリセルへのアクセスに順次振り替えがなされ
るため、信号遅延という観点でも好ましくなっている。
不良メモリセルとスペアメモリセルとの距離がある場合
でも、信号遅延は比較的低く抑えることが可能となって
いる。

【００３０】なお特定の単一のアドレスの不良メモリセ
ルの数が多い等、欠陥数の多い半導体記憶装置製品につ
いては、ＩＤＤＳ不良である可能性が高く、この場合静
止電流が多くなり不良メモリセルを置き換えたとしても
製品として問題がある。従って本発明のごとく１ワード
あたり１ないし２の不良メモリセルに対処できれば大抵
の場合に十分である。一方、スペアメモリの数を抑えて
いるため、本発明の全体的な優れた価値は計り知れな
い。

【００３１】

【発明の実施の形態】以下、図を用いて本発明の実施の
形態を詳細に説明する。

【００３２】図４は、本発明が適用された半導体記憶装
置の第１実施形態の回路図である。

【００３３】この図４にも図示される如く本実施形態の
半導体記憶装置は、ビットデータ信号Ｂ０〜Ｂｊにてア
クセスされる、（ｊ＋１）のワード幅で書き込みアクセ
スあるいは読み出しアクセスされるようになっている。

【００３４】この図４においてまず、メモリセルアレイ
ＭＳ０〜ＭＳｊは、いずれも図５に示す通りである。又
メモリセルアレイＭＳＳは、同じ図５においてメモリセ
ル列ＭＳを１つのみとしたものであり、対応する１個の
ＭＯＳトランジスタＴＮ０〜ＴＮｉと、１個のアドレス
デコーダＤとにより構成されている。

【００３５】ここでこれらメモリセルアレイＭＳ０〜Ｍ
ＳｊをそれぞれＭＳｋとすると、これらはそれぞれ、合
計（ｉ＋１）個のメモリセル列ＭＳと、合計（ｉ＋１）
個のＭＯＳトランジスタＴＮ０〜ＴＮｉと、同じく合計
（ｉ＋１）個のアドレスデコーダＤとにより構成されて
いる。ここでメモリセル列ＭＳは１つが合計（ｈ＋１）
個のメモリセルで構成されているため、当該メモリセル
アレイＭＳｋ全体では、（ｈ＋１）行で（ｉ＋１）列の
マトリックス状に配列されたメモリセルが構成されてい
ることになる。

【００３６】なお、メモリセルアレイＭＳｋが本実施形
態のメモリセルアレイＭＳＳや後述する第２実施形態の
メモリセルアレイＭＳＳ１やＭＳＳ２とされる場合、内
蔵するメモリセル列ＭＳは（ｈ＋１）個以下のメモリセ
ルで構成してもよい。この場合必要なスペアメモリセル
は、アドレステーブル等を用いて割り付ければよい。

【００３７】このようなメモリセルアレイＭＳｋでは、
図示されないワード線ドライバで駆動されたワード線に
よって、合計（ｉ＋１）個のメモリセル列ＭＳそれぞれ
について１つのメモリセルが選択される。又外部から入
力されるアドレス信号によって合計（ｉ＋１）個のアド
レスデコーダＤのいずれか１つの出力がＨ状態となり、
ＭＯＳトランジスタＴＮ０〜ＴＮｉのいずれかがオン状
態となって、これらメモリセル列ＭＳの選択されたメモ
リセルのうちの１つがビットデータ信号ＭＤとしてアク
セスできるようになる。当該メモリセルアレイＭＳｋへ
は、このビットデータ信号ＭＤによって書き込みアクセ
スあるいは読み出しアクセスが行われる。

【００３８】なおメモリ選択信号ＭＥがＬ状態であれ
ば、入力されるアドレス信号にかかわらずいずれのメモ
リセルもビットデータ信号ＭＤには接続されなくなる。
ここでメモリ選択信号ＭＥがＬ状態であればアドレスデ
コーダＤの出力やＭＯＳトランジスタＴＮ０〜ＴＮｉの
動作が固定されるため、消費電力の低減が図られる。

【００３９】なおこの図５に示されるＭＯＳトランジス
タＴＮＡ及びＴＮＢ、又ＮＡＮＤゲートＧＤ及びインバ
ータゲートＧＣは、後述する図６や図７に示される同符
号のものと同一である。

【００４０】次に図４においてメモリセルアレイＭＳ０
〜ＭＳｊ毎に設けられているＭＯＳトランジスタＴＮＡ
及びＴＮＢによって、本発明のアクセスシフト切替回路
が構成されている。又同じくメモリセルアレイＭＳ０〜
ＭＳｊ毎に設けられている制御回路Ｃ０〜Ｃｊの内部
で、本発明のシフト判定回路及びシフト信号発生回路が
構成されている。なお図４中にあるメモリセルアレイＭ
ＳＳは本発明のスペアメモリセルに相当するものを内蔵
しており、１ワード当たり１つのスペアメモリセルを提
供し、該スペアメモリセルは不良メモリセルの置き換え
に用いられる。

【００４１】ここで図４に示される制御回路Ｃ０〜Ｃｊ
は、第ｋ番目のものを制御回路Ｃｋとすれば、図６にお
いて破線内に示されるような内部回路構成となってい
る。即ち該制御回路Ｃｋは、ＯＲゲートＧＡと、ＡＮＤ
ゲートＧＢ及びＮＡＮＤゲートＧＤと、インバータゲー
トＧＣと、右シフトプログラム回路ＧＥとによって構成
されている。

【００４２】まず右シフトプログラム回路ＧＥは、本発
明のシフト判定回路に相当するものであり、メモリセル
アレイＭＳｋに不良メモリセルがあるか否か判定する。
該右シフトプログラム回路ＧＥへは、メモリセルアレイ
ＭＳｋを構成するメモリセルについて、不良メモリセル
があるか否かに関する情報が製造時に予め書き込まれて
いる。不良メモリセルがあれば該右シフトプログラム回
路ＧＥはＨ状態を出力する。

【００４３】次にＯＲゲートＧＡとＡＮＤゲートＧＢと
インバータゲートＧＣによって、本発明のシフト信号発
生回路が構成されている。即ちまずＯＲゲートＧＡは、
メモリセルアレイＭＳｋのアクセス中の該当メモリセル
それ自体の不良が右シフトプログラム回路ＧＥによって
示される場合か、あるいは前段の制御回路Ｃ（ｋ−１）
から出力される右シフトイネーブル信号ＳＥＲ（ｋ−
１）によってメモリリペア上流側のメモリセルの不良が
示される場合には、Ｈ状態の右シフトイネーブル信号Ｓ
ＥＲｋを出力する。又、該右シフトイネーブル信号ＳＥ
Ｒｋ、及び右シフトアドレスリペアイネーブル信号ＲＥ
Ｒに従って、ＡＮＤゲートＧＢ及びインバータゲートＧ
Ｃは、ＭＯＳトランジスタＴＮＡ及びＴＮＢを制御し、
メモリリペア下流側のメモリセルへのアクセスの振り替
えの制御を行う。ここで右シフトアドレスリペアイネー
ブル信号ＲＥＲは、現在アクセス中の（ｊ＋１）のワー
ド幅のデータに不良メモリセルが存在する場合にＨ状態
となる信号である。

【００４４】なおＮＡＮＤゲートＧＤは、右シフトプロ
グラム回路ＧＥが出力する信号、及び右シフトアドレス
リペアイネーブル信号ＲＥＲに従ってメモリ選択信号Ｍ
Ｅを出力し、メモリセルアレイＭＳｋでアクセスされる
メモリセルが不良であれば該メモリ選択信号ＭＥをＬ状
態とすることで、該メモリセルアレイＭＳｋの不必要な
動作を低下させ、消費電力の低減を図っている。

【００４５】なおこの図６においてメモリセルアレイＭ
Ｓｋから出力されるビットデータ信号ＭＤに接続される
ＭＯＳトランジスタＴＮＡはメモリリペア上流側の隣接
する前段のものであるが、ｋが０であれば該ＭＯＳトラ
ンジスタＴＮＡは存在しなくなる（図４参照）。又次段
のメモリセルアレイＭＳ（ｋ＋１）のビットデータ信号
Ｂ（ｋ＋１）と該ビットデータ信号Ｂ（ｋ＋１）に接続
されるＭＯＳトランジスタＴＮＢとは、ｋが図４に示す
ｊであれば存在せず、即ち図７に示すような回路構成と
なる。

【００４６】なお本実施形態における制御回路Ｃｋ、及
び該制御回路Ｃｋによって制御されるＭＯＳトランジス
タＴＮＡ及びＴＮＢの動作は、まとめると図８に示す通
りとなる。

【００４７】以上説明した通り、本実施形態によれば、
アクセス中のワードで不良メモリセルが存在する場合、
該不良メモリセルへのアクセスを、該不良メモリセルよ
りメモリリペア下流側のメモリセルへのアクセスに順次
振り替え、最下流側のメモリセルアレイＭＳｊのメモリ
セルへのアクセスは、メモリセルアレイＭＳＳにあるス
ペアメモリセルに振り替えることができる。このように
本実施形態に、アクセス中の（ｊ＋１）のワード幅のど
の位置のメモリセルに不良メモリセルが存在したとして
も、メモリセルアレイＭＳＳにある１つのスペアメモリ
セルを結果的に振り替えることができる。従って本実施
形態によればメモリセルの数に対するスペアメモリセル
の数をより抑えることで、必要とするトランジスタなど
の素子数を減少し、作り込める記憶容量の増加や歩留ま
りの向上を図ることができるという優れた効果を得るこ
とができる。

【００４８】次に図９は前記第２発明が適用された半導
体記憶装置の第２実施形態の回路図である。

【００４９】図４に示した通り前述の第１実施形態につ
いてはスペアメモリセルを提供するために用いるメモリ
セルアレイＭＳＳが、メモリセルアレイＭＳｊの右側に
配置されていた。これに対して本第２実施形態では図９
に示す通り、スペアメモリセルを提供するために用いる
メモリセルアレイＭＳＳ１がまずメモリセルアレイＭＳ
ｊの右側に配置されていると共に、同じくスペアメモリ
セルを提供するために用いるメモリセルアレイＭＳＳ２
がメモリセルアレイＭＳ０の左側に配置されている。

【００５０】このように本実施形態については、アクセ
スされる（ｊ＋１）のワード幅の１ワード当たり、２つ
のスペアメモリセルアレイが配置されている。又これら
２つのスペアメモリセルアレイは、配列されたメモリセ
ルアレイＭＳ０〜ＭＳｊの両端に設けられている。

【００５１】なおメモリセルアレイＭＳ０〜ＭＳｊは、
いずれも前述した図５に示す通りの内部構成となってい
る。メモリセルアレイＭＳＳ１及びメモリセルアレイＭ
ＳＳ２については、前述のメモリセルアレイＭＭＳと同
様に、同じ図５においてメモリセル列ＭＳを１つのみと
したものであり、対応する１個のＭＯＳトランジスタＴ
Ｎ０〜ＴＮｉと、１個のアドレスデコーダＤとにより構
成されている。

【００５２】次に本実施形態ではメモリセルアレイＭＳ
０〜ＭＳｊそれぞれに対して、合計３個のＭＯＳトラン
ジスタＴＮＡ１、ＴＮＡ２及びＴＮＢによって構成され
る、前記第１発明及び前記第２発明のアクセスシフト切
替回路に相当する回路が構成されている。１つのＭＯＳ
トランジスタＴＮＢに対して２つのＭＯＳトランジスタ
ＴＮＡ１及びＴＮＡ２が配置されているため、メモリセ
ルの振替方向を、この図中において右側へも、あるいは
左側へも設定することが可能となっている。

【００５３】ここでメモリセルアレイＭＳ０〜ＭＳｊ毎
に設けられている制御回路Ｃ０〜Ｃｊは、図１０に示す
ような内部回路構成となっている。ここで制御回路Ｃ０
〜Ｃｊ及びメモリセルアレイＭＳ０〜ＭＳｊそれぞれに
ついて、第ｋ番目のものをそれぞれ制御回路Ｃｋ、及び
メモリセルアレイＭＳｋとする。

【００５４】すると制御回路Ｃｋは、この図１０におい
てＯＲゲートＧＡ１及びＧＡ２と、ＡＮＤゲートＧＢ１
及びＧＢ２と、ＮＯＲゲートＧＣ１と、複合論理ゲート
ＧＤ１と、右シフトプログラム回路ＧＥ１及び左シフト
プログラム回路ＧＥ２とにより構成される。

【００５５】ここでＯＲゲートＧＡ１、ＡＮＤゲートＧ
Ｂ１、ＮＯＲゲートＧＣ１及び右シフトプログラム回路
ＧＥ１は、不良メモリセルを前述の図９において右側へ
シフトする際の制御に用いられる。一方ＯＲゲートＧＡ
２、ＡＮＤゲートＧＢ２、ＮＯＲゲートＧＣ１及び左シ
フトプログラム回路ＧＥ２は、不良メモリセルを図９に
おいて左側にシフトする際の制御に用いられる。又複合
論理ゲートＧＤ１は当該メモリセルアレイＭＳｋのアク
セス中のメモリセルが不良メモリセルである場合メモリ
選択信号ＭＥをＬ状態とし、該メモリセルアレイＭＳｋ
の消費電力低減に用いられる。

【００５６】又右シフトプログラム回路ＧＥ１及び左シ
フトプログラム回路ＧＥ２は、当該メモリセルアレイＭ
Ｓｋのメモリセルに不良があるか判定すると共に、不良
メモリセルありと判定された場合に、右側へ振り替えを
行うか、左側へ振り替えを行うかも決定する。右シフト
プログラム信号ＰＳＲがＨ状態であれば右側へ不良メモ
リセルの振り替えがなされ、左シフトプログラム信号Ｐ
ＳＬがＨ状態であれば左側へ不良メモリセルの振り替え
がなされる。ここでこれら右シフトプログラム回路ＧＥ
１及び左シフトプログラム回路ＧＥ２は、前述の図６の
右シフトプログラム回路ＧＥと同様、製造時に書き込ま
れたデータによって不良メモリセルであるか否かが書き
込まれ、又結果としてこれら２つの書き込みによりその
不良メモリセルの振替方向を認識することもできる。

【００５７】又ＯＲゲートＧＡ１及びＧＡ２と、ＡＮＤ
ゲートＧＢ１及びＧＢ２と、ＮＯＲゲートＧＣ１とによ
って、本発明のシフト信号発生回路が構成されている。
又本図１０のＯＲゲートＧＡ１及びＧＡ２の動作はそれ
ぞれ、前述の図６のＯＲゲートＧＡの動作と同様であ
る。又ＡＮＤゲートＧＢ１及びＧＢ２のそれぞれの動作
は、ＡＮＤゲートＧＢの動作と同様である。ＮＯＲゲー
トＧＣ１の動作はインバータゲートＧＣの動作と同様で
あり、ＡＮＤゲートＧＢ１及びＧＢ２の２つの出力に依
存した動作を行う。

【００５８】ここで右シフトイネーブル信号ＳＥＲ（ｋ
−１）は図９において左側のメモリリペア上流側から入
力される信号であり、右シフトイネーブル信号ＳＥＲｋ
は右側のメモリリペア下流側へ出力する信号であり、メ
モリセルのアクセスの振り替えの有無を伝達する。一方
左シフトイネーブル信号ＳＥＬｋは前述の図９において
右側となるメモリリペア上流側から入力される信号であ
り、左シフトイネーブル信号ＳＥＬ（ｋ−１）は左側の
メモリリペア下流側へ出力する信号であり、メモリセル
のアクセスの振り替えの有無を伝達する。

【００５９】以上説明した通り本実施形態によればメモ
リセルアレイＭＳｋ１つ当たりに１つのＭＯＳトランジ
スタＴＮＢと２つのＭＯＳトランジスタＴＮＡ１及びＴ
ＮＡ２が設けられ、これらＭＯＳトランジスタＴＮＡ
１、ＴＮＡ２及びＴＮＢによって、図８や図１１に示さ
れるような不良メモリセルの振り替えを行うことができ
る。このように本実施形態については不良メモリセルの
振り替えを図９において右側へも左側へも２方向に行う
ことができ、１ワード当たり２つの不良メモリセルの置
き換えをなすことができる。

【００６０】このように本実施形態では１ワード当たり
に設けられるスペアメモリセルは２つのみであるだけで
なく、これら２つのスペアメモリセルを効果的に用いる
ことができる。従って本実施形態によればメモリセルの
数に対するスペアメモリセルの数をより抑えることで、
必要とするトランジスタなどの素子数を減少し、作り込
める記憶容量の増加や歩留まりの向上を図ることができ
るという優れた効果を得ることができる。

【００６１】

【発明の効果】以上説明した通り、前記第１発明及び前
記第２発明によれば、メモリセルの数に対するスペアメ
モリセルの数をより抑えることで、必要とするトランジ
スタなどの素子数を減少し、作り込める記憶容量の増加
や歩留まりの向上を図ることができる半導体記憶装置を
提供することができるという優れた効果を得ることがで
きる。

【図面の簡単な説明】

【図１】不良メモリセルをスペアメモリセルへ置き換え
る機能を有する第１従来例の半導体記憶装置の回路図

【図２】不良メモリセルをスペアメモリセルへ置き換え
る機能を有する第２従来例の半導体記憶装置の回路図

【図３】本発明の半導体記憶装置の基本的な動作を示す
ための回路図

【図４】本発明が適用された半導体記憶装置の第１実施
形態の回路図

【図５】前記第１実施形態に用いられるメモリセルアレ
イの回路図

【図６】前記第１実施形態に用いられる制御回路の第１
の回路図

【図７】前記第１実施形態に用いられる制御回路の第２
の回路図

【図８】前記第１実施形態の動作を示す線図

【図９】本発明が適用された半導体記憶装置の第２実施
形態の回路図

【図１０】前記第２実施形態に用いられるメモリセルア
レイの回路図

【図１１】前記第２実施形態の動作を示す線図

【符号の説明】

ＭＳ０〜ＭＳｋ、ＭＳ（ｋ＋１）〜ＭＳｉ、ＭＳＳ、Ｍ
ＳＳ１、ＭＳＳ２…メモリセルアレイ ＭＳ…メモリセル列 ＴＮ０、ＴＮ１〜ＴＮｉ、〜ＴＮｊ、ＴＮＡ、ＴＮＡ
１、ＴＮＡ２、ＴＮＢ、ＴＮＳ…ＭＯＳトランジスタ ＧＥ、ＧＥ１…右シフトプログラム回路 ＧＥ２…左シフトプログラム回路 ＧＡ、ＧＡ１、ＧＡ２…ＯＲゲート ＧＢ、ＧＢ１、ＧＢ２…ＡＮＤゲート ＧＤ…ＮＡＮＤゲート ＧＣ…インバータゲート ＧＣ１…ＮＯＲゲート ＧＤ１…複合論理ゲート Ｃ０、Ｃ１〜Ｃｋ〜Ｃｊ…制御回路 Ｄ…アドレスデコーダ Ｗ０〜Ｗｉ、ＷＳ…ワード選択信号 Ｂ０、Ｂ１〜Ｂｊ、ＭＤＡ０〜ＭＤＡｉ、〜ＭＤＡｊ、
ＭＤ、Ｂｋ、Ｂ（ｋ＋１）…ビットデータ信号 ＭＥ…メモリ選択信号 ＲＥＲ…右シフトアドレスリペアイネーブル信号 ＲＥＬ…左シフトアドレスリペアイネーブル信号 ＳＥＲ、ＳＥＲ０、ＳＥＲ１〜ＳＥＲ（ｋ−１）、ＳＥ
Ｒｋ〜ＳＥＲ（ｊ−１）…右シフトイネーブル信号 ＳＥＬ、ＳＥＬ０、ＳＥＬ１〜ＳＥＬ（ｋ−１）、ＳＥ
Ｌｋ〜ＳＥＬ（ｊ−１）…左シフトイネーブル信号 ＰＳＲ…右シフトプログラム信号 ＰＳＬ…左シフトプログラム信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】マトリックス状に配置されたメモリセル
   を、アドレス信号に従って特定ワード幅で選択し、選択
   されたワードのメモリセルの内の少なくとも１つに対し
   て、ビット線を経て書き込みアクセス、あるいは読み出
   しアクセスを行うようにした半導体記憶装置において、 １ワードあたり１つないしは２つ設けられ、メモリセル
   のワード配列の両端の少なくともいずれか一方に配置さ
   れ、該当ワードの不良メモリセルに置き換えられるスペ
   アメモリセルと、 前記メモリセル毎に設けられた、該当メモリセルの不良
   を判定するシフト判定回路と、 前記メモリセル毎に設けられた、該当メモリセルそれ自
   体の不良、あるいは該メモリセルよりメモリリペア上流
   側のメモリセルの不良の際には、記憶データシフト信号
   を出力するシフト信号発生回路と、 前記メモリセル毎に設けられた、前記記憶データシフト
   信号の出力時には、当該メモリセルへのアクセスを、メ
   モリリペア下流側の隣接するメモリセルへ振り替えるア
   クセスシフト切替回路とを備え、 １ワード内での不良メモリセルへのアクセスを、該メモ
   リセルよりメモリリペア下流側のメモリセルへのアクセ
   スに順次振り替え、最下流側のメモリセルへのアクセス
   は、そのワードの前記スペアメモリセルに振り替えるよ
   うにしたことを特徴とする半導体記憶装置。
2. 【請求項２】マトリックス状に配置されたメモリセル
   を、アドレス信号に従って特定ワード幅で選択し、選択
   されたワードのメモリセルの内の少なくとも１つに対し
   て、ビット線を経て書き込みアクセス、あるいは読み出
   しアクセスを行うようにした半導体記憶装置において、 １ワードあたり２つ設けられ、メモリセルのワード配列
   の両端の少なくともいずれか一方に配置され、該当ワー
   ドの不良メモリセルに置き換えられるスペアメモリセル
   と、 前記メモリセル毎に設けられた、該当メモリセルの不良
   を判定すると共に、２つの前記スペアメモリセルのいず
   れか一方へ至る、該不良メモリセルへのアクセスの振替
   方向を判定するシフト判定回路と、 前記メモリセル毎に設けられた、該当メモリセルそれ自
   体の不良、あるいは該メモリセルよりメモリリペア上流
   側のメモリセルの不良の際には、前記アクセス振替方向
   をも示す記憶データシフト信号を出力するシフト信号発
   生回路と、 前記メモリセル毎に設けられた、前記記憶データシフト
   信号の出力時には、当該メモリセルへのアクセスを、前
   記アクセス振替方向に応じたメモリリペア下流側の隣接
   するメモリセルへ振り替えるアクセスシフト切替回路と
   を備え、 １ワード内での不良メモリセルへのアクセスを、該メモ
   リセルよりメモリリペア下流側のメモリセルへのアクセ
   スに順次振り替え、最下流側のメモリセルへのアクセス
   は、そのワードの前記スペアメモリセルに振り替えるよ
   うにしたことを特徴とする半導体記憶装置。