JP2011210351A - 半導体メモリ装置及びその動作方法 - Google Patents

半導体メモリ装置及びその動作方法 Download PDF

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Abstract

【課題】アドレス信号を伝達するための回路を有する半導体メモリ装置及びその動作方法を提供する。
【解決手段】ノーマルアドレス信号に応答してリペアアドレス信号を生成するリペアアドレス生成部３４０と、リペアアドレス信号の有効性の可否に応じて、ノーマルアドレス信号とリペアアドレス信号とを混合してライン選択アドレス信号を生成するライン選択アドレス生成部３５０と、リペアアドレス信号の有効性の可否に応じて、ノーマルセル領域およびリダンダンシセル領域のうちいずれか一方のセル領域を選択し、選択したセル領域に具備された多数のローカルセルラインのうちいずれか一つのローカルセルラインを、ライン選択アドレス信号に応答して選択するセルラインデコーディング部３２０とを具備する半導体メモリ装置を提供する。
【選択図】図３

Description

本発明は、半導体メモリ装置の設計技術に係り、特に、アドレス信号を伝達するための回路を有する半導体メモリ装置及びその動作方法に関する。
ＤＲＡＭ(Dynamic Random Access Memory)等の半導体メモリ装置はリダンダンシ回路を備え、少量のメモリセル(Memory cell)に欠陥がある場合、不良メモリセルをリダンダンシメモリセル(Memory cell)に置き換えることで歩留まりを向上させる方式を採用する。
図１は、従来技術に係る半導体メモリ装置のリペア動作を説明するための配置ブロック図である。
図１を参照すると、従来技術に係る半導体メモリ装置は、ノーマルセル領域とリダンダンシセル領域とを各々備える多数のバンク(BANK０、BANK１、…、BANKＮ)１０と、ノーマルアドレス信号(BANK<０：Ｎ>_NORMAL_ADD<a：n>)に応答してリペアアドレス信号(BANK<０：Ｎ>_REPAIR_ADD<０：１５>)を生成し、生成されたリペアアドレス信号(BANK<０：Ｎ>_REPAIR_ADD<０：１５>)の有効性の可否によりその値が決定されるリペアアドレス有効性判断信号(BANK<０：Ｎ>_REPAIR_USE_JUDG)を生成する多数のリペアアドレス生成部３０と、リペアアドレス有効性判断信号(BANK<０：Ｎ>_REPAIR_USE_JUDG)が非活性化される場合は、多数のバンク(BANK０、BANK１、…、BANKＮ)１０のうち、ノーマルアドレス信号(BANK<０：Ｎ>_NORMAL_ADD<a：n>)に対応するバンクのノーマルセル領域に具備された多数のローカルセルライン(BANK<０：Ｎ>_NORMAL_CELL_LINE<０：２N>)のうちいずれか一つのセルラインを選択して駆動し、リペアアドレス有効性判断信号(BANK<０：Ｎ>_REPAIR_USE_JUDG)が活性化される場合は、多数のバンク(BANK０、BANK１、…、BANKＮ)１０のうち、ノーマルアドレス信号(BANK<０：Ｎ>_NORMAL_ADD<a：n>)に対応するバンクのリダンダンシセル領域に具備された多数のローカルセルライン(BANK<０：Ｎ>_REPAIR_CELL_LINE<０：１５>)のうちいずれか一つのセルラインをリペアアドレス信号(BANK<０：Ｎ>_REPAIR_ADD<０：１５>)により選択して駆動する多数のセルラインデコーディング部２０とを具備する。
ここで、ノーマルアドレス信号(BANK<０：Ｎ>_NORMAL_ADD<a：n>)は、多数のバンク(BANK０、BANK１、…、BANKＮ)１０に各々接続されている多数のセルラインデコーディング部２０に直接入力されるか、又は、多数のリペアアドレス生成部３０を経て、リペアアドレス信号(BANK<０：Ｎ>_REPAIR_ADD<０：１５>)及びリペアアドレス有効性判断信号(BANK<０：Ｎ>_REPAIR_USE_JUDG)としてセルラインデコーディング部２０に入力されることがわかる。
また、リペアアドレス生成部３０がバンク１０及びセルラインデコーディング部２０のすぐ横に配置されて、ノーマルアドレス信号(BANK<０：Ｎ>_NORMAL_ADD<a：n>)に応答して生成されるリペアアドレス信号(BANK<０：Ｎ>_REPAIR_ADD<０：１５>)及びリペアアドレス有効性判断信号(BANK<０：Ｎ>_REPAIR_USE_JUDG)を伝達することがわかる。
その時、バンク１０に接続されているセルラインデコーディング部２０に直接入力されるノーマルアドレス信号(BANK<０：Ｎ>_NORMAL_ADD<a：n>)を伝送するラインは、リペアアドレス生成部３０が配置された領域に重ならないよう配置されるのがわかるが、その理由は、リペアアドレス生成部３０の場合一般的に内部に多数のヒューズ回路を含む形態であるからである。
すなわち、半導体メモリ装置に具備されたヒューズ回路の場合、半導体メモリ装置を製造した後テスト過程でカット(cut)をするかどうかを決定するが、ヒューズ回路が配置された領域と重なる上方領域にラインが配置されるか又は他の回路が存在すると、正常なテストを行うことができない。従って、ヒューズ回路が配置された領域と重なる上方領域にはいかなる回路やラインも配置することができない。
このような従来技術に係る半導体メモリ装置の配置は、ノーマルアドレス信号(BANK<０：Ｎ>_NORMAL_ADD<a：n>)を伝達するためのラインの数が少なく、半導体メモリ装置の集積度が低い時に効率的に使われることができた。
しかし、半導体メモリ装置の容量が増加して集積度が高くなるにつれ、従来技術のような半導体メモリ装置の配置としては半導体メモリ装置を正常に製造できないという問題が発生した。したがって、次のように半導体メモリ装置の配置を変更して、前述した問題を解決していた。
図２は、従来技術に係る半導体メモリ装置のリペア動作を説明するための配置ブロック図である。
図２を参照すると、全体的な構成は図１で示した半導体メモリ装置の配置に対応する構成と同一であることがわかる。
すなわち、半導体メモリ装置が多数のバンク(BANK０、BANK１、…、BANKＮ)１０と一つのリペアアドレス生成部４０と多数のセルラインデコーディング部２０とを具備するのがわかる。
ただ、既存のバンク１０及びセルラインデコーディング部２０のすぐ横に配置されていたのが、既存の多数のリペアアドレス生成部３０に代えて、一つのリペアアドレス生成部４０だけが、既存のバンク１０及びセルラインデコーディング部２０とは関係のない半導体メモリ装置の独立した領域に別途配置されることに変更されたことがわかる。
すなわち、多数のバンク(BANK０、BANK１、…、BANKＮ)１０に対応するように配置されていた多数のリペアアドレス生成部３０を一つに集めて、一つのリペアアドレス生成部４０となるように配置することで、一つのリペアアドレス生成部４０が配置される領域が、ノーマルアドレス信号(BANK<０：Ｎ>_NORMAL_ADD<a：n>)がバンク１０及びセルラインデコーディング部２０に伝送される領域と重ならないようにすることができる。このようにすることによって、ノーマルアドレス信号(BANK<０：Ｎ>_NORMAL_ADD<a：n>)が受ける空間の制約が少ない状態で、安定的にバンク１０及びセルラインデコーディング部２０に信号を伝送できるようにした。
ところで、図２に示した従来技術に係る半導体メモリ装置の配置では、一つのリペアアドレス生成部４０が配置される領域がノーマルアドレス信号(BANK<０：Ｎ>_NORMAL_ADD<a：n>)が伝送される領域と重ならないようにすることはできるが、代わりに、リペアアドレス生成部３０からバンク１０及びセルラインデコーディング部２０までの間に、リペアアドレス信号(BANK<０：Ｎ>_REPAIR_ADD<０：１５>)及びリペアドレス有効性判断信号(BANK<０：Ｎ>_REPAIR_USE_JUDG)を伝送するためのかなり長い伝送ラインが必要である。なお、図面では紙面上の問題で、周辺領域に具備された一つのリペアアドレス生成部４０からコア領域に具備されたバンク１０及びセルラインデコーディング部２０までの長さを正確な割合で表示することができず、所定の長さに表示されていないが、実際には周辺領域からコア領域までの長さはコア領域内でノーマルアドレス信号(BANK<０：Ｎ>_NORMAL_ADD<a：n>)を伝送するための長さよりもかなり長い。
このように、リペアアドレス生成部３０からバンク１０及びセルラインデコーディング部２０までの間で、リペアアドレス信号(BANK<０：Ｎ>_REPAIR_ADD<０：１５>)及びリペアアドレス有効性判断信号(BANK<０：Ｎ>_REPAIR_USE_JUDG)を伝送するためのかなり長い伝送ラインは、図１及び図２に示された部分でバンク１０が一つだけ存在すると仮定する場合には、事実上大きな問題にはならない。
しかしながら、図１及び図２に示されたように、半導体メモリ装置には多数のバンク(BANK０、BANK１、…、BANKＮ)１０が存在するので、多数のバンクに各々リペアアドレス信号(BANK#_REPAIR_ADD<０：１５>)及びリペアアドレス有効性判断信号(BANK#_REPAIR_USE_JUDG)を伝送するための伝送ラインが各々具備されなければならない。これは、半導体メモリ装置の面積を大きく増加させるという問題を発生させる。なお、‘#’は‘０’から‘Ｎ’までの値のうちのいずれか一つの値である。
具体的に、図２に示した従来技術に係る半導体メモリ装置において、リペアアドレス信号(BANK<０：Ｎ>_REPAIR_ADD<０：１５>)及びリペアアドレス有効性判断信号(BANK<０：Ｎ>_REPAIR_USE_JUDG)を受信するための伝送ラインは、次の点で、ノーマルアドレス信号(BANK<０：Ｎ>_NORMAL_ADD<a：n>)を受信するための伝送ラインにくらべて問題になる。
まず、ノーマルアドレス信号(NORMAL_ADD<a：n>)には、多数のバンク(BANK０、BANK１、…、BANKＮ)１０のうちいずれか一つのバンクを選択するための情報も含まれているので、ノーマルアドレス信号(NORMAL_ADD<a：n>)をプリデコードする過程を通じて、多数のバンク(BANK０、BANK１、…、BANKＮ)１０がノーマルアドレス信号(BANK#_NORMAL_ADD<a：n>)を受信するための伝送ラインを共有することが可能である。従って、ノーマルアドレス信号(BANK<０：Ｎ>_NORMAL_ADD<a：n>)を多数のバンク(BANK０、BANK１、…、BANKＮ)１０に各々伝送するためには、‘ｎ−ａ＋１’個の伝送ラインが存在すればよい。
反面、リペアアドレス信号(BANK<０：Ｎ>_REPAIR_ADD<０：１５>)及びリペアアドレス有効性判断信号(BANK<０：Ｎ>_REPAIR_USE_JUDG)には、多数のバンク(BANK０、BANK１、…、BANKＮ)１０のうちいずれか一つのバンクを選択するための情報が含まれていないので、無条件に多数のバンク(BANK０、BANK１、…、BANKＮ)１０毎に各々リペアアドレス信号(BANK#_REPAIR_ADD<０：１５>)及びリペアアドレス有効性判断信号(BANK#_REPAIR_USE_JUDG)が伝送されなければならない。従って、リペアアドレス信号(BANK<０：Ｎ>_REPAIR_ADD<０：１５>)及びリペアアドレス有効性判断信号(BANK<０：Ｎ>_REPAIR_USE_JUDG)を多数のバンク(BANK０、BANK１、…、BANKＮ)１０に各々伝送するためには、‘（１５＋１）×Ｎ’個の伝送ラインが存在しなければならない。この時、‘Ｎ’はバンクの個数が増加するにつれて増加し得る値である。
従って、近年開発される半導体メモリ装置のように多くのバンク数を持つ装置では、前述した問題によって半導体メモリ装置の集積度をこれ以上拡張することができないという問題がある。
本発明は前述した従来技術の問題を解決するために提案されたもので、その目的は、ノーマルセル領域とリダンダンシセル領域とを含みその内部で、ノーマルアドレス信号とリダンダンシアドレス信号とを効率的に伝達する回路を有する半導体メモリ装置及びその動作方法を提供することにある。
前記の課題を解決するための本発明に係る半導体メモリ装置は、ノーマルアドレス信号に応答してリペアアドレス信号を生成するリペアアドレス生成部と、前記リペアアドレス信号の有効性の可否に応じて、前記ノーマルアドレス信号と前記リペアアドレス信号とを混合してライン選択アドレス信号を生成するライン選択アドレス生成部と、前記リペアアドレス信号の有効性の可否に応じて、前記ノーマルセル領域およびリダンダンシセル領域のうちいずれか一方のセル領域を選択し、選択したセル領域に具備された多数のローカルセルラインのうちいずれか一つのローカルセルラインを、前記ライン選択アドレス信号に応答して選択するセルラインデコーディング部とを具備する。
前記の課題を解決するための本発明に係る他の半導体メモリ装置は、ノーマルセル領域とリダンダンシセル領域とを各々具備する多数のバンクと、ノーマルアドレス信号に応答してリペアアドレス信号を生成するリペアアドレス生成部と、前記リペアアドレス信号の有効性の可否に応じて、前記ノーマルアドレス信号と前記リペアアドレス信号とを混合して生成されたライン選択アドレス信号を生成するライン選択アドレス生成部と、前記ライン選択アドレス信号に応答して前記多数のバンクに各々具備されたノーマルセル領域およびリダンダンシセル領域のうちいずれか一方のセル領域を選択し、選択したセル領域に具備された多数のローカルセルラインのうち、いずれか一つのローカルセルラインを選択する多数のセルラインデコーディング部とを具備する。
前記の課題を解決するための本発明に係る半導体メモリ装置の動作方法は、ノーマルアドレス信号に応答してリペアアドレス信号を生成するステップと、前記リペアアドレス信号の有効性の可否を判断するステップと、前記リペアアドレス信号が有効であると判断した場合、前記ノーマルアドレス信号と前記リペアアドレス信号とを混合したライン選択アドレス信号を使って、リダンダンシセル領域に具備された多数のローカルセルラインを選択的に駆動するステップと、前記リペアアドレス信号が有効でないと判断した場合、前記ノーマルアドレス信号をそのまま使って、ノーマルセル領域に具備された多数のローカルセルラインを選択的に駆動するステップとを含む。
前述した本発明は、ノーマルセル領域とリダンダンシセル領域とを含む半導体メモリ装置の内部で、ノーマルアドレス信号とリダンダンシアドレス信号とを混合して伝達することによって、最小のライン数でアドレス信号を伝達することができる。
従来技術に係る半導体メモリ装置のリペア動作を説明するための配置ブロック図である。 従来技術に係る半導体メモリ装置のリペア動作を説明するための配置ブロック図である。 本発明の一実施形態に係るノーマルセル領域とリダンダンシセル領域とを具備する半導体メモリ装置のリペア動作を説明するための配置ブロック図である。 本発明の一実施形態に係るノーマルセル領域とリダンダンシセル領域とを各々具備する多数のバンクを含む半導体メモリ装置のリペア動作を説明するための配置ブロック図である。 図３及び図４に示した本発明の実施形態に係る半導体メモリ装置の構成要素のうち、リペアアドレス生成部を詳しく示したブロック図である。 図３及び図４に示した本発明の実施形態に係る半導体メモリ装置の構成要素のうち、ライン選択アドレス生成部を示した回路図である。 図６に示した本発明の実施形態に係るライン選択アドレス生成部の構成要素のうち、アドレスエンコーディング部及びリペアアドレス有効性判断部を詳しく示した回路図である。 図６に示した本発明の実施形態に係るライン選択アドレス生成部の構成要素のうち、アドレス混合部を詳しく示した回路図である。
以下、添付した図面を参照して本発明の好ましい実施形態を説明する。しかし、本発明は以下で開示する実施形態に限定されるものではなく、互いに異なるさまざまな形態で構成することができる。特に、本実施形態は、本発明の属する技術分野における通常の知識を有する者に対して本発明の例を具体的に開示するものである。
図３は、本発明の実施形態に係るノーマルセル領域とリダンダンシセル領域とを具備する半導体メモリ装置のリペア動作を説明するための配置ブロック図である。
図３を参照すると、本発明の実施形態に係るノーマルセル領域とリダンダンシセル領域とを具備する半導体メモリ装置は、ノーマルアドレス信号(NORMAL_ADD<a：n>)に応答してリペアアドレス信号(REPAIR_ADD<０：１５>)を生成するリペアアドレス生成部３４０と、リペアアドレス信号(REPAIR_ADD<０：１５>)の有効性の可否に応じてノーマルアドレス信号(NORMAL_ADD<a：n>)とリペアアドレス信号(REPAIR_ADD<０：１５>)とを混合して、ライン選択アドレス信号(LINE_CHOICE_ADD<a：n>)を生成するライン選択アドレス生成部３５０と、リペアアドレス信号(REPAIR_ADD<０：１５>)の有効性の可否に応じて、ノーマルセル領域およびリダンダンシセル領域のうちいずれか一つのセル領域を選択し、ライン選択アドレス信号(LINE_CHOICE_ADD<a：n>)に応答して、選択したセル領域に具備された多数のローカルセルライン(NORMAL_CELL_LINE<０：２Ｎ> or REPAIR_CELL_LINE<０：１５>)のうちいずれか一つのローカルセルラインを選択するセルラインデコーディング部３２０とを具備する。
ここで、ライン選択アドレス生成部３５０は、リペアアドレス信号(REPAIR_ADD<０：１５>)が有効であると判断した場合、ノーマルアドレス信号(NORMAL_ADD<a：n>)とリペアアドレス信号(REPAIR_ADD<０：１５>)とを混合したライン選択アドレス信号(LINE_CHOICE_ADD<a：n>)を出力する。
また、ライン選択アドレス生成部３５０は、リペアアドレス信号(REPAIR_ADD<０：１５>)が有効でないと判断した場合、ノーマルアドレス信号(NORMAL_ADD<a：n>)をそのままリペアアドレス信号(REPAIR_ADD<０：１５>)として出力する。
そして、セルラインデコーディング部３２０は、リペアアドレス信号(REPAIR_ADD<０：１５>)が有効であると判断された場合、ライン選択アドレス信号(LINE_CHOICE_ADD<a：n>)を使って、リダンダンシセル領域に具備された多数のローカルセルライン(REPAIR_CELL_LINE<０：１５>)を選択的に駆動する。
また、セルラインデコーディング部３２０は、リペアアドレス信号(REPAIR_ADD<０：１５>)が有効でないと判断された場合、ライン選択アドレス信号(LINE_CHOICE_ADD<a：n>)を使って、ノーマルセル領域に具備された多数のローカルセルライン(NORMAL_CELL_LINE<０：２N>)を選択的に駆動する。
図４は、本発明の実施形態に係るノーマルセル領域とリダンダンシセル領域とを各々具備する多数のバンクを含む半導体メモリ装置のリペア動作を説明するための配置ブロック図である。
図４を参照すると、本発明の実施形態に係るノーマルセル領域とリダンダンシセル領域とを具備する多数のバンク(BANK０、BANK１、…、BANKＮ)４１０を含む半導体メモリ装置は、ノーマルアドレス信号(NORMAL_ADD<a：n>)に応答してリペアアドレス信号(BANK<０：Ｎ>_REPAIR_ADD<０：１５>)を生成するリペアアドレス生成部４４０と、リペアアドレス信号(BANK<０：Ｎ>_REPAIR_ADD<０：１５>)の有効性の可否に応じてノーマルアドレス信号(NORMAL_ADD<a：n>)とリペアアドレス信号(BANK<０：Ｎ>_REPAIR_ADD<０：１５>)とを混合して、ライン選択アドレス信号(LINE_CHOICE_ADD<a：n>)を生成するライン選択アドレス生成部４５０と、ライン選択アドレス信号(BANK<０：Ｎ>_LINE_CHOICE_ADD<a：n>)に応答して、多数のバンク(BANK０、BANK１、…、BANKＮ)４１０に各々具備されたノーマルセル領域およびリダンダンシセル領域のうちいずれか一つのセル領域を選択し、選択したセル領域に具備された多数のローカルセルライン(BANK<０：Ｎ>_NORMAL_CELL_LINE<０：２N> or BANK<０：Ｎ>_REPAIR_CELL_LINE<０：１５>)のうち、いずれか一つのローカルセルラインを選択するセルラインデコーディング部４２０とを具備する。
ここで、ライン選択アドレス生成部４５０は、リペアアドレス信号(BANK<０：Ｎ>_REPAIR_ADD<０：１５>)が有効であると判断した場合、ノーマルアドレス信号(NORMAL_ADD<a：n>)とリペアアドレス信号(BANK<０：Ｎ>_REPAIR_ADD<０：１５>)とを混合したライン選択アドレス信号(LINE_CHOICE_ADD<a：n>)を出力する。
また、ライン選択アドレス生成部４５０は、リペアアドレス信号(BANK<０：Ｎ>_REPAIR_ADD<０：１５>)が有効でないと判断した場合、ノーマルアドレス信号(NORMAL_ADD<a：n>)をそのままライン選択アドレス信号(LINE_CHOICE_ADD<a：n>)として出力する。
そして、セルラインデコーディング部４２０は、ライン選択アドレス生成部４５０において、リペアアドレス信号(BANK<０：Ｎ>_REPAIR_ADD<０：１５>)が有効であると判断された場合、多数のバンク(BANK０、BANK１、…、BANKＮ)４１０のうち、ライン選択アドレス信号(BANK#_LINE_CHOICE_ADD<a：n>)に対応するいずれか一つのバンクのリダンダンシセル領域に具備された多数のローカルセルライン(BANK<０：Ｎ>_REPAIR_CELL_LINE<０：１５>)のうちいずれか一つのローカルセルラインを、ライン選択アドレス信号(BANK#_LINE_CHOICE_ADD<a：n>)により選択して駆動する。なお、‘#’は‘０’から‘Ｎ’までの値のうちいずれか一つの値である。
また、セルラインデコーディング部４２０は、ライン選択アドレス生成部４５０において、リペアアドレス信号(BANK<０：Ｎ>_REPAIR_ADD<０：１５>)が有効でないと判断された場合、多数のバンク(BANK０、BANK１、…、BANKＮ)４１０のうち、ライン選択アドレス信号(BANK#_LINE_CHOICE_ADD<a：n>)に対応するいずれか一つのバンクのノーマルセル領域に具備された多数のローカルセルライン(BANK<０：Ｎ>_NORMAL_CELL_LINE<０：２N>)のうちいずれか一つのローカルセルラインを、ライン選択アドレス信号(BANK#_LINE_CHOICE_ADD<a：n>)により選択して駆動する。
図４に示す本発明の実施形態に係る半導体メモリ装置は、多数のバンク(BANK０、BANK１、…、BANKＮ)４１０を具備することを除けば、図３に示した本発明の実施形態に係る半導体メモリ装置と同じ構成を持つ。
しかし、本発明の実施形態に係る半導体メモリ装置が、図２に示した従来技術に係る半導体メモリ装置よりも優れた効果を持つことを、図４に示す図面を通じて直接的に比較することができる。
具体的に、図２に示した従来技術に係る半導体メモリ装置では、多数のバンク(BANK０、BANK１、…、BANKＮ)１０毎にノーマルアドレス信号(BANK#_NORMAL_ADD<a：n>)とリペアアドレス信号(BANK#_REPAIR_ADD<０：１５>)とリペアアドレス有効性判断信号(BANK#_REPAIR_USE_JUDG)とが入力されるための伝送ラインが各々存在したが、図４に示す本発明の実施形態に係る半導体メモリ装置では、多数のバンク(BANK０、BANK１、…、BANKＮ)４１０毎に、ライン選択アドレス信号(BANK#_LINE_CHOICE_ADD<a：n>)とリペアアドレス有効性判断信号(BANK#_REPAIR_USE_JUDG)とが入力されるための伝送ラインだけ存在すればよいことがわかる。
特に、本発明の実施形態に係る半導体メモリ装置では、ライン選択アドレス信号(BANK<０：Ｎ>_LINE_CHOICE_ADD<a：n>)には、ノーマルアドレス信号(BANK<０：Ｎ>_NORMAL_ADD<a：n>)と同様に、多数のバンク(BANK０、BANK１、…、BANKＮ)４１０のうちいずれか一つのバンクを選択するための情報が含まれている。従って、図４に示されたようにプリデコードする過程を通じて多数のバンク(BANK０、BANK１、…、BANKＮ)４１０が各々ライン選択アドレス信号(BANK#_LINE_CHOICE_ADD<a：n>)を受信するための伝送ラインを共有することが可能である。従って、本発明の実施形態に係る半導体メモリ装置では、各々のバンク(BANK０、BANK１、…、BANKＮ)４１０毎に、ノーマルアドレス情報及びリダンダンシアドレス情報の両方を受信するための伝送ラインの数は、‘ｎ−a＋２’個だけ存在すればよい。
参考に、リペアアドレス信号(BANK#_REPAIR_ADD<０：１５>)との表記で‘BANK#’が意味するところは、リペアアドレス信号(BANK#_REPAIR_ADD<０：１５>)を通じて、多数のバンク(BANK０、BANK１、…、BANKＮ)４１０に各々含まれたリダンダンシセル領域をフレキシブル(flexible)に選択することができることを意味する。
すなわち、リペアアドレス信号(BANK#_REPAIR_ADD<０：１５>)では、‘#’は‘０’から‘Ｎ’の値のうちいずれか一つの値が選択されるので、多数のバンク(BANK０、BANK１、…、BANKＮ)４１０のうち、いずれかのバンクに含まれたリダンダンシセル領域でも自由に選択することが可能であることを意味する。
例えば、リペアアドレス信号(BANK#_REPAIR_ADD<０：１５>)が１６個のリペアアドレスラインを選択するように設定された状態だと仮定すれば、０バンク(BANK０)に含まれたリダンダンシセル領域で８個のリペアアドレスラインを選択(BANK０_REPAIR_ADD<０：７>)し、１バンク(BANK１)に含まれたリダンダンシセル領域で８個のリペアアドレスラインを選択(BANK１_REPAIR_ADD<８：１５>)するように設定することができる。
同様に、リペアアドレス信号(BANK#_REPAIR_ADD<０：１５>)が１６個のリペアアドレスラインを選択するように設定された状態だと仮定すれば、０バンク(BANK０)に含まれたリダンダンシセル領域で２個のリペアアドレスラインを選択(BANK０_REPAIR_ADD<０：１>)し、１バンク(BANK１)に含まれたリダンダンシセル領域で１０個のリペアアドレスラインを選択(BANK１_REPAIR_ADD<２：１１>)し、２バンク(BANK２)に含まれたリダンダンシセル領域で４個のリペアアドレスラインを選択(BANK２_REPAIR_ADD<１２：１５>)するように設定されることができる。
図５は、図３及び図４に示した本発明の実施形態に係る半導体メモリ装置の構成要素のうち、リペアアドレス生成部を詳しく示した回路図である。
図５を参照すれば、本発明の実施形態に係る半導体メモリ装置の構成要素のうち、リペアアドレス生成部３４０，４４０は、ノーマルアドレス信号(NORMAL_ADD<a：n>)に各々応答して、リペアアドレス信号(BANK<０：Ｎ>_REPAIR_ADD<０：１５>)の各ビット値を各々決定する。
具体的に、ノーマルアドレス信号(NORMAL_ADD<a：n>)には、多数のバンク(BANK０、BANK１、…、BANKＮ)４１０のうちいずれかのバンクのノーマルセル領域に具備された多数のローカルセルライン(BANK<０：Ｎ>_NORMAL_CELL_LINE<０：２N>)を各々選択するのに十分な情報が含まれている。この時、テスト過程を通じて、ノーマルセル領域に具備された多数のローカルセルライン(BANK<０：Ｎ>_NORMAL_CELL_LINE<０：２N>)のうちいずれか一つのローカルセルラインが不良という判定を受けると、不良と判定されたローカルセルラインに対応するノーマルアドレス信号の値と一致するように、リペアアドレス生成部３４０，４４０に具備されたヒューズセットが設定される。
例えば、ノーマルセル領域に具備された多数のローカルセルライン(BANK<０：Ｎ>_NORMAL_CELL_LINE<０：２N>)のうち、不良と判定されたローカルセルラインに対応する１６ビットのノーマルアドレス信号(NORMAL_ADD<０：１５>)の値が‘００１０１０１０１１１０１１１０’であるとすれば、リペアアドレス生成部３４０，４４０に具備されたヒューズセットがすべて‘００１０１０１０１１１０１１１０’という１６ビットのノーマルアドレス信号(NORMAL_ADD<０：１５>)の値を受信するが、そのうち、いずれか一つのヒューズセットのみで‘００００００００００００００００’になる値が出るか、或いは、‘１１１１１１１１１１１１１１１１’になる値が出るように設定される。この時、‘００００００００００００００００’になる値が出るか、或いは、‘１１１１１１１１１１１１１１１１’になる値が出るヒューズセットに対応するリペアアドレス信号(BANK<０：Ｎ>_REPAIR_ADD<０：１５>)が、ノーマルセル領域に具備された多数のローカルセルライン(BANK<０：Ｎ>_NORMAL_CELL_LINE<０：２N>)のうち、不良という判定を受けたローカルセルラインに対応するリダンダンシセルラインを選択するアドレスになる。
このように、リペアアドレス生成部３４０，４４０に具備された各々のヒューズセットは、ノーマルアドレス信号(NORMAL_ADD<a：n>)のビット数(n-a＋1)に相当する分だけを受信する複数のヒューズ回路を含み、リペアアドレス生成部３４０，４４０に具備されたヒューズセットの総数は、{バンク数(Ｎ＋１)×バンク毎のリダンダンシライン数(ｋ)}になる。
例えば、半導体メモリ装置が０バンクから３バンクまで合計４個のバンクを具備し、各バンク当たり１６個のリダンダンシラインが存在すると仮定すれば、各バンク毎に存在する１６個のリダンダンシラインをすべて選択するための半導体メモリ装置のリペアアドレス生成部３４０，４４０に具備されたヒューズセットの総数は、１６×４＝６４個になる。また、半導体メモリ装置に１６ビットのノーマルアドレス信号(NORMAL_ADD<０：１５>)が入力されると仮定すれば、リペアアドレス生成部３４０，４４０に具備された各々のヒューズセットには１６個のヒューズ回路が含まれるので、リペアアドレス生成部３４０、４４０に具備されたヒューズ回路の総数は、６４×１６＝１０２４個になる。
同様に、半導体メモリ装置が０バンクから３バンクまで合計４個のバンクを具備し、各バンク当たり３２個のリダンダンシラインが存在すると仮定すれば、各バンク毎に存在する３２個のリダンダンシラインをすべて選択するための、半導体メモリ装置のリペアアドレス生成部３４０、４４０に具備されたヒューズセットの総数は、３２×４＝１２８個になる。また、半導体メモリ装置に１６ビットのノーマルアドレス信号(NORMAL_ADD<０：１５>)が入力されると仮定すれば、リペアアドレス生成部３４０、４４０に具備された各々のヒューズセットには１６個のヒューズ回路が含まれるので、リペアアドレス生成部３４０、４４０に具備されたヒューズ回路の総数は、１２８×１６＝２０４８個になる。
このように、各バンク毎に存在するリダンダンシラインの個数に応じて、リペアアドレス生成部３４０、４４０に具備されたヒューズ回路の総数が非常に増加することとなるが、このような例示では、リペアアドレス生成部３４０、４４０のサイズが非常に大きく増加する問題が発生することがわかる。従って、次の例示に示すように、各バンク毎に存在するリダンダンシラインの個数が増加してもリペアアドレス生成部３４０、４４０に具備されたヒューズ回路の総数が保たれた状態で、各バンク毎に存在するリダンダンシラインをフレキシブル(flexible)に選択する方式が使われることもある。
例えば、半導体メモリ装置が０バンクから３バンクまで合計４個のバンクを具備し、各バンク当たり３２個のリダンダンシラインが存在するとしても、半導体メモリ装置のリペアアドレス生成部３４０、４４０には、６４個のリダンダンシラインを選択できる固定された６４個のヒューズセットが備えられることができる。代わりに、リペアアドレス生成部３４０、４４０に具備された６４個のヒューズセットは、０乃至３バンクに直接的に対応せず、合計４個のバンクに具備された３２×４＝１２８個のリダンダンシラインにフレキシブル(flexible)に対応する。そのために、合計４個のバンクに具備された３２×４＝１２８個のリダンダンシラインのうち、６４個のラインを選択するしかないという短所が存在するが、リペアアドレス生成部３４０、４４０のサイズを一定に固定することができるという長所も存在する。
そして、リペアアドレス生成部３４０、４４０の構成要素のうち、ヒューズ回路の詳しい回路が図面に示されているが、その詳しい構成及び動作はすでに公知の技術であるので、本明細書ではこれ以上説明しない。
図６は、図３及び図４に示した本発明の実施形態に係る半導体メモリ装置の構成要素のうち、ライン選択アドレス生成部を示したブロック図である。
図６を参照すると、本発明の実施形態に係る半導体メモリ装置の構成要素のうち、ライン選択アドレス生成部３５０、４５０は、リペアアドレス信号(BANK<０：Ｎ>_REPAIR_ADD<０：１５>)をエンコード(ENCODE_RADD<０：３>)するアドレスエンコーディング部３５２，４５２と、リペアアドレス信号(BANK<０：Ｎ>_REPAIR_ADD<０：１５>)の各ビット値のうち少なくとも一つのビットの値が活性化されることに応答して、リペアアドレス有効性判断信号(BANK<０：Ｎ>_REPAIR_USE_JUDG)の値を決定するリペアアドレス有効性判断部３５４，４５４と、リペアアドレス有効性判断信号(BANK<０：Ｎ>_REPAIR_USE_JUDG)に応じてノーマルアドレス信号(NORMAL_ADD<a：n>)とアドレスエンコーディング部３５２，４５２の出力信号(ENCODE_RADD<０：３>)とを混合して生成したライン選択アドレス信号(LINE_CHOICE_ADD<a：n>)を、リペアアドレス有効性判断信号(BANK<０：Ｎ>_REPAIR_USE_JUDG)と共に多数のセルラインデコーディング部４２０に各々伝達するアドレス混合部３５６，４５６とを具備する。
ここで、アドレスエンコーディング部３５２，４５２は、多数のビットからなるリペアアドレス信号(BANK<０：Ｎ>_REPAIR_ADD<０：１５>)を圧縮可能な最小のビットでエンコードするが、この時、各々のバンク(BANK０、BANK１、…、BANKＮ)４１０毎に区分されるリペアアドレス信号(BANK<０：Ｎ>_REPAIR_ADD<０：１５>)を、バンク区分なくエンコードする。
例えば、リペアアドレス信号(BANK<０：Ｎ>_REPAIR_ADD<０：１５>)を見てみると、各々のバンク(BANK０、BANK１、…、BANKＮ)４１０毎に１６ビットの値が存在するので、バンク毎に区分されるリペアアドレス信号(BANK<０：Ｎ>_REPAIR_ADD<０：１５>)は、合計１６×Ｎビットからなる信号になる。しかし、バンクの区分がなくなった状態で１６ビットの値を最小のビットでエンコードする場合、４ビットのエンコードされたリペアアドレス信号(ENCODE_RADD<0:3>)だけが存在すればよい。
この時、各々のバンク(BANK０、BANK１、…、BANKＮ)４１０毎に区分されるリペアアドレス信号(BANK<０：Ｎ>_REPAIR_ADD<０：１５>)をバンク区分なしにエンコードしても問題がない理由は、アドレス混合部３５６，４５６でエンコードされたリペアアドレス信号(ENCODE_RADD<０：３>)とノーマルアドレス信号(NORMAL_ADD<a：n>)とを混合して、ライン選択アドレス信号(LINE_CHOICE_ADD<a：n>)を生成するからである。すなわち、後に混合するノーマルアドレス信号(NORMAL_ADD<a：n>)に多数のバンク(BANK０、BANK１、…、BANKＮ)４１０を選択するための情報が含まれているから、エンコードする過程でバンク区分をしてエンコードする必要がない。
そして、リペアアドレス信号(BANK<０：Ｎ>_REPAIR_ADD<０：１５>)のうちいずれか一つの信号が活性化されるということは、現在入力されるノーマルアドレス信号(NORMAL_ADD<a：n>)の値が、多数のバンク(BANK０、BANK１、…、BANKＮ)４１０のうち、いずれか一つのバンクのリダンダンシセル領域に属したローカルセルライン(BANK<０：Ｎ>_REPAIR_CELL_LINE<０：１５>)を選択するための値であるということを意味する。従って、リペアアドレス有効性判断部３５４，４５４は、リペアアドレス信号(BANK<０：Ｎ>_REPAIR_ADD<０：１５>)のうちいずれか一つの信号が活性化されることに応答して、それに対応するリペアアドレス有効性判断信号(BANK<０：Ｎ>_REPAIR_USE_JUDG)の値を決定する。
その時、リペアアドレス有効性判断信号(BANK<０：Ｎ>_REPAIR_USE_JUDG)は、アドレス混合部３５６，４５６でノーマルアドレス信号(NORMAL_ADD<a：n>)と混合される信号ではなく、各々のバンク(BANK０、BANK１、…、BANKＮ)４１０毎に印加されなければならない信号であるので、バンクを選択するための情報が含まれていなければならない。
従って、多数のバンク(BANK０、BANK１、…、BANKＮ)４１０のうち、第０バンク(BANK０)に対応するリペアアドレス有効性判断信号(BANK０_REPAIR_USE_JUDG)の値が活性化される時には、リペアアドレス信号BANK<０：Ｎ>_REPAIR_ADD<０：１５>)のうち、第０バンク(BANK０)に対応するリペアアドレス信号(BANK０_REPAIR_ADD<０：１５>)のうちいずれか一つの信号が活性化される。
同様に、多数のバンク(BANK０、BANK１、…、BANKＮ)４１０のうち、第７バンク(BANK７)に対応するリペアアドレス有効性判断信号(BANK７_REPAIR_USE_JUDG)の値が活性化される時には、リペアアドレス信号(BANK<０：Ｎ>_REPAIR_ADD<０：１５>)のうち、第７バンク(BANK７)に対応するリペアアドレス信号(BANK7_REPAIR_ADD<０：１５>)のうちいずれか一つの信号が活性化される。
そして、アドレス混合部３５６，４５６は、リペアアドレス有効性判断信号(BANK<０：Ｎ>_REPAIR_USE_JUDG)が活性化される場合、ノーマルアドレス信号(NORMAL_ADD<a：n>)に含まれる多数のビットのうち、予定された一部のビットを、アドレスエンコーディング部３５２，４５２の出力信号(ENCODE_RADD<０：３>)に対応する値に変更してライン選択アドレス信号(LINE_CHOICE_ADD<a：n>)を生成し、活性化されたリペアアドレス有効性判断信号(BANK<０：Ｎ>_REPAIR_USE_JUDG)を、ライン選択アドレス信号(BANK<０：Ｎ>_LINE_CHOICE_ADD<a：n>)と共に多数のセルラインデコーディング部４２０に各々伝達する。
このように、リペアアドレス有効性判断信号(BANK<０：Ｎ>_REPAIR_USE_JUDG)が活性化された状態で、多数のセルラインデコーディング部４２０のうちいずれか一つのセルラインデコーディング部４２０に入力される場合、活性化されたリペアアドレス有効性判断信号(BANK#_REPAIR_USE_JUDG)を受信したセルラインデコーディング部４２０は、多数のバンク(BANK０、BANK１、…、BANKＮ)４１０のうち、ライン選択アドレス信号(BANK#_LINE_CHOICE_ADD<a：n>)に対応するバンク(BANK#)のリダンダンシセル領域に具備された多数のローカルセルライン(BANK#_REPAIR_CELL_LINE<０：１５>)のうちいずれか一つのローカルセルラインを、ライン選択アドレス信号(BANK#_LINE_CHOICE_ADD<a：n>)に含まれた多数のビットのうちアドレスエンコーディング部３５２，４５２に対応してその値が変更された、予定された一部のビットの値に応答して選択する動作を行う。
また、アドレス混合部３５６、４５６は、リペアアドレス有効性判断信号(BANK<０：Ｎ>_REPAIR_USE_JUDG)が非活性化される場合、ノーマルアドレス信号(NORMAL_ADD<a：n>)と全てのビットの値が同一なライン選択アドレス信号(LINE_CHOICE_ADD<a：n>)を生成し、非活性化されたリペアアドレス有効性判断信号(BANK<０：Ｎ>_REPAIR_USE_JUDG)を、ライン選択アドレス信号(LINE_CHOICE_ADD<a：n>)と共に多数のセルラインデコーディング部４２０に各々伝達する。
このように、リペアアドレス有効性判断信号(BANK<０：Ｎ>_REPAIR_USE_JUDG)が非活性化された状態で、多数のセルラインデコーディング部４２０のうちいずれか一つのセルラインデコーディング部４２０に入力される場合、非活性化されたリペアアドレス有効性判断信号(BANK#_REPAIR_USE_JUDG)を受信するセルラインデコーディング部４２０は、多数のバンク(BANK０、BANK１、…、BANKＮ)４１０のうち、ライン選択アドレス信号(BANK#_LINE_CHOICE_ADD<a：n>)に対応するバンク(BANK#)のノーマルセル領域に具備された多数のローカルセルライン(BANK#_NORMAL_CELL_LINE<０：２N>)のうちいずれか一つのローカルセルラインを、ライン選択アドレス信号(BANK#_LINE_CHOICE_ADD<a：n>)に含まれた全てのビットの値に応答して選択する動作を行う。
図７は、図６に示した本発明の実施形態に係るライン選択アドレス生成部の構成要素のうち、アドレスエンコーディング部及びリペアアドレス有効性判断部を詳しく示した回路図である。
図７を参照すると、本発明の実施形態に係るライン選択アドレス生成部３５０、４５０の構成要素のうち、アドレスエンコーディング部３５２、４５２は、前述したアドレスエンコーディング部３５２、４５２の動作のように、各々のバンク(BANK０、BANK１、…、BANKＮ)４１０毎に区分されるリペアアドレス信号(BANK<０：Ｎ>_REPAIR_ADD<０：１５>)をバンク区分なしにエンコードして、最小のビットからなるエンコードされたリペアアドレス信号(ENCODE_RADD<０：３>)を生成することが分かる。
その詳細な動作は下記に示した<表１>を参照すると容易に分かる。
Figure 2011210351
 <表１>を参照して具体的な例示をいくつか見てみると、リペアアドレス信号(BANK<０：Ｎ>_REPAIR_ADD<０：１５>)のうち、第０リペアアドレス信号(BANK<０：Ｎ>_REPAIR_ADD<0>)を選択しようとする場合には、エンコードされたリペアアドレス信号(ENCODE_RADD<０：３>)が全てロジック‘ロー’(Low)にならなければならない。
また、リペアアドレス信号(BANK<０：Ｎ>_REPAIR_ADD<０：１５>)のうち、第３リペアアドレス信号(BANK<０：Ｎ>_REPAIR_ADD<３>)を選択しようとする場合には、エンコードされたリペアアドレス信号(ENCODE_RADD<０：３>)のうち、リペアアドレス信号(BANK<０：Ｎ>_REPAIR_ADD<０：１５>)の最下位ビットから一番目及び二番目のビット(BANK<０：Ｎ>_REPAIR_ADD<０>, BANK<０：Ｎ>_REPAIR_ADD<１>)がロジック‘ハイ’(High)になり、残り三番目及び四番目のビット(BANK<０：Ｎ>_REPAIR_ADD<２>, BANK<０：Ｎ>_REPAIR_ADD<３>)がロジック‘ロー’(Low)になる動作をする。
同様に、リペアアドレス信号(BANK<０：Ｎ>_REPAIR_ADD<０：１５>)のうち、第１０リペアアドレス信号(BANK<０：Ｎ>_REPAIR_ADD<１０>)を選択しようとする場合には、エンコードされたリペアアドレス信号(ENCODE_RADD<０：３>)のうち、リペアアドレス信号(BANK<０：Ｎ>_REPAIR_ADD<０：１５>)の最下位ビットから二番目及び四番目のビット(BANK<０：Ｎ>_REPAIR_ADD<１>, BANK<０：Ｎ>_REPAIR_ADD<３>)がロジック‘ハイ’(High)になり、残り一番目及び三番目のビット(BANK<０：Ｎ>_REPAIR_ADD<０>, BANK<０：Ｎ>_REPAIR_ADD<２>)がロジック‘ロー’(Low)になる動作をする。
そして、図７を参照すると、本発明の実施形態に係るライン選択アドレス生成部３５０、４５０の構成要素のうち、アドレス有効性判断部３５４，４５４は、リペアアドレス信号(BANK<０：Ｎ>_REPAIR_ADD<０：１５>)を各ビット毎に全て受信するいずれか一つの信号がロジック‘ロー’(Low)になる場合、それに対応してアドレス有効性判断信号(BANK<０：Ｎ>_REPAIR_USE_JUDG)をロジック‘ハイ’(High)に活性化させる動作を行う。
その時、アドレス有効性判断部３５４，４５４の動作は、各々のバンク(BANK０、BANK１、…、BANKＮ)４１０毎に区分されて動作するから次のような動作方式になる。
まず、ノーマルアドレス信号(NORMAL_ADD<a：n>)が入力され、第１バンク(BANK１)に対応するリペアアドレス信号(BANK１_REPAIR_ADD<０：１５>)のうちいずれか一つの信号がロジック‘ロー’(Low)になると仮定すれば、第１バンク(BANK１)に対応するアドレス有効性判断信号(BANK<１>_REPAIR_USE_JUDG)は、ロジック‘ハイ’(High)レベルに遷移するが、残りの第０と第２乃至第Ｎバンク(BANK０、BANK２、…、BANKＮ)に対応するリペアアドレス信号(BANK<０、２：Ｎ>_REPAIR_ADD<０：１５>)は全てロジック‘ハイ’(High)を維持する状態であるので、第０と第２乃至第Ｎバンク(BANK０、BANK２、…、BANKＮ)に対応するアドレス有効性判断信号(BANK<０、２：Ｎ>_REPAIR_USE_JUDG)は、全てそのままロジック‘ロー’(Low)レベルを維持する。
同様に、ノーマルアドレス信号(NORMAL_ADD<a：n>)が入力され、第７バンク(BANK７)に対応するリペアアドレス信号(BANK７_REPAIR_ADD<０：１５>)のうちいずれか一つの信号がロジック‘ロー’(Low)になると仮定すれば、第７バンク(BANK７)に対応するアドレス有効性判断信号(BANK<７>_REPAIR_USE_JUDG)は、ロジック‘ハイ’(High)レベルに遷移するが、残りの第０乃至第６と第８乃至第Ｎバンク(BANK０、…、BANK６、BANK８、…、BANKＮ)に対応するリペアアドレス信号(BANK<０：６、８：Ｎ>_REPAIR_ADD<０：１５>)は全てロジック‘ハイ’(High)を維持する状態であるので、第０乃至第６と第８乃至第Ｎバンク(BANK０、… BANK６、BANK８、…、BANKＮ)に対応するアドレス有効性判断信号(BANK<０：６、８：Ｎ>_REPAIR_USE_JUDG)は、全てそのままロジック‘ロー’(Low)レベルを維持する。
図８は、図６に示した本発明の実施形態に係るライン選択アドレス生成部の構成要素のうち、アドレス混合部を詳しく示した回路図である。
図８を参照すると、本発明の実施形態に係るライン選択アドレス生成部３５０、４５０の構成要素のうち、アドレス混合部３５６、４５６は、前述した説明のように、リペアアドレス有効性判断信号(BANK<０：Ｎ>_REPAIR_USE_JUDG)のうちいずれか一つの信号がロジック‘ハイ’(High)に活性化される場合、ノーマルアドレス信号(NORMAL_ADD<a：n>)に含まれた多数のビットのうち、予定された一部ビット(NORMAL_ADD<９：１２>)をアドレスエンコーディング部３５２、４５２の出力信号(ENCODE_RADD<０：３>)に対応する値に変更して、ライン選択アドレス信号(LINE_CHOICE_ADD<９：１２>)を生成する。
その時、ノーマルアドレス信号(NORMAL_ADD<a：n>)及びライン選択アドレス信号(LINE_CHOICE_ADD<a：n>)が各々１６ビットからなる信号(NORMAL_ADD<０：１５>, LINE_CHOICE_ADD<０：１５>)と仮定した場合、アドレスエンコーディング部３５２、４５２の出力信号(ENCODE_RADD<０：３>)に対応してその値が変更されたビット(LINE_CHOICE_ADD<９：１２>)を除いた残りのビット(LINE_CHOICE_ADD<０：８、１３：１５>)の値は、それに対応するノーマルアドレス信号(NORMAL_ADD<０：８，１３：１５>)のビット値と同一の状態になる。
そして、アドレス混合部３５６、４５６は、リペアアドレス有効性判断信号(BANK<０：Ｎ>_REPAIR_USE_JUDG)のうちいずれか一つの信号が非活性化される場合、ノーマルアドレス信号(NORMAL_ADD<a：n>)と全てのビットの値が同一のライン選択アドレス信号(LINE_CHOICE_ADD<a：n>)を生成する。
すなわち、アドレスエンコーディング部３５２、４５２の出力信号(ENCODE_RADD<０：３>)の出力信号は完全に無視される。
前述した本発明の実施形態では、ノーマルアドレス信号(NORMAL_ADD<a：n>)が実際に半導体メモリ装置でどのようなアドレス信号であるかを正確には示していないが、それは本発明の実施形態で提示したノーマルアドレス信号(NORMAL_ADD<a：n>)が、例えば、半導体メモリ装置で使われる全てのアドレス信号に対応することができるからである。
例えば、前述した本発明の実施形態で提示されたノーマルアドレス信号(NORMAL_ADD<a：n>)は、例えば、一般的な半導体メモリ装置での多数のワードラインのうち、いずれか一つのワードラインを選択するために使われるローアドレス信号になることができる。
このように、ノーマル信号(NORMAL_ADD<a：n>)がローアドレス信号である場合には、半導体メモリ装置に具備されたバンクのセル領域が、ワードラインを基準にノーマルセル領域とリダンダンシセル領域とに分けられ、本発明の実施形態に係るライン選択アドレス信号(LINE_CHOICE_ADD<a：n>)は、例えば、ノーマルセル領域とリダンダンシセル領域とに各々具備された多数のワードラインのうち、いずれか一つのワードラインを選択するために使われる。
同様に、前述した本発明の実施形態で提示されたノーマルアドレス信号(NORMAL_ADD<a：n>)は、例えば、一般的な半導体メモリ装置での多数のビットライン/ビットラインバーのうち、いずれか一つのビットライン/ビットラインバーを選択するために使われるカラムアドレス信号になる。
このように、ノーマルアドレス信号(NORMAL_ADD<a：n>)がカラムアドレス信号である場合には、半導体メモリ装置に具備されたバンクのセル領域が、ビットライン/ビットラインバーを基準にノーマルセル領域とリダンダンシセル領域とに分けられ、本発明の実施形態に係るライン選択アドレス信号(LINE_CHOICE_ADD<a：n>)は、ノーマルセル領域とリダンダンシセル領域とに各々具備された多数のビットライン/ビットラインバーのうち、いずれか一つのビットライン/ビットラインバーを選択するために使われる。
そして、前述した本発明の実施形態で提示されたノーマルアドレス信号(NORMAL_ADD<a：n>)は、一般的な半導体メモリ装置での多数のワードラインのうち、いずれか一つのワードラインを使用するためのローアドレス信号と、多数のビットライン/ビットラインバーのうち、いずれか一つのビットライン/ビットラインバーを選択するために使われるカラムアドレス信号との両方がノーマルアドレス信号になり得る。
このように、ノーマルアドレス信号(NORMAL_ADD<a：n>)がローアドレス信号としても使われ、カラムアドレス信号としても使われる場合には、半導体メモリ装置に具備されたバンクのセル領域が、ワードラインを基準にノーマルセル領域とリダンダンシセル領域とに分けられると同時に、ビットライン/ビットラインバーを基準にしてもノーマルセル領域とリダンダンシセル領域とに分けられるようになる。従って、本発明の実施形態に係るライン選択アドレス信号(LINE_CHOICE_ADD<a：n>)も、ノーマルセル領域およびリダンダンシセル領域に各々具備された多数のワードラインのうちいずれか一つのワードラインを選択するために使われると同時に、ノーマルセル領域およびリダンダンシセル領域に各々具備された多数のビットライン/ビットラインバーのうちいずれか一つのビットライン/ビットラインバーを選択するために使われる。
以上説明したように、本発明の実施形態を適用すると、半導体メモリ装置の内部でノーマルアドレス信号とリダンダンシアドレス信号とを混合したライン選択アドレス信号(ノーマルアドレス信号と同一のビット数を持つ)を使用して、バンクに具備されたノーマルセル領域およびリダンダンシセル領域に各々具備された多数のセルラインのうちいずれか一つのラインを選択するようにすることで、アドレス信号を伝送するための伝送ラインの数を最小限に維持することができる。
これにより、半導体メモリ装置において、アドレス信号を伝送するための伝送ラインが占める面積を最小限に維持することができる。
また、アドレス信号を伝送するための伝送ラインが最小限に維持されるので、アドレスを伝送するために消費する電流の大きさを最小限に維持することができる。
以上説明した本発明は、前述した実施形態及び添付された図面によって限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で様々な置換・変形及び変更が可能であることは、本発明が属する技術分野で通常の知識を有する者にとって明白であろう。
例えば、一つのバンクに具備されたリダンダンシセルラインの個数が１６個であると説明されたが、これは説明上便宜的に定義したものであり、実際にはもっと多い又は少ない個数のリダンダンシセルラインが一つのバンクに具備されてもよい。
また、前述した実施形態で例示した論理ゲート及びトランジスタは、入力される信号の極性によりその位置及び種類が異なることはいうまでもない。
１０，４１０：多数のバンク
３１０：バンク
２０，３２０，４２０：セルラインデコーディング部
３０：多数のリペアアドレス生成部
４０，３４０，４４０：リペアアドレス生成部
３５０，４５０：ライン選択アドレス生成部

Claims (25)

  1. ノーマルアドレス信号に応答してリペアアドレス信号を生成するリペアアドレス生成部と、
    前記リペアアドレス信号の有効性の可否に応じて、前記ノーマルアドレス信号と前記リペアアドレス信号とを混合してライン選択アドレス信号を生成するライン選択アドレス生成部と、
    前記リペアアドレス信号の有効性の可否に応じて、前記ノーマルセル領域およびリダンダンシセル領域のうちいずれか一方のセル領域を選択し、選択したセル領域に具備された多数のローカルセルラインのうちいずれか一つのローカルセルラインを、前記ライン選択アドレス信号に応答して選択するセルラインデコーディング部とを具備することを特徴とする、半導体メモリ装置。
  2. 前記リペアアドレス生成部は、
    前記ノーマルアドレス信号に応答して前記リペアアドレス信号の各ビットの値を各々決定するように構成されているものであることを特徴とする、請求項１に記載の半導体メモリ装置。
  3. 前記ライン選択アドレス生成部は、
    前記リペアアドレス信号をエンコードするアドレスエンコーディング部と、
    前記リペアアドレス信号の各ビットの値のうち少なくとも一つのビットの値が活性化されることに応答して、リペアアドレス有効性判断信号の値を決定するリペアアドレス有効性判断部と、
    前記リペアアドレス有効性判断信号に応じて前記ノーマルアドレス信号と前記アドレスエンコーディング部の出力信号とを混合して、前記ラインアドレス信号を生成するアドレス混合部とを具備することを特徴とする、請求項２に記載の半導体メモリ装置。
  4. 前記アドレス混合部は、
    前記リペアアドレス有効性判断信号が活性化される場合、前記ノーマルアドレス信号に含まれた多数のビットのうち、予定された一部のビットを前記アドレスエンコーディング部の出力信号に対応する値に変更して、前記ライン選択アドレス信号として出力することを特徴とする、請求項３に記載の半導体メモリ装置。
  5. 前記セルラインデコーディング部は、
    前記リペアアドレス有効性判断信号が活性化された状態で入力される場合、前記ライン選択アドレス信号に含まれた多数のビットのうち、前記アドレスエンコーディング部に対応してその値が変更された予定された一部のビットの値に応答して、前記リダンダンシセル領域に具備された多数のローカルセルラインのうちいずれか一つのローカルセルラインを選択することを特徴とする、請求項４に記載の半導体メモリ装置。
  6. 前記アドレス混合部は、
    前記リペアアドレス有効性判断信号が非活性化される場合、前記ノーマルアドレス信号をそのまま前記ライン選択アドレス信号として出力すること特徴とする、請求項３に記載の半導体メモリ装置。
  7. 前記セルラインデコーディング部は、
    前記リペアアドレス有効性判断信号が非活性化された状態で入力される場合、前記ライン選択アドレス信号に含まれた全てのビットの値に応答して、前記ノーマルセル領域に具備された多数のローカルセルラインのうちいずれか一つのローカルセルラインを選択することを特徴とする、請求項６に記載の半導体メモリ装置。
  8. 前記セルラインデコーディング部はコア領域に配置され、前記リペアアドレス生成部及び前記ライン選択アドレス生成部は周辺領域に配置されることを特徴とする、請求項１に記載の半導体メモリ装置。
  9. ノーマルセル領域とリダンダンシセル領域とを各々具備する多数のバンクと、
    ノーマルアドレス信号に応答してリペアアドレス信号を生成するリペアアドレス生成部と、
    前記リペアアドレス信号の有効性の可否に応じて、前記ノーマルアドレス信号と前記リペアアドレス信号とを混合して生成されたライン選択アドレス信号を生成するライン選択アドレス生成部と、
    前記ライン選択アドレス信号に応答して前記多数のバンクに各々具備されたノーマルセル領域およびリダンダンシセル領域のうちいずれか一方のセル領域を選択し、選択したセル領域に具備された多数のローカルセルラインのうち、いずれか一つのローカルセルラインを選択する多数のセルラインデコーディング部とを具備することを特徴とする、半導体メモリ装置。
  10. 前記リペアアドレス生成部は、
    前記ノーマルアドレス信号に応答して前記リペアアドレス信号の各ビットの値を決定するように構成されているものであることを特徴とする、請求項９に記載の半導体メモリ装置。
  11. 前記ライン選択アドレス生成部は、
    前記リペアアドレス信号をエンコードするアドレスエンコーディング部と、
    前記リペアアドレス信号の各ビットの値のうち少なくとも一つのビットの値が活性化されることに応答して、リペアアドレス有効性判断信号の値を決定するリペアアドレス有効性判断部と、
    前記リペアアドレス有効性判断信号に応じて前記ノーマルアドレス信号と前記アドレスエンコーディング部の出力信号とを混合して生成された前記ライン選択アドレス信号を、前記リペアアドレス有効性判断信号と共に、前記多数のセルラインデコーディング部に各々伝達するアドレス混合部とを具備することを特徴とする、請求項１０に記載の半導体メモリ装置。
  12. 前記アドレス混合部は、
    前記リペアアドレス有効性判断信号が活性化される場合、前記ノーマルアドレス信号に含まれた多数のビットのうち、予定された一部のビットを前記アドレスエンコーディング部の出力信号に対応する値に変更して、前記ライン選択アドレス信号を生成し、
    活性化された前記リペアアドレス有効性判断信号を、前記ライン選択アドレス信号と共に前記多数のセルラインデコーディング部に各々伝達することを特徴とする、請求項１１に記載の半導体メモリ装置。
  13. 前記セルラインデコーディング部の各々は、
    前記リペアアドレス有効性判断信号が活性化された状態で入力される場合、前記多数のバンクのうち、前記ライン選択アドレス信号に対応するバンクのリダンダンシセル領域に具備された多数のローカルセルラインのうちいずれか一つのローカルセルラインを、前記ライン選択アドレス信号に含まれた多数のビットのうち、前記アドレスエンコーディング部に対応してその値が変更された予定された一部のビットの値に応答して選択することを特徴とする、請求項１２に記載の半導体メモリ装置。
  14. 前記アドレス混合部は、
    前記リペアアドレス有効性判断信号が非活性化される場合、前記ノーマルアドレス信号と同一な値を持つ前記ライン選択アドレス信号を生成し、
    非活性化された前記リペアアドレス有効性判断信号を、前記ライン選択アドレス信号と共に前記多数のセルラインデコーディング部に各々伝達することを特徴とする、請求項１１に記載の半導体メモリ装置。
  15. 前記セルラインデコーディング部の各々は、
    前記リペアアドレス有効性判断信号が非活性化された状態で入力される場合、前記多数のバンクのうち、前記ライン選択アドレス信号に対応するバンクのノーマルセル領域に具備された多数のローカルセルラインのうちいずれか一つのローカルセルラインを、前記ライン選択アドレス信号に含まれた全てのビットの値に応答して選択することを特徴とする、請求項１４に記載の半導体メモリ装置。
  16. 前記多数のバンク及び前記多数のセルラインデコーディング部はコア領域に配置され、前記リペアアドレス生成部及び前記ライン選択アドレス生成部は周辺領域に配置されることを特徴とする、請求項９に記載の半導体メモリ装置。
  17. ノーマルアドレス信号に応答してリペアアドレス信号を生成するステップと、
    前記リペアアドレス信号の有効性の可否を判断するステップと、
    前記リペアアドレス信号が有効であると判断した場合、前記ノーマルアドレス信号と前記リペアアドレス信号とを混合したライン選択アドレス信号を使って、リダンダンシセル領域に具備された多数のローカルセルラインを選択的に駆動するステップと、
    前記リペアアドレス信号が有効でないと判断した場合、前記ノーマルアドレス信号をそのまま使って、ノーマルセル領域に具備された多数のローカルセルラインを選択的に駆動するステップとを含むことを特徴とする、半導体メモリ装置の動作方法。
  18. 前記生成するステップは、
    前記ノーマルアドレス信号に応答して、前記リペアアドレス信号の各ビットの値を各々決定することを特徴とする、請求項１７に記載の半導体メモリ装置の動作方法。
  19. 前記判断するステップは、
    前記リペアアドレス信号の各ビットの値のうち少なくとも一つのビットの値が活性化されることに応答して、リペアアドレス有効性判断信号の値を決定することを特徴とする、請求項１８に記載の半導体メモリ装置の動作方法。
  20. 前記リダンダンシセル領域を選択的に駆動するステップは、
    前記リペアアドレス信号をエンコードして、エンコードされたリペアアドレス信号を生成するステップと、
    前記リペアアドレス有効性判断信号の値が活性化された場合、前記ノーマルアドレス信号に含まれた多数のビットのうち、予定された一部のビットを前記エンコードされたリペアアドレス信号の値に変更して、前記ライン選択アドレス信号として出力するステップと、
    前記リペアアドレス有効性判断信号の値が活性化された場合、前記リダンダンシセル領域に具備された多数のローカルセルラインのうち、前記ライン選択アドレス信号に対応するローカルセルラインを選択して駆動するステップとを含むことを特徴とする、請求項１９に記載の半導体メモリ装置の動作方法。
  21. 前記ノーマルセル領域を選択的に駆動するステップは、
    前記リペアアドレス信号をエンコードして、エンコードされたリペアアドレス信号を生成するステップと、
    前記リペアアドレス有効性判断信号の値が非活性化された場合、前記ノーマルアドレス信号をそのまま前記ライン選択アドレス信号として出力するステップと、
    前記リペアアドレス有効性判断信号の値が非活性化された場合、前記ノーマルセル領域に具備された多数のローカルセルラインのうち、前記ライン選択アドレス信号に対応するローカルセルラインを選択して駆動するステップとを含むことを特徴とする、請求項１９に記載の半導体メモリ装置の動作方法。
  22. 前記ノーマルアドレス信号は、ローアドレス信号であることを特徴とする、請求項１７に記載の半導体メモリ装置の動作方法。
  23. 前記ローカルセルラインは、ワードラインであることを特徴とする、請求項２２に記載の半導体メモリ装置の動作方法。
  24. 前記ノーマルアドレス信号は、カラムアドレス信号であることを特徴とする、請求項１７に記載の半導体メモリ装置の動作方法。
  25. 前記ローカルセルラインは、ビットラインであることを特徴とする、請求項２４に記載の半導体メモリ装置の動作方法。
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