以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下においては、X−Yアドレス型の固体撮像装置の一例である、CMOS撮像素子をデバイスとして使用した場合を例に説明する。
ただしこれは一例であって、対象となるデバイスはMOS型の撮像デバイスに限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知用の半導体装置であって、特に、1行分の全単位構成要素に同時にアクセスして行単位で単位信号を読み出す行単位読出方式のものに、後述する実施形態が同様に適用できる。
<CMOS撮像素子の構成例>
図1は、固体撮像装置の一例であるCMOS撮像素子の一実施形態の概略構成図である。このCMOS撮像素子は、たとえばカラー画像を撮像し得る電子スチルカメラやFA(Factory Automation)カメラとして適用されるようになっている。
CMOS撮像素子12(固体撮像装置1)は、入射光量に応じた信号を出力する図示しない検出部としての受光素子(フォトダイオードなどの光電変換素子)を含む単位画素が行および列の正方格子状に配列された(すなわち2次元マトリクス状の)撮像部を有し、各単位画素からの信号出力が電圧信号であって、CDS(Correlated Double Sampling ;相関2重サンプリング)処理機能部やその他の機能部が垂直列ごとに設けられたカラム型のものである。
すなわち、図1(A)に示すように、CMOS撮像素子12は、複数の単位画素403(単位構成要素の一例)が行および列に(2次元行列状に)多数配列された撮像部(画素部)410と、撮像部410の外側に設けられた駆動制御部407と、各垂直列に配されたカラム信号処理部(図ではカラム回路と記す)422を有するカラム処理部420と、読出電流源部427と、水平選択スイッチ部460と、出力部488とを備えている。
なお、読出電流源部427は、撮像部410とカラム処理部420との間の信号経路(垂直信号線418)上に設けられ、各垂直信号線418に対してドレイン端子が接続された図示しない負荷MOSトランジスタを含む負荷トランジスタ部が配され、各負荷MOSトランジスタを駆動制御する負荷制御部(負荷MOSコントローラ)が設けられている(後述する図2を参照)。
駆動制御部407としては、たとえば水平走査部412と垂直走査部414とを備える。また、駆動制御部407の他の構成要素として、水平走査部412、垂直走査部414、あるいはカラム処理部420などのCMOS撮像素子12の各機能部に所定タイミングの制御パルスを供給する駆動信号操作部(読出アドレス制御装置の一例)416が設けられている。
これらの駆動制御部407の各要素は、撮像部410やカラム処理部420などとともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像素子(撮像デバイス)として構成される。
図1(A)では、簡単のため行および列の一部を省略して示しているが、現実には、撮像部410の各行や各列には、数十から数千の単位画素403が配置される。また、図示を割愛するが、撮像部410には、カラー画像撮像用に、各画素の受光面側には赤(R)、青(B)、緑(G)などの所定のカラーコーディングを持つ色分離フィルタが形成される。また図示を割愛するが、撮像部410の各単位画素403は、フォトダイオードなどの光電変換素子およびトランジスタ回路によって構成されている(後述する図2を参照)。
単位画素403は、垂直アドレス選択のための垂直制御線415を介して垂直走査部414と、また複数の検知部で検知され増幅素子を有する単位信号生成部で増幅された後に単位画素403から出力される画素信号S0(_1〜h;1行中の画素番号)をそれぞれ伝送する伝送線としての垂直信号線418を介してカラム処理部420と、それぞれ接続されている。
つまり、垂直信号線418は、単位画素403から出力される画素信号をカラム処理部420側に送る信号伝達線である。この垂直信号線418は、単位画素403の並び当たり1本の場合もあるが、差動伝送を用いる場合には2本の配線の組(対)とする。
水平走査部412や垂直走査部414は、駆動信号操作部416から与えられる駆動パルスに応答して読出位置の選択動作(典型的にはシフト動作)を開始するようになっている。
垂直制御線415は、単位画素403の振る舞いを規定する画素アクセス信号線である。ここでは、図面を簡略にするため1本の信号線のように示しているが、垂直制御線415は、実際には、単位画素403を駆動するための種々のパルス信号用に複数の信号線からなっている。
水平走査部412は、水平方向の読出列(水平方向のアドレス)を規定する(カラム処理部420内の個々のカラム信号処理部422を選択する)水平アドレス設定部412xと、水平アドレス設定部412xにて規定された読出アドレスに従ってカラム処理部420の各信号を水平信号線486に導く水平駆動部412yとを有する。
水平アドレス設定部412xは、図示を割愛するが、シフトレジスタあるいはデコーダを有して構成されており、カラム信号処理部422からの画素情報を所定の順に選択し、その選択した画素情報を水平信号線486に出力する選択手段としての機能を持つ。
垂直走査部414は、垂直方向の読出行(垂直方向のアドレス)を規定する(撮像部410の行を選択する)垂直アドレス設定部414xと、垂直アドレス設定部414xにて規定された読出アドレス上(水平行方向)の単位画素403に対する制御線に所定振幅のパルス信号を供給して駆動する垂直駆動部414yとを有する。
なお、特許文献1に記載のように、電子シャッタ制御を行なうべく、アドレス設定部としては、通常の読出行を指定する垂直読出走査回路とは別にシャッタ行を指定する垂直シャッタ走査回路を設けることや、通常の読出列を指定する水平読出走査回路とは別にシャッタ列を指定する水平シャッタ走査回路を設けることが考えられるが、本実施形態では、1つの垂直走査回路にてライン単位もしくは1H期間内の所定時間単位で電荷蓄積時間制御を実現するべく、デコーダ型のアドレス指定回路で垂直アドレス設定部を構成するようにしている(詳細は後述する)。
駆動信号操作部416は、図示しないが、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するタイミングジェネレータTG(読出アドレス制御装置の一例)の機能ブロックと、端子401aを介して入力クロックCLK0や動作モードなどを指令するデータを受け取り、また端子401bを介してCMOS撮像素子12の情報を含むデータDATAを出力する通信インタフェースの機能ブロックとを備える。また、水平アドレス選択制御信号を水平アドレス選択制御信号線J412を介して水平アドレス設定部412xへ、また垂直アドレス選択制御信号を垂直アドレス選択制御信号線J414を介して垂直アドレス設定部414xへ出力する。各アドレス設定部412x,414xは、それを受けて対応する行もしくは列を選択する。
なお、駆動信号操作部416は、撮像部410や水平走査部412など、他の機能要素とは独立して、別の半導体集積回路として提供されてもよい。この場合、撮像部410や水平走査部412などから成る撮像デバイスと駆動信号操作部416とにより、半導体システムの一例である撮像装置が構築される。この撮像装置は、周辺の信号処理回路や電源回路なども組み込まれた撮像モジュールとして提供されてもよい。
カラム処理部420は、垂直列(カラム)ごとにカラム信号処理部422を有して構成されており、駆動信号操作部416から制御線J420を介して供給される各種の制御信号に基づき、垂直信号線418から1行分の画素の信号を受けて、各カラム信号処理部422が対応列の画素信号S0(_1〜h;1行中の画素番号)を処理して、処理済みの画素信号S1(_1〜h;1行中の画素番号)を出力する。
たとえば、カラム信号処理部422は、図示を割愛するが、蓄積容量を具備した記憶部を有し、単位画素403から垂直信号線418を介して読み出された画素信号(単位信号)S0に基づく所定目的用の物理情報を表わす電位信号Vmを記憶するラインメモリ構造の信号保持機能を備えるようにすることができる。また同様に蓄積容量を持ち、CDS(Correlated Double Sampling ;相関2重サンプリング)処理を利用したノイズ除去手段の機能を備えるようにしてもよい。
CDS処理を行なう場合、駆動信号操作部416から与えられるサンプルパルスSHPとサンプルパルスSHDといった2つのサンプルパルスに基づいて、垂直信号線418を介して入力された電圧モードの画素情報に対して、画素リセット直後の信号レベル(ノイズレベル;0レベル)と真の信号レベルとの差分をとる処理を行なうことで、画素ごとの固定ばらつきによる固定パターンノイズ(FPN;Fixed Pattern Noise )やリセットノイズといわれるノイズ信号成分を取り除く。
なお、カラム信号処理部422には、CDS処理機能部などの後段に、必要に応じて信号増幅機能を持つAGC(Auto Gain Control) 回路やその他の処理機能回路などを設けることも可能である。
カラム処理部420の後段には、図示しない水平読出用のスイッチ(選択スイッチ)を備えた水平選択スイッチ部460が設けられている。各垂直列のカラム信号処理部422の出力端は、カラム信号処理部422から画素信号S2を順次読み出すための各垂直列に対応する水平選択スイッチ部460の選択スイッチの入力端iに各々接続されている。
水平選択スイッチ部460の各垂直列の制御ゲート端cは、水平方向の読出アドレスを制御・駆動する水平走査部412の水平駆動部412yに接続される。一方、水平選択スイッチ部460の各垂直列の選択スイッチの出力端oは、行方向に画素信号を順次転送出力する水平信号線486が共通接続されている。水平信号線486の後端には出力部488が設けられている。
水平信号線486は、単位画素403のそれぞれから垂直信号線418を介して伝送される個々の画素信号S0(詳しくはそれに基づく画素信号S2)を、垂直信号線418の配列方向である水平方向に所定順に出力するため読出線として機能するものであり、カラム信号処理部422から、垂直列ごとに存在する図示しない選択スイッチによって選択された信号を取り出して出力部488に渡す。
すなわち、カラム信号処理部422により処理された画素情報を表わす信号電荷に応じた各垂直列の電圧信号は、水平走査部412からの水平選択信号φH1〜φHhに応じた水平読出パルスφg1〜φghにより駆動される垂直列ごとに設けられた選択スイッチにより所定のタイミングで選択され水平信号線486に読み出される。そして、水平信号線486の後端に設けられた出力部488に入力される。
出力部488は、撮像部410から水平信号線486を通して出力される各単位画素403の画素信号S2_1〜h(h=n)を適当なゲインで増幅した後、撮像信号S3として外部回路97に出力端子401cを介して供給する。この出力部488は、たとえば、バッファリングだけする場合もあるし、その前に黒レベル調整、列ばらつき補正、色関係処理などを行なうこともある。
つまり、本実施形態のカラム型のCMOS撮像素子12においては、単位画素403からの出力信号(電圧信号)が、垂直信号線418→カラム処理部420(カラム信号処理部422)→水平信号線486→出力部488の順で伝送される。その駆動は、1行分の画素出力信号は垂直信号線418を介してパラレルにカラム処理部420に送り、処理後の信号は水平信号線486を介してシリアルに出力するようにする。この画素信号のカラム処理部420までの転送動作は1行分の単位画素403に対して同時に行なわれる。
なお、垂直列や水平列ごとの駆動が可能である限り、それぞれのパルス信号を単位画素403に対して水平行方向および垂直列方向の何れから供給するか、すなわちパルス信号を印加するための駆動クロック線の物理的な配線方法は自由である。
このような構成のCMOS撮像素子12において、水平走査部412や垂直走査部414およびそれらを制御する駆動信号操作部416により、撮像部410の各画素を水平行単位で順に選択し、その選択した1つの水平行分の画素の情報を同時に読み出すタイプのCMOSイメージセンサが構成される。
図1(B)に示すように、出力部488の後段に設けられる外部回路497は、撮像部410や駆動制御部407などが同一の半導体領域に一体的に形成された固体撮像素子とは別の基板(プリント基板もしくは半導体基板)上に、つまり撮像チップ外部に構成されており、各種の撮影機能に対応するべく多様な変更が可能な回路構成が採られるようになっている。
たとえば、外部回路497には、出力回路88から出力されたアナログの撮像信号S3out (個々の画素信号S1_1〜nの纏まり)をデジタルの撮像データに変換する機能部であるAD(Analog to Digital )変換部972や、AD変換部972によってデジタル化された1フレーム分の画像データD0を記憶するフレームバッファ974や、フレームバッファ974から取り込んだデジタル撮像データD1に基づいてデジタル信号処理を施す機能部であるDSP(Digital Signal Processor)で構成されたデジタル信号処理部976や、デジタル信号処理部976にてデジタル処理された画像データD2をアナログの画像信号Sout に変換するDA(Digital to Analog )変換部978が設けられる。
AD変換部972は、カラム処理部420から出力部488を介してCMOS撮像素子12の外部に出力されたアナログの撮像信号S3out をデジタルの撮像データD0に変換して、後段のフレームバッファ974を介してデジタル信号処理部976に渡す。
デジタル信号処理部976は、たとえば、デジタル信号を適当に増幅して出力するデジタルアンプ部の機能を持つ。また、たとえば色分離処理を施してR(赤),G(緑),B(青)の各画像を表す画像データRGBを生成し、この画像データRGBに対してその他の信号処理を施してモニタ出力用の画像データD2を生成する。また、デジタル信号処理部976には、記録メディアに撮像データを保存するための信号圧縮処理などを行なう機能部が備えられる。
DA変換部978から出力された画像信号Sout は、液晶モニタ(LCD;Liquid Crystal Display)などの表示デバイス980に送られる。操作者は、この表示デバイス980に表示されるメニューや画像を見ながら、撮像モードを切り替えるなどの各種の操作を行なうことが可能になる。
なお、撮像部410や駆動制御部407などからなる固体撮像素子(半導体装置や物理情報取得装置の一例)と外部回路497とによって、別体型の物理情報取得装置を構成することができるが、外部回路497も含めて、1つの半導体チップで物理情報取得装置を構成するようにしてもよい。
たとえばここでは、固体撮像装置1(CMOS撮像素子12)の後段の信号処理を担当する外部回路497を固体撮像素子(撮像チップ)外で行なう例を示したが、外部回路の全てもしくは一部(たとえばA/D変換部やデジタルアンプ部など)の機能要素を、固体撮像素子のチップに内蔵するように構成してもよい。つまり、撮像部410や駆動制御部407などが同一の半導体領域に一体的に形成された固体撮像素子と同一の半導体基板上に外部回路497を構成して、実質的に、固体撮像装置1と物理情報取得装置とが同一のものとして構成してもよい。
また、図では、水平選択スイッチ部460や駆動制御部4077を撮像部410とともに備えて固体撮像装置1(CMOS撮像素子12)を構成し、実質的に、固体撮像装置1が物理情報取得装置としても機能するように構成しているが、物理情報取得装置は、必ずしもこのような構成に限定されない。水平選択スイッチ部460や駆動制御部407の全体もしくは前記一機能部分が撮像部410と同一の半導体領域に一体的に形成されたものであることは要件ではない。水平選択スイッチ部460および駆動制御部407を、撮像部410とは異なる回路基板(別の半導体基板に限らず一般的な回路基板をも意味する)、たとえば外部回路497が設けられる回路基板に形成してもよい。
<単位画素の回路構成例と駆動回路との関係>
図2は、図1に示したCMOS撮像素子12に使用される単位画素(画素セル)403の一構成例と、単位画素403を駆動する露光時間制御(電子シャッタ)機能に関わる駆動回路(図1の垂直走査部414)との関係を説明する図である。
撮像部410内の単位画素403の構成は、通常のCMOSイメージセンサと同様であり、本実施形態では、CMOSセンサとして汎用的な4TR構成のものを使用する。もちろん、これらの画素構成は一例であり、通常のCMOSイメージセンサのアレイ構成であれば、何れのものでも使用できる。
画素内アンプとしては、たとえば寄生容量を持った拡散層を主要部に持つフローティングディフュージョン(FDA;Floating Diffusion)を電荷蓄積部として利用するフローティングディフュージョンアンプ構成のものが用いられる。一例としては、電荷生成部に対して、電荷読出部(転送ゲート部/読出ゲート部)の一例である読出選択用トランジスタ、リセットゲート部の一例であるリセットトランジスタ、行アドレス設定用の垂直選択用トランジスタ、およびフローティングディフュージョンの電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタを有する構成を使用することができる。
たとえば、図2に示す単位画素403は、単位画素に4つのトランジスタ(TRansistor)を有する4トランジスタ型画素構成(4TR構成)となっている。具体的には、単位画素403は、光を受光して電荷に変換する光電変換機能とともに、その電荷を蓄積する電荷蓄積機能の各機能を兼ね備えたフォトダイオードやフォトゲートなどで構成された電荷生成部432、電荷生成部432に対して、電荷読出部(転送ゲート部/読出ゲート部)の一例である読出選択用トランジスタ(転送トランジスタ)434、リセットゲート部の一例であるリセットトランジスタ436、垂直選択用トランジスタ440、およびフローティングディフュージョン438の電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタ442を有する。
横方向配線は同一行の画素について共通となっており、電子シャッタ制御を伴わない通常駆動時の制御と電子シャッタ制御を伴うシャッタ駆動時の制御とを任意に使い分けることができるようになっている。なお、詳細は後述するが、本実施形態における電子シャッタ制御機能としては、一般的な電荷蓄積時間を制御するいわゆる露光制御用の通常のシャッタ制御機能の他に、過剰電荷の漏込みを抑制するためのブルーミング抑制用のシャッタ制御機能もある。
たとえば、電子シャッタ制御を伴わない通常駆動時には、垂直走査部414の垂直駆動部414yによって読出対象の同一行の全単位画素403が同時に駆動制御される。また、通常のシャッタ制御機能時やブルーミング抑制用のシャッタ制御機能時には、少なくとも、各シャッタ行の全単位画素403(詳細は電荷生成部432)に蓄積されている信号電荷を一旦掃き捨てさせる駆動制御がなされる。
単位画素403を駆動する垂直駆動部414y内には、選択駆動バッファ450、転送駆動バッファ454、およびリセット駆動バッファ456が収容されている。
単位画素403は、電荷蓄積部の機能を備えた電荷注入部の一例であるフローティングディフュージョン438とからなるFDA(Floating Diffusion Amp)構成の画素信号生成部405を有するものとなっている。画素信号生成部405は、単位信号としての画素信号を生成する単位信号生成部の一例であり、電荷生成部432からフローティングディフュージョン438に移送された電荷の量に応じた電位を発生して垂直信号線418に伝達する手段として機能する。フローティングディフュージョン438は寄生容量を持った拡散層を主要部に持つ。
画素信号生成部405におけるリセットトランジスタ436は、ソースがフローティングディフュージョン438に、ドレインが電源VDDにそれぞれ接続され、ゲート(リセットゲートRG)にはリセットパルスRSTがリセット駆動バッファ456から入力される。このリセットトランジスタ436は、フローティングディフュージョン438の電位をリセットする機能を持つ。
ここで、この単位画素403は、増幅用トランジスタ442と直列に挿入された垂直選択用トランジスタ440を含んで画素を選択する4TR構成の画素であるが、増幅用トランジスタ442と垂直選択用トランジスタ440のうち、増幅用トランジスタ442の方が垂直信号線418側にあるタイプである。
すなわち、垂直選択用トランジスタ440は、ドレインが電源VDDに、ソースは増幅用トランジスタ442のドレインに接続され、さらに垂直信号線418(418)に接続さ、ゲート(特に垂直選択ゲートSELVという)は垂直選択線452に接続されている。垂直選択線452には、垂直アドレス設定部414xから発せられる垂直選択信号SELに基づく垂直選択ドライブパルスΦSELが選択駆動バッファ450を介して印加される。
増幅用トランジスタ442は、一例として、ゲートが読出選択用トランジスタ434の出力側のフローティングディフュージョン438に接続され、ドレインが垂直選択用トランジスタ440のソースに、ソースが画素線451にそれぞれ接続され、さらに垂直信号線418に接続されるようになっている。
増幅用トランジスタ442は画素線451を介して垂直信号線418に接続されており、また垂直信号線418は垂直列ごとに読出電流源部427の定電流源Inの一部をなす負荷MOSトランジスタ427zのドレインに接続され、また各負荷MOSトランジスタ427zのゲート端子には、図示を割愛する負荷制御部からの負荷制御信号SFLACTが共通に入力されている。
増幅用トランジスタ442は、信号読出し時には、各増幅用トランジスタ442に接続された負荷MOSトランジスタ427zによって、予め決められた定電流を流し続けるようになっている。つまり、負荷MOSトランジスタ427zは、選択行の増幅用トランジスタ442とソースフォロアを組むことで、垂直信号線418への信号出力をさせる。
なおこのような接続構成に限らず、図示を割愛するが、垂直選択用トランジスタ440と増幅用トランジスタ442の配置を逆にし、垂直選択用トランジスタ440は、ドレインが増幅用トランジスタ442のソースに、ソースが画素線451を介して垂直信号線418(418)に接続され、ゲートが垂直選択線452に接続されるようにしてもよい。
図2に示すような4TR構成では、フローティングディフュージョン438は増幅用トランジスタ442のゲートに接続されているので、増幅用トランジスタ442はフローティングディフュージョン438の電位(以下FD電位という)に対応した信号を電圧モードで、画素線451を介して垂直信号線418に出力する。
リセットトランジスタ436は、フローティングディフュージョン438をリセットする。読出選択用トランジスタ(転送トランジスタ)434は、電荷生成部432にて生成された信号電荷をフローティングディフュージョン438に転送する。垂直信号線418には多数の画素が接続されているが、画素を選択するのには、選択画素のみ垂直選択用トランジスタ440をオンする。すると選択画素のみが垂直信号線418と接続され、垂直信号線418には選択画素の信号が出力される。
ここで、単位画素403についての配線としては、転送ゲート配線(読出選択線TRG)453、リセット配線(RST)455、および行アドレス選択用の垂直選択線(SEL)452の3本が横方向に敷設され、垂直信号線418とドレイン線(Vdd供給配線)が縦方向に敷設され、またフローティングディフュージョン438と増幅用トランジスタ442のゲートとをつなぐなどの内部配線(画素内の配線)が敷設される。
ここで、本実施形態においては、詳細は後述するが、電荷蓄積時間を行ごとに制御するシャッタタイミング制御機能として、転送駆動バッファ454および転送ゲート配線(読出選択線)455を介して、所定行上の所定カラム位置の単位画素403の読出選択用トランジスタ434を制御する。垂直アドレス設定部414xによる読出行の制御は行単位の制御となり、それに合わせて、シャッタタイミング制御機能によってシャッタ行位置を制御する。すなわち、垂直列方向の行アドレスの時間差を露光時間設定に使うことで、ライン周期を1調整単位とする露光時間制御機能を実現する。
また、詳細は後述するが、1水平走査期間内の所定時間単位で電荷蓄積時間を制御する際には、シャッタ行位置を読出行位置と同じにしつつ、1水平走査期間内の所定タイミングで電荷生成部432の信号電荷をリセットし、その後の読出しタイミングまでを信号取得用の電荷蓄積時間とする。
このためたとえば単位画素403を駆動する垂直走査部414は、通常走査に関わる読出行についての各種の制御パルスSEL,RSTn,TRGnや、電荷蓄積時間(露光時間)調整用の転送ゲートパルスTRGsやブルーミング抑制用の転送ゲートパルスTRGsblや、電荷蓄積時間(露光時間)調整用のリセットパルスRSTsやブルーミング抑制用のリセットパルスRSTsblを生成する垂直アドレス設定部414xを備えている。
つまり、1つの走査回路にて、通常走査用の制御パルスだけでなく、電荷蓄積時間(露光時間)調整用やブルーミング抑制用の各制御パルスを生成可能になっており、通常の読出行と電荷蓄積時間調整用のシャッタ画素やブルーミング抑制用のシャッタ画素との行間隔(すなわちシャッタ画素の行位置;行単位の制御のとき)や水平画素位置(1水平走査期間内の制御のとき)を指定可能になっている。
たとえば、電荷蓄積時間調整用やブルーミング抑制用として、少なくとも転送駆動バッファ454に関しては、通常の読出行およびシャッタ画素の選択行に関して読出選択用トランジスタ434を駆動する。このため、たとえば転送駆動バッファ454は、垂直アドレス設定部414xからの通常の読出行を指定する読出パルス(転送ゲートパルス)TRGnと、電荷蓄積時間調整用のシャッタ画素の選択行を指定する転送ゲートパルスTRGsやブルーミング抑制用のシャッタ画素の選択行を指定する転送ゲートパルスTRGsblに対して論理和回路を構成して動作するようになっている。なお、アドレス選択回路546側で予め論理和を取ってから合成された転送ゲートパルスTRGを出力するようにしてもよい。
また、必要に応じて、リセット駆動バッファ456に関しても、通常の読出行およびシャッタ画素の選択行に関してリセットトランジスタ436を駆動する。このため、たとえばリセット駆動バッファ456は、垂直アドレス設定部414xからの通常の読出行に対応するリセットパルスRSTnと、電荷蓄積時間調整用のシャッタ画素の選択行に対応するリセットパルスRSTsやブルーミング抑制用のシャッタ画素の選択行に対応するリセットパルスRSTsblに対して論理和回路を構成して動作するようにする。なお、アドレス選択回路546側で予め論理和を取ってから合成されたリセットパルスRSTを出力するようにしてもよい。
読出選択用トランジスタ434は、転送ゲート配線(読出選択線TRG)453を介して転送駆動バッファ454からの転送ゲートドライブパルスΦTRGにより駆動されるようになっている。リセットトランジスタ436は、リセット配線(RST)455を介してリセット駆動バッファ456からのリセットドライブパルスΦRSTにより駆動されるようになっている。垂直選択用トランジスタ440は、垂直選択線(SELV)452を介して選択駆動バッファ450からの垂直選択信号ΦSELにより駆動されるようになっている。
また、本実施形態特有の構成要素として、単位画素403は、垂直走査部414から、通常駆動時用の転送ゲートパルスTRGnの他に、電荷蓄積時間(露光時間)調整用の転送ゲートパルスTRGsやブルーミング抑制用の転送ゲートパルスTRGsblが行ごとに転送駆動バッファ454に向けて供給されるようになっている。必要に応じて、リセット駆動バッファ456に向けて、通常駆動時用のリセットゲートパルスRSTnの他に、電荷蓄積時間調整用のリセットゲートパルスRSTsやブルーミング抑制用のリセットゲートパルスRSTsblが行ごとに供給されるようにすることもできる。
転送駆動バッファ454は、各転送ゲートパルスTRGn,TRGs,TRGsblに基づく転送ゲートドライブパルスΦTRGを読出選択用トランジスタ434に供給する。リセット駆動バッファ456は、各リセットパルスRSTn,RSTs,RSTsblに基づくリセットドライブパルスΦRSTをリセットトランジスタ436に供給する。
<単位画素の駆動方法>
図3は、図2に示した単位画素403を駆動して画素信号(単位画素403から出力される単位信号)を取得する手法を説明する駆動タイミングチャートである。特に、電子シャッタに関して、ライン周期を1調整単位として露光時間制御を行なう場合について説明するものである。なお、図5は、蓄積時間の制御に際して機械式のシャッタを併用しない場合である。図示しないが、機械式のシャッタを併用することも可能である。
図2に示した4TR構成では、リセットトランジスタ436は、フローティングディフュージョン438をリセットする。具体的には、フローティングディフュージョンの信号電荷(ここでは電子)を電源配線に捨てることによって、フローティングディフュージョン438をリセットする。
読出選択用トランジスタ(転送トランジスタ)434は、電荷生成部432にて生成された信号電荷を、電荷蓄積部の一例であるフローティングディフュージョン438に転送する。
フローティングディフュージョン438は単位信号生成部の一例である増幅用トランジスタ442のゲートに接続されているので、増幅用トランジスタ442はフローティングディフュージョン438の電位(FD電位)に対応した信号(この例では電圧信号)を、垂直選択用トランジスタ440がオンしているときに、画素線451を介して出力信号線の一例である垂直信号線418に出力する。すなわち、垂直信号線418には多数の画素が接続されているが、画素を選択するのには、選択画素のみ垂直選択用トランジスタ440をオンする。すると選択画素のみが垂直信号線418と接続され、垂直信号線418には選択画素の信号が出力される。
具体的には、図3のタイミングチャートに示すように、読出行Rについては、読出パルス(転送ゲートパルス)TRGがアクティブ(本例ではハイレベル)となり、読出選択用トランジスタ434を駆動し、電荷生成部432に入射した光が光電変換されて生成された信号電荷を、蓄積ノードとして機能するフローティングディフュージョン438に移送して読み出す。
ここで、電荷生成部432に入射した光が光電変換されて生成された信号電荷は、読出選択用トランジスタ434がオンするまで電荷生成部432に蓄積される。したがって、画素信号を読み出す前の読出選択用トランジスタ434をオンするタイミング(ts)を調整することで、露光時間を電子シャッタ動作で制御することができるようになる。シャッタタイミング(たとえばts1,ts2)とその後の通常通りに選択する読出行(t10〜t20に対応)とで、読出画素とシャッタ画素の時間間隔を調節することにより、撮像部410の単位画素403への露光時間(蓄積時間)を調節することができるようになる。
なおシャッタタイミング(たとえばts1,ts2)時には、垂直走査部414から、転送駆動バッファ454に向けて露光時間調整用の転送ゲートパルスTRGを供給して、それ以前に電荷生成部432にて生成された信号電荷をフローティングディフュージョン438に転送しておく。必要に応じて、リセットトランジスタ436に向けて露光時間調整用のリセットゲートパルスRGを供給することで、画素信号の読出処理(t10〜t20に対応)に先立って、シャッタタイミング(たとえばts1,ts2)時にフローティングディフュージョン438に転送された信号電荷をリセット電源側に掃き捨てておく。
読出行(t10〜t20に対応)における画素信号の読出し時に水平走査線帰線(水平ブランキング)期間にまず行なわれるのは、読出行Rに対応した垂直選択パルスSELをアクティブ(本例ではハイレベル)にして垂直選択用トランジスタ440をオンさせ(t10)、増幅用トランジスタ442でフローティングディフュージョン438の電荷を検出できるように、読出し行の増幅用トランジスタ442の出力と垂直信号線418とを接続して、垂直信号線418、電流源In(負荷MOSトランジスタ427)、および増幅用トランジスタ442でソースフォロワ回路を構成する。垂直信号線418の電位は、フローティングディフュージョン438の電位変動に追従する。これにより、フローティングディフュージョン438の電荷量に対応する、増幅用トランジスタ442のゲート電位で決まる電位のみが垂直信号線418に伝達される。
また、水平走査線帰線期間の開始とともに、シャッタタイミング(たとえばts1,ts2)後に電荷生成部432に信号電荷Qsig が蓄積された状態で、最初に画素信号生成部405を基準電圧にリセットする、つまりリセットゲートパルスRGをアクティブ(本例ではハイレベル)にして(t11)、リセットトランジスタ436をオンさせることで、フローティングディフュージョン438に蓄積された暗電流積分値を排出させる。これによって、フローティングディフュージョン438は、リセット電源電圧値(VRD)に設定される。
電荷蓄積時間調整用の通常のシャッタ動作時やブルーミング抑制用のシャッタ動作時には、読出行の指定をせずに垂直選択用トランジスタ440をオフ状態にしたままで、読出選択用トランジスタ(読出ゲート)434をオンさせると、電荷生成部432に蓄積されている信号電荷がフローティングディフュージョン438側に読み出され電荷生成部432をリセットする(信号電荷を空にする)ことができる。
垂直選択用トランジスタ440をオフ状態にしたままで、所定のタイミングで、リセットトランジスタ436をオンさせると、シャッタ動作時に電荷生成部432からフローティングディフュージョン438に掃き出させた信号電荷をさらにリセット電源VRD側に掃き捨てることができる。
すなわち、シャッタ動作時には、シャッタタイミング(たとえばts1,ts2)時に掃き出された信号電荷がフローティングディフュージョン438に存在するが、その分も掃き出される。したがって、シャッタタイミング(たとえばts1,ts2)時にフローティングディフュージョン438に転送された信号電荷を、シャッタタイミング(たとえばts1,ts2)の直後(たとえばts1_rst,ts2_rst)に掃き捨てておくことは必須ではない。なお、リセットゲートパルスRGをインアクティブ(本例ではローレベル)にすると(t12)、カップリングにより、フローティングディフュージョン438の電位が若干落ちる。
このとき、駆動信号操作部416からサンプルパルスSHPが出力されて、アナログフロントエンド部としてカラム処理部420内のCDS機能部をなすシフトトランジスタのゲートに供給され、各シフトトランジスタがオンする。すなわち、駆動信号操作部416からクランプパルスSHDが供給され、CDS機能部をなすクランプトランジスタのゲートに供給されて、各クランプトランジスタがオンし、リセットレベルSrst が検出される(t14)。
次に、電荷生成部432についての読出選択用トランジスタ434を駆動して、電荷生成部432から信号電荷Qsig に応じた信号成分Soを読み出す。すなわち、転送ゲートパルスTRGをハイレベルにして(t16)、読出選択用トランジスタ434をオンさせ、電荷生成部432に蓄積されていた信号電荷Qsig をフローティングディフュージョン438に移送する。このフローティングディフュージョン438に移送された信号電荷Qsig の電荷量は、増幅用トランジスタ442によって検出され、その電荷量に応じた電位が発生されて垂直信号線418に伝達される。
この後、駆動信号操作部416からクランプパルスSHDを供給して(t18)、クランプトランジスタをオンさせて、電荷生成部432が検出した信号電荷Qsig に応じた画素信号レベルSsig を検出する。
ここで、カラム処理部420では、リセットレベルSrst と画素信号レベルSsig との差分をとることで、オフセット成分が取り除かれ、真の信号成分Soを検知できる。画素ごとの固定パターンノイズの除去を行なうことができる。
信号電荷の転送が終わり、十分時間が経った後には、垂直選択パルスSELをインアクティブ(本例ではローレベル)にする(t20)。
<露光時間制御機能;基本>
図4は、露光制御(電子シャッタ)機能の基本動作を説明する図である。図4に示すように、垂直走査部414の垂直アドレス設定部414xは、通常の読出対象の行アドレスΦTRGnを指定する機能の他に、シャッタ対象の単位画素403(シャッタ画素)の行アドレスすなわちシャッタ画素位置を指定するアドレス情報(具体的には駆動パルスとしての転送ゲートパルスTRGs)を生成する機能も持っている。
垂直アドレス設定部414xのシャッタタイミング制御機能要素からはシャッタ対象の行アドレスを指定する駆動パルスΦTRGsが同一行の全単位画素403に供給されるような配線構成を採用する。これにより、駆動パルスΦTRGsで指定された行の単位画素403がシャッタ画素として指定される。
ここで、たとえば、図4に示すように、撮像領域において、読出行nとシャッタ行nsとをΔs行だけ離す場合を考える。電子シャッタの指示を受けた行nsの対象列の画素がリセットされてから再び信号電荷の蓄積を開始するので、たとえば撮像面の走査方向が上から下になっている場合、行nと行n+Δsの時間差はフレームレートと走査線数との間で所定の関係を持ち、読出行nとシャッタ行nsの間隔を調整することで、CMOS撮像素子から読み出される信号の蓄積時間を、ライン周期(1水平走査期間)を調整単位として変えることができる。
ここで、1画面の撮像時には、読出行nやシャッタ行nsを1つとすることで、電子シャッタ制御を行単位で行なうようにする。垂直アドレス設定部414xで設定されたある時点の読出行nに対して、垂直アドレス設定部414xのシャッタタイミング制御機能要素にて、全列(H1,H2,…,Hh)の画素に関して、読出行nを除く何れかの行位置、すなわちΔs行だけ離れた位置(時点)においてシャッタ行nsを設定して画素をリセットする。このリセット動作は、シャッタタイミング以前に電荷生成部432に蓄積された信号電荷を掃き捨てることで実現でき、CMOS撮像素子の場合、たとえば転送ゲート(図2の読出選択用トランジスタ434)をオンさせることで実現できる。
シャッタ行nsの画素が垂直アドレス設定部414xによって次に読出行nに設定されるまでの時間が電荷蓄積時間(いわゆる露光時間)となる、すなわち読出行nとシャッタ行nsとの時間間隔が蓄積時間となる。こうすることで、結果的には、行単位で蓄積時間を制御できる。通常の露光時間設定に際しては、シャッタ行nsに対するアクセスを行なわず、この場合、フレームレート分の時間だけ電荷の蓄積が行なわれる。
このように、CMOS撮像素子が持つライン露光の特質を利用して、電子シャッタ用の駆動パルスΦTRGsを行単位で、その行の各単位画素403に供給することで、読出行nとシャッタ行n+Δsの時間差を、行単位で各単位画素403に設定することができ、簡単に、行ごとに蓄積時間を制御できる。
ただし、X−Yアドレス型の撮像装置では各面素の蓄積フレーム時間ごとに読み出される蓄積順次読出方式となり、ここでは行単位で駆動パルスΦTRGsを供給するので、蓄積同時化読出方式すなわちグローバル露光となるCCD型とは大きく異なり、ライン露光(ローリングシャッタ(Rolling Shutter)もしくはフォーカルプレーン蓄積とも称する)となる。
<露光時間制御機能;第1実施形態(基本その1)>
図5および図6は、CMOS撮像素子12を用いた場合における露光時間制御機能の第1実施形態を説明する図である。この第1実施形態の露光時間制御機能は、露光時間制御機能の最も基本となるもの(基本その1)である。
本実施形態の垂直走査部414は、シフトレジスタ型ではなく、アドレスを自由に設定可能なデコーダ型の構成となっている。また、読出行とシャッタ行とを時分割で設定可能になっている。この垂直走査部414に対する制御は、駆動信号操作部416から発せられるアドレス選択制御信号によってなされる。以下、これらの点を中心に、露光時間制御機能の第1実施形態について説明する。
図5は、特にアドレス指定用のデータ遷移を説明するものであって、駆動信号操作部416から垂直走査部414に発せられる一連の制御データ(データストリームと称する)中のアドレス選択制御信号の振る舞いを示している。図の中央部には、データストリームの形で取り出される画像データを示している。データストリームの形で取り出される画像データ、すなわち、1フレームのデータは、1ライン分のデータを表す複数の1H期間のデータの集合である。この1H期間のデータはさらに、画像データとしては意味のないHブランキングデータと水平転送データからなる。
この1H期間中に、画素データは、一括して図1の水平転送回路5に垂直信号線4を介して転送され、それらが、水平転送期間中に読み出されることになる。
また、画像データの上部と下部には、駆動信号操作部416から垂直走査部414に発せられる一連の制御データ(データストリームと称する)中のアドレス選択制御信号の振る舞いを示している。具体的には、上部にはある水平ライン(HB1番目)のアドレス選択制御信号を示し、下部には次の水平ライン(HB2番目=HB1+1番目)のアドレス選択制御信号を示している。
まず、N番目のフレームの読出し時におけるHB1番目の1Hデータのアクセスの場合は、N番目のフレーム画像を読み出すための読出画素アドレス行R_N(行単位での指定)がアドレス選択制御信号線に駆動信号操作部416のアドレス生成機能部から出力される。次に、電荷蓄積時間Δs経過後の読出行に対応する電子シャッタ用の画素リセットを行なう画素を指定するためのシャッタ画素アドレス行S_NもしくはS_N+1(何れも行単位での指定)が、同様に駆動信号操作部416のアドレス生成機能部から出力される。
なお、詳細な説明は割愛するが、必要に応じて、ノイズ対策のために再び、読出画素アドレス行Rを出力するようにしてもよい。次のHB1番目の1Hデータのアクセスの場合は、同様に、読出画素アドレス行R’_N,シャッタ画素アドレス行S’_NもしくはS’_N+1が駆動信号操作部416のアドレス生成機能部から出力され垂直走査部414に入力される。
ここで、全ての画素を読み出す全画素アクセスの場合、R’=R+1(順読み出しの場合),(R−1:リバース読み出しの場合)となる。全ての画素を読み出さず、とびとびに一部の画素を読み出す場合は、R’はRから2以上離れた値となる。実際の画素制御では、これらのアドレス情報と、画素制御タイミング情報の両方を用いてなされる。
何れにしても、図5に示す態様では、水平ブランキング期間内において、読出画素アドレス行Rを指定するスロットとシャッタ画素アドレス行Sを指定するスロットを用意した2スロット型の時分割アドレス指定の手法を採用している。要するに、読出行とシャッタ行のアドレス指定を行なうに当たり、時分割でアドレス情報を発行するようにしている。
なお、読出画素アドレス行Rとシャッタ画素アドレス行Sとを時分割で設定して対応する単位画素403を所定タイミングで駆動できればよく、何れを先にアドレス指定するかは任意であり、図5の上部に示した例とは異なり、最下部に示すように、先にシャッタ画素アドレス行Sを指定してから読出画素アドレス行Rを指定してもよい。
読出し動作を行う行を駆動する際には、その選択された読出行についての電荷蓄積経過後に、アドレス選択回路546は、設定された読出画素アドレス行Rに基づき、その読出行の次の行との境界の水平ブランキング期間HB内で、信号電荷読出用の通常の垂直選択信号SEL、リセットパルスRSTn、および転送ゲートパルスTRGnを単位画素403の各トランジスタ434,436,440に供給するようにする(後述する図14を参照)。
また、シャッタ動作を行う行を駆動する際には、その選択されたシャッタ行についての電荷蓄積経過後に、アドレス選択回路546は、設定されたシャッタ画素アドレス行Sに基づき、そのシャッタ行の次の行との境界の水平ブランキング期間HB内で、電荷掃出し用の転送ゲートパルスTRGsを読出選択用トランジスタ434に供給するようにする(後述する図14を参照)。
こうすることで、単一の垂直走査回路(選択回路)で読出行とシャッタ行のアドレス指定を行なうことができ、その結果、垂直(読み出し)走査回路と垂直シャッタ走査回路の2系統を有する必要がある特許文献1などの従来の方式と比べて、回路構成を簡易にでき、レイアウト面積を小さくでき、LSI実装時のチップ面積を小さくできる。
つまり、ハードウエア的な対処を必要とする特許文献1に記載の仕組みに対して、この第1実施形態の仕組みは、ハードウエア的な対処が基本的には不要である点で、回路規模を特許文献1に記載の仕組みよりも小さくできる点で非常に優れている。
すなわち、特許文献1に記載の仕組みでは、ライン単位での露光制御を行なおうとすると、通常の読出行に関する行選択を行なうための垂直走査回路と、シャッタ行に関する行選択を行なうための垂直走査回路とを個別に設けなければならず、回路規模が大きくなるので、この第1実施形態の仕組みがなす効果は大きい。
図6は、第1実施形態の電子シャッタ動作による露光時間制御の状態を示す図である。ここで、図6(A)は、電荷蓄積期間(シャッタ時間)Δsがフレーム間で変動しない場合の垂直アドレスのアクセス状況を示している。一方、図6(B)は、電荷蓄積期間Δsがフレーム間で変動する場合の垂直アドレスのアクセス状況を示している。図6(A)および図6(B)において、横軸は時間、縦軸は垂直アドレスを示す。また、左側からN−1番目のフレーム、N番目のフレーム、N+1番目のフレームを表している。
また、斜め右上に遷移する実線LRは読出アドレス遷移を示し、斜め右上に遷移する点線LSはシャッタアドレス遷移を示す。また、線分Δsは読出行V1における電荷蓄積時間を示し、この電荷蓄積時間Δsは、点線LS上の読出行V1と対応したシャッタアドレスから直線LR上の同一読出行V1(読出アドレス)までの期間となる。つまり、ある読出行V1に関しては、電荷生成部432の電荷蓄積に対してリセット動作を加えるシャッタ時点Tstから、その電荷生成部432から信号電荷を読み出す時点Trdまでの時間が電荷蓄積時間Δsとなる。
たとえば、N番目のフレームの読出しに対する電荷蓄積時間Δsは、線分Δs_Nで規定される。他方、N+1番目のフレームの読出しに対する電荷蓄積時間は、線分Δs_N+1で規定される。基本的には、図5でも説明したように、読出画素アドレス行Rが設定されることでフレーム画像が読み出される1フレーム期間内において、N番目のフレーム画像を読み出すための読出画素アドレス行R_Nを設定して画素信号を読み出す時点には、電荷蓄積時間Δs経過後の読出し対象となる当該N番目のフレーム用のシャッタ画素アドレス行S_N(t1のとき)もしくは次のN+1番目のフレーム用のシャッタ画素アドレス行S_N+1(t2のとき)を、読出画素アドレス行R_Nとの間で時分割で設定することになる。
ここで、図6(A)では、何れのフレームにおいても電荷蓄積時間Δsが一定(Δs_N≠Δs_N+1)である。このように、電荷蓄積時間にフレーム間で変化がない場合、図5に示したような2スロット型の時分割アドレス指定の手法を採用した場合でも、N番目のフレーム画像を読み出すための読出画素アドレス行Rと、電荷蓄積時間Δs経過後に読出し対象となる行(シャッタ行)を示すシャッタ画素アドレス行S_NもしくはS_N+1を時分割でアドレス指定することができるので、無効フレーム(捨てフレーム)が発生することなく全てのフレームで正常な画像を取り込むことができる。
一方、図6(B)では、蓄積時間が短いフレームから長いフレームに遷移する場合を示している。光学絞りを使用した露光制御ではなく、電子シャッタ機能を用いて電荷蓄積時間を制御することで露光制御を行なおうとすると、電荷蓄積時間(シャッタ時間)がフレーム間で連続的に変化する(Δs_N≠Δs_N+1)ことが頻繁に起こり得る。
ここで、たとえば、N番目のフレームの蓄積時間Δs_NがN+1番目のフレームの蓄積時間Δs_N+1よりも短い(Δs_N<Δs_N+1)ときには、N番目のフレーム中のある期間(t3〜t4間の任意の時点)については、読出画素アドレス行R_Nを設定して画素信号を読み出す時点には、電荷蓄積時間Δs経過後の読出し対象となる当該N番目のフレーム用のシャッタ画素アドレス行S_Nと次のN+1番目のフレーム用のシャッタ画素アドレス行S_N+1といった2つのシャッタアドレス(点線LS_N,LS_N+1上の2つのアドレス)を時分割でアドレス指定せざるを得なくなる重なり期間が生じてしまう。
実際の所は、図5に示したような2スロット型の時分割アドレス指定の手法では対応できず、2つのシャッタアドレスS_N,S_N+1のうちの何れか一方のみした設定できないので、蓄積時間異常が発生する(詳細については第2実施形態で説明する)。したがって、図5に示したような2スロット型の時分割アドレス指定の手法のままでは、この蓄積時間異常のフレームの画像を使わないように、無効フレーム(捨てフレーム)として処理する必要がある。
これに対応して、図1に示した外部回路497では、無効フレームを無画像フレームにして出力することも考えられるが、有効画像が連続フレームとして出力されるように、デジタル信号処理部976は、無効フレームについては、フレームバッファ974に記憶しておいた当該無効フレームよりも1フレーム前のフレーム画像に置き換えて出力するようにするのがよい。
<露光時間制御機能;第2実施形態(基本その2)>
図7は、露光時間制御機能の第2実施形態を説明する図である。この図7では、第1実施形態の図5と図6とを対応付けて1つの図面で示している。
この第2実施形態の露光時間制御機能は、露光時間制御機能の基本その1に対する変形例(基本その2)であって、第1実施形態における蓄積時間異常の発生に対処するものであり、シームレスシャッタ方式と呼ぶ態様である。
ここで、「シームレスシャッタ方式」とは、電子シャッタ機能を用いて電荷蓄積時間を制御することで露光制御を行なおうとする場合に、電荷蓄積時間(シャッタ時間)がフレーム間で連続的に変化する場合でも、無効フレーム(捨てフレーム)を発生させることなく、連続した画像データの取込みを可能とするものである。
図7(A)において、読出画素アドレス行R_Nを設定して画素信号を読み出す時点に、電荷蓄積時間Δs経過後の読出し対象となる2つのシャッタアドレス(点線LS_N,LS_N+1上の2つのアドレス)を時分割でアドレス指定せざるを得なくなる重なり期間(t3〜t4)に入った読出時点Trdのとき、たとえばN+1番目のシャッタアドレス(点線LS_N+1上のアドレス)の設定の方を優先する場合を考える。
このときには、一方のシャッタアドレスS_N+1が駆動信号操作部416のアドレス生成機能部から出力されると、他方のシャッタアドレス(点線LS_N上のアドレス)の設定が中断されて、重なり期間(t3〜t4)に該当する読出行R_Nの電荷蓄積時間が図に示すように、N−1番目のフレームについての読出画素アドレス行R_N-1の設定時点からN番目のフレームについての読出画素アドレス行R_Nの設定時点まで(1フレーム期間に略等しい)と、本来N番目のフレームに設定すべき電荷蓄積時間Δs_Nよりも長くなってしまう。
これにより、N番目のフレームで読み出した絵を見ると途中から明るくなっており、利用できない絵となる。そのため、このN番目のフレームを無効フレーム(捨てフレーム)として捨てなければいけなくなる。これは、図5や図7(B)に示すように、シャッタ画素アドレス行Sを指定するアドレススロットとしては1つしか用意されていないためである。
そこで、この第2実施形態では、シャッタ画素アドレスを指定するアドレススロット数を“1”だけでなく“2”以上の複数にも適宜変更可能にする。そして、蓄積時間が短いフレームから長いフレームに遷移する場合において、重なり期間以外、すなわちN番目のフレームの始点tsから重なり期間の始点t3まで(ts〜t3)と重なり期間の終点t4からN番目のフレームの終点teまで(t4〜te)は、図7(B)および図7(C)に示すように、第1実施形態と同様にシャッタ画素アドレス行Sを指定するアドレススロットを1つとして、期間ts〜t3ではシャッタ画素アドレス行S_Nを指定し(図7(B))、期間t4〜teではシャッタ画素アドレス行S_N+1を指定する(図7(C))。
また、2つのシャッタアドレス(点線LS_N,LS_N+1)を時分割でアドレス指定せざるを得なくなる重なり期間(t3〜t4)に入ったときには、図7(D)に示すように、シャッタ画素アドレス行Sを指定するアドレススロットを複数(具体的には2つ)とし、そのシャッタ画素アドレス行S用の複数のスロットを使って、2つのシャッタアドレス(点線LS_N,LS_N+1上の2つのアドレス)を時分割で設定する。こうすることで、シャッタアドレス遷移の重なりを許し、捨てフレームの発生を抑えることができる。
なお、2つのシャッタ画素アドレス行を時分割で設定して対応する単位画素403を所定タイミングで駆動できればよく、図中で、括弧書き無しと括弧書き有りとで示すように、2つのシャッタアドレス(S_N,S_N+1)の指定自体はどちらが先でもかまわない。もちろん、さらに読出画素アドレス行Rとの関係においても3つのアドレスを時分割で設定して対応する単位画素403を所定タイミングで駆動できればよく、何れを先にアドレス指定するかは任意であり、たとえば先にシャッタ画素アドレス行S_Nを指定してから読出画素アドレス行Rを指定し、その後にシャッタ画素アドレス行S_N+1を指定してもよい。
ブルーミング抑制用のシャッタ動作を行う行を駆動する際には、その選択されたブルーミング抑制シャッタ行についての電荷蓄積経過後に、アドレス選択回路546は、設定されたブルーミング抑制シャッタ画素アドレス行Sblに基づき、そのブルーミング抑制シャッタ行の次の行との境界の水平ブランキング期間HB内で、電荷掃出し用の転送ゲートパルスTRGsblを読出選択用トランジスタ434に供給するようにする(後述する図14を参照)。
なお、正確には、重なり期間が生じる遷移フレームでは、複数のシャッタアドレスを時分割で設定する時間が必要になるので、単一のシャッタアドレスを設定する場合に比べて、電荷蓄積時間がS_NもしくはS_N+1の設定時間間隔分だけ短くなってしまう。しかしながら、割合としては、1水平走査期間内のさらにブランキング期間中のごく一部の期間であり、極めて短いために、絵として問題にはならない。
<露光時間制御機能;第3実施形態;ブルーミング抑制シャッタ機能付き(その1)>
図8〜図10および図11は、露光時間制御機能の第3実施形態を説明する図である。この第3実施形態は、ブルーミング抑制用のシャッタ機能を追加した態様であり、第1実施形態に対する変形例として示している、すなわち、電荷蓄積期間(シャッタ時間)が、フレーム間で変動しない場合で示している。
図2に示したように、単位画素403は、入射した光を電子に変換するフォトダイオード(PD)などでなる電荷生成部432と、この電荷生成部432で生成された信号電荷を垂直信号線418を介してカラム処理部420側に読み出すトランジスタ回路で構成された画素信号生成部405とで構成されている。
電荷生成部432は、入射した光の総量に応じて光電変換して信号電荷(たとえは電子)を生成し蓄積して行くが、蓄積可能な容量には限界があるので、入射光強度が強いときや電荷蓄積時間が長いときには、限界値を超えて光電変換された信号電荷が蓄積領域から溢れ出る。溢れた大部分の信号電荷は、基板側に流れて行くようにデバイスを設計するのであるが、近年の微細化の進展によって、隣接する画素同士の距離が近くなり、その結果、溢れた信号電荷のうち、隣接画素に飛び込む割合が増える。
たとえば、グリーン(G)の光が多量に入射し、それに比べて、赤(R)の光が少なかったとする。この場合、カメラシステムの絞りを開けるなどして、入射光量を増やして行くと先ず、緑の画素の電荷生成部432が信号電荷で一杯になり飽和状態となるので、そこから溢れた信号電荷は、赤の電荷生成部432にも飛び込むことになる。この現象を、緑から赤にブルーミングが起こったと呼ぶ。
一方、実際に読み出す単位画素403では、電荷生成部432から信号電荷を読み出した後、次に信号電荷を読み出すまでにどれだけの光が信号電荷に変換されたかで、その単位画素403の信号レベル(輝度)が決まる。
電子シャッタ動作時には、電荷掃捨て用の電荷生成部432に対するリセット処理から、実際に信号電荷を垂直信号線418側に読み出すまでが問題となる。したがって、ブルーミング現象の抑制のためには、このシャッタ動作時のリセット時点から読出しまでの間に、隣接画素から飛び込んでくる信号電荷の量を如何に少なくできるかが肝要である。
そこで、注目している単位画素403aに隣接している溢れる可能性のある単位画素403bに対して、予め予備的な画素リセットを行ない、注目している単位画素403aへ単位画素403bから過剰電荷が溢れる影響を最小にする。この隣接画素に対する予備的な画素リセット動作を「ブルーミング対策シャッタを行なう」と呼ぶ。
たとえば、デジタルスチルカメラでは、静止画を撮り込む前に、通常、小画面のたとえば液晶モニタに動画(被写体画像)を映し出して被写体を確認(モニタリング)する作業が行なわれる。この被写体を確認している段階(モニタリングモード)では、液晶モニタの画素数に応じた荒い画像(低解像度の画像)でよいので、画素情報の間引き処理が行なわれる。また、デジタルスチルカメラなどの携帯機器における画像伝送では、送信のデータレートが限られている。したがって、静止画については高精細な画像を得るために全画素の画素情報を伝送し、動画については画素情報を間引きすることによって情報量を減少させて伝送するべく、画素情報の間引き処理が行なわれる。
垂直方向についての画素情報の間引き処理では、実際に使用する行を間引く処理が行なわれる。この場合、イメージセンサから画素情報を全画素分(全行分)読み出した後、外部の信号処理系で画素情報を行単位で間引く方法と、単位画素403からの画素信号の読出し自体を行単位で間引く方法の何れかを採ることが考えられる。
図8〜図10および図11は、後者の場合の間引き処理方法の概要を説明する図である。単位画素403からの画素信号の読出し自体を行単位で間引く場合、読出し行に対しての間引き行を一意に特定することができる。
図8に示す例では1行間引きの例で示しているが、この場合、1行置きに読出行と間引き行とが配される。単純な間引き読みにすると、間引き行に対しては、複数のフレームに亘って信号電荷の継続的な蓄積があるものの読出しが行なわれないので、そのままでは隣接する読出行に過剰電荷が溢れることになる。
この問題を解消するべく、図8に示すように、読出行nの単位画素403から信号電荷を読み出す前に、隣接する(走査方向の何れか一方側で十分)間引き行nに対応したシャッタ行(特にブルーミングBL抑制行あるいは過剰電荷掃出アドレス行と呼ぶ)の単位画素403を電子シャッタ機能を使って、予備的な画素リセット動作(ブルーミング対策シャッタ)を行なう。走査方向の他方側のBL抑制行に関しては、次の読出行n+1でのブルーミング対策シャッタによって過剰電荷の発生を抑制できる。
このためには、図11に第3実施形態の露光時間制御機能におけるアドレス指定用のデータ遷移を示すように、通常のシャッタ行Sの指定に加えて、ブルーミング対策シャッタ行Sblの指定も必要となる。すなわち、水平ブランキング期間内において、読出画素アドレス行Rを指定するスロットと通常のシャッタ画素アドレス行Sを指定するスロットとブルーミング対策シャッタ画素アドレス行Sbl(行単位での指定)を指定するスロットを用意した3スロット型の時分割アドレス指定の手法を採用する。要するに、シャッタ行のアドレス指定として、通常のシャッタ行Sとブルーミング対策シャッタ行Sblとを時分割で発行する。
なお、2種類のシャッタ画素アドレス行S,Sblを時分割で設定して対応する単位画素403を所定タイミングで駆動できればよく、アドレス設定自体はどちらが先でもかまわない。もちろん、さらに読出画素アドレス行Rとの関係においても3つのアドレスを時分割で設定して対応する単位画素403を所定タイミングで駆動できればよく、何れを先にアドレス指定するかは任意であり、たとえば図中の最下部に示すように、先にシャッタ画素アドレス行Sblを指定してから読出画素アドレス行Rを指定し、その後にシャッタ画素アドレス行Sを指定してもよい。
図9,図10に示すように、N番目のフレーム中のある時点で読出画素アドレス行R_Nを設定して画素信号を読み出すときには、電荷蓄積時間Δs経過後の読出し対象となる当該N番目のフレーム用のシャッタ画素アドレス(点線LSもしくはLS_N+1上のアドレス)およびブルーミング対策用のシャッタアドレス(一点鎖線LSbl_N,LSbl_N+1上のアドレス)を時分割でアドレス指定することになる。
こうすることで、単一の垂直走査回路(選択回路)で読出行と通常のシャッタ行とブルーミング対策シャッタ行のアドレス指定を行なうことができる。垂直走査回路を個別に用意する必要がある特許文献1などの従来の方式と比べて、回路構成を簡易にでき、レイアウト面積を小さくでき、LSI実装時のチップ面積を小さくできる。
垂直走査部414自体に対しては一切のハードウエア的な変更を加えずに、アドレス指定用のスロットを増やすだけで対応が可能であり、品種の変更やブルーミング対策モードを追加変更する際には、垂直走査部414に対する駆動信号操作部416からのアドレス指定用の論理変更だけで対応できるため、ソフトウエア的な変更で対処できるのでその変更が容易であり、品種展開に有利である。
なお、ブルーミング対策シャッタ行Sblを如何様に指定するかに関しては、読出行に隣接する走査方向上流側と下流側の間引き行を対象にブルーミング抑制用のシャッタを掛ければよい。ただし、実際には、読出行が順に走査されていくので、上流側と下流側の双方にブルーミング抑制用のシャッタを掛ける必要はなく、基本的には、以下の2つの例が考えられる。
たとえば、図9に示す第1例は、ある時点において、読出行nとシャッタ行nを指定する際、シャッタ行nに隣接する走査方向上流側のBL抑制行1に対してブルーミング対策シャッタ用のリセット動作を行なう場合を示している。この場合、図8,図9に示すように、N番目のフレームの読出行nの読出時には、その読出行nの電荷蓄積時間がΔsであるし、BL抑制行1の電荷蓄積時間Δbs1 もΔsに等しくなる。よって、このBL抑制行1から読出行nへの過剰電荷の漏込みを防止できる。
また、走査方向下流側のBL抑制行2に関しては、電荷蓄積時間Δbs2 は、直前のN−1番目のフレームの読出行n+1用のブルーミング対策シャッタ用のリセット動作時点から読出行nの読出時点までとなるので、概ね1フレーム期間となり、複数フレームに亘って電荷が蓄積され続けることを回避できるので、BL抑制行2から読出行nへの過剰電荷の漏込みを概ね防止できると考えてよい。ただし、電荷蓄積時間Δbs2 は、電荷蓄積時間Δs,Δbs1に比べると長くなるので、ブルーミング対策効果はやや劣る。
一方、図10に示す第2例は、ある時点において、読出行nとシャッタ行nを指定する際、シャッタ行nに隣接する走査方向下流側のBL抑制行2に対してブルーミング対策シャッタ用のリセット動作を行なう場合を示している。この場合、図8,図10に示すように、N番目のフレームの読出行nの読出時には、その読出行nの電荷蓄積時間がΔsであるし、BL抑制行2の電荷蓄積時間Δbs2 もΔsに等しくなる。よって、このBL抑制行2から読出行nへの過剰電荷の漏込みを防止できる。
また、走査方向上流側のBL抑制行1に関しては、電荷蓄積時間Δbs1 は、直前の読出行n−1用のブルーミング対策シャッタ用のリセット動作時点から読出行nの読出時点までとなるので、“Δs+1H≒Δs”期間となる。よって、BL抑制行1から読出行nへの過剰電荷の漏込みを防止できる。この第2例の方が、読出行nに隣接する両隣の間引き行からの過剰電荷の漏込みをほぼ完全に防止できる。
<露光時間制御機能;第4実施形態;ブルーミング抑制シャッタ機能付き(その2)>
図12は、露光時間制御機能の第4実施形態を説明する図である。図12では、第1実施形態の図5と図6とを対応付けて1つの図面で示している。この第4実施形態は、第3実施形態と同様に、ブルーミング抑制用のシャッタ機能を追加した態様であり、第2実施形態に対する変形例として示している。すなわち、電荷蓄積期間(シャッタ時間)が、フレーム間で変動する場合で示している。
基本的な動作は第3実施形態と同じであるが、電荷蓄積期間(シャッタ時間)がフレーム間で変動する場合には、第2実施形態で説明したことから推測されるように、N番目およびN+1番目のフレーム画像を読み出すための読出画素アドレス行Rに対応する通常のシャッタアドレス(点線LS_N,LS_N+1)とブルーミング抑制用のシャッタアドレス(点線LSbl_N,LSbl_N+1)とを時分割でアドレス指定せざるを得なくなる重なり期間が生じる。
第3実施形態のように、通常のシャッタ画素アドレス行Sとブルーミング抑制用のシャッタアドレスを指定するアドレススロットとしてそれぞれ1つしか用意しないと、対応できず、蓄積時間異常が発生するので、この蓄積時間異常のフレームの画像を使わないように、無効フレーム(捨てフレーム)として処理する必要がある。
そこで、この第4実施形態では、シャッタ画素アドレスを指定するアドレススロット数を“4”以上の複数にも適宜変更可能にする。そして、蓄積時間が短いフレームから長いフレームに遷移する場合において、重なり期間以外、すなわちN番目のフレームの始点tsから重なり期間の始点t3まで(ts〜t3)と重なり期間の終点t4からN番目のフレームの終点teまで(t4〜te)は、図12(B)および図12(C)に示すように、第3実施形態と同様にシャッタ画素アドレスを指定するアドレススロットを通常のシャッタ画素アドレス行S用とブルーミング抑制用シャッタ画素アドレス行Sbl用の2つとする。
そして、期間ts〜t3ではシャッタ画素アドレス行S_Nおよびブルーミング抑制用シャッタ画素アドレス行Sbl_Nを指定し(図12(B))、期間t4〜teではシャッタ画素アドレス行S_N+1およびブルーミング抑制用シャッタ画素アドレス行Sbl_N+1を指定する(図12(C))。
また、4つのシャッタアドレス(点線LS_N,LS_N+1および一点鎖線LSbl_N,LSbl_N+1上のアドレス)を時分割でアドレス指定せざるを得なくなる重なり期間(t3〜t4)に入ったときには、図12(D)に示すように、シャッタ画素アドレスを指定するアドレススロットを2つではなく4つとする。
そして、その4つのシャッタ画素アドレススロットを使って、4つのシャッタアドレス(点線LS_N,LS_N+1および一点鎖線LSbl_N,LSbl_N+1上のアドレス)を時分割で設定する。こうすることで、シャッタアドレス遷移の重なりを許し、捨てフレームの発生を抑えることができるとともに、ブルーミング抑制も可能となる。
なお、2種類および各2つのシャッタ画素アドレス行S_N,S_N+1,Sbl_N,Sbl_N+1を時分割で設定して対応する単位画素403を所定タイミングで駆動できればよく、アドレス設定自体は何れを先にするかは任意であり、図中で、括弧書き無しと括弧書き有りとで示すように、4つのシャッタアドレス(Sbl_NとS_Nの対,Sbl_N+1とS_N+1の対)の指定自体は、どちらが先でもかまわない。
さらに、読出画素アドレス行Rとの関係においても5つのアドレスを時分割で設定して対応する単位画素403を所定タイミングで駆動できればよく、何れを先にアドレス指定するかは任意であり、たとえば先にシャッタ画素アドレス行Sbl_N,Sbl_N+1を指定してから読出画素アドレス行Rを指定し、その後に通常のシャッタ画素アドレス行S_N,S_N+1を指定してもよい。
<露光時間制御機能;第5実施形態;ノイズ抑制機能付き(その1)>
図13および図14は、露光時間制御機能の第5実施形態を説明する図である。この第5実施形態の特徴部分は、上記第1〜第4実施形態の露光時間制御機能を実現するに当たって、アドレス設定時のノイズ発生を抑制する仕組みが設けられている点である。後述する第6実施形態との関係では、ソフトウエア的に対処する点に特徴がある。
すなわち、上記第1〜第4実施形態の露光時間制御機能を実現する複雑な動作を行なわせた場合、回路動作遷移に伴い、多くのノイズが発生する可能性がある。
たとえば、図13に示すように、固体撮像素子10は、撮像部410とともに、同一の半導体チップ上に、水平走査部412や垂直走査部414や駆動信号操作部416などが配される。ここで、垂直走査部414は、撮像部410の2^N(“^”はべき乗を示す)本の行の垂直制御線415に対して、1行ずつ対応付けられた出力ドライバ548を有する垂直駆動部414yと、各出力ドライバ548に対応付けられたデコーダ型のアドレス選択回路546を有する垂直アドレス設定部414xとを備えている。
駆動信号操作部416には、アドレス選択制御信号を生成するアドレス生成回路417が設けられており、各アドレス選択回路546には、ある時点において、読出行、通常のシャッタ行、あるいはブルーミング抑制用のシャッタ行をそれぞれ1行ずつ選択するべく、N本のアドレス選択制御信号ADSEL が駆動信号操作部416のアドレス生成回路417から供給されるようになっている。
アドレス選択回路546は、アドレス選択制御信号ADSEL の1/0(H/L)の状態で示されるNビットのアドレス情報を10進数にデコードし、その10進数で示されるアドレス行のアドレス選択回路546のみが、所定のタイミングで自信の出力をアクティブとする。たとえば、8ビットでアドレス選択制御信号ADSEL が表されているとき、アドレス情報が“00000001”である場合には、1行目のアドレス選択回路546のみが所定のタイミングで出力をアクティブにする。なお、このデコード処理は、読出行R、シャッタ行S、ブルーミング抑制用シャッタ行Sblのそれぞれについてなされる。
所定のタイミングとしては、本実施形態のように、いわゆるローリングシャッタとなる1水平走査期間を1単位とする行単位での露光時間制御とする場合であれば、アドレス選択制御信号ADSEL のアドレスデータの遷移のタイミングとほぼ同じでよく、デコード結果を即時に出力する形態を採ることができる。
この場合、アドレス選択回路546は、読出行に関する制御パルスとして、アクティブ期間が読出画素アドレス行Rのデータ期間とほぼ等しい読出画素アドレス行Rをデコードしたままの垂直選択信号SELを出力する。またアドレス選択回路546は、転送ゲートパルスTRGnやリセットパルスRSTnに関しては、それぞれのアクティブ期間が、垂直選択信号SELのアクティブ期間内の所定位置で所定期間アクティブとなるように出力すればよい。
また、アドレス選択回路546は、シャッタ行(電荷蓄積時間調整用やブルーミング抑制用の双方を含む)に関する制御パルスとして、アクティブ期間がシャッタ画素アドレス行S,Sblのデータ期間とほぼ等しい、シャッタ画素アドレス行Sをデコードしたままの転送ゲートパルスTRGsやシャッタ画素アドレス行Sblをデコードしたままの転送ゲートパルスTRGsblを出力する。
もちろん、アドレス選択回路546は、デコード結果を波形整形した後に出力することも可能であり、垂直選択信号SELや各シャッタ用の転送ゲートパルスTRGs,TRGsblのアクティブ期間が、それぞれのアドレスデータ期間幅よりも狭くすることは可能である。
ここで、アドレス選択制御信号ADSEL はN本であるのに対して、アドレス選択回路546は2^N個存在し、何れもが常時アドレス選択動作を並行して行なう必要があるので、その全てのアドレス選択回路546に対して、N本のアドレス選択制御信号ADSEL を共通に供給する必要があり、アドレス選択制御信号ADSEL の負荷が重たくなる。
このため、駆動信号操作部416のアドレス生成回路417と各アドレス選択回路546との間の垂直アドレス選択制御信号線J414上には、アドレスドライバ542を有する駆動部540が設けられている。駆動部540は、アドレス選択回路546入力側に配され、駆動信号操作部416から供給されるアドレス選択制御信号(アドレスデータ)をバッファリングしてアドレス選択回路546に供給するようになっている。
垂直走査部414や駆動信号操作部416や撮像部410などのチップ内の各機能部には、半導体チップの外部から電源供給する電源パッドP100および接地パッドP102から電源線L100および接地線L102(纏めて内部電源供給線とも呼ぶ)を介して電源供給されるようになっている。電源パッドP100および接地パッドP102には、チップ外部に設けられた電源回路600から電源線L110および接地線L112(纏めて外部電源供給線とも呼ぶ)を介して電源供給される。
なお、詳細には、たとえば垂直走査部414について見れば、その内部でさらに、駆動部540、垂直アドレス設定部414x、垂直駆動部414yのそれぞれに、電源パッドP100_414および接地パッドP102_414から個別に電源供給するようにする。いわゆるポイントアースの考え方である。さらに好ましくは、垂直走査部414用の電源パッドP100_414および接地パッドP102_414からではなく、大元の電源パッドP100および接地パッドP102から個別に電源供給することで、ポイントアースの考え方をより完全にするのがよい。
ここで、垂直走査部414の駆動部540の各アドレスドライバ542でアドレス設定時にドライブ電流に変化があると、そのドライブ電流の変化すなわちスパイク電流が、電源パッドP100,P102と各アドレスドライバ542間の、電源供給用のチップ内部の電源線L100_540,L102_540やチップ外部の電源線L100_600,L102_600に流れ、その電源線L100_540,L102_540,L100_600,L102_600が持つインダク成分によって、電源回路600から出力される電源電圧出力Vddに逆方向起電力が発生し、ノイズの大きな要素となる。
特に、たとえば読出行Rからシャッタ行Sへのアドレスデータの遷移時やシャッタ行Sからブルーミング抑制用シャッタ行Sblへのアドレスデータの遷移時など、アドレスデータの遷移時にスパイク電流が発生すると、画面上では、電源供給線が持つインダクタンス成分によってリンギング状の大きなノイズが発生する可能性がある。
垂直駆動部414yの出力ドライバ548も、1行分の全単位画素403を駆動するので、負荷は重たいが、信号電荷の読出処理は有効画像領域外となる水平ブランキング期間内に行なうようにするので、スパイク電流が発生したとしても、画面上にリンギング状の大きなノイズが発生することはないと考えてよい。
そこで、この第5実施形態では、単位画素403から画素信号を垂直信号線418側に読み出す一連の駆動タイミング期間におけるノイズに弱い期間には、ノイズの発生元となるアドレスドライバ542におけるアドレス制御情報の遷移を行なわせないようにする。このためには、アドレス設定時のデータ遷移のタイミングが、ノイズに弱い期間、具体的には、画素信号の読出し期間に入り込まないようにする。画素信号の読出し期間中は、アドレスドライバ542へのアドレス選択制御信号ADSEL を変化させないことにより、垂直走査部414によってスパイク電流が発生することを防ぐのである。
たとえば、図14には、図5に示した制御データ中のアドレス選択制御信号の振る舞いと対応付けて、単位画素403に対する駆動タイミングチャートが示されている。
読出行では、読出行Rの指定に対応する行の垂直選択信号SELがアクティブとなり、その行の全画素が画素信号の垂直信号線418への読出しが可能な状態となる。したがって、この垂直選択信号SELがアクティブ状態にある期間(t10〜t20)のは、デコーダ型の垂直走査部414の内部状態を、画素信号の読出期間中には変化させないようにする。
特に、リセットトランジスタ436へのリセットパルスがアクティブとなりサンプルパルスSHDによって信号レベルSsig の検出が完了するまでの有効読出期間(t11〜t19)には、駆動信号操作部416から垂直走査部414に供給する制御データ中のアドレス選択制御信号ADSEL の振る舞いとしては、読出行Rからシャッタ行Sへのアドレスデータの遷移やシャッタ行Sからブルーミング抑制用シャッタ行Sblへのアドレスデータの遷移が起きないように、つまりアドレス選択制御信号ADSEL を変化させないようにする。
具体的には、読出処理完了後のt20(好ましくはt28)〜t30で読出行Rからシャッタ行Sへのアドレスデータ遷移を行ない、その後のt38〜t40でシャッタ行Sからブルーミング抑制用シャッタ行Sblへのアドレスデータ遷移を行なうようにする。これにより、ノイズに弱い画素信号の読出期間中には、垂直走査部414内部のアドレスドライバ542によるドライブ電流の大きな変化すなわちスパイク電流が読出期間中に発生することを防ぐ。
なお、駆動信号操作部416は、アドレス選択制御信号ADSEL の遷移が読出期間外、特に有効読出期間(t11〜t19)外となるように、各アドレスを時分割で設定して対応する単位画素403を所定タイミングで駆動できればよく、その限りにおいて何れを先にアドレス指定するかは任意である。たとえば図14の最下部に示すように、先にシャッタ画素アドレス行Sblを指定してから読出画素アドレス行Rを指定し、その後に通常のシャッタ画素アドレス行Sを指定してもよい。
垂直走査部414自体に対しては一切のハードウエア的な変更を加えずに、アドレス指定時の設定タイミングを調整するだけで対応できるため、ソフトウエア的な変更で対処できるのでその対処が容易である。
<露光時間制御機能;第6実施形態;ノイズ抑制機能付き(その2)>
図15は、露光時間制御機能の第6実施形態を説明する図である。この第6実施形態の特徴部分は、上記第1〜第4実施形態の露光時間制御機能を実現するに当たって、アドレス設定時のノイズ発生を抑制する仕組みが設けられている点で第5実施形態と共通するが、ハードウエア的に対処する点に特徴がある。
ここで、ハードウエア的にノイズ対策を行なうに際しては、ノイズが発生した際に、そのノイズを速やかに減少させる仕組みをハードウエア的に設ける。そのために、チップ外部の電源回路600から駆動部540へ電源を供給するための電源供給線を通常配線よりも高抵抗値で形成されるようにする。具体的には、電源回路600と垂直走査部414との間の電源供給線上の抵抗値が、通常の電源供給線の配線抵抗よりも大きな抵抗値となるようにすることで、その抵抗要素をダンピング抵抗として機能させる。つまり、内部電源供給線上に抵抗要素を意図的に設け、抵抗要素をダンピング抵抗として機能させる。
たとえば、垂直走査部414への電源供給線、特にアドレスドライバ542への内部電源供給線を、その抵抗値が通常の配線抵抗よりも大きな抵抗値を持つようにすることで、内部電源供給線が持つ抵抗要素をダンピング抵抗として機能させる。電源供給線上にダンピング抵抗を設けることで、電源供給線が持つインダクタンス成分によって発生するリンギングを速やかに収束させるのである。
たとえば、図15に示すように、スパイク電流が発生する可能性のある電源線L100_414および接地線L102_414は、垂直走査部414以外の機能部(水平走査部412や駆動信号操作部416)とは別系統で電源パッドP100および接地パッドP102まで専用配線で接続しておく。
なお、さらに好ましくは、特にアドレスドライバ542用の電源線L100_540および接地線L102_540は、垂直走査部414内の他の機能部とも別系統で電源パッドP100および接地パッドP102まで専用配線で接続しておくのがよい。これは、ポイントアースの考え方を採用して、本質的に、ノイズに強い配線状態としておくことを意味する。
そして、電源パッドP100_414や接地パッドP102_414からの駆動部540用の電源線L100_540の抵抗値R100_540や接地線L102_540の抵抗値R102_540を、一般的な配線手法を採ったときの抵抗値よりも意図的に大きくする。好ましくは、大元の電源パッドP100からアドレスドライバ542の電源パッドP100_540への電源線L100_540の抵抗値R100_540および/または大元の接地パッドP102からアドレスドライバ542の接地パッドP102_540への接地線L102_540の抵抗値R102_540を、一般的な配線手法を採ったときの抵抗値よりも意図的に大きくする。
意図的に抵抗値R100_540,R102_540を通常配線よりも大きくするには、チップ内で抵抗要素を作り込むが如く積極的に抵抗を、大元の電源パッドP100とアドレスドライバ542用の電源パッドP100_540や大元の接地パッドP102とアドレスドライバ542用の接地パッドP102_540との間に作り込む第1の手法を採ることができる。この場合、ダンピング抵抗をなす真の抵抗値R100_540,R102_540は、積極的に作り込まれた抵抗要素が持つ抵抗値と、電源供給線自体が持つ配線抵抗による寄生成分との合成値である。
あるいは、内部電源供給線自体が持つ抵抗要素をダンピング抵抗として機能させる第2の手法を採ることができる。このためには、通常の電源供給線用の材料とは異なる、より大きなシート抵抗を持つ材料で配線するなどして、電源線L100_540や接地線L102_540自体を意図的に、通常の電源供給線の配線抵抗よりも大きな抵抗値となるようにする。つまり、大元の電源パッドP100からアドレスドライバ542および/または大元の接地パッドP102からアドレスドライバ542用の接地パッドP102_540までの間の電源供給線上に、配線抵抗を用いて意識的にダンピング抵抗を形成するのである。
なお、各抵抗値R100_540,R102_540(ダンピング抵抗値)が大きいほどノイズ抑制効果が高まる。ただし、電源供給線上に大きな抵抗値を設けると、垂直走査部414(あるいはアドレスドライバ542)に実際に供給される電源電圧が低下する現象いわゆる挿入ロスが発生するので、各抵抗値R100_540,R102_540の大きさは過度に大きくすることはできず、挿入ロスとノイズ抑制効果の双方の観点から適切な抵抗値を決める必要があり、たとえば、数オーム程度にするのが適当である。
なお上記説明では、ポイントアースの考え方を採用して、垂直走査部414用の電源線L100_414および接地線L102_414、特にアドレスドライバ542用の電源線L100_540および接地線L102_540を、他の機能部とは別系統で電源供給するようにしていたが、このことは、内部電源供給線上に抵抗要素を意図的に設け、この抵抗要素をダンピング抵抗として機能させるに当たっての必須要件ではない。
たとえば、垂直走査部414内で、アドレスドライバ542用の電源線L100_540および接地線L102_540を他の機能部(垂直アドレス設定部414xおよび垂直駆動部414y)とは別系統にするのではなく、垂直走査部414全体として、電源線L100_414および接地線L102_414を、垂直走査部414以外の他の機能部(水平走査部412や撮像部410など)とは別系統で電源供給するようにしてもよい。あるいは、垂直走査部414以外の他の機能部(水平走査部412や撮像部410など)にも共通にダンピング抵抗を介して電源供給されるようにしてもよい。
<露光時間制御機能;第7実施形態;1H期間内の露光時間制御>
図16および図17は、露光時間制御機能の第7実施形態を説明する図である。上記第1〜第4実施形態での露光時間制御機能による電荷蓄積時間の調整制御はいわゆるローリングシャッタとなる1水平走査期間を1単位とする行単位での露光時間制御であった。これに対して、第7実施形態の露光時間制御機能は、1水平走査期間より短い電荷蓄積時間を単位とする電子シャッタ動作に対応するものである。
具体的には、図16に示す第1例のように、シャッタ行位置を読出行位置と同じに設定し、水平方向のシャッタ画素アドレス位置Shに対応する1水平走査期間内の所定タイミングTsで転送ゲートパルスTRGsを発して電荷生成部432に蓄積されている信号電荷をフローティングディフュージョン438に読み出すことで電荷生成部432をリセットする。
そしてこの後に、次の水平ブランキング期間の読出しタイミング、具体的には、読出画素アドレス行Rに対応するリセットパルスRSTnがアクティブとなる期間までを信号取得用の電荷蓄積時間Tstg とし、読出しタイミングにて、垂直選択信号SEL、リセットパルスRSTn、および転送ゲートパルスTRGnを所定の順に発することで、電荷蓄積時間Tstg で生成された信号電荷Qsig に基づく電圧信号Ssig を取得するようにすればよい。
要するに、単位画素403からの画素信号をサンプリングし、順次、その画素信号を水平走査方向に転送する期間中の所定タイミングで電荷生成部432をリセットすることにより、1水平走査期間よりも短い露光時間を単位とする電子シャッタ動作を実現する。
つまり、シャッタ動作を行う画素を選択する際に、そのシャッタ動作を行う画素のシャッタ行を読出行と同じに設定し、その選択された読出行(シャッタ行)について、シャッタ動作を行なう画素を画素単位で水平方向に選択して不要電荷の排出を行なわせ、所定時間Ts経過後にその読出行(シャッタ行)の画素信号を読み出す。
これらの読出アドレス行Rや水平方向のシャッタ画素アドレス位置Shを駆動信号操作部416からアドレス選択回路546に指定するには、先ず1水平走査期間よりも短い露光時間を単位とする電子シャッタ動作モードであることをアドレス選択回路546に通知するとともに、図5に示したことと同様に、読出画素アドレス行Rを指定するスロットとシャッタ画素アドレス位置Shを指定するスロットを用意した2スロット型の時分割アドレス指定の手法を採用すればよい。要するに、読出行(シャッタ行を兼ねる)とそのシャッタ行の水平方向のアドレス指定を行なうに当たり、水平ブランキング期間HB内で時分割でアドレス情報を発行するという点においては第1実施形態などと同様の仕組みを採用すればよいのである。
そして、アドレス選択回路546は、設定された各アドレス情報に基づき、水平転送期間Hscan内のシャッタ画素アドレス位置Shで指定されたシャッタタイミングにて電荷掃出し用の転送ゲートパルスTRGshを読出選択用トランジスタ434に供給するようにして、その直後(読出行の次の行との境界)の水平ブランキング期間HB内で、信号電荷読出用の通常の垂直選択信号SEL、リセットパルスRSTn、および転送ゲートパルスTRGnを単位画素403の各トランジスタ434,436,440に供給するようにする。
ハードウエア的な対処を必要とする特許文献1に記載の仕組みに対して、この第7実施形態の仕組みは、ハードウエア的な対処が基本的には不要である点で、回路規模を特許文献1に記載の仕組みよりも大幅に小さくできる点で非常に優れている。
すなわち、特許文献1に記載の仕組みでは、ライン単位での露光制御を行なおうとすると、通常の読出行に関する行選択を行なうための垂直走査回路と、シャッタ行に関する行選択を行なうための垂直走査回路とを個別に設けなければならない。加えて、1H期間よりも短い時間単位で露光制御を行なおうとすると、通常の読出列に関する列選択を行なうための水平走査回路と、シャッタ列に関する列選択を行なうための水平走査回路とを個別に設けなければならず、回路規模が非常に大きくなるので、この第7実施形態の仕組みがなす効果は非常に大きい。
なお、ここでは露光制御用の通常のシャッタ動作について説明したが、ブルーミング抑制用のシャッタ動作に関しても同様に、1水平走査期間よりも短い制御を行なうことができる。また、ブルーミング抑制用のシャッタ動作に関してはライン単位で制御しつつ、露光制御用の通常のシャッタ動作に関してのみ、1水平走査期間よりも短い制御を行なうこともできる。
また、上記説明では、シャッタ動作を行う画素のシャッタ行を読出行と同じに設定することで、電荷蓄積時間を1水平走査期間よりも短くしていたが、第1実施形態のようなライン単位での電荷蓄積時間の制御と、上記で説明した1水平走査期間よりも短い時間単位での電荷蓄積時間の制御とを組み合わせることもできる。
たとえば、シャッタ動作を行なう画素を行単位で選択し、第1の電荷蓄積時間Δsが経過後にその画素行を信号を読み出す読出行として選択し、その選択された読出行についてシャッタ動作を行なう画素を水平方向に画素単位で選択し、第2の露光時間Tsが経過後にその画素の信号を読み出すようにすればよい。
このためには、たとえば図17に示す第2例のように、読出画素アドレス行Rを指定するスロットと垂直方向(列方向)のシャッタ画素アドレス行Sv(行位置)を指定するスロットと水平方向(行方向)のシャッタ画素アドレス位置Sh(列位置)を指定するスロットを用意した3スロット型の時分割アドレス指定の手法を採用すればよい。」
要するに、読出行とシャッタ行とそのシャッタ行の水平方向のアドレス指定を行なうに当たり、水平ブランキング期間HB内で時分割でアドレス情報を発行するという点においては第1実施形態などと同様の仕組みを採用すればよいのである。
こうすることで、シャッタ画素アドレス行Svによってライン単位で電荷蓄積時間が制御されるΔsと、シャッタ画素アドレス位置Shによって1水平走査期間よりも短い時間単位で電荷蓄積時間が制御されるTsとの合成値Δ(=Δs+Ts)を単位とする電子シャッタ動作を実現することができるようになる。
読出行とシャッタ行とを同じにして全ラインについて1水平走査期間よりも短い時間単位で電荷蓄積時間Tsを制御するのが第1例であるのに対して、読出行とシャッタ行とを引離すことで、ある特定のラインについて1水平走査期間よりも短い時間単位で電荷蓄積時間Tsを制御することで、読出行とシャッタ行との間の期間で規定される電荷蓄積時間Δsと1水平走査期間よりも短い時間単位での電荷蓄積時間Tsとの合成時間Δ(=Δs+Ts)によって電荷蓄積時間を制御するのが第2例なのである。
この場合、読出選択用トランジスタ434に対してシャッタ用の転送ゲートドライブパルスΦTRGsを供給するに当たり、アドレス選択回路546は、垂直方向シャッタ画素アドレス行Svで指定されたシャッタ行を示す転送ゲートパルスTRGv(1H期間中アクティブとする)と、水平方向シャッタ画素アドレス位置Shで指定されたシャッタ画素位置を示す転送ゲートパルスTRGh(基本的には毎ライン出力される)との論理積(TRGsv&TRGsh)を取り、その論理積で示された転送ゲートパルスTRGsを転送駆動バッファ454に供給すればよい。こうすることで、論理積(TRGsv&TRGsh)で示される転送ゲートパルスTRGsが供給されたシャッタ行が次に読出行に指定されるまでに経過する時間を、その行の電荷蓄積時間Δ(=Δs+Ts)とすることができる。
以上説明したように、デコーダ型の1つの垂直走査部414(特にアドレス選択回路546)を用意し、設定すべきアドレス情報を時分割で駆動信号操作部416からアドレス選択回路546に通知する仕組みを採用することで、アドレス選択回路546自体に対してはハードウエア的な変更を加えずに、アドレス指定用のスロット数を増やすだけで複数のアドレス情報の設定対応が可能である。ライン単位であるのか1H期間よりも短い時間単位であるのかといった露光制御動作モードの変更や、ブルーミング対策モードを追加変更する際には、アドレス選択回路546に対する駆動信号操作部416からのアドレス指定用の論理変更だけで対応できるため、ソフトウエア的な変更で柔軟に対処できるので、その変更が容易であり、品種展開に非常に有利である。
1…固体撮像装置、12…CMOS撮像素子、403…単位画素、405…画素信号生成部、407…駆動制御部、410…撮像部、412…水平走査部、412x…水平アドレス設定部、412y…水平駆動部、414…垂直走査部、414x…垂直アドレス設定部、414y…垂直駆動部、415…垂直制御線、416…駆動信号操作部、417…アドレス生成回路、418…垂直信号線、420…カラム処理部、422…カラム信号処理部、427…読出電流源部、432…電荷生成部、434…読出選択用トランジスタ、436…リセットトランジスタ、438…フローティングディフュージョン、440…垂直選択用トランジスタ、442…増幅用トランジスタ、450…選択駆動バッファ、451…画素線、454…転送駆動バッファ、456…リセット駆動バッファ、460…水平選択スイッチ部、486…水平信号線、488…出力部、497…外部回路、540…駆動部、542…アドレスドライバ、546…アドレス選択回路、548…出力ドライバ、600…電源回路、972…AD変換部、974…フレームバッファ、976…デジタル信号処理部、978…DA変換部、980…表示デバイス、J412…水平アドレス選択制御信号線、J414…垂直アドレス選択制御信号線、J420…制御線、L100…電源線、L102…接地線、P100…電源パッド、P102…接地パッド