JP2007243211A - 半導体装置 - Google Patents
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Abstract
解析処理のなされたLSIに対し、EMI発生個所の特定を可能にし、効率的な対策を行う。
【解決手段】高さ方向の長さの等しい複数のセルが配置されたセルラインであって、前記セルラインはグランド配線および電源配線により挟まれるセルライン構造において、互いに隣接する2つのセルライン間にグランド配線または電源配線のみが存在する領域と互いに隣接する2つのセルライン間にグランド配線および電源配線がともに存在する領域が存在することを特徴とする。
する工程とを含むことを特徴とする。
【選択図】図1
Description
LSIが他へ被害を与えるノイズを大別すると、放射ノイズと伝導ノイズがある。LSIからの直接的な放射ノイズとしてLSIの内部配線から放射されるノイズもあるが、内部配線はアンテナとしては大きくない。もちろん、LSIの動作周波数向上に伴い、LSIから直接的に放射されるノイズが将来的に問題となるとは思われるが、現時点においてはLSI内部の放射ノイズは問題になるレベルではない。
例えば、近年LSIにおけるEMIノイズが重要な問題となってきたため、IEC(国際電気標準委員会)においてLSIのEMIノイズの実測方法の標準化がなされようとしており、マグネチックプローブ法やVDE法といった解析方法が提案されている。
これにより、LSIベンダは同一の土俵に乗り、顧客に自社のLSIのEMIノイズ性能をアピールすることができ、また顧客もEMIノイズの観点での絶対的なLSIの比較が出来るようになる。また、この標準実測方法が普及すれば、おのずとLSIのEMIノイズ基準が確定していくものと思われる。
しかしながら、従来は測定系(測定装置および測定するためのプリント基板)の考慮がなされていなかったため、LSIの開発段階において、前記の基準を満たしているかどうかを判断することが出来なかった。
また、信号においては信号の変化時に生じるリンギング・オーバーシュートが問題となる場合もあるが、LSI内部電源レベルの変動が信号波形として伝導することが問題となる場合が多い。電源・信号どちらの経路を伝導し放射されるノイズも、電源電流の変化と強く相関があると考えられる。
ところで従来は、以下に示すようにトランジスタレベルで電流解析を行う電流シミュレーション手法が用いられていた。
ステップ4703ではEMI解析対象となる半導体集積回路のレイアウトデータ4701と、トランジスタ素子や各種配線寄生素子(抵抗、容量等)、各素子のパラメータ値、及びそれら抽出結果の出力形式を定義したLPEルール4702が入力され、そのLPEルール4702に基づきレイアウトデータ4701における各素子のパラメータを算出し、ネットリスト4704が生成される。尚、本ステップでは電源(及びグランド)配線の寄生素子については、抽出対象にしない。
また、本発明は、高さ方向の長さの等しい複数のセルが配置されたセルラインであって、前記セルラインはグランド配線および電源配線により挟まれるセルライン構造において、互いに隣接するセルライン間にグランド配線または電源配線のみが存在する領域と所定の数以上の論理セルが存在するセルラインと隣接するセルラインの間にはグランド配線および電源配線がともに存在する領域が存在することを特徴とする。
また、本発明は、高さ方向の長さの等しい複数のセルが配置されたセルラインであって、前記セルラインはグランド配線および電源配線により挟まれるセルライン構造において、互いに隣接するセルライン間にグランド配線または電源配線のみが存在する領域とセルラインの面積に対する前記セルラインに配置された複数の論理セルの面積の和の割合である敷き詰め率が所定の値以上であるセルラインと隣接するセルラインの間にはグランド配線および電源配線がともに存在する領域が存在することを特徴とする。
なお本発明の半導体装置は以下の方法で形成される。すなわち、シミュレーションの実行によってLSIの電源電流の波形を解析する解析工程と、前記解析工程でノイズ量が多いブロックまたはインスタンスを抽出する工程と、前記抽出された前記ブロックまたはインスタンスに対して、設計段階に応じて、電源ノイズ削減処理を行う工程と、再度解析を行い、ノイズ量が所定の値より小さくなるまで前記解析する工程と、前記インスタンスを抽出する工程と前記電源ノイズ削減処理を行う工程とを繰り返すようにしたことを特徴とする。
のインスタンスとし前記第1のインスタンスの出力信号配線に隣接して平行する出力信号
配線を持つ第2のインスタンスが存在しここにクロストーク発生がある場合に、両インスタンスの出力信号波形の傾きを考慮して、(相互の駆動能力比が大きくならない程度に)第1のインスタンスのみあるいは第1および第2のインスタンスのの駆動能力を下げるよ
うに調整する工程を含むことを特徴とする。
ロアプランで早期な対策を行なうことができるため作業効率が良好である。
象ブロックのピーク電流情報からデカップリング容量の必要量を算出する工程と、前記算出する工程で算出されたデカップリング容量から電源面積の不足量を算出する工程と、前記不足量に基づいてレイアウトデータの変更を行う工程とを含むことを特徴とする。
かかる構成によれば、不適切な箇所が容易に検知でき、しかも目視できるため、最適化のための作業性が極めて良好である。
かかる構成によれば、結果を理解し易く、最適化のための作業性が向上する。
かかる構成によれば、結果を理解し易く、最適化のための作業性が向上する。
かかる構成によれば、情報がノイズの大きさに従ってソートされているため、容易に作業性よく演算を行うことが可能である。
かかる構成によれば、最適化工程の作業性が極めて良好となる。
かかる構成によれば、最適化された部分をさらに解析し、満足し得るものであるかを判断するに際し、極めて作業性のよいものとなる。
また、本発明では、ブロック又はインスタンスをノイズレベルの大きさに従ってソーティングし表示する表示工程とを含むようにしているため、より高速でかつ高精度の解析を行うことができ、優れた最適化処理が可能となる。
実施の形態1
図1は、本発明に係る不要輻射最適化方法を実施するための不要輻射解析装置の全体構成を示す概念図である。
次に本発明の第2の実施の形態について説明する。ここでは図49にフローチャートを示すように、クロストークを考慮した不要輻射対策を行なうようにしたことを特徴とするもので、ノイズ量が多いと判断されたインスタンスの出力信号配線に隣接して平行する出力信号配線をもつインスタンスが存在する場合、このインスタンスが大きい場合には当該インスタンスのみならず、このインスタンスの駆動能力を信号タイミング遅延が発生しない程度に下げるようにしたことを特徴とする。
まず、シミュレーションによりEMI解析を実行し、ノイズ量が多いインスタンスを選出する(ステップ4901)。
もつ第2のインスタンスBが存在するか否かを判断する。存在すると判断された場合、この当該第1のインスタンスAと第2のインスタンスBの大きさを比較し、出力信号波形の傾きが当該第1のインスタンスAの方が大きいか同程度の場合には当該第1のインスタンスのみならず、この第1のインスタンスの駆動能力を信号タイミング遅延が発生しない程度でかつ第1および第2のインスタンスの駆動能力比が大きくならない程度に下げ、第2のインスタンスBの信号波形の傾きの方が大きい場合には当該第1のインスタンスAのみ、駆動能力を信号タイミング遅延が発生しない程度に下げる(ステップ4904)。なお、ここで、駆動能力比が大きくならないようにとは、変更後の駆動能力比が変更前の駆動能力比よりも大きくならないように第1のインスタンスA及び第2のインスタンスBの駆動能力を下げるということである。すなわち、変更前の駆動能力比 >= 変更後の駆動能力比の条件で、第1のインスタンスA及び第2のインスタンスBの駆動能力を下げる。
次に本発明の第3の実施の形態について説明する。ここでは図50にフローチャートを示すように、不要輻射最適化部において、IRドロップを考慮した不要輻射対策を行なうようにしたことを特徴とするもので、ノイズ量が多いと判断されたインスタンスに対し、このインスタンスに供給しているローカル電源配線の抵抗を大きくしIRドロップにより、タイミング遅延が発生しない程度にインスタンスへの印加電圧を低下せしめ、駆動能力を下げるように調整する工程を含むことを特徴とする。
まず、シミュレーションによりEMI解析を実行し、ノイズ量が多いインスタンスを選出する(ステップ5001)。
次に本発明の第4の実施の形態について説明する。ここでは図51にフローチャートを示すように、不要輻射最適化部において、前記不要輻射解析工程でクロストークの加害者となっているアグレッサインスタンスを選出し、選出されたアグレッサインスタンスの信号タイミングに遅延が発生しない程度に前記アグレッサインスタンスの駆動能力を下げるように調整する工程とを含む事を特徴とする。
まず、シミュレーションによりEMI解析を実行し、ノイズの加害者であるアグレッサインスタンスを選出する(ステップ5101)。
次に本発明の第5の実施の形態について説明する。図53に本発明の第5の実施の形態のデカップリング容量挿入による不要輻射対策の全体処理フローを示す。ここでは図53にフローチャートを示すように、フロアプラン時とレイアウト時とに分けて各々不要輻射削減処理を行い、この後不要輻射解析を行い、不要輻射が所定の範囲以下になっているか否かを判断し、なっていなければ、再度設計フェーズに戻るようにしたことを特徴とするものである。さらに、不要輻射の最適化が必要な箇所に対して、デカップリング容量の効果的な挿入位置を算出する工程と、挿入箇所を作る工程とを持つことを特徴とするものである。
アプラン時の不要輻射削減処理を行う(ステップ5305)一方、第2の不要輻射削減処理部でレイアウト時のセル配置を行うなかで不要輻射削減処理を行う(ステップ5306)。
そして不要輻射量が基準値よりも十分に小さくなっていると判断されたとき、不要輻射対策は終了する。
次に、フロアプラン時の不要輻射最適化処理工程について図54を参照しつつ説明する。
。ピーク電流情報とはブロックまたはインスタンス入り口の電源配線を流れる電流情報のことである。本実施の形態では、一例として、ピークの電流値と電流波形の傾きを情報として抽出したものをピーク電流情報とする。
増大させると電極面積H4分だけ増大することになる。
そして、電源面積の必要量を満たしていないと判断されたときは、再度ステップ5408に戻り、電流経路の再決定を実施する。図69に一例を示すように、先の対策工程において、対象ブロックBの位置が第1の電源パッドP1に近い側に移動したことにより、第一電流経路が変更となっている場合、新たに定まった第一電流経路が対象の経路となる。また、第一電流経路が対策工程によって変更しなかった場合は、第二電流経路が対象の経路となる。そして再度経路ごとに不要輻射を低減すべく、アスペクト比変更処理、ブロック配置変更処置、電源配線変更処理により、電源面積を増大させ、再度電源面積の必要量を満たしているか否かを判断し(ステップ5413)、これがOKとなるまでこれらのステップを繰り返す。
このようにして平面的にデカップリング容量を形成することが可能となる。
なお、デカップリング容量は、対象チップの電源配線の幅および周辺回路の状況に応じて決定される。
次に、このような最適化工程を効率化するためのユーザインターフェースについて説明する。
従来のLSIにおけるEMI解析手段では、FFT結果のみをレポートする方法が一般的であった。この方法では原因箇所を判断するのに非常に時間がかかってしまうという問題があった。
そこで本実施例では、この問題を解決するため、ユーザインターフェースとして、各インスタンスごとの電流波形に対してFFTを行い、各電流周波数成分のノイズの大きなもの順にインスタンス名をソートするという手法を用いる。これにより、最適化処理が容易となる。
これらのうち、FFT結果記憶手段7501と、ソート結果記憶手段7503とは前述のコンピュータシステムの外部記憶装置に割り当てられている。
このFFT結果情報は、各インスタンス毎にFFT結果の周波数と電流周波数成分の情報から構成されている。
ソート結果記憶手段7503は、図77に示すようなFFT結果ソート手段7502で計算されたソート結果情報を記憶するものである。
このソート結果情報は、各周波数毎にインスタンス名と電流周波数成分値とからなる対象回路の1つ以上のFFT結果情報から構成されている。
ついで、ステップ7802でFFT結果情報内の周波数情報を読み込み、ステップ7803で最初の周波数を選択する。
こののち、ステップ7804では、前記対象周波数に対応する全てのインスタンスと電流周波数成分を選択し、さらに、ステップ7805で選択したインスタンスと電流周波数成分を電流周波数成分の大きい順にソートする。
上記のステップ7804からステップ7806まではFFT結果情報に記載された全ての周波数情報を処理し終わるまで繰り返し、終了すれば本FFT結果ソート手段は終了する
。
またFFT結果を表示するに際し、図79(a)乃至(c)に示すように、対策前(a)、対策後(b)、および対策前後(c)での同時表示を行うことにより、周波数ごとの改善表示がわかりやすくなる。また差分を色分けして表示することによりさらに表示が容易となり、着目すべき周波数成分に対してどの程度効果が出ているかを迅速に判断することができる。
さらに、このような最適化工程を効率化するためのユーザインターフェースについて説明する。
従来のLSIにおけるEMI最適化工程では、結果のみをレポートする方法が一般的であった。この方法では回路データおよびネットリストをはじめ種々のデータから処理を把握し次のステップを判断するのに非常に時間がかかってしまうという問題があった。
その一例としてデータの変更処理について説明する。
次に、指定領域表示工程(ステップ8406)で指定情報に該当する領域が表示されると指定領域入力工程で指定領域が入力される(ステップ8407)。
前記実施の形態では、指定領域データを仮変更することによって、回路データ変更処理を行う方法について説明したが、パラメータ値を変更する工程の場合には、次のような表示がなされる。まず機能選択を行うと、画面上には図82(a)に示すように、機能選択表示がなされ、図82(b)の画面で所望のパラメータ値を入力すると、図82(c)に示すように回路データを変更して確認画面が表示される。
また前記実施の形態では回路情報の変更について説明したが、ネットリストについても同様であり、ネットリスト変更のフローチャートを図86および図87に示す。
次に、この最適化処理を実行する際に用いられる不要輻射解析方法について説明する。以下の解析方法は、前記実施の形態1乃至10のいずれにも適用可能である。
図1は、本発明に係る不要輻射解析方法を実施するための不要輻射解析装置の全体構成を示す概念図である。
本発明により最終的に得られるFFT結果である周波数スペクトルを図5に示す。縦軸はノイズ(dBmA)横軸は周波数(Hz)である。
次に、図11に示した等価回路と図12に示したブロック図とを用いて、解析制御入力部102を実施する場合について説明する。
次にこの電源/パッケージ/測定系非考慮電流推定手段および電源/パッケージ/測定系考慮電流推定手段の動作を示すフローチャートを図13および図14に示す。
更にまた電源/パッケージ/測定系考慮電流推定手段からフラグが送られてきていない場合は、再びフラグが送られてきたかどうかをみる。
そしてフラグの送付が終了していない場合は、電源/パッケージ/測定系非考慮電流推定手段における推定結果の情報追加を監視する監視ステップ1401に戻り、再度後続ステップを繰り返す。
次に本発明の第12の実施の形態について説明する。
ここでは、電源/パッケージ/測定系非考慮電流推定手段としてのゲートレベルの電流計算結果を後処理でトランジスタレベルの計算に反映させる方式をとる。すなわち、セル、ブロックあるいはLSIに関する推定電流をゲートレベルで計算した後で、この計算値を電源ネットと組み合わせてシミュレーションすることにより、電源ネットの影響を考慮した電流計算結果を得るようにしたものである。
次に本発明の第13の実施の形態について説明する。
ここでは、電源/パッケージ/測定系非考慮電流推定手段としてのゲートレベルの電流計算結果を非同期でトランジスタレベルの計算に反映させる方式をとる。すなわち、セル、ブロックあるいはLSIに関する信号変化を記憶し、この信号変化を固定間隔で読み込み、推定電流をD/A変換などにより電流源として表すと共に、電源ネットと組み合わせてシミュレーションすることで電源ネットの影響を考慮した電流計算結果を得るようにしたものである。
シミュレーション対象期間が終了したか否かを判断し(ステップ1805)、終了した場合は、電流情報をFFT処理し(ステップ1806)。そしてこのようにして得られたFFT結果を出力情報として書き出し(ステップ1807)、表示装置に出力する。
次に本発明の第14の実施の形態について説明する。
ここでは、ゲートレベルの平均あるいは最大電流計算結果をトランジスタレベルの計算に反映させる方式をとる。すなわち、電源/パッケージ/測定系非考慮電流推定手段として、セル、ブロックあるいはLSIに関する推定電流をゲートレベルで計算し、この計算値を各サイクルごとに平均化あるいは最大値計算したものを電流源として電源ネットと組み合わせてシミュレーションすることにより、電源ネットの影響を考慮した電流計算結果を得るようにしたものである。
かかる構成によれば、電源ネットのFFT結果への影響を正確に表現することができる。また一定間隔ごとの平均化又は最大値処理を行うことにより、高速にノイズの影響を見積もることができる。
次に本発明の第15の実施の形態について説明する。
ここでは、ゲートレベルの電流計算結果から対象周波数帯以外の変化を除去し、トランジスタレベルの計算に反映させる方式をとる。すなわち、電源/パッケージ/測定系非考慮電流推定手段として、セル、ブロックあるいはLSIに関する推定電流をゲートレベルで計算し、この計算値をFFTし、その結果から対象外の周波数帯を除外した後、逆FFTしたものを電流源として電源ネットと組み合わせてシミュレーションすることにより、電源ネットの影響を考慮した電流計算結果を得るようにしたものである。
なお、ステップ2402は省略してもよく、省略した場合にも逆FFTにより推定電流の情報を圧縮できるという効果は残る。
次に本発明の第16の実施の形態について説明する。前記第11乃至第15の実施の形態では、回路情報から等価電源電流情報を求め、解析制御情報および回路情報の総インピーダンスと組み合わせてシミュレーションを行なうようにしたが、この方法では、電源、パッケージおよび測定系の等価回路から総インピーダンスを算出し、この総インピーダンスによって前記等価電源電流情報を補正すべき関数を求め、前記等価電源電流情報の周波数スペクトルをこの関数で演算し補正することにより、電源、パッケージおよび測定系を考慮した電源電流情報の周波数スペクトルを求めるようにしたことを特徴とする。
この時の周波数応答結果を図27に示す。
この例では実施の形態16における電源/パッケージ/測定系考慮FFT電流推定手段2303の推定動作の変形例を示す。
前記実施の形態16では電源/パッケージ/測定系の測定装置における周波数応答を計算し、応答結果を電源/パッケージ/測定系非考慮電流結果に乗算処理したが、この例では、電源/パッケージ/測定系非考慮電流結果のFFT結果について各周波数ごとの電源/パッケージ/測定系の測定装置における周波数応答を計算し、応答結果を累積処理することを特徴とするものである。
この例は、解析処理方法に特徴を有するものである。
すなわち電源波形結果をライブラリとしてもち、回路全体のFFT特性を算出するものである。
この装置は、あらかじめ、入出力条件、周波数、配線容量、スリューなどをパラメータとしたセルもしくはブロックの電流解析を行い、この結果を格納したFFTライブラリを具備したことを特徴とするものである。
まず、ステップ2901でネットリスト3002に記憶されたネットリスト情報と、回路入力情報3003とを読みこむ。
そしてさらにステップ2903で各セルに対応するライブラリより、回路規模、負荷容量、波形なまり、回路入力情報に対応した各電流波形を呼び出し、これらを足しあわせて、電源電流結果を計算する。
こののち、ステップ2904で、FFTを行い、ステップ2905で出力情報の書き出しを行う。
この方法は第11乃至第17の実施の形態と組み合わせることで、さらに高速かつ少メモリでFFT結果を得、高速でLSI全体のノイズを影響を見積もることが可能となる。
この例は、FFT結果をライブラリに持ち、回路全体のFFT特性を算出するものである。
まず、ステップ3101でネットリスト3102に記憶されたネットリスト情報と、回路入力情報3103とを読みこむ。
そしてさらにステップ3103で各セルに対応するライブラリより、回路規模、負荷容
量、波形なまり、回路入力情報更に対応したFFT結果を計算し、積算する。
こののち、ステップ3104で、出力情報の書き出しを行う。
この方法は第11乃至第17の実施の形態と組み合わせることで、さらに高速かつ少メモリでFFT結果を得、高速でLSI全体のノイズを影響を見積もることが可能となる。 なお、この方法においては、あらかじめ入出力条件、周波数、配線容量、スリューなどをパラメータとするセルもしくはブロックのFFT解析結果をライブラリとしてもつようにしたが、静的解析あるいは動的解析でFFTデータを作成するようにしてもよい。(特願平11−196190、特願平11−200847) またさらに推定しようとする範囲のFFT結果に絞ることでデータ量を削減することも可能である。
この例は、機能レベルの解析方法に関するものである。
すなわち、あらかじめ、入出力条件、周波数、配線容量、スリュー、構成などをパラメータとしたクロックバッファ、メモリ、FF,IOのFFT解析結果をライブラリとしてもち、機能記述から主要構成部分のみ仮に論理合成し、FFT結果を推定するようにしたことを特徴とするものである。
まず、ステップ3301で機能記述部に記憶された機能記述3202と、回路入力情報3203とを読みこむ。
そしてステップ3303で各グループに対応するライブラリより、回路規模、負荷容量、波形なまり、回路入力情報を推定する。
そしてさらにステップ3304で各グループに対応するライブラリより、回路規模、負荷容量、波形なまり、回路入力情報更に対応したFFT結果を計算し、積算する。
こののち、ステップ3305で、出力情報の書き出しを行う。
この例は、ダイナミック解析とスタティック解析とのよい点を利用したハイブリッド解析方法に関するものである。
すなわち、あらかじめ推定手法を選択し、最適なFFT結果推定を行うようにしたものである。
図35にこの不要輻射解析方法に用いられる装置構成を示す。同図に示す不要輻射解析装置は、入出力条件、周波数、配線容量、スリュー、構成、必要とする精度などに応じてネットリスト3501から推定手法を選択する推定手法選択手段3502と、選択された推定方法を組み合わせて、FFT結果を推定する電源電流FFT結果推定手段3503とからなり、FFT結果3504を出力するようにしたものである。
そしてステップ3603で消費電力の高いインスタンスに高精度推定手法を用い、それ以外を高速推定手法を適用するようにして、推定手法を選択する。
最初のステップで概略解析した後、ピークの大きい部分をダイナミック解析を用いて詳細に解析するようにすることにより、高速でLSI全体のノイズの影響を見積もることが出来る。(図37)
そしてステップ3703でピークの高いインスタンスに高精度推定手法を用い、それ以外を高速推定手法を適用するようにして、推定手法を選択する。
なお、最初のステップで消費電力量、FF/CLK集中から各ブロック毎に解析方法を選択するという方法をとるようにしてもよい。(図38)
そしてステップ3803で各ブロックグループ毎に消費電力の総和を計算し、ステップ3804にピークの高いグループに高精度推定手法を用い、それ以外を高速推定手法を適用するようにして、推定手法を選択する。
このようにして、高速処理を行うことが可能となる。
また、グループ毎のピーク電流の総和を計算し、ピークの高いグループに高精度推定手法を、それ以外に高速推定手法を適用する手法をとるようにしてもよい。(図39)
そしてステップ3903で各グループ毎にピーク電流の総和を計算し、ステップ3904にピークの高いグループに高精度推定手法を用い、それ以外を高速推定手法を適用するようにして、推定手法を選択する。
グループ毎のフリップフロック・クロックバッファの個数を計算し、個数の多いグループに高精度推定手法を、それ以外に高速推定手法を適用する手法をとるようにしてもよい。
そしてステップ4003で個数の多いグループに高精度推定手法を用い、それ以外を高速推定手法を適用するようにして、推定手法を選択する。
この例も、ダイナミック解析とスタティック解析とのよい点を利用したハイブリッド解析方法に関するものである。
すなわち、解析精度に応じて判断することにより、あらかじめ推定手法を選択し、最適なFFT結果推定を行うようにしたものである。
図41にこの不要輻射解析方法に用いられる装置構成を示す。同図に示す不要輻射解析装置は、入出力条件、周波数、配線容量、スリュー、構成、必要とする精度などに応じてネットリスト4101と回路入力情報4102とから推定手法を選択する推定手法選択手段4103と、選択された推定方法を組み合わせて、FFT結果を推定する電源電流FFT結果推定手段4104とからなり、FFT結果4105を出力するようにしたものである。
そしてステップ4204で消費電力またはピーク電流と変化回数とを積算し、この積算値の高いインスタンスに高精度推定手法を用い、それ以外を高速推定手法を適用するようにして、推定手法を選択する。
このようにして、高速処理を行うことが可能となる。
また、高速推定手法で周波数スペクトルを計算し、ピークの高い個所に高精度推定手法を再適用するようにしてもよい。
すなわち図43にそのフローチャートを示すように、推定手法選択手段4102は、解析を実行する。
まず、ステップ4301で入力情報を読みこむ。
そしてステップ4303でピークの高い個所に高精度推定手法を再適用し、推定手法を選択する。
次にインクリメント計算を用いた不要輻射解析方法について説明する。
修正時には再計算が必要であり、非常に時間がかかるという問題があり、本実施の形態では、これを解決するためになされたもので差分のみを演算することにより、高速化を図るようにしたことを特徴とする。
まず、ステップ4501で入力情報を読みこむ。
電源でない場合は、変更箇所のみ電源非考慮FFT解析により置き換え(ステップ4503)、ついで電源考慮FFT解析を実行する(ステップ4504)。
Claims (3)
- 高さ方向の長さの等しい複数のセルが配置されたセルラインであって、前記セルラインはグランド配線および電源配線により挟まれるセルライン構造において、
互いに隣接する2つのセルライン間にグランド配線または電源配線のみが存在する領域と互いに隣接する2つのセルライン間にグランド配線および電源配線がともに存在する領域が存在することを特徴とする半導体装置。 - 高さ方向の長さの等しい複数のセルが配置されたセルラインであって、前記セルラインはグランド配線および電源配線により挟まれるセルライン構造において、
互いに隣接するセルライン間にグランド配線または電源配線のみが存在する領域と
所定の数以上の論理セルが存在するセルラインと隣接するセルラインの間にはグランド配線および電源配線がともに存在する領域が存在することを特徴とする半導体装置。 - 高さ方向の長さの等しい複数のセルが配置されたセルラインであって、前記セルラインはグランド配線および電源配線により挟まれるセルライン構造において、
互いに隣接するセルライン間にグランド配線または電源配線のみが存在する領域と
セルラインの面積に対する前記セルラインに配置された複数の論理セルの面積の和の割合である敷き詰め率が所定の値以上であるセルラインと隣接するセルラインの間にはグランド配線および電源配線がともに存在する領域が存在することを特徴とする半導体装置。
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011257998A (ja) * | 2010-06-09 | 2011-12-22 | Renesas Electronics Corp | 回路シミュレーション方法および回路シミュレーション装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1012849A (ja) * | 1996-06-25 | 1998-01-16 | Rohm Co Ltd | 半導体集積回路装置 |
JP2005196802A (ja) * | 2000-11-27 | 2005-07-21 | Matsushita Electric Ind Co Ltd | Lsiの設計支援方法 |
-
2007
- 2007-04-26 JP JP2007117413A patent/JP2007243211A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1012849A (ja) * | 1996-06-25 | 1998-01-16 | Rohm Co Ltd | 半導体集積回路装置 |
JP2005196802A (ja) * | 2000-11-27 | 2005-07-21 | Matsushita Electric Ind Co Ltd | Lsiの設計支援方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011257998A (ja) * | 2010-06-09 | 2011-12-22 | Renesas Electronics Corp | 回路シミュレーション方法および回路シミュレーション装置 |
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