JP2004246557A

JP2004246557A - 半導体集積回路の検証方法及びレイアウト方法

Info

Publication number: JP2004246557A
Application number: JP2003034859A
Authority: JP
Inventors: Takateru Yoshida; 貴輝吉田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-02-13
Filing date: 2003-02-13
Publication date: 2004-09-02
Anticipated expiration: 2023-02-13
Also published as: US20040163018A1; CN1521513A; US7216315B2; CN1311391C; JP4232477B2

Abstract

【課題】電源電圧ドロップの測定に関しては、昨今の大規模なＬＳＩにおいて１チップレベルで実際の動作をシミュレーションして処理できるものはなく、現実的には容易に現象の発生箇所を突き止め、対策を実施するのは困難である。よって、如何に容易に原因の発生箇所を突き止めるかが課題である。
【解決手段】本発明の半導体集積回路の検証方法は、ＬＳＩの外部入力からスキャンＦＦのクロック入力までの遅延値のばらつきやレイアウト後の各セルの配置レーンに存在するスキャンＦＦの個数から電源電圧ドロップの発生しやすい箇所を推測するものである。また、電源電圧ドロップの発生しやすい箇所が推測できれば、電圧ドロップに影響しているスキャンＦＦをマスクレイアウト上で近くに配置しないように散らばす等のマスクレイアウトでの対策を施す事により電源電圧ドロップを抑えるものである。
【選択図】図１６

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の検証方法及びレイアウト方法に関し、特に大規模な集積回路において、クロック動作時の電力消費に伴い発生する電圧ドロップの発生しやすい箇所を容易に特定し、また、電圧ドロップの発生しやすい箇所にマスクレイアウトでの対策を行う事により、電圧ドロップの発生しにくい回路を設計する事を可能にする半導体集積回路の検証方法及びレイアウト方法に関する。
【０００２】
【従来の技術】
スキャンテストにおいては、スキャン設計された回路中の各スキャンラインに対してクロックを供給する事により、信号を伝播させ、回路中に存在する故障を検出する。
【０００３】
図１に示すように、スキャンラインに入力するテストパターン（１０３）は、一般的に回路図情報（１０１）からＡＴＰＧ（１０２）と呼ばれるツールにより自動で生成される。
【０００４】
一般的にスキャンラインに与えられるクロックは、同一のクロックで制御され、同時に与えられ、信号も同時にスキャンライン上をシフトしていく。スキャンパターンは、回路中に取り込む信号値を設定するシフトイン、回路中に実際に信号値を取り込むキャプチャ、信号値を取り込んだ結果を外部に取り出すためのシフトアウトから成っている（図２）。
【０００５】
このように同時に回路内のスキャンＦＦがスイッチングするため、近年の集積回路の大規模化、微細化に伴い、スキャン動作中の回路の消費電力、ノイズ、電源電圧ドロップ及び信号線間の影響と思われる誤動作が発生してきている。
【０００６】
電源電圧ドロップの測定に関しては、ＥＤＡツールベンダーからいくつかのツールが提供されているが、昨今の大規模なＬＳＩにおいて１チップレベルでダイナミックに実際の動作をシミュレーションして処理するツールは存在しない。一方、スタティックに処理するツールの場合、実際のＬＳＩの動作を正確に処理する事ができなくて、尚且つ、この場合でも膨大な計算機リソースを必要とする（例えば特許文献１参照）。
【０００７】
【特許文献１】
特開平７−２３９８６５号公報
【０００８】
【発明が解決しようとする課題】
従来の技術に示す技術は、いずれも昨今の大規模なＬＳＩにおいて１チップレベルで実際の動作をシミュレーションして処理できるものはなく、現実的には容易に現象の発生箇所を突き止め、対策を実施するのは困難である。結果的に、これらの現象を抑える対策として、１チップ全体の設計マージンを一律に大きくするとか、レイアウトの電源配線幅を不必要に大きくするなどの対応となるため、設計を難しくしたり、ゲート数やチップ面積の増大を招くという結果になっていた。よって、如何に容易に原因の発生箇所を突き止めるかが課題である。
【０００９】
本発明の目的は、ＬＳＩの中での動作不具合の原因となる電源電圧ドロップの発生しやすい箇所を容易に特定し、また、電圧ドロップの発生しやすい箇所にマスクレイアウトでの対策をするものである。
【００１０】
【課題を解決するための手段】
本発明の半導体集積回路の検証方法は、ＬＳＩの外部入力からスキャンＦＦのクロック入力までの遅延値のばらつきやレイアウト後の各セルの配置レーンに存在するスキャンＦＦの個数から電源電圧ドロップの発生しやすい箇所を推測するものである。
【００１１】
具体的な説明を以下に示す。
【００１２】
図３には、あるテスト回路（図２０）での外部入力から全スキャンＦＦのクロックまでの遅延分布を示している。このように、本来同一に動作すべきクロックであっても、実際は様々な遅延により、時間差をもって動作している。特に電源電圧が高い方が、遅延ばらつきは小さくなる。
【００１３】
表１は、各電源電圧でのスキャンＦＦに信号を供給する大元のバッファ（図２０の網掛け）の電源電圧ドロップの値を測定した結果である。電源電圧が高い方が、電源電圧ドロップは大きい事がわかる。
【００１４】
【表１】

【００１５】
図４には、物理的なレイアウトの模式図を示しているが、このように電源に挟まれるようにセルの配置レーンが存在し、ここに例えばスキャンＦＦのようなセルが配置されるのが一般的である。
【００１６】
表２には、表１で示したバッファの存在するレイアウト上でのレーン番号及び同一レーンにレイアウトされたスキャンＦＦの数と外部入力からクロックまでの遅延分布を示している。
【００１７】
【表２】

【００１８】
このように、同一レーン上では電源電圧ドロップは一定となる。また、表１と合わせて見ると、同一レーンに存在するスキャンＦＦの遅延ばらつきが小さい程、電源電圧ドロップ値は大きくなる事がわかる。つまり、これは遅延ばらつきが小さい程、それだけスキャンＦＦが同時に動作する可能性が高くなるためだと推測される。このように、スキャンＦＦの同時動作する可能性が電源電圧ドロップ値に影響しており、つまり、電源電圧ドロップ値は同一レーン上にスキャンＦＦの数にも影響される。
【００１９】
このように、本発明の半導体集積回路の検証方法は、ＬＳＩの外部入力からスキャンＦＦのクロック入力までの遅延値のばらつきやレイアウト後の各セルの配置レーンに存在するスキャンＦＦの個数から容易に電源電圧ドロップの発生しやすい箇所を推測するものである。
【００２０】
また、電源電圧ドロップの発生しやすい箇所が推測できれば、電圧ドロップに影響しているスキャンＦＦをマスクレイアウト上で近くに配置しないように散らばすとか、局所的に電源を強化する等のマスクレイアウトでの対策を施す事により電源電圧ドロップを抑えるものである。
【００２１】
これまでスキャンテストに関する説明を中心に行ったが、本発明では、スキャンテストだけでなく、同様にクロック同期の回路を始めとして、回路中で本来同時動作すべき回路がある場合に、外部入力から該当トランジスタまでの遅延ばらつきやレイアウト上の同一レーンにどれだけ該当トランジスタが存在するかによって、トランジスタがどれだけ同時動作する可能性があるかを推測し、電源電圧ドロップの発生しやすい箇所を推測し、さらにマスクレイアウトで対策をする事は可能である。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を図面を用いて説明する。
【００２３】
（実施の形態１）
図５〜図９は、本発明の第一の実施の形態を説明するものである。
【００２４】
図５にインバータ回路の例を示している。この例では、入力信号がＨｉｇｈからＬｏｗにスイッチング（変化）する場合を示しているが、この場合、Ｐ−ｃｈのトランジスタがＯＮする事により、電流が流れ、容量が充電される。この際、電源線を電流が流れる事により、電源線の抵抗成分及びインダクタンス成分により電源線の電圧が変動し、電圧ドロップが発生する。
【００２５】
複数のトランジスタが同時にスイッチングすれば、電源線の電圧変動は大きくなり、電圧ドロップも大きくなる。特にＬＳＩの中でマスクレイアウト上で近くに存在するトランジスタが同時にスイッチングする場合は、この傾向はより大きくなる。
【００２６】
図６は、回路中のトランジスタのスイッチング時間を模式化した図である。この例ではトランジスタＡ〜Ｆは、同時にスイッチングするように設計されるのであるが、マスクレイアウト後のＬＳＩにおいては、時刻ＴでトランジスタＡ、Ｂ、Ｃは同時にスイッチングしているが、Ｄ、Ｅ、Ｆは同時にはスイッチングせず、スイッチングする時間がばらついている。
【００２７】
本発明の第一の実施の形態は、回路に存在するトランジスタのスイッチング時間のばらつきから、回路中の電源電圧のドロップの起こり易い箇所を推測するものである。
【００２８】
例えば図４に物理的なレイアウト模式図の例を示したが、あるレーンにトランジスタＡ、Ｂ、Ｃが、また、他のレーンにＤ、Ｅ、Ｆが存在しているとすると前者のレーンの方が電源電圧ドロップは大きくなる。
【００２９】
あるいは、ＬＳＩが図７に示すような３つのブロックに別れていたとするとそれぞれのブロックに存在するトランジスタのスイッチング時間のばらつきから、電源電圧のドロップのしやすいブロックを特定する事が可能である。
【００３０】
スイッチング時間のばらつきについては、実測したスイッチング時間を統計処理して、例えば標準偏差を求める事により、ばらつきの程度を判断する。図８にターゲットとするトランジスタのスイッチング時間の標準偏差＝ａでの分布、図９に他のターゲットとするトランジスタのスイッチング時間の標準偏差＝ｂでの分布を示している。標準偏差がａ＞ｂとなるが、この場合、ｂの方が、ばらつきは小さくなり、つまり電源電圧降下が大きいと判断する。
【００３１】
このように回路中に存在するトランジスタのスイッチング時間を統計処理して、そのばらつきを定量化して判断基準とする事により、ＬＳＩの中での動作不具合の原因となる電源電圧ドロップの発生しやすい箇所を容易に特定する事が可能になる。
【００３２】
（実施の形態２）
図１０〜図１１は、本発明の第二の実施の形態を説明するものである。
【００３３】
トランジスタのスイッチング時間は、ＬＳＩの外部入力から該当トランジスタまでの信号遅延時間から推測できる。図１０にＬＳＩ外部からトランジスタの入力までの信号遅延時間を模式化した図を示している。この例では本来トランジスタＡ〜Ｆは、同時にスイッチングするように設計されるのであるが、マスクレイアウト後のＬＳＩにおいては、それぞれ個別の遅延を持つ事になる。結果的に、この例では、トランジスタＡ、Ｂ、Ｃはほぼ同時にスイッチングする可能性が高いが、Ｄ、Ｅ、Ｆは同時にはスイッチングせず、スイッチングする時間がばらつく可能性が高い。
【００３４】
本発明の第一の実施の形態は回路中のトランジスタのスイッチング時間をベースしたものであるが、本発明の第二の実施の形態は、そのトランジスタのスイッチング時間を推測可能なＬＳＩの外部入力から該当トランジスタまでの信号遅延をベースにしており、その信号遅延から推測したスイッチング時間のばらつきから、回路中の電源電圧のドロップの起こり易い箇所を推測するものである。
【００３５】
図１１に処理のフロー図を示しているが、具体的には、スイッチング時間の実測が無くても、該当トランジスタ情報を含む回路情報（１１０１）とレイアウト後の遅延情報（１１０２）から回路中のトランジスタのスイッチング時間のばらつきを計算（１１０３）し、電源電圧ドロップの起こりやすさを推定する（１１０４）。特に従来の論理検証のみならず、静的タイミング解析を使う事により、高速に遅延ばらつきを計算する事ができる。どのトランジスタのばらつきを統計処理するかについては、外部から情報を与える（１１０５）。例えば、マスクレイアウトのレーンごとのトランジスタの遅延ばらつきとか、回路中のブロック単位でのトランジスタの遅延ばらつきとかの計算を行う該当トランジスタの情報を与える。
【００３６】
ばらつきそのものの処理は、実施形態１と同様に信号遅延を統計処理して、例えば標準偏差を求める事により、判断する。
【００３７】
（実施の形態３）
図１２〜図１３は、本発明の第三の実施の形態を説明するものである。
【００３８】
スキャンテストにおいては、回路内のスキャンＦＦは同時にスイッチングするように設計される。図１２は、ＬＳＩ外部からスキャンＦＦの入力までの信号遅延時間を模式化した図である。このようにクロックツリーシンセシス（ＣＴＳ）バッファやインバーターによって遅延調整したり、マスクレイアウト上で遅延調整をし、最終的にＬＳＩの外部入力から各スキャンＦＦのクロックまでの遅延が合わせ込まれる。ところが、実際の外部入力から各スキャンＦＦのクロックまでの遅延は、Ａ〜Ｆのようにばらついており、前述の課題を解決する手段の図３で示したように分布をもっている。電源電圧ドロップは、遅延ばらつきの大きさに依存する。
【００３９】
本発明の第三の実施の形態は、ＬＳＩの外部入力からスキャンＦＦのクロックまでの信号の遅延のばらつきから、回路中の電源電圧のドロップの起こり易い箇所を推測する手法である。
【００４０】
図１３に処理のフロー図を示しているが、具体的には、該当スキャンＦＦの情報を含む回路情報（１３０１）とレイアウト後の遅延情報（１３０２）から回路中のスキャンＦＦの同時動作時間のばらつきを計算（１３０３）し、電源電圧ドロップの起こりやすさを推定する（１３０４）。特に従来の論理検証のみならず、静的タイミング解析を使う事により、高速に遅延及びばらつきを計算する事ができる。
【００４１】
どのスキャンＦＦのばらつきを統計処理するかについては、外部から情報を与える（１３０５）。
【００４２】
例えば、マスクレイアウトのレーンごとにレイアウトされたスキャンＦＦの遅延ばらつきとか、回路中のブロック単位でのスキャンＦＦの遅延ばらつきとかのように、計算を行う該当スキャンＦＦの情報を与える。
【００４３】
ばらつきそのものの処理は、実施形態１と同様に信号遅延を統計処理して、例えば標準偏差を求める事により、判断する。
【００４４】
本手法を用いる事により、昨今スキャンテスト時に動作不具合の原因となってきている電圧ドロップの発生箇所を容易に特定する事が可能になる。
【００４５】
（実施の形態４）
図１４は、本発明の第四の実施の形態を説明するものである。
【００４６】
これまで本発明の第一〜第三の実施の形態について説明してきたが、これらは、トランジスタやスキャンＦＦが同時に動作する可能性（確率）によって電源電圧ドロップの発生箇所を特定する手法を示した。
【００４７】
電源電圧ドロップは、実際に同時に動作するトランジスタやスキャンＦＦの数にも影響される。例えば、図１４に示すように、マスクレイアウト上で複数のレーン（例えば、ＡレーンとＢレーン）に配置されていて、本来同時動作を期待されているトランジスタの遅延ばらつきが同じであるとする。仮にＡレーンにはそのトランジスタが１０００個、Ｂレーンに７５０個のトランジスタが配置されているとＡレーンの方が電源電圧ドロップは発生しやすい。このように第四の実施の形態は、レイアウト後の各セル配置レーンに存在するトランジスタの個数から、回路中の電源電圧のドロップの起こり易い箇所を推測するものである。
【００４８】
（実施の形態５）
図１５は、本発明の第五の実施の形態を説明するものである。
【００４９】
第五の実施の形態は、第四の実施の形態に対して、スキャンＦＦに焦点を当てた電源電圧ドロップの発生箇所を推測する手法である。例えば、図１５に示すように、マスクレイアウト上で複数のレーン（例えば、ＡレーンとＢレーン）に配置されているスキャンＦＦの遅延ばらつきが同じであるとする。仮にＡレーンには同時動作を期待されるスキャンＦＦが１００個、Ｂレーンに７５個配置されているとＡレーンの方が電源電圧ドロップは発生しやすい。このように第五の実施の形態は、レイアウト後の各セル配置レーンに存在するスキャンＦＦの個数から、回路中の電源電圧のドロップの起こり易い箇所を推測するものである。
【００５０】
（実施の形態６）
図１６〜図１７は、本発明の第六の実施の形態を説明するものである。
【００５１】
第六の実施の形態は、第一〜第三の実施の形態であるトランジスタやスキャンＦＦが同時に動作する可能性（確率）と第四、第五の実施の形態であるマスクレイアウト上の各レーン上に存在して、同時動作を期待されているトランジスタやスキャンＦＦの個数の２つの条件を合わせた手法である。
【００５２】
図１６に処理のフロー図を示しているが、具体的には、該当スキャンＦＦの情報を含む回路情報（１６０１）とレイアウト後の遅延情報（１６０２）から回路中のスキャンＦＦの同時動作時間のばらつきを計算し、さらにマスクレイアウトの情報による各レーンに配置された同時変化を期待されるスキャンＦＦの数から計算を行い（１６０３）、電源電圧ドロップの起こりやすさを推定する（１６０４）。どのスキャンＦＦのばらつきを統計処理するかについては、外部から情報を与える（１６０５）。
【００５３】
例えば、マスクレイアウトのレーンごとにレイアウトされたスキャンＦＦの遅延ばらつきとか、回路中のブロック単位でのスキャンＦＦの遅延ばらつきとかの、具体的に計算を行う該当スキャンＦＦの情報を与える。
【００５４】
図１７には、遅延ばらつきとスキャンＦＦの個数を合わせた手法の一例を示す。この図は、ＬＳＩ外部からスキャンＦＦのクロック入力までの信号遅延時間のばらつきを示した図である。ここで、ばらつきが指定値＝Ｘの範囲内に該当のスキャンＦＦが何個存在するかで、回路中の電源電圧のドロップの起こり易い箇所を推測するものである。本手法は、このように遅延ばらつきとスキャンＦＦの個数を合わせた手法であり、より精度よくスキャンテスト時に動作不具合の原因となってきている電圧ドロップの発生箇所を特定する事が可能になる。
【００５５】
上記は、スキャンＦＦについて説明をしたが、トランジスタというレベルでも本手法は適用可能である。
【００５６】
（実施の形態７）
図１８は、第七の実施の形態を説明するものである。
【００５７】
これまでＬＳＩの回路中で電源電圧ドロップの発生しやすい箇所を推測する手法を中心に述べてきたが、第七の実施の形態は、レイアウト上で電源電圧ドロップが発生しやすいマスク箇所及びセル配置レーンにおいて、同時にスイッチングする可能性の高いトランジスタをレイアウト的に近くに配置しないような半導体集積回路のレイアウト方法に関する。
【００５８】
レイアウトした後に結果的に電源電圧ドロップしやすい箇所をレイアウト修正する場合と最初から電源電圧ドロップを起こさないようにレイアウトする場合の２通りがある。
【００５９】
図１８にレイアウトした後に結果的に電源電圧ドロップしやすい箇所をレイアウト修正する手法について示している。Ａレーンに絡む電源電圧がドロップしやすい場合であるが、この場合、ＡレーンのトランジスタをＤレーンのトランジスタと交換する（１８０１）とかで、Ａレーンもしくは、近くのレーンにかたまらないようにばらすようにする。もし仮にＡレーンの中で電源電圧ドロップにばらつきがある場合は、レーン内でばらすとかも有り得る（１８０２）。一般的な手法として近傍の電源のみ強化する場合も有り得る（１８０３）。
【００６０】
また、最初から電源電圧ドロップを起こさないようにレイアウトする場合としては、例えば図１７に示したようにレイアウトする際に遅延ばらつきが±Ｘの範囲におけるトランジスタの個数が指定した範囲以内になるように、レイアウト装置に条件を与え、レイアウトするとかである。
【００６１】
（実施の形態８）
図１９は、第八の実施の形態を説明するものである。
【００６２】
第八の実施の形態は、第七の実施の形態に対して、スキャンＦＦに焦点を当てたものであり、電源電圧ドロップの発生しやすいマスク箇所及びセル配置レーンにおいて、同時にクロック動作する可能性の高いスキャンＦＦをレイアウト的に近くに配置しないような半導体集積回路のレイアウト方法である。
【００６３】
第七の実施の形態と同様に、レイアウトした後に結果的に電源電圧ドロップしやすい箇所をレイアウト修正する場合と最初から電源電圧ドロップを起こさないようにレイアウトする場合の２通りがある。
【００６４】
図１９にレイアウトした後に結果的に電源電圧ドロップしやすい箇所をレイアウト修正する手法について示している。Ａレーンに絡む電源電圧がドロップしやすい場合であるが、この場合、ＡレーンのスキャンＦＦをＤレーンのセルと交換する（１９０１）とかで、Ａレーンもしくは、近くのレーンに同時動作しやすいスキャンＦＦがかたまらないようにばらすようにする。もし仮にＡレーンの中で電源電圧ドロップにばらつきがある場合は、レーン内でばらすとかも有り得る（１９０２）。一般的な手法として近傍の電源のみ強化する場合も有り得る（１９０３）。
【００６５】
また、最初から電源電圧ドロップを起こさないようにレイアウトする場合としては、実施の形態７と同様である。
【００６６】
このようにスキャンテストにおいて電源電圧ドロップによって不具合を起こしやすいマスクレイアウト箇所を対策する事により、電源電圧ドロップを起こりにくくし、最終的には品質の高い安定したテストを行う事が可能になる。
【００６７】
【発明の効果】
以上のように本発明によれば、半導体集積回路特に大規模な集積回路において、クロック動作時に発生する電源電圧ドロップの発生しやすい箇所を容易に特定し、また、電圧ドロップの発生しやすい箇所にマスクレイアウトでの対策を行う事により、電圧ドロップの発生しにくい回路を設計する事を可能にし、さらには、効率的かつ高精度でテストを行うことが可能になる。
【図面の簡単な説明】
【図１】従来のＡＴＰＧによりスキャンパターンを自動生成するフローチャート
【図２】従来のスキャンテストの手法を示す図
【図３】本発明が課題を解決するための手段としている検証方法を説明するための、外部入力から全スキャンＦＦのクロックまでの遅延分布を示す図
【図４】本発明が課題を解決するための手段としている検証方法を説明するための、物理的なレイアウト模式図
【図５】本発明の実施の形態１におけるトランジスタのスイッチングによる電圧ドロップを示す図
【図６】本発明の実施の形態１における回路中のトランジスタのスイッチング時間を模式化した図
【図７】本発明の実施の形態１におけるＬＳＩのレイアウトブロック例を示す図
【図８】本発明の実施の形態１における標準偏差＝ａでのスイッチング時間のばらつきを示す図
【図９】本発明の実施の形態１における標準偏差＝ｂでのスイッチング時間のばらつきを示す図
【図１０】本発明の実施の形態２におけるＬＳＩ外部からトランジスタの入力までの信号遅延時間を模式化した図
【図１１】本発明の実施の形態２におけるＬＳＩ外部からトランジスタの入力までの信号遅延時間から電源電圧ドロップを推測するフロー図
【図１２】本発明の実施の形態３におけるＬＳＩ外部からスキャンＦＦの入力までの信号遅延時間を模式化した図
【図１３】本発明の実施の形態３におけるＬＳＩ外部からスキャンＦＦの入力までの信号遅延時間から電源電圧ドロップを推測するフロー図
【図１４】本発明の実施の形態４におけるマスクレイアウト上で同時動作するトランジスタを説明する図
【図１５】本発明の実施の形態５におけるマスクレイアウト上で同時動作するスキャンＦＦを説明する図
【図１６】本発明の実施の形態６におけるＬＳＩ外部からスキャンＦＦの入力までの信号遅延時間から電源電圧ドロップを推測するフロー図
【図１７】本発明の実施の形態６におけるＬＳＩ外部からスキャンＦＦの入力までの信号遅延時間のばらつきを示す図
【図１８】本発明の実施の形態７におけるレイアウトにおいて電源電圧降ドロップを発生しやすい箇所の対策を説明する図
【図１９】本発明の実施の形態８におけるレイアウトにおいてスキャンテスト時に電源電圧ドロップを発生しやすい箇所の対策を説明する図
【図２０】本発明が課題を解決するための手段としている検証方法を説明するための、テスト回路を示す図
【符号の説明】
１０１、１１０１、１３０１、１６０１回路情報
１０２ＡＴＰＧ
１０３テストパターン
１１０２、１３０２、１６０２遅延情報
１１０３、１３０３該当トランジスタの統計処理
１１０４、１３０４、１６０４電源電圧ドロップの起こりやすさ
１１０５、１３０５、１６０５該当トランジスタ情報
１６０３該当スキャンＦＦの統計処理＋同時スキャンＦＦ数による計算

Claims

半導体集積回路に存在するトランジスタのスイッチング時間のばらつきから、回路中の電源電圧のドロップ（降下）の起こり易い箇所を推測する半導体集積回路の検証方法。
半導体集積回路の外部入力から該当トランジスタまでの信号遅延から計算したスイッチング時間のばらつきから、回路中の電源電圧のドロップの起こり易い箇所を推測する半導体集積回路の検証方法。
半導体集積回路の外部入力からスキャンフリップフロップ（スキャンＦＦ）のクロックまでの信号の遅延のばらつきから、回路中の電源電圧のドロップの起こり易い箇所を推測する半導体集積回路の検証方法。
半導体集積回路のレイアウト後の各セル配置レーンに存在する、同時に動作する可能性のあるトランジスタの個数から、回路中の電源電圧のドロップの起こり易い箇所を推測する半導体集積回路の検証方法。
半導体集積回路のレイアウト後の各セル配置レーンに存在するスキャンＦＦの個数から、回路中の電源電圧のドロップの起こり易い箇所を推測する半導体集積回路の検証方法。
半導体集積回路のレイアウト後の各セル配置レーンに存在するスキャンＦＦの個数及びその外部入力からスキャンＦＦのクロックまでの信号の遅延のばらつきから、回路中の電源電圧のドロップの起こり易い箇所を推測する半導体集積回路の検証方法。
半導体集積回路において、レイアウト上で電源電圧ドロップが発生しやすいマスク箇所及びセル配置レーンにおいて、同時にスイッチングする可能性の高いトランジスタをレイアウト配置上近くに配置しないような半導体集積回路のレイアウト方法。
半導体集積回路において、レイアウト上で電源電圧ドロップが発生しやすいマスク箇所及びセル配置レーンにおいて、同時にクロック動作する可能性の高いスキャンＦＦをレイアウト配置上近くに配置しないような半導体集積回路のレイアウト方法。