JP2002141471A

JP2002141471A - 半導体集積回路設計方法と半導体集積回路

Info

Publication number: JP2002141471A
Application number: JP2000334041A
Authority: JP
Inventors: Tadayuki Kawai; 忠行河合
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2000-11-01
Filing date: 2000-11-01
Publication date: 2002-05-17
Anticipated expiration: 2020-11-01
Also published as: JP3553010B2

Abstract

(57)【要約】【課題】製品動作を保証するため電源電圧および温度
の一定範囲での動作確認を行っているが、ワーストケー
ス以外の条件ではドライバの駆動能力が過大なものにな
っている。【解決手段】遅延部分１９が遅延素子と配線遅延より
なり温度または電圧の変化に対応して切換信号を出力す
る検出回路１と、遅延部分２３が前記検出回路内の動作
切換素子と配線遅延よりなり、それぞれ異なる駆動能力
を持つ複数のバッファーを有する出力回路２とを備え、
予め遅延素子４〜６の遅延時間をそれぞれ異なる時間に
設定するとともに、配線遅延２０〜２２および２４〜２
６を配置配線後に遅延時間を各系統毎に計算し遅延時間
が均等になるよう調整する。電源電圧または温度の変化
とともに遅延時間が変動するのでフリップフロップ７〜
９によりクロックの立ち上がりエッジで観測し後段の出
力ドライバ１０〜１２から必要な駆動能力を持つものを
１〜複数個選択し入力信号を伝搬させる動的な自己切換
機能を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、温度または電源電
圧の変動に応じてバッファーの駆動能力を自動的に切り
換える半導体集積回路に関し、特に、ハーフミクロン以
細のＶＬＳＩ（超大規模集積回路）とその設計に関する
ものである。

【０００２】

【従来の技術】半導体集積回路では、動作を保証するた
め動作電圧および動作温度に対して一定範囲での動作確
認を行っている。温度または電源電圧の変動に応じてバ
ッファーの駆動能力を自動的に切り換えて温度、電圧の
変化による駆動能力の変化を自動的に抑制するようにし
た半導体集積回路として特開平７−２４９７３９号公報
などに記載されたものが知られている。

【０００３】具体的には、従来の半導体装置では図１０
（ａ）に示すような出力切換回路を内蔵している。な
お、図面の構成上（３系統記載）同一セル列に並べて記
載されており、実際のレイアウトでは同一セル列に並ぶ
とは限らない。

【０００４】検出回路１と出力回路２で構成されたこの
回路は、温度または電圧の変化を検出回路１において遅
延差で検出し、この出力で出力回路２の駆動能力を切り
換えている。３は判定基準信号、４〜６はそれぞれ異な
る遅延時間を持つ遅延素子、７〜９は出力ドライバ選択
用フリップフロップ、１０〜１２はそれぞれ異なる駆動
能力を持つ出力ドライバ、１３は出力信号である。１８
は判定基準信号用ドライバである。

【０００５】図９において、１４はワーストケース時の
温度および電圧における遅延時間を示し、１５は通常時
の温度および電圧における遅延時間を示し、１６はベス
トケース時の温度および電圧における遅延時間を示す。

【０００６】このワーストケース１４（電圧低，温度
高）での動作を保証するため各信号毎あるいはツリー状
に構成されたドライバの駆動能力を調整してワーストケ
ースにおいて動作マージンを持つよう設定しているた
め、ワーストケース以外の条件ではドライバの駆動能力
が過大なものになっており、温度または電源電圧の変動
に応じてバッファーの駆動能力を自動的に切り換えて温
度、電圧の変化による駆動能力の変化を自動的に抑制し
ている。

【０００７】図１０（ｂ）は図１０（ａ）をレイアウト
配置した平面図で、１７はセル列を示しており、各ユニ
ットは最短距離で配線されている。

【０００８】

【発明が解決しようとする課題】従来技術では、急速に
微細化とともに低電圧化と高速化が進むハーフミクロン
以細のＶＬＳＩにおいて配線による遅延がゲート遅延に
比べ大きく支配的であるにも拘わらず、図１０（ｂ）に
示すようにマスクレイアウト後の配置配線による遅延が
全く考慮されておらず配線遅延による誤動作を引き起こ
してしまう。また、予め選択した２箇所の条件でしか駆
動能力を切り換えることができない。

【０００９】本発明は、温度または電源電圧の変動に応
じてバッファーの駆動能力を自動的に切り換えて温度、
電圧の変化による駆動能力の変化を自動的に抑制するこ
とができるとともに、ハーフミクロン以細のＶＬＳＩに
おいてもタイミングエラーを生じない確実な動作を期待
できる半導体集積回路設計方法と半導体集積回路を提供
することを目的とする。

【００１０】

【課題を解決するための手段】本発明の請求項１記載の
半導体集積回路は、遅延時間が互いに異なる遅延素子を
有し温度または電圧の変化に対応して切換信号を出力す
る複数系統の検出回路と、それぞれ異なる駆動能力のバ
ッファーを有し前記検出回路からの切換信号に基づいて
使用するドライバが切り換えられる複数系統の出力回路
とを備え、前記検出回路と前記出力回路で構成される各
系統における配線遅延量の差が小さくなるように、最も
配線遅延量が大きな系統の配線遅延量に近づくように残
りの系統の配線レイアウトを設定した回路ブロックを有
することを特徴とする。

【００１１】本発明の請求項２記載の半導体集積回路設
計方法は、遅延時間が互いに異なる遅延素子を有し温度
または電圧の変化に対応して切換信号を出力する複数系
統の検出回路と、それぞれ異なる駆動能力のバッファー
を有し前記検出回路からの切換信号に基づいて使用する
ドライバが切り換えられる複数系統の出力回路とを備
え、前記検出回路と前記出力回路で構成される各系統に
おける配線遅延量の差が小さくなるように、最も配線遅
延量が大きな系統の配線遅延量に近づくように残りの系
統の配線レイアウトを設定するに際し、前記検出回路と
出力回路とを系統毎にグルーピングしマスクレイアウト
上の同じセル列に集中的に配置し、前記配置配線による
遅延時間の調整を同一セル列内での入れ替えることによ
り行い配線面積を抑制することを特徴とする。

【００１２】本発明の請求項３記載の半導体集積回路設
計方法は、マスクレイアウト前に配置結果を予め統計処
理された統計情報に基づき予測し配線の長さが均等とな
るよう予め用意した配線によるユニット遅延を持つセル
を配線遅延の調整量に応じて１〜複数個をネットリスト
中の当該ネットに挿入して配置配線することを特徴とす
る。

【００１３】本発明の請求項４記載の半導体集積回路設
計方法は、マスクレイアウト前にネットリスト中から予
め統計処理された統計情報とセルライブラリによりタイ
ミングが厳しいネットを抽出し、ネットリスト中に、請
求項１記載の回路ブロックを自動挿入してタイミングエ
ラーを抑制することを特徴とする。

【００１４】本発明の請求項５記載の半導体集積回路設
計方法は、遅延時間が互いに異なる遅延素子を有し温度
または電圧の変化に対応して切換信号を出力する複数系
統の検出回路と、それぞれ異なる駆動能力のバッファー
を有し前記検出回路からの切換信号に基づいて使用する
ドライバが切り換えられる複数系統の出力回路とを備
え、前記検出回路と前記出力回路で構成される各系統に
おける配線遅延量の差が小さくなるように、最も配線遅
延量が大きな系統の配線遅延量に近づくように残りの系
統の配線レイアウトを設定するに際し、階層レイアウト
のフロアプランの実施において、判定基準信号を発生す
る素子から前記検出回路の入力までの入力遅延を予めフ
ロアプラン情報から遅延時間を予測し事前に前記検出回
路の遅延部分から差し引くことで判定基準信号の入力遅
延を打ち消し判定範囲を一定とすることを特徴とする。

【００１５】

【発明の実施の形態】以下、本発明の各実施の形態を図
１〜図８に基づいて説明する。（実施の形態１）図１〜図４は本発明の（実施の形態
１）を示す。

【００１６】なお、従来例を示す図９，図１０と同一の
作用を成すものには同一の符号を付けて説明する。１９
は温度または電圧の変化を検出するための遅延素子と配
線遅延で構成される遅延部分で、遅延素子はそれぞれ異
なる遅延時間を持つ遅延素子４〜６で構成され、配線遅
延は前段の遅延素子４〜６の出力から、後段に配置され
て温度または電圧の変化の判定結果を保持し後段の出力
回路１０〜１２を選択するフリップフロップ７〜９に至
る配線遅延２０〜２２とで構成されている。

【００１７】２３はフリップフロップ７〜９とこの出力
から出力回路１０〜１２の制御端子に至る配線遅延２４
〜２６とで構成される遅延部分である。この実施の形態
では、配線のレイアウトを調節して配線遅延２０〜２
２，２４〜２６を最適化している。具体的には、図１
（ｂ）に示すように配線２７ａ，２８ａで示すように、
従来例を示す図１０（ｂ）の配線２７ｂ，２８ｂに比べ
て適切な遅延量が得られるようレイアウトが変更されて
いる。

【００１８】半導体集積回路の設計は、図３（ａ）に示
すようにチップレイアウトの一部のエリア２９に図１の
回路を構成する場合、最短距離で配線すると図３（ｂ）
（図１０（ｂ）と同じ）ようにレイアウトを決定した
後、ＣＡＤ（コンピュータ支援による設計装置）を使用
して図４に示す処理フローの波線で囲んだルーチン３０
でレイアウトを変更して最終的なレイアウトを決定して
半導体集積回路を製造する。

【００１９】図４において、３０ａは回路の系統毎の配
線遅延を計算する配置配線工程、３０ｂは回路の系統毎
の配線遅延量を計算する工程、３０ｃは配線遅延の調整
量計算工程、３０ｄは回路の系統毎の配線遅延が一致し
ているか判断する工程、３０ｅはマスクレイアウト上か
ら配線を追加するための空き領域を探索する工程、３０
ｆは空き領域内で配線を行い配線遅延を生成する工程、
３０ｇは配線による遅延時間を差し引いた遅延時間とな
るよう遅延素子を置き替える遅延素子の遅延時間再設定
工程である。

【００２０】上記の処理を更に詳しく説明する。まず、
図１（ａ）の判定基準信号３は温度または電圧の変動を
検出するために基準となる信号の入力であり、クロック
（ＣＬＫ）を入力とした例で説明する。

【００２１】図１（ａ）の遅延素子４〜６は通常動作条
件において図２（ａ）のタイムチャートとなるようにそ
の遅延量を予め設定しておく。例えば、ＣＬＫを８０ｎ
ｓとすると遅延素子４の遅延時間に３０ｎｓ、遅延素子
５の遅延時間に６０ｎｓ、遅延素子６の遅延時間に９０
ｎｓをそれぞれ設定する。

【００２２】出力ドライバ選択用のフリップフロップ７
〜９は遅延素子４〜６の出力信号をクロックの立ち上が
りエッジで取り込んで出力ドライバ１０〜１１の状態を
制御する信号を発生する。図２（ａ）〜図２（ｃ）では
フリップフロップ７〜９のデータ入力端子をそれぞれＡ
〜Ｃとしている。

【００２３】出力ドライバ１０〜１２の駆動能力は、温
度または電圧の変動による遅延時間の変動がワースト条
件で例えば２倍、ベスト条件で例えば１／２になるとす
ると、出力ドライバ１１が１倍、出力ドライバ１０が
１．５倍、出力ドライバ１２が０．５倍となるように設
定しておく。

【００２４】この場合、図２（ａ）の通常条件でのタイ
ムチャートのようにフリップフロップ８の出力がＨとな
り、出力ドライバ１１がオン状態となり、駆動能力１倍
で入力信号を伝搬する。

【００２５】次にワースト条件の時には、遅延素子４〜
６による遅延時間は遅延素子４が６０ｎｓ、遅延素子５
が１２０ｎｓ、遅延素子６が１８０ｎｓとなり、図２
（ｂ）のようにフリップフロップ７および９の出力がＨ
となり、出力ドライバ１０，１２がオン状態となり、駆
動能力１．５＋０．５＝２倍で入力信号を伝搬する。

【００２６】次にベスト条件の時には、遅延素子４〜６
による遅延時間が１５ｎｓ、３０ｎｓ、４５ｎｓとな
り、図２（ｃ）のようにフリップフロップ９の出力がＨ
となり、出力ドライバ１２がオン状態となり、駆動能力
０．５倍で入力信号を伝搬する。

【００２７】回路構成上は以上の設定で動作するが、益
々微細化および高速化が進展するハーフミクロン以細の
ＶＬＳＩでは、配線による遅延時間が回路内部の遅延時
間に比べて大きく、益々支配的なものになって来る。

【００２８】そこで、図４のルーチン３０により配置配
線による配線遅延を均等に制御しなければ動作しない。
ルーチン３０を詳細に説明する。

【００２９】図３（ｂ）は図１（ａ）に記載の各素子の
マスクレイアウト後の配置配線例であり、図４の配置配
線工程３０ａを終えた状態である。この状態で、フリッ
プフロップ７〜８のデータ入力端子Ａ，Ｂ，Ｃへ至る経
路に存在する配線遅延を配線遅延の計算工程３０ｂで算
出し、一番大きな遅延時間に合わせるよう配線遅延の調
整量計算工程３０ｃでそれぞれ算出する。

【００３０】配線遅延一致判定工程３０ｄでデータ入力
端子Ａ，Ｂ，Ｃへ至る経路の配線遅延が等しくなってい
るかを判定し、等しくなければマスクレイアウト上の空
き領域探索工程３０ｅで配線追加を行える領域を設定す
る。

【００３１】具体的には、例えば配線に使用するそれぞ
れのレイヤのデザインルールから幅とセパレーションを
取り出し、次式を満たして残っている領域は配線が１本
以上通過できるため次式に従って配線レイヤをオーバー
サイジングする。

【００３２】オーバーサイジング量＝幅／２＋
セパレーション − ０．００１次に、空き領域での配線遅延生成工程３０ｆで図１
（ａ）に示し配線遅延の調整が必要な既存配線の一部を
切断し前記空き領域に配線２７ａ，２８ａを追加する。

【００３３】もし、配線遅延の調整が不十分な場合には
配線遅延の計算工程３０ｂで計算し工程３０ｃ〜３０ｆ
を配線遅延が一致するまで繰り返し行うことでより確実
に本発明回路の系統毎の遅延を調整させる。

【００３４】この後、遅延素子の遅延時間再設定工程３
０ｇで配線遅延２０〜２２の配線よる遅延時間分を遅延
素子４〜６の遅延時間から差し引いた値を持つ遅延素子
にそれぞれ置き替える。予め遅延素子のセル枠および端
子位置を統一しておくことで他のパスに全く影響を及ぼ
さず設計値通りの制御ができる。

【００３５】また、ツリー状の構成を持つネット（例え
ばクロック）の最終段のドライバを本発明の回路に置き
換え、フリップフロップから後段の出力ドライバに至る
配線遅延２４〜２６を系統間で一定時間の間隔を置き制
御信号が伝搬するように図４で処理して配線遅延２４〜
２６の配線遅延を設定することにより、タイミングエラ
ーの削減と同時にピーク時の消費電力を抑制しスイッチ
ングノイズを低減できる。

【００３６】次に、系統毎にグルーピングしマスクレイ
アウト上の同じセル列に集中的に配置し、前記配置配線
による遅延時間の調整を同一セル列内での入れ替えるこ
とにより行い配線面積を抑制する点について説明する。

【００３７】図５と図６は（実施の形態１）の図４に示
す工程３０ｂ〜３０ｇの具体例の説明図を示す。図５
（ａ）は比較例の配線遅延調整前のレイアウト例で、セ
ル列を跨ってセルが配置されている。図５（ａ）におい
て３１は遅延を調整する対象となる配線である。３２は
配線を調整するためセルを移動する際に障害となる配線
の範囲を示している。

【００３８】図５（ｂ）は別の比較例の配線遅延調整後
のレイアウト例で、３３は配線がもっとも混雑する部分
を示している。図６（ａ）は配線遅延調整前のレイアウ
ト例で、回路の系統毎に同一のセル列１７に配置されて
いる。３４ｃは配線を調整するためセルを移動する際に
障害となる配線の範囲である。

【００３９】図６（ｂ）は配線遅延調整後のレイアウト
例で、３５は配線がもっとも混雑する部分を示してい
る。まず、図５（ａ）（ｂ）に示す比較例では、配置配
線工程の際に回路全体をグルーピングしているため同じ
系統の回路（例えば図１（ａ）の４，７，１０）がセル
列を跨って配置されてしまい、配線遅延を調整する際に
既存の配線が邪魔になり迂回するため配線遅延の調整前
より配線が２本分増える。このため、セル列間の間隔を
広げることができない場合には配線遅延の調整が不可能
となる。

【００４０】これに対して、図６（ａ）（ｂ）に示す実
施の形態では、図４の配置配線工程３０ａの配置の際に
回路全体をグルーピングして配置するのではなくて、回
路の系統毎（例えば図１（ａ）の４と７と１０とを同じ
グループ）にグルーピングし同一のセル列１７に配置す
る。

【００４１】これにより、同じセル列での入れ替えでは
横方向の配線が既に存在するため移動による配線の増加
が最小に抑えられ配線遅延の調整前より図６（ｂ）の３
５に示す通り部分的に１本分ずつ増えるに留まる。ま
た、既存配線の上を別の配線レイヤーにより配線するこ
とにより増加を防げる。

【００４２】もし、配線遅延の調整が不十分な場合には
配線遅延の計算工程３０ｂで計算し３０ｃ〜３０ｆを配
線遅延が一致するまで繰り返し行うことでより確実に回
路の系統毎の遅延を調整することができる。

【００４３】この後、遅延素子の遅延時間再設定工程３
０ｇで配線遅延２０，２１，２２よる遅延時間分を遅延
素子４，５，６の遅延時間から差し引いた値を持つ遅延
素子にそれぞれ置き替える。予め遅延素子のセル枠およ
び端子位置を統一しておくことで他のパスに全く影響を
及ぼさず設計値通りの制御ができる。

【００４４】次に、マスクレイアウト前に配置結果を予
め統計処理された統計情報に基づき予測し配線の長さが
均等となるよう予め用意した配線によるユニット遅延を
持つセルを配線遅延の調整量に応じて１〜複数個をネッ
トリスト中の当該ネットに挿入して配置配線する点につ
いて説明する。

【００４５】図４において、３６は本発明の回路を挿入
する対象を指定するクリティカルパス指定工程、３７は
予め統計処理された統計情報で例えばＷＬＭ（ワイヤー
・ロード・モデル＝出力端子に接続されている論理素子
数毎の負荷モデル）の統計情報あるいはＣＷＬＭ（カス
タム・ワイヤー・ロード・モデル＝対象データの出力端
子に接続されている論理素子数毎の負荷モデル）の統計
情報などである。３８は工程３７の統計情報を元に配線
遅延を予測する工程、３９はネットリストへの遅延挿入
工程である。

【００４６】図７は同実施の形態のレイアウト後の拡大
図で、遅延調整セル７００，７０１は図１の２７ａ，２
８ａに相当する。７００，７０１の中身を配線だけで構
成した場合には、、セル間を接続する配線と合わせて２
７ａ，２８ａと同一である。しかし、７００，７０１の
中身を抵抗器とコンデンサとで代用し温度または電圧の
変化に対して配線と同一に作用させられる。

【００４７】クリティカルパス指定工程３６でピン名あ
るいはネット名で指定された回路を挿入する対象に対し
て工程３７の統計情報を元に配線遅延の予測工程３８に
おいて対象のネットに接続されている論理素子数などか
ら遅延値を回路の系統毎に計算し、ネットリストへの遅
延挿入工程３９において回路の系統毎（例えば図１
（ａ）の４と２０）に遅延値が均等になるようにネット
リスト中の当該箇所に予め用意したユニット単位（例え
ば０．０１ｎｓ，０．１ｎｓ，１ｎｓ単位）の遅延値
を持つ遅延調整セルをそれぞれ１〜複数個を挿入するこ
とによりレイアウトと同時に遅延値が均等となるレイア
ウトを得られる。

【００４８】もし、配線遅延の調整が不十分な場合には
配線遅延の計算工程３０ｂで計算し３０ｃ〜３０ｆを配
線遅延が一致するまで繰り返し行うことでより確実に回
路の系統毎の遅延を調整する。

【００４９】この後、遅延素子の遅延時間再設定工程３
０ｇで配線遅延２０〜２２よる遅延時間分を遅延素子４
〜６の遅延時間から差し引いた値を持つ遅延素子にそれ
ぞれ置き替える。予め遅延素子のセル枠および端子位置
を統一しておくことで他のパスに全く影響を及ぼさず設
計値通りの制御ができる。

【００５０】次に、マスクレイアウト前にネットリスト
中から予め統計処理された統計情報とセルライブラリに
よりタイミングが厳しいネットを抽出し、ネットリスト
中に図１の回路を自動挿入することによりタイミングエ
ラーを抑制する点について説明する。

【００５１】図４において４０はネットリスト中の全パ
スのタイミングをチェックするタイミングチェック工
程、４１は本発明の回路を挿入する対象をタイミングチ
ェックの結果から自動選択するクリティカルパス選択工
程、４２はタイミングチェックに使用する論理セルのラ
イブラリであり、各セルのドライブ能力や入力負荷情報
等を予め登録してある。

【００５２】タイミングチェック工程４０で工程３７の
統計情報とセルライブラリ４２を元に静的なタイミング
チェックによりネットリスト中の全パスのタイミングを
計算し、クリティカルパス選択工程４１で予め指定され
たネットおよび一定以上の遅延を持つネットあるいはセ
ットアップ時間またはホールド時間に対して一定時間以
下のマージンを持つネット等の条件で対象を自動的に選
択し、ネットリストへの遅延挿入工程３９で回路の系統
毎（例えば図１（ａ）の４と２０）に遅延値が均等にな
るようにネットリスト中の当該箇所に予め用意した配線
によるユニット単位（例えば０．０１ｎｓ，０．１ｎ
ｓ，１ｎｓ毎）の遅延値を持つ遅延調整セルを１〜複数
個挿入することによりタイミングが厳しい全ネットに対
してレイアウトと同時に回路の系統間で遅延値が均等と
なるレイアウトが得られる。

【００５３】もし、配線遅延の調整が不十分な場合には
配線遅延の計算工程３０ｂで計算し３０ｃ〜３０ｆを配
線遅延が一致するまで繰り返し行うことでより確実に本
発明回路の系統毎の遅延を調整させる。

【００５４】この後、遅延素子の遅延時間再設定工程３
０ｇで配線遅延２０〜２２よる遅延時間分を遅延素子４
〜６の遅延時間から差し引いた値を持つ遅延素子にそれ
ぞれ置き替える。予め遅延素子のセル枠および端子位置
を統一しておくことで他のパスに全く影響を及ぼさず設
計値通りの制御ができる。

【００５５】次に、階層レイアウトのフロアプランを実
施する形態において、判定基準信号を発生する素子から
前記検出回路の入力までの入力遅延を予めフロアプラン
情報から遅延時間を予測し事前に前記検出回路の遅延部
分から差し引くことで判定基準信号の入力遅延を打ち消
し判定範囲を一定とする点について説明する。

【００５６】図４において、４３はチップのフロアプラ
ンを決める工程、４４はチップのフロアプラン情報、４
５はフロアプラン情報４４を元に配線遅延を予測する工
程である。

【００５７】図８（ａ）はブロックのレイアウト例で、
４６は図１（ａ）の回路４７が形成されたブロックであ
る。図８（ｂ）は階層レイアウト時のチップレイアウト
例で、４８は他のブロックである。

【００５８】図８（ｃ）は図８（ａ）のブロックレイア
ウト時のタイムチャート（実線で示す）と図８（ｂ）の
チップレイアウト時のタイムチャート（破線で示す）を
示している。

【００５９】図８（ｂ）のように配置配線の結果、外部
端子あるいは内部回路より出力される判定基準信号から
検出回路の入力までの遅延（以下、入力遅延と記す）が
ブロックのレイアウト時の見積りより大きい場合、前記
検出回路内の遅延時間に配置配線で予測される最大の遅
延時間を動作切換のマージンとして持たす必要がある。

【００６０】例えばハーフミクロン以細のＶＬＳＩでは
大規模化に対応するため階層レイアウトが避けられなく
なって来ているが、フロアプラン上、当初見積りより大
きく異なる位置にブロックを配置せざるを得ない等の場
合、予めフロアプラン時に図４のフロアプラン情報４４
の配置情報を出力し入力遅延の予測工程４５において遅
延時間を予測し事前に検出回路内および出力回路の制御
信号に至る配置配線による遅延時間を各系統毎（例えば
図１（ａ）の４と２０）に入力遅延を含めて計算し、図
４の配線遅延の予測工程３８または配線遅延の計算工程
３０ｂで、その調整量から入力遅延値分を予め差し引
く、あるいは検出回路内の遅延素子による遅延量から入
力遅延値分を差し引いた遅延値を持つ遅延セルに置き替
えることで動作切換のマージンが最小となり判定基準信
号の入力遅延を打ち消し判定の範囲を一定にできる。

【００６１】もし、配線遅延の調整が不十分な場合には
配線遅延の計算工程３０ｂで計算し３０ｃ〜３０ｆを配
線遅延が一致するまで繰り返し行うことでより確実に回
路の系統毎の遅延を調整させる。

【００６２】この後、遅延素子の遅延時間再設定工程３
０ｇで配線遅延２０〜２２よる遅延時間分を遅延素子４
〜６の遅延時間から差し引いた値を持つ遅延素子にそれ
ぞれ置き替える。予め遅延素子のセル枠および端子位置
を統一しておくことで他のパスに全く影響を及ぼさず設
計値通りの制御ができる。

【００６３】なお、上記の実施の形態では、判定基準信
号をクロックとしたが、リングオシレータのような回路
中の信号に依存しない信号でも良い。なお、上記の実施
の形態では、判定基準信号をクロックとしたが、独立の
判定信号として外部から与える構成ても良い。このよう
に構成することで例えばＬＳＩの動作開始時（またはＬ
ＳＩ中の通常スリープ状態で特殊な処理を行う時だけ動
作する特定の回路群の起動時）あるいはシステムで予め
設定した一定時間毎（例えば１時間毎、１秒毎など）に
判定信号を入力し温度または電源電圧の変動に対応して
内部動作を切り換えることができ、判定回路内の消費電
力を抑制できる。

【００６４】なお、上記の実施の形態では、温度または
電源電圧の変動に対応して動作を切り換えるポイントお
よび出力ドライバの数を３としたが判定回路内の遅延部
分を系統間の遅延時間の間隔を狭め多数の段数とし、ス
ケーラブルに動作を切り換える構成としても良い。この
ように構成することで温度または電源電圧の変動に対し
てよりタイミングエラーに強く安定した動作ができる。

【００６５】

【発明の効果】以上のように、本発明はハーフミクロン
以細のＶＬＳＩにおいてＣＡＤと組み合わせることによ
り配置配線による遅延を精度良く制御し温度または電源
電圧の変動を検出することにより、動作条件に応じてダ
イナミックかつスケーラブルに駆動能力を変化させるこ
とによりタイミングエラーを削減するとともに、ツリー
構造を持つ信号（例えばクロック）の最終段のドライバ
をチップ上の回路群毎に一定時間遅延させ後段に伝搬す
るように調整でき、また温度および電源電圧の変動によ
る遅延がワーストケース以外の時は駆動ドライバの能力
を下げ、ピーク時の消費電力を低減し電源電圧降下を抑
制することでスイチングノイズを削減することができ開
発のリードタイムの短縮とノイズの低減を図れる。

【図面の簡単な説明】

【図１】本発明の実施の形態の回路構成図とチップレイ
アウト図

【図２】同実施の形態の通常時とワースト時およびベス
ト時のタイムチャート図

【図３】同実施の形態のチップレイアウト説明図

【図４】同実施の形態の配線遅延の調整手段を示すフロ
ーチャート図

【図５】レイアウト後の比較例の拡大図

【図６】同実施の形態のレイアウト後の拡大図

【図７】同実施の形態のレイアウト後の拡大図

【図８】同実施例のブロックとチップレイアウトの説明
図

【図９】従来の半導体集積回路の遅延時間の特性図

【図１０】従来の半導体集積回路の回路図とレイアウト
図

【符号の説明】

１検出回路２出力回路３判定基準信号４〜６遅延素子７〜９出力ドライバ選択用フリップフロップ１０〜１２出力ドライバ１３出力信号１７レイアウト上のセル列１８判定基準信号用ドライバ１９検出回路の遅延部分２０〜２２配線遅延２３動作切換の制御信号の遅延部分２４〜２６配線遅延２７ａ，２８ａ配線遅延の調整のため追加された配線３０ａ配置配線工程３０ｂ配線遅延の計算工程３０ｃ配線遅延の調整量計算工程３０ｄ配線遅延一致判定工程３０ｅマスクレイアウト上の空き領域探索工程３０ｆ空き領域内での配線遅延生成工程３０ｇ遅延素子の遅延時間再設定工程３１比較例における配線遅延の調整対象３２比較例における配線遅延を調整する際、障害とな
る範囲３３比較例における配線遅延の調整後、もっとも混雑
する範囲３４ａ，３４ｂ配線遅延の調整対象３４ｃ配線遅延を調整する際に障害となる範囲３５配線遅延の調整後にもっとも混雑する範囲３６クリティカルパス指定工程３７統計情報データベース３８配線遅延の予測工程３９ネットリストへの遅延挿入工程４０タイミングチェック工程４１クリティカルパス選択工程４２セルライブラリ４３フロアプラン工程４４フロアプラン情報４５入力遅延の予測工程４６ブロックレイアウト

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０３Ｋ 19/0175 Ｆターム(参考） 5B046 AA08 BA05 BA06 JA03 KA06 5F038 CA03 CD09 DF07 DF17 DT12 EZ08 EZ09 EZ10 EZ20 5F064 BB19 BB26 BB33 BB40 DD02 DD14 DD39 EE02 EE03 EE08 EE14 EE15 EE16 EE47 FF09 FF36 HH06 HH09 HH10 HH12 5J056 AA04 AA39 BB28 BB40 EE15 FF01 FF08 HH00 HH03 KK00

Claims

【特許請求の範囲】

【請求項１】遅延時間が互いに異なる遅延素子を有し温
度または電圧の変化に対応して切換信号を出力する複数
系統の検出回路と、それぞれ異なる駆動能力のバッファーを有し前記検出回
路からの切換信号に基づいて使用するドライバが切り換
えられる複数系統の出力回路とを備え、前記検出回路と前記出力回路で構成される各系統におけ
る配線遅延量の差が小さくなるように、最も配線遅延量
が大きな系統の配線遅延量に近づくように残りの系統の
配線レイアウトを設定した回路ブロックを有する半導体
集積回路。
【請求項２】遅延時間が互いに異なる遅延素子を有し温
度または電圧の変化に対応して切換信号を出力する複数
系統の検出回路と、それぞれ異なる駆動能力のバッファーを有し前記検出回
路からの切換信号に基づいて使用するドライバが切り換
えられる複数系統の出力回路とを備え、前記検出回路と
前記出力回路で構成される各系統における配線遅延量の
差が小さくなるように、最も配線遅延量が大きな系統の
配線遅延量に近づくように残りの系統の配線レイアウト
を設定するに際し、前記検出回路と出力回路とを系統毎にグルーピングしマ
スクレイアウト上の同じセル列に集中的に配置し、前記
配置配線による遅延時間の調整を同一セル列内での入れ
替えることにより行い配線面積を抑制する半導体集積回
路設計方法。
【請求項３】マスクレイアウト前に配置結果を予め統計
処理された統計情報に基づき予測し配線の長さが均等と
なるよう予め用意した配線によるユニット遅延を持つセ
ルを配線遅延の調整量に応じて１〜複数個をネットリス
ト中の当該ネットに挿入して配置配線する半導体集積回
路設計方法。
【請求項４】マスクレイアウト前にネットリスト中から
予め統計処理された統計情報とセルライブラリによりタ
イミングが厳しいネットを抽出し、ネットリスト中に、
請求項１記載の回路ブロックを自動挿入してタイミング
エラーを抑制する半導体集積回路設計方法。
【請求項５】遅延時間が互いに異なる遅延素子を有し温
度または電圧の変化に対応して切換信号を出力する複数
系統の検出回路と、それぞれ異なる駆動能力のバッファーを有し前記検出回
路からの切換信号に基づいて使用するドライバが切り換
えられる複数系統の出力回路とを備え、前記検出回路と
前記出力回路で構成される各系統における配線遅延量の
差が小さくなるように、最も配線遅延量が大きな系統の
配線遅延量に近づくように残りの系統の配線レイアウト
を設定するに際し、階層レイアウトのフロアプランの実施において、判定基
準信号を発生する素子から前記検出回路の入力までの入
力遅延を予めフロアプラン情報から遅延時間を予測し事
前に前記検出回路の遅延部分から差し引くことで判定基
準信号の入力遅延を打ち消し判定範囲を一定とする半導
体集積回路設計方法。