WO2012120792A1 - 三次元集積回路設計装置、三次元集積回路設計方法、プログラム - Google Patents

三次元集積回路設計装置、三次元集積回路設計方法、プログラム Download PDF

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WO2012120792A1
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integrated circuit
temperature
standard cell
circuit design
multilayer chip
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高志 森本
橋本　隆
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パナソニック株式会社
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    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H01L27/0211—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique adapted for requirements of temperature
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout

Definitions

  • the present invention relates to a three-dimensional integrated circuit design technique, and particularly to a three-dimensional integrated circuit design technique considering heat.
  • Non-Patent Document 1 3D integrated circuits are more likely to accumulate heat than 2D integrated circuits, and it is important to design in consideration of the heat generated in the circuit. For example, a technique is known in which circuit layout is performed in consideration of the locations where heat is generated in upper and lower laminated chips not overlapping at the same position at the stage of mask layout design (Non-Patent Document 1).
  • the design considering the heat generated in the circuit as described above is performed from an earlier stage before the logic synthesis in order to reduce the repetition of the logic synthesis process and the layout process.
  • the logic synthesis stage conditions such as the temperature of the entire circuit when the operation speed is the slowest (worst case) are assumed, and logic synthesis is performed so that the operation of the circuit can be guaranteed in the worst case.
  • the circuit operates under a temperature condition better than the assumed operating temperature, the circuit operates with a performance higher than necessary, so that more power is consumed.
  • more circuit mounting area is required. Generation of such a large performance margin is not preferable in terms of power consumption and miniaturization of the integrated circuit.
  • Patent Document 1 discloses that a cell having a plurality of operating conditions is provided in a circuit, and the temperature of the chip or circuit is detected during actual operation to switch to a cell that meets the conditions. A technique for reducing the margin is disclosed.
  • Patent Document 1 switches cells to be used according to the temperature during actual operation, and it is necessary to provide circuits by overlapping the number of conditions. Also, a circuit for detecting the temperature during actual operation is required. Therefore, although the technique disclosed in Patent Document 1 can reduce the power consumption margin, the overlap circuit is more than the area margin that can be reduced by selecting cells according to the temperature during actual operation. Mounting area is required. As a result, the area of the entire circuit increases.
  • the semiconductor silicon chips are stacked in the three-dimensional integrated circuit, the difference between the actual operating temperature of each chip and the worst-case temperature assumed for the entire three-dimensional integrated circuit becomes large.
  • the standard cell having a driving force larger than necessary is used for design, so that the performance margin of the designed circuit is increased.
  • the present invention has been made in view of the above circumstances, and an object thereof is to provide an integrated circuit design apparatus for designing a three-dimensional integrated circuit with a small performance margin in a logic synthesis stage.
  • an integrated circuit design apparatus is an integrated circuit design apparatus that designs a three-dimensional integrated circuit using a standard cell library.
  • a standard cell library There is a standard cell library, a temperature calculation unit that calculates the temperature during operation of the multilayer chip using the heat generation amount of the multilayer chip of each layer of the three-dimensional integrated circuit and the structure information of the multilayer chip, and the standard using the temperature
  • a standard cell library selection unit that selects a cell library and a logic synthesis unit that performs logic synthesis using the selected standard cell library are provided.
  • the operating temperature of the laminated chip is calculated for each layer in consideration of the integrated structure such as the heat generation amount of each layer of the three-dimensional integrated circuit and the thickness of the integrated chip.
  • the worst case temperature close to can be set.
  • a standard cell library corresponding to the worst-case temperature appropriately set for each integrated chip is selected and logic synthesis is performed using the selected standard cell library, three-dimensional integration with a small performance margin in the logic synthesis stage is performed.
  • a circuit can be designed.
  • FIG. 3 is a diagram illustrating an outline of processing performed by the integrated circuit design device according to the first exemplary embodiment
  • 1 is a block diagram illustrating an example of a configuration of an integrated circuit design device according to a first exemplary embodiment
  • 3 is a schematic diagram showing a data structure of design information 202.
  • FIG. 5 is a diagram illustrating an example of contents of an RTL description 301.
  • FIG. It is a figure which shows the example of the content of the power supply voltage information.
  • 6 is a diagram illustrating an example of contents of a composition constraint 304.
  • FIG. 6 is a schematic diagram showing a data structure of heat generation amount information 204.
  • FIG. 5 is a schematic diagram showing a data structure of layered structure information 205.
  • FIG. 8 It is a figure which shows the example of the content of the thermal conductivity information 801. It is a figure showing an example of contents of chip lamination information. It is a figure which shows the structure of a three-dimensional integrated circuit. 6 is a diagram showing a data structure of a standard cell library 207.
  • FIG. It is a figure which shows the example of the content of a standard cell library. It is a figure which shows the example of the content of a net list. It is a figure which shows the example which carried out the logic synthesis
  • 3 is a flowchart showing an operation of the integrated circuit design apparatus according to the first exemplary embodiment
  • 6 is a flowchart showing an operation of the integrated circuit design apparatus according to the second exemplary embodiment
  • It is a figure which shows the example of the content of circuit classification information.
  • It is a figure which shows the example of the content of the emitted-heat amount table.
  • 10 is a flowchart showing the operation of the integrated circuit design apparatus according to the third exemplary embodiment
  • Embodiment 1 The integrated circuit design apparatus according to the first embodiment is an integrated circuit design apparatus that designs a three-dimensional integrated circuit using standard cells.
  • FIG. 1 is a diagram illustrating an outline of processing performed by the integrated circuit design apparatus according to the first embodiment.
  • the integrated circuit design apparatus calculates the worst temperature T of the laminated chip of each layer based on the heat generation amount P of each layer.
  • the information on the calorific value of each layer used for calculating the worst temperature T is calculated based on an RTL (Register Transfer Level) description or the like, or given by an external input such as a data sheet.
  • RTL Registered Transfer Level
  • ⁇ T is the temperature change amount of the multilayer chip
  • T 0 is the initial temperature
  • R is the thermal resistance of the multilayer chip
  • A is the area of the multilayer chip
  • ⁇ Indicates the margin amount.
  • the temperature calculation formula shown in this figure will be described later.
  • the integrated circuit design device After calculating the worst temperature T of the multilayer chip in each layer, the integrated circuit design device selects a standard cell library corresponding to the worst temperature T. Then, the integrated circuit design apparatus performs logic synthesis using the selected standard cell library, and generates a net list for each layer.
  • FIG. 2 is a block diagram illustrating an example of the configuration of the integrated circuit design apparatus 200. As shown in FIG. 2
  • the integrated circuit design apparatus 200 includes an input unit 201, a design information storage unit 202, a heat generation amount calculation unit 203, a heat generation amount information storage unit 204, a laminated structure information storage unit 205, and a worst temperature calculation unit 206.
  • the input unit 201 receives input of data used for integrated circuit design by the integrated circuit design apparatus 200. Specifically, the input unit 201 receives design information of an integrated circuit to be designed and information related to the stacked structure such as the thickness of the stacked chip.
  • the input unit 201 determines the heat generation amount of the layer in which the multilayer chip is used. Accept information.
  • the design information, the layer structure information, and the heat generation amount information input by the input unit 201 are stored in the design information storage unit 202, the layer structure information storage unit 205, and the heat generation amount information storage unit 204, respectively.
  • FIG. 3 is a schematic diagram illustrating a data structure of design information stored in the design information storage unit 202. As illustrated in FIG. 3, the design information includes, for example, an RTL description 301, power supply voltage information 302, an operation vector 303, and a synthesis constraint 304.
  • the RTL description 301 is a description of an integrated circuit to be designed at a register transfer level (RTL).
  • the power supply voltage information 302 is information indicating the value of the power supply voltage supplied to each module of the three-dimensional integrated circuit.
  • the operation vector 303 is an input signal for operating the chip of each layer of the three-dimensional integrated circuit, and is used as a test vector in the RTL simulation described later.
  • the synthesis constraint 304 is a constraint condition such as chip area, delay time, and power consumption in logic synthesis. Such information is input by the circuit designer using the input unit 201. Below, it demonstrates concretely using the example of the content of each information.
  • FIG. 4 is a diagram showing an example of the contents of the RTL description 301.
  • Reference numeral 401 in the figure defines a module name and a port list.
  • Reference numeral 402 denotes an input port.
  • Reference numeral 403 indicates a connection with another module.
  • Reference numeral 404 indicates continuous assignment of a signal to the port “mc # uid”.
  • the RTL description 301 describes the flow of signals between registers.
  • FIG. 5 is a diagram showing an example of the contents of the power supply voltage information 302.
  • the power supply voltage information 302 includes a power supply label name (Vdda, Vddio, etc.), a power supply voltage value (3.3 V, 1.8 V, etc.), and a module name (mc # dp # top, mc # io # top, etc.) and the value of the power supply voltage supplied to each module of the three-dimensional integrated circuit.
  • Vdda, Vddio, etc. a power supply label name
  • 3.3 V, 1.8 V, etc. a power supply voltage value
  • mc # dp # top mc # io # top, etc.
  • FIG. 6 is a diagram illustrating an example of the content of the composition constraint 304.
  • the synthesis constraint includes constraint conditions such as chip area, delay time, and power consumption in logic synthesis.
  • the example in the figure shows that a synthesis constraint of 200 MHz is given to the clock port “clk200um”. This means that the delay time between registers connected to the clock port “clk200um” needs to be suppressed to 5 nsec or less. This completes the description of the design information image units 202.
  • the heat generation amount calculation unit 203 will be described.
  • the heat generation amount calculation unit 203 calculates the power consumption of the multilayer chip based on the design information 202, and uses the calculated power consumption as the heat generation amount.
  • the calorific value is calculated for the layer for which the calorific value information is not given by the input unit 201.
  • the calculation of the heat generation amount of the multilayer chip will be specifically described.
  • the power consumption of the multilayer chip is equal to the sum of dynamic power consumption due to transistor switching and static power consumption due to leakage current when the transistor is not operating.
  • the dynamic power consumption is proportional to the number of gates N and the toggle rate TR.
  • the static power consumption is proportional to the number N of gates. Therefore, the calorific value calculation unit 203 analyzes the RTL description 301 and calculates the number N of gates.
  • the calorific value calculation unit 203 calculates the toggle rate TR based on the RTL description 301 and the motion vector 303.
  • Dynamic power consumption includes power consumption due to a current (switching current) necessary for charging a load capacity and power consumption due to a current (through current) from the power source to the ground.
  • the calorific value calculation unit 203 obtains power consumption due to the switching current, and uses the value as dynamic power consumption.
  • the power consumption due to the switching current is calculated by multiplying the square of the power supply voltage V by the load capacity C, the toggle rate TR, and the number N of gates.
  • the toggle rate TR is the number of times the switching operation is performed per unit time.
  • the power supply voltage V is obtained as power supply voltage information 302 input by a circuit designer.
  • the load capacity C is obtained as empirical or statistical data.
  • the toggle rate TR and the number of gates N are calculated by analyzing the RTL description 301. Specifically, the heat generation amount calculation unit 203 converts the structure of the RTL description 301 into a gate level circuit structure description. In structure conversion, register estimation, state machine synthesis, and the like are performed. From the gate level circuit structure description, the number of gates N can be calculated.
  • the toggle rate TR is calculated by performing an RTL simulation using the motion vector 303 on the gate-level circuit structure description.
  • the operation vector 303 used for the RTL simulation is an operation pattern in which the power consumption becomes the worst.
  • the heat generation amount calculation unit 203 calculates the toggle rate based on the RTL description 301 and the motion vector 303, and calculates dynamic power consumption.
  • the static power consumption is calculated by multiplying the power consumption due to the leakage current per gate by the number N of gates.
  • the power consumption due to the leakage current per gate is determined by the power supply voltage V.
  • the power supply voltage V is obtained as the power supply voltage information 302 input by the circuit designer.
  • the number of gates can be calculated from a gate level circuit structure description obtained by structural conversion of the RTL description 301. Therefore, the calorific value calculation unit 203 can calculate the number of gates N by analyzing the RTL description, and calculate static power consumption. The above is the description of the calorific value calculation unit 203.
  • the calorific value information storage unit 204 stores calorific value information of each layer of the three-dimensional integrated circuit to be designed.
  • FIG. 7 is a schematic diagram showing a data structure of the calorific value information 204. As shown in this figure, the heat generation amount information 204 includes the heat generation amount 702 of each layer of the three-dimensional integrated circuit.
  • the heat generation amount of each layer of the three-dimensional integrated circuit is calculated based on an RTL (Register Transfer Level) description or the like by the heat generation amount calculation unit 203 or is given by an external input such as a data sheet by the input unit 201.
  • the laminated structure information storage 205 includes information on the laminated structure of the three-dimensional integrated circuit, such as the thickness and thermal conductivity of the laminated chip of the three-dimensional integrated circuit to be designed. Each piece of information on the laminated structure information is used to calculate the worst temperature.
  • FIG. 8 is a schematic diagram illustrating a data structure of the stack structure information stored in the stack structure information storage unit 204. As shown in FIG.
  • the stack structure information includes, for example, thermal conductivity information 801, cooling / use temperature information 802, and chip stack information 803.
  • the thermal conductivity information 801 is information indicating the value of thermal conductivity of each module of the three-dimensional integrated circuit.
  • the cooling / use temperature information 802 is information indicating the contents of the cooling solution and the use temperature of the integrated circuit.
  • the content of the cooling solution is, for example, information on the size of the heat sink.
  • the use temperature of the integrated circuit is a use temperature under an assumed use environment of the integrated circuit to be designed.
  • the chip stacking information 803 is information indicating the thickness of each layer of the stacked chip and the component module name. Such information is input by the circuit designer using the input unit 201. Below, it demonstrates concretely using the example of the content of each information.
  • FIG. 9 is a diagram illustrating a content example of the thermal conductivity information 801.
  • the thermal conductivity information 801 includes information on the constituent material (Cu, Si, etc.) of each module of the three-dimensional integrated circuit and the thermal conductivity of each constituent material.
  • the thermal conductivity information 801 the thermal conductivity of the multilayer chip can be obtained.
  • FIG. 10 is a diagram illustrating an example of the contents of the chip stacking information 803.
  • the chip stacking information 803 includes information on the configuration module name of each layer of the stacked chip and the thickness of each layer of the stacked chip.
  • the second layer of the multilayer chip is configured by a module “mc # top”, and the thickness thereof is 10 ⁇ m.
  • the above is the description of the stacked structure information storage unit 205.
  • the worst temperature calculation unit 206 will be described.
  • the worst temperature calculation unit 206 is based on the information on the heat generation amount of each layer of the three-dimensional integrated circuit stored in the heat generation amount information storage unit 204 and the layer stack information stored in the layer structure information storage unit 205.
  • the thermal resistance R and the power density ⁇ are calculated, and the worst temperature of each multilayer chip is calculated based on the thermal resistance R and the power density ⁇ .
  • FIG. 11 is a diagram illustrating the structure of a three-dimensional integrated circuit.
  • the wiring layer is composed of a metal wiring layer and an insulating layer. For simplicity, the worst temperature is calculated as one region.
  • the thickness of the Si substrate or the like is obtained from the chip stacking information 803.
  • the thermal conductivity of the Si substrate or the like is obtained from the thermal conductivity information 801.
  • the worst temperature calculation unit 206 derives the thermal resistance R of each multilayer chip.
  • R represents the thermal resistance of the multilayer chip
  • P represents the power consumption of the multilayer chip
  • A represents the area of the multilayer chip.
  • ⁇ indicates a margin amount. This margin amount is determined empirically by the circuit designer.
  • the worst temperature calculation unit 206 acquires the power consumption P of the multilayer chip from the heat generation amount information 204, and calculates the temperature change ⁇ T of the multilayer chip using Equation 1. Then, the worst temperature T is calculated by adding the value of the use temperature T 0 under the assumed use environment of the design target integrated circuit included in the cooling / use temperature information 802 to the calculated temperature change ⁇ T. The above is the description of the worst temperature calculation unit 206.
  • the standard cell library storage unit 207 will be described. ⁇ Standard cell library storage unit 207>
  • the standard cell library storage unit 207 stores the standard cell library.
  • the standard cell library is a database that collects standard cells that realize various logic functions.
  • FIG. 12 is a schematic diagram showing the data structure of the standard cell library 207. As shown in the figure, the standard cell library 207 includes a plurality of libraries 1201 corresponding to operating temperatures. This is because characteristics such as the driving ability and power consumption of the standard cell change depending on the operating temperature.
  • FIG. 13 is a diagram showing an example of the contents of the standard cell library 207.
  • 13A shows a cell library corresponding to a temperature of 120 degrees
  • FIG. 13B shows a cell library corresponding to a temperature of 100 degrees
  • FIG. 13C shows a cell library corresponding to a temperature of 80 degrees.
  • the standard cell library not only one type of one logical function but also a plurality of types of standard cells having different driving capabilities are prepared. “D1”, “D4”, etc. in the figure indicate the driving ability of the cell. A higher numerical value indicates a cell with higher driving ability.
  • a circuit is optimized by selecting an appropriate standard cell from the standard cell library based on constraints such as delay time, circuit area, and power consumption.
  • the above is the description of the standard cell library storage unit 207.
  • the logic synthesis library selection unit 208 will be described.
  • the logic synthesis library selection unit 208 selects a standard cell library used for logic synthesis of the stacked chips based on the worst temperature calculated by the worst temperature calculation unit 206.
  • the standard cell library includes a plurality of libraries according to the use temperature, and the logic synthesis library selection unit 208 selects a library having a temperature closest to the worst temperature on the high temperature side. However, if the performance of the cells in the library decreases as the temperature decreases, the library having the temperature closest to the worst temperature on the low temperature side is selected.
  • the logic synthesis library selection unit 208 selects a logic synthesis library in consideration of the worst temperature of the stacked chips in the other layers when the stacked chips having the same circuit configuration are used in the other layers of the three-dimensional integrated circuit. . Specifically, a comparison is made with the worst temperature of the other layer using the laminated chip having the same circuit configuration, and a library having a temperature close to the higher temperature is selected. This is to avoid performing separate logic synthesis when using chips with the same circuit configuration in a plurality of layers.
  • ⁇ Logical synthesis unit 209 The logic synthesis unit 209 uses the library selected by the logic synthesis library selection unit 208 to perform logic synthesis on the stacked chips of all layers for each stacked chip.
  • the logic synthesis is a process of replacing the RTL description 301 with a net list composed of a combination of standard cells in accordance with the constraints of the chip area, delay time, and power consumption indicated in the synthesis constraint 304.
  • a netlist indicates connection information between terminals in an integrated circuit.
  • FIG. 14 is a diagram illustrating an example of the contents of a netlist. This figure corresponds to the content example of the RTL description 301 shown in FIG. In this figure, the reference numeral 1401 is obtained by replacing the continuous substitution of the signal for the port “mc # uid” in the reference numeral 404 in FIG. 4 with a standard cell.
  • the integrated circuit design device 200 calculates the temperature during operation of the multilayer chip based on the heat generation amount of each layer of the multilayer chip. Then, a standard cell library corresponding to the calculated temperature is selected, and logic synthesis is performed. In the following, the technical significance of calculating the worst temperature in consideration of the amount of heat generated in each layer for each layered chip, selecting a standard cell library corresponding to the worst temperature, and performing logic synthesis will be described.
  • FIG. 15 is a diagram showing an example of logical synthesis using a standard cell library corresponding to the worst temperature.
  • the example of this figure is “NAND2D1 m200 (.A (valid), .B (dp [3]), .Y (w200));”, “INVD1 m203 (.A (w200) in the net list shown in FIG. ), .Y (mc # uid [2]) ;; ”is an example of an integrated circuit indicated by two lines. Further, a synthesis restriction of 200 MHz is given to the clock port “clk200um”. For explanation, when the delay value of the combinational circuit portion is fixed (4.92 ns), the delay value of the NAND2 and INV portions is 0.08 ns.
  • FIG. 15A shows an example in which logic synthesis is performed using the standard cell library for a temperature of 120 degrees shown in FIG.
  • NAND2 with drive capability “D4” and INV with drive capability “D4” are allocated under the constraint of a delay value of 0.08 ns.
  • the number of gates is 12, and the leakage power is 50 nW.
  • FIG. 15B shows an example in which logic synthesis is performed using the standard cell library for a temperature of 80 degrees shown in FIG.
  • NAND2 having a driving capability “D1” and INV having a driving capability “D1” are allocated under a delay value of 0.08 ns.
  • the number of gates is 3, and the leakage power is 8 nW.
  • the number of gates and power consumption of an integrated circuit greatly vary depending on the worst temperature to be set. Therefore, it is important to set the worst temperature that is closer to the actual operating temperature.
  • the worst temperature In a two-dimensional integrated circuit, since a heat sink is attached to a plane, the temperature of the entire circuit becomes substantially uniform due to thermal balance, and the gap between the worst temperature set for the entire circuit and the actual operating temperature is small.
  • the laminated chip of each layer is a heat source, and the actual operating temperature varies greatly from layer to layer. Therefore, the integrated circuit design apparatus 200 according to the present embodiment calculates the worst temperature for each layer in consideration of the heat generation amount of each layer.
  • FIG. 16 is a flowchart showing the operation of the integrated circuit design apparatus 200. As shown in this figure, when there is an external input of heat generation amount information by the input unit 201 (step S1601, YES), the heat generation amount information storage unit 204 stores the input heat generation amount information (step S1602).
  • the heat generation amount calculation unit 203 calculates the heat generation amount of the layer (steps S1603 to S1605). That is, first, the heat generation amount calculation unit 203 converts the structure of the RTL description 301 into a gate-level circuit structure description (step S1603). Next, the heat generation amount calculation unit 203 calculates a toggle rate based on the RTL description 301 and the motion vector after the structure conversion (step S1604). Specifically, the toggle rate is calculated by performing an RTL simulation on the gate-level circuit structure description using the motion vector 303.
  • the heat generation amount calculation unit 203 calculates the heat generation amount of the multilayer chip based on the toggle rate calculated in step S1602, and stores the calculated heat generation amount in the heat generation amount information storage unit 204 (step S1605).
  • the above calorific value calculation processing from step S1601 to step S1605 is performed on the laminated chips of all layers (first layer to nth layer) constituting the three-dimensional integrated circuit.
  • the worst temperature calculation unit 206 After calculating the calorific value of all the layers, the worst temperature calculation unit 206 applies the calorific value information of each layer stored in the calorific value information storage unit 204 and the laminated structure information 205 to all the layers for each layered chip. Then, the worst temperature is calculated (step S1606).
  • the logic synthesis library selection unit 208 determines whether a stacked chip having the same circuit configuration is used in another layer of the three-dimensional integrated circuit (step S1607). When stacked chips having the same circuit configuration are not used (NO in step S1607), the logic synthesis library selection unit 208 determines the temperature calculated in step S1606 as the worst temperature used for selection of the logic synthesis library (step S1606). S1608). When a laminated chip having the same circuit configuration is used (step S1607, YES), the logic synthesis library selection unit 208 performs comparison with the worst temperature of another layer in which the laminated chip having the same circuit configuration is used, The higher temperature is determined as the worst temperature used for selecting the logic synthesis library (step S1609). Then, the logic synthesis library selection unit 208 selects a standard cell library corresponding to the worst temperature determined in step S1608 or step S1609 (step S1610).
  • the logic synthesis unit 209 performs logic synthesis for all layers for each layered chip using the standard cell library selected in step S1610 (step S1611). As a result, a net list of laminated chips of all layers (first layer to n-th layer) constituting the three-dimensional integrated circuit is obtained.
  • the above is the description of the operation of the integrated circuit design apparatus 200.
  • the heat generation amount of each layer is calculated in the logic synthesis stage, the worst temperature of the multilayer chip is calculated based on the calculated heat generation amount of each layer, and the standard cell is calculated based on the calculated worst temperature. Since logic synthesis is performed by selecting a library, the worst case temperature close to the actual operating temperature of the integrated chip can be set, and a three-dimensional integrated circuit with a small performance margin can be designed.
  • Embodiment 2 Similar to the integrated circuit design apparatus 200 according to the first embodiment, the integrated circuit design apparatus according to the second embodiment sets the worst temperature of the multilayer chip based on the heat generation amount of each layer of the three-dimensional integrated circuit in the logic synthesis stage.
  • the integrated circuit design apparatus calculates and performs logic synthesis by selecting a standard cell library based on the calculated worst temperature, but the calculation processing of the heat generation amount of each layer is different.
  • the integrated circuit design device calculates the toggle rate based on the RTL description and the synthesis constraint, and calculates the heat generation amount of each layer. As a result, the amount of heat generated in each layer can be calculated at high speed without performing an RTL simulation using an operation vector.
  • a calorific value calculation process different from that of the first embodiment will be specifically described.
  • FIG. 17 is a flowchart of the operation of the integrated circuit design apparatus according to the second embodiment.
  • the same parts as those of the video processing apparatus 200 according to the first embodiment shown in FIG. 16 are denoted by the same reference numerals and description thereof is omitted, and the calorific value calculation processing parts (step S1603, step S1701, and step S1605) are mainly described. explain.
  • the heat generation amount calculation unit converts the RTL description into a gate level circuit structure description (step S1603).
  • the structural conversion here is the same processing as the integrated circuit design apparatus according to the first embodiment.
  • the calorific value calculation unit calculates the toggle rate based on the RTL description and the composition constraint (step S1701).
  • the toggle rate calculation method will be described in detail.
  • the toggle rate is expressed as the frequency of the operation signal x the gate operation rate.
  • the frequency of the operation signal is acquired from the constraint condition of logic synthesis. For example, when a synthesis constraint of 200 MHz is given, the frequency of the operation signal is set to 200 MHz.
  • Gate utilization is obtained from a switching model obtained empirically and statistically. For example, if the designer empirically knows that the operating rate of the processor handling the broadcast stream is about 70%, the operating rate is acquired from the value obtained from that experience. In addition, when there is a statistical value from the measured value of a chip of an equivalent past variety, the operation rate is acquired from the statistical value.
  • the toggle rate can be calculated by multiplying the frequency of the operation signal obtained as described above and the gate operating rate. The above is the description of the toggle rate calculation method.
  • the calorific value calculation unit calculates the calorific value of each layer using the toggle rate calculated in step S1701 (step S1605).
  • the calorific value calculation process using the toggle rate here is the same process as the integrated circuit design apparatus according to the first embodiment.
  • the heat generation amount of each layer can be calculated at high speed without performing the RTL simulation using the operation vector, and the worst case temperature close to the actual operating temperature of the integrated chip is set. can do.
  • Embodiment 3 Similar to the integrated circuit design apparatus 200 according to the first embodiment, the integrated circuit design apparatus according to the third embodiment sets the worst temperature of the multilayer chip based on the heat generation amount of each layer of the three-dimensional integrated circuit in the logic synthesis stage. The integrated circuit design apparatus calculates and performs logic synthesis by selecting a standard cell library based on the calculated worst temperature, but the calculation processing of the heat generation amount of each layer is different.
  • the integrated circuit design apparatus includes an RTL description, circuit type information indicating a circuit type of each module in the RTL description, a calculated circuit scale of each module, and a power supply voltage indicating a power supply voltage value for each module. Based on the information, the heat generation amount of each layered chip is calculated with reference to a predetermined heat generation amount table. As a result, the amount of heat generated in each layer can be calculated at high speed without performing an RTL simulation using an operation vector.
  • a calorific value calculation process different from that of the first embodiment will be specifically described.
  • the heat generation amount calculation unit refers to a predetermined heat generation amount table based on the RTL description 301, circuit type information, the circuit scale of each module, and the power supply voltage information 302 indicating the power supply voltage value for each module.
  • the calorific value of the multilayer chip of each layer can be calculated by adding the calorific values of the modules constituting the multilayer chip.
  • the RTL description 301, the circuit type information, and the power supply voltage information 302 are information input by the designer using the input unit 201.
  • the circuit scale of each module is obtained by converting the RTL description 301 into a gate-level circuit structure description and calculating the circuit scale from the circuit structure description obtained by the structure conversion. Since the RTL description 301 and the power supply voltage information 302 have already been described in the description of the first embodiment, circuit type information and a heat generation amount table used for heat generation calculation will be described below.
  • Circuit type information is information indicating the circuit type of each module in the RTL description.
  • the circuit type information is input by the circuit designer using the input unit 201.
  • FIG. 18 is a diagram illustrating an example of the contents of the circuit type information.
  • the circuit type information indicates the circuit type (processor, memory, etc.) of the module in the RTL description.
  • the module “mc # cpu” is shown to be a CPU. This completes the description of the circuit type information.
  • the heat generation amount table will be described.
  • the calorific value table shows the calorific value according to the circuit type, circuit scale, and power supply voltage value.
  • the calorific value table is obtained as empirical and statistical data. Specifically, it is statistically created from the measurement results of other product chips. Alternatively, it may be created by circuit simulation.
  • FIG. 19 is a diagram illustrating an example of the contents of the heat generation amount table. In the example of this figure, it is shown that the calorific value of a processor having a circuit scale of 100,000 Tr (number of transistors) is 100,000. This completes the description of the heat generation amount calculation process. Next, the operation of the integrated circuit design apparatus according to the third embodiment including the heat generation amount calculation process will be described.
  • FIG. 20 is a flowchart of the operation of the integrated circuit design apparatus according to the third embodiment.
  • the same parts as those of the video processing apparatus 200 according to the first embodiment shown in FIG. 16 are denoted by the same reference numerals and description thereof is omitted, and the calorific value calculation processing parts (step S1603, step S2001, step S2002) are mainly described. explain.
  • the heat generation amount calculation unit first converts the RTL description into a gate-level circuit structure description (step S1603).
  • the structural conversion here is the same processing as the integrated circuit design apparatus according to the first embodiment.
  • the calorific value calculation unit After the process of step S1603, the calorific value calculation unit generates circuit type information (step S2001).
  • the calorific value calculation unit is based on the RTL description, the circuit type information indicating the circuit type of each module in the RTL description, the calculated circuit scale of each module, the power supply voltage information indicating the power supply voltage value for each module, and the like.
  • the heat generation amount is calculated with reference to the heat generation amount table (step S2002).
  • the heat generation amount of each layer can be calculated at high speed without performing the RTL simulation using the operation vector, and the worst case temperature close to the actual operating temperature of the integrated chip is set. can do.
  • ⁇ Supplement> In addition, although it demonstrated based on said embodiment, of course, this invention is not limited to said embodiment. The following cases are also included in the present invention.
  • the present invention may be an application execution method disclosed by the processing procedure described in each embodiment. Further, the present invention may be a computer program including program code that causes a computer to operate according to the processing procedure.
  • the present invention may be configured as an IC, LSI, or other integrated circuit package that performs application execution control.
  • This package is incorporated into various devices for use, whereby the various devices realize the functions as shown in the embodiments.
  • the method of circuit integration is not limited to LSI's, and implementation using dedicated circuitry or general purpose processors is also possible.
  • An FPGA Field Programmable Gate Array
  • a reconfigurable processor that can reconfigure the connection and setting of circuit cells inside the LSI may be used.
  • integrated circuit technology comes out to replace LSI's as a result of the advancement of semiconductor technology or a derivative other technology, it is naturally also possible to carry out function block integration using this technology. Biotechnology can be applied to such technology.
  • the electric circuit model in which the thermal resistance and the heat flow are replaced with the resistance and the current source is considered, and the calorific value of the multilayer chip is calculated using Equation 1, but the present invention is not necessarily in this case. It is not limited to.
  • the calorific value of the laminated chip may be calculated by another calculation method. For example, simulation based on the finite element method or the like may be performed to calculate the heat generation amount of the laminated chip.
  • the worst temperature of the synthesis target multilayer chip is calculated in consideration of the heat generation amount of the multilayer chips of all the layers constituting the three-dimensional integrated circuit. This is not a limitation.
  • the worst temperature of the synthesis target multilayer chip may be calculated in consideration of only the heat generation amount of the several multilayer chips above and below the synthesis target multilayer chip.
  • the RTL description 301 is input information by the circuit designer, but the present invention is not necessarily limited to this case.
  • the RTL description 301 may be obtained as a result of behavioral synthesis based on behavioral description having a higher abstraction level than the RTL description.
  • the above embodiment and the above modifications may be combined.
  • the worst temperature of the multilayer chip is calculated and calculated in consideration of the integrated structure such as the heat generation amount of each layer of the three-dimensional integrated circuit to be designed and the thickness of the integrated chip. Since logic synthesis is performed using a standard cell library corresponding to the worst temperature, it is beneficial to design a three-dimensional integrated circuit with a small performance margin in the logic synthesis stage.

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Abstract

　ワースト温度算出部２０６は、設計対象の三次元集積回路の各層の発熱量情報２０４および三次元集積回路の積層構造情報２０５に基づき、積層チップの動作時におけるワースト温度を算出する。論理合成ライブラリ選択部２０８は、算出したワースト温度に応じたスタンダードセルライブラリを選択する。論理合成部２０９は、選択したスタンダードセルライブラリを用いて論理合成を行う。

Description

三次元集積回路設計装置、三次元集積回路設計方法、プログラム
　本発明は、三次元集積回路設計技術に関し、特に熱を考慮した三次元集積回路設計技術に関する。
　三次元集積回路は、二次元集積回路と比較して熱がこもりやすく、回路内で発生する熱を考慮した設計が重要となる。例えば、マスクレイアウト設計の段階で、上下の積層チップで発熱する箇所が同じ位置に重ならないように考慮して、回路の配置レイアウトを行う技術が知られている（非特許文献１）。
　また上記のような回路内で発生する熱を考慮した設計は、論理合成工程とレイアウト工程の繰り返しを少なくするため、論理合成より前の早い段階から行うことが好ましい。論理合成段階では、動作速度が最も遅くなる場合（ワーストケース）の回路全体の温度等の条件を想定し、ワーストケースにおいて回路の動作が保証できるように論理合成を行う。この際、想定した動作温度よりも良い温度条件で動作した場合、必要以上の性能で回路が動作するのでより多くの電力を消費する。また、より多くの回路の実装面積を要する。このような大きな性能マージンの発生は、消費電力の面、集積回路の小型化の面で好ましくない。かかる事態を回避するため、特許文献１には、複数の動作条件に合わせたセルを回路内に備え、実際の動作時にチップや回路の温度を検出して条件にあったセルに切り替えることで性能マージンを小さくする技術が開示されている。
特開２００２－１４１４７１号報
ＶＡＳＩＬＩＳ Ｆ． ＰＡＶＬＩＤＩＳ他著、"ＴＨＲＥＥ－ＤＩＭＥＮＳＩＯＮＡＬ　ＩＮＴＥＧＲＴＥＤ　ＣＩＲＣＵＩＴ　ＤＥＳＩＧＮ"、ＭＯＲＧＡＮ　ＫＡＵＦＭＡＮＮ　ＰＵＢＬＩＳＨＥＲＳ
　特許文献１に開示される技術は、実際の動作時の温度に応じて使用するセルを切り替えるものであり、条件の数だけ重複して回路を備える必要がある。また、実際の動作時の温度を検出するための回路も必要になる。従って、特許文献１に開示される技術は、消費電力のマージンを減らすことが出来るが、実際の動作時の温度に応じたセルを選択することで減らすことができた面積マージン以上に重複回路の実装面積が必要となる。その結果、回路全体の面積が増えてしまう。
　また、三次元集積回路では半導体シリコンチップを積層しているため、各チップにおける実際の動作温度と三次元集積回路全体に対して想定したワーストケースの温度との差が大きくなる。かかるワースト温度に基づき論理合成をした場合、必要以上に駆動力が大きいスタンダードセルが用いて設計されるので、設計された回路の性能マージンは大きくなる。
　本発明は上記事情に鑑みなされたものであり、論理合成段階において性能マージンが少ない三次元集積回路を設計する集積回路設計装置を提供することを目的とする。
　上記目的を達成するため、本発明にかかる集積回路設計装置は、スタンダードセルライブラリを用いて三次元集積回路を設計する集積回路設計装置であって、スタンダードセルライブラリには、温度に応じた複数のスタンダードセルライブラリがあり、三次元集積回路の各層の積層チップの発熱量と積層チップの構造情報とを用いて、積層チップの動作時における温度を算出する温度算出部と、前記温度を用いてスタンダードセルライブラリを選択するスタンダードセルライブラリ選択部と、前記選択されたスタンダードセルライブラリを用いて論理合成を行う論理合成部とを備えることを特徴とする。
　本発明によれば、三次元集積回路の各層の発熱量および集積チップの厚さ等の集積構造を考慮して、積層チップの動作温度を層毎に算出するので、集積チップの実際の動作温度に近いワーストケースの温度を設定することができる。また、集積チップ毎に適切に設定されたワーストケースの温度に対応するスタンダードセルライブラリを選択し、選択したスタンダードセルライブラリを用いて論理合成を行うので、論理合成段階において性能マージンが少ない三次元集積回路を設計することができる。
実施の形態１にかかる集積回路設計装置が行う処理の概要を示す図である。 実施の形態１にかかる集積回路設計装置の構成の一例を示すブロック図である。 設計情報２０２のデータ構造を示す模式図である。 ＲＴＬ記述３０１の内容例を示す図である。 電源電圧情報３０２の内容例を示す図である。 合成制約３０４の内容例を示す図である。 発熱量情報２０４のデータ構造を示す模式図である。 積層構造情報２０５のデータ構造を示す模式図である。 熱伝導度情報８０１の内容例を示す図である。 チップ積層情報８０３の内容例を示す図である。 三次元集積回路の構造を示す図である。 スタンダードセルライブラリ２０７のデータ構造を示す図である。 スタンダードセルライブラリの内容例を示す図である。 ネットリストの内容例を示す図である。 ワースト温度に応じたスタンダードセルライブラリを用いて論理合成した例を示す図である。 実施の形態１にかかる集積回路設計装置の動作を示すフローチャートである。 実施の形態２にかかる集積回路設計装置の動作を示すフローチャートである。 回路種別情報の内容例を示す図である。 発熱量テーブルの内容例を示す図である。 実施の形態３にかかる集積回路設計装置の動作を示すフローチャートである。
　以下、本発明の実施の形態について、図面を参照しながら説明する。
≪実施の形態１≫
　実施の形態１にかかる集積回路設計装置は、スタンダードセルを用いて三次元集積回路を設計する集積回路設計装置である。図１は、実施の形態１にかかる集積回路設計装置が行う処理の概要を示す図である。
　本図に示されるように、まず集積回路設計装置は、各層の発熱量Ｐに基づき、各層の積層チップのワースト温度Ｔを算出する。このワースト温度Ｔの算出に用いられる各層の発熱量の情報は、ＲＴＬ（Register Transfer Level）記述等に基づき算出するか、またはデータシート等の外部入力により与えられる。また、図１に示されるワースト温度Ｔの算出に用いられる数式において、ΔＴは積層チップの温度変化量、Ｔ0は初期温度、Ｒは積層チップの熱抵抗、Ａは積層チップの面積、Δはマージン量を示す。本図に示される温度算出式については後述する。
　各層の積層チップのワースト温度Ｔを算出した後、集積回路設計装置は、ワースト温度Ｔに対応するスタンダードセルライブラリを選択する。そして、集積回路設計装置は、選択したスタンダードセルライブラリを用いて論理合成を行い、各層のネットリストを生成する。
　このように、論理合成段階において、各層の積層チップの熱解析を行い、各層の発熱量および集積チップの厚さ等の集積構造を考慮して、積層チップの動作温度を層毎に算出するので、集積チップの実際の動作温度に近いワーストケースの温度を設定することができる。適切に設定したワーストケースの温度に対応したスタンダードセルライブラリを選択し論理合成を行うので、性能マージンの少ない三次元集積回路を設計することができる。
＜構成＞
　まず、実施の形態１にかかる集積回路設計装置２００の構成について説明する。図２は、集積回路設計装置２００の構成の一例を示すブロック図である。図２に示されるように、集積回路設計装置２００は、入力部２０１、設計情報格納部２０２、発熱量算出部２０３、発熱量情報格納部２０４、積層構造情報格納部２０５、ワースト温度算出部２０６、スタンダードセルライブラリ格納部２０７、論理合成ライブラリ選択部２０８、論理合成部２０９を含んで構成される。以下、各構成部について説明する。
＜入力部２０１＞
　入力部２０１は、集積回路設計装置２００による集積回路設計に用いるデータの入力を受け付ける。具体的には、入力部２０１は、設計対象の集積回路の設計情報や、積層チップの厚さ等の積層構造に関する情報を受け付ける。また、設計対象の三次元集積回路の一部、または全ての層の積層チップの発熱量がデータシート等により予めわかっている場合、入力部２０１は、その積層チップが用いられる層の発熱量の情報を受け付ける。入力部２０１により入力された、これらの設計情報、積層構造情報、発熱量情報は、それぞれ、設計情報格納部２０２、積層構造情報格納部２０５、発熱量情報格納部２０４に格納される。
　ここで、入力部２０１によるデータ入力は、例えば、キーボード、マウス、その他のコントローラ等を用いた入力である。また、外部接続の記憶メディアからデータファイルの読み込みを行うものであってもよい。
＜設計情報格納部２０２＞
　設計情報格納部２０２は、設計対象の集積回路の設計情報を格納する。設計情報は、後述する発熱量の算出や論理合成に用いられる。図３は、設計情報格納部２０２が格納する設計情報のデータ構造を示す模式図である。図３に示されるように、設計情報は例えば、ＲＴＬ記述３０１、電源電圧情報３０２、動作ベクタ３０３、合成制約３０４を含む。ＲＴＬ記述３０１は、設計対象の集積回路をレジスタ転送レベル（Register Transfer Level:RTL）で記述したものである。電源電圧情報３０２は、三次元集積回路の各モジュールに供給される電源電圧の値を示す情報である。動作ベクタ３０３は、三次元集積回路の各層のチップを動作させる入力信号であり、後述するＲＴＬシミュレーションにおいて、テストベクタとして用いられる。合成制約３０４は、論理合成におけるチップ面積、遅延時間、消費電力等の制約条件である。これ等の情報は、回路設計者により入力部２０１を用いて入力される。以下では、各情報の内容例を用いて具体的に説明する。
　まずＲＴＬ記述３０１について説明する。図４は、ＲＴＬ記述３０１の内容例を示す図である。図中の符号４０１部分は、モジュール名とポートリストを定義する。符号４０２部分は、入力ポートを宣言する。符号４０３部分は、他のモジュールとの接続を示す。符号４０４部分は、ポート“mc#uid”に対する信号の継続的代入を示す。このように、ＲＴＬ記述３０１は、レジスタ間の信号の流れを記述する。
　次に電源電圧情報３０２について説明する。図５は、電源電圧情報３０２の内容例を示す図である。本図に示されるように、電源電圧情報３０２は、電源のラベル名（Ｖｄｄａ、Ｖｄｄｉｏ等）、電源電圧の値（３．３Ｖ、１．８Ｖ等）、電源電圧で駆動されるモジュール名（mc#dp#top、mc#io#top等）等の情報を含み、三次元集積回路の各モジュールに供給される電源電圧の値を示す。例えば本図では、モジュール“mc#dp#top”は、３．３Ｖの電圧で駆動されることが示されている。
　次に合成制約３０４について説明する。図６は、合成制約３０４の内容例を示す図である。合成制約は、論理合成におけるチップ面積、遅延時間、消費電力等の制約条件を含む。本図の例は、クロックポート“clk200um”に２００ＭＨｚの合成制約が与えられていることを示している。これは、クロックポート“clk200um”に接続されるレジスタ間の遅延時間を５ｎ秒以下に抑える必要があることを意味する。以上が設計情報各像部２０２についての説明である。続いて、発熱量算出部２０３について説明する。
＜発熱量算出部２０３＞
　発熱量算出部２０３は、設計情報２０２に基づき積層チップの消費電力を算出し、算出した消費電力を発熱量とする。発熱量の算出は、入力部２０１で発熱量情報が与えられなかった層について行う。以下では、積層チップの発熱量算出について具体的に説明する。
　積層チップの消費電力は、トランジスタのスイッチングに起因する動的な消費電力と、トランジスタの非動作時のリーク電流によって消費される静的な消費電力の和に等しい。動的な消費電力は、ゲート数Ｎとトグル率ＴＲに比例する。また静的な消費電力は、ゲート数Ｎに比例する。そこで発熱量算出部２０３はＲＴＬ記述３０１を解析しゲート数Ｎを算出する。また発熱量算出部２０３は、ＲＴＬ記述３０１と動作ベクタ３０３に基づき、トグル率ＴＲを算出する。
　まず、動的な消費電力の算出方法について説明する。動的な消費電力には、負荷容量を充電するのに必要な電流（スイッチング電流）による消費電力と電源からグラウンドに向かった電流（貫通電流）による消費電力がある。発熱量算出部２０３はスイッチング電流による消費電力を求め、その値を動的な消費電力とする。
　スイッチング電流による消費電力は、電源電圧Ｖの二乗に負荷容量Ｃとトグル率ＴＲとゲート数Ｎを乗じることで計算される。ここでトグル率ＴＲは、単位時間当たりにスイッチング動作を行う回数である。電源電圧Ｖは、回路設計者により入力される電源電圧情報３０２として得られる。負荷容量Ｃは、経験的または統計的データとして得られる。
　トグル率ＴＲとゲート数Ｎは、ＲＴＬ記述３０１の解析により算出する。具体的には、発熱量算出部２０３は、ＲＴＬ記述３０１をゲートレベルの回路構造記述に構造変換する。構造変換では、レジスタ推定やステートマシンの合成等を行う。ゲートレベルの回路構造記述からは、ゲート数Ｎを算出することができる。またトグル率ＴＲは、ゲートレベルの回路構造記述に対して動作ベクタ３０３を用いてＲＴＬシミュレーションを行うことで算出する。ここでＲＴＬシミュレーションに用いる動作ベクタ３０３は、消費電力がワーストとなる動作パターンである。以上のように、発熱量算出部２０３はＲＴＬ記述３０１と動作ベクタ３０３に基づきトグル率を算出し、動的な消費電力を算出する。
　次に静的な消費電力の算出方法について説明する。静的な消費電力は、ゲートあたりのリーク電流による消費電力に、ゲート数Ｎを乗じることで計算される。ゲートあたりのリーク電流による消費電力は、電源電圧Ｖにより決まる。前述の通り、電源電圧Ｖは、回路設計者により入力される電源電圧情報３０２として得られる。またゲート数は前述の通り、ＲＴＬ記述３０１を構造変換して得られるゲートレベルの回路構造記述から算出することができる。従って、発熱量算出部２０３は、ＲＴＬ記述の解析によりゲート数Ｎを算出し、静的な消費電力を算出することができる。以上が発熱量算出部２０３についての説明である。
＜発熱量情報格納部２０４＞
　発熱量情報格納部２０４は、設計対象の三次元集積回路の各層の発熱量情報を格納する。図７は、発熱量情報２０４のデータ構造を示す模式図である。本図に示されるとおり、発熱量情報２０４は、三次元集積回路の各層の発熱量７０２を含む。
　三次元集積回路の各層の発熱量は、発熱量算出部２０３によりＲＴＬ（Register Transfer Level）記述等に基づき算出されるか、または入力部２０１よるデータシート等の外部入力により与えられる。
＜積層構造情報格納部２０５＞
　積層構造情報格納２０５は、設計対象の三次元集積回路の積層チップの厚さ、熱伝導度等の三次元集積回路の積層構造に関する情報を含む。積層構造情報の各情報は、ワースト温度の算出に用いられる。図８は、積層構造情報格納部２０４が格納する積層構造情報のデータ構造を示す模式図である。図８に示されるように、積層構造情報は例えば、熱伝導度情報８０１、冷却・使用温度情報８０２、チップ積層情報８０３を含む。熱伝導度情報８０１は、三次元集積回路の各モジュールの熱伝導度の値を示す情報である。冷却・使用温度情報８０２は、冷却ソリューションの内容と集積回路の使用温度を示す情報である。冷却ソリューションの内容は、例えばヒートシンクのサイズの情報である。集積回路の使用温度は、設計対象の集積回路の想定される使用環境下における使用温度である。チップ積層情報８０３は、積層チップの各層の厚さと構成モジュール名を示す情報である。これ等の情報は、回路設計者により入力部２０１を用いて入力される。以下では、各情報の内容例を用いて具体的に説明する。
　まず熱伝導度情報８０１について説明する。図９は、熱伝導度情報８０１の内容例を示す図である。本図に示されるように、熱伝導度情報８０１は、三次元集積回路の各モジュールの構成材料（Ｃｕ、Ｓｉ等）と、各構成材料の熱伝導度の情報を含む。熱伝導度情報８０１を参照することで、積層チップの熱伝導度を求めることができる。
　続いてチップ積層情報８０３について説明する。図１０は、チップ積層情報８０３の内容例を示す図である。本図に示されるように、チップ積層情報８０３は、積層チップの各層の構成モジュール名と積層チップの各層の厚さの情報を含む。本図の例では、例えば積層チップの第２層はモジュール“mc#top”で構成され、その厚さは１０μｍであることが示されている。以上が積層構造情報格納部２０５についての説明である。続いて、ワースト温度算出部２０６について説明する。
＜ワースト温度算出部２０６＞
　ワースト温度算出部２０６は、発熱量情報格納部２０４に格納される三次元集積回路の各層の発熱量の情報と、積層構造情報格納部２０５に格納される積層情報とに基づき、各層の積層チップの熱抵抗Ｒと電力密度φを求め、その熱抵抗Ｒと電力密度φに基づき、各積層チップのワースト温度を算出する。
　算出したワースト温度がシステム上で許容される温度よりも高い場合は、サーマルビアを挿入する。サーマルビアとはチップ間の熱伝導を主目的として使用されるＳｉ貫通電極であり、発熱量の多いチップから発熱量の少ないチップ、またはヒートシンク側のチップに熱を伝導させることができる。サーマルビアを挿入した場合は、再度ワースト温度の算出を行う。以下では、ワースト温度算出処理について、「熱抵抗Ｒの導出」、「ワースト温度の算出」に項目分けして説明する。
（熱抵抗Ｒの導出）
　図１１は、三次元集積回路の構造を示す図である。配線層は金属配線層と絶縁層からなるが、簡単のためひとつの領域としてワースト温度の計算を行う。熱抵抗Ｒは、熱伝導度の逆数に厚さを乗じたものと定義される。すなわち、第ｊ層の熱抵抗＝（第ｊ層のＳｉ基板の厚さ÷第ｊ層のＳｉ基板の熱伝導度）＋（第ｊ層の配線層の厚さ÷第ｊ層の配線層の熱伝導度）＋（第ｊ層の接着剤の厚さ÷第ｊ層の接着剤の熱伝導度）の関係が成り立つ。ここでＳｉ基板等の厚さは、チップ積層情報８０３から得られる。またＳｉ基板等の熱伝導度は、熱伝導度情報８０１から得られる。以上のようにして、ワースト温度算出部２０６は、各積層チップの熱抵抗Ｒを導出する。なお、サーマルビア等により、積層チップの熱抵抗の値はかわる。そこでサーマルビア等を挿入する場合は、サーマルビア等の熱抵抗値を考慮して積層チップの熱抵抗Ｒを導出する。以上が熱伝導Ｒの導出についての説明である。続いて、ワースト温度の算出について説明する。
（ワースト温度の算出）
　熱抵抗Ｒと電力密度φと温度上昇ΔＴの関係は、ΔＴ＝Ｒ×φとなる。これはオームの法則：電圧降下＝電気抵抗×電流と同じ関係となり、熱抵抗と熱流を抵抗と電流源に置き換えた電気回路モデルを用いて温度変化を算出することができる。なお電力密度φは、単位面積当たりの消費電力であり、積層チップの消費電力Ｐと積層チップの面積Ａを用いてφ＝Ｐ÷Ａと表される。従って、前述の熱抵抗と熱流を抵抗と電流源に置き換えた電気回路モデルを考えると、ｎ層から成る三次元集積回路における第ｊ層の温度変化は、以下の数式により算出できる。
Figure JPOXMLDOC01-appb-M000001
 　上記の数式において、Ｒは積層チップの熱抵抗、Ｐは積層チップの消費電力、Ａは積層チップの面積を示す。また、Δはマージン量を示す。このマージン量は回路設計者により経験的に定められる。
　ワースト温度算出部２０６は、発熱量情報２０４から積層チップの消費電力Ｐを取得し、数１を用いて積層チップの温度変化ΔＴを算出する。そして、算出した温度変化ΔＴに、冷却・使用温度情報８０２に含まれる設計対象の集積回路の想定される使用環境下における使用温度Ｔ0の値を足し合わせ、ワースト温度Ｔを算出する。以上がワースト温度算出部２０６についての説明である。続いてスタンダードセルライブラリ格納部２０７について説明する。
＜スタンダードセルライブラリ格納部２０７＞
　スタンダードセルライブラリ格納部２０７は、スタンダードセルライブラリを格納する。スタンダードセルライブラリは、種々の論理機能を実現するスタンダードセルを集めたデータベースである。図１２は、スタンダードセルライブラリ２０７のデータ構造を示す模式図である。本図に示されるとおり、スタンダードセルライブラリ２０７は、使用温度に応じた複数のライブラリ１２０１を含む。スタンダードセルの駆動能力や消費電力等の特性は、使用温度により変化するためである。
　図１３は、スタンダードセルライブラリ２０７の内容例を示す図である。図１３（ａ）は温度１２０度に対応するセルライブラリ、図１３（ｂ）は温度１００度に対応するセルライブラリ、図１３（ｃ）は温度８０度に対応するセルライブラリを示す。スタンダードセルライブラリには、１つの論理機能について１種類だけでなく、駆動能力が異なる複数種類のスタンダードセルが用意されている。図中の“Ｄ１”、“Ｄ４”等はセルの駆動能力を示す。数値が高いほど駆動能力が高いセルを示す。論理合成では、遅延時間、回路面積、消費電力等の制約条件に基づき、かかるスタンダードセルライブラリから適切なスタンダードセルを選択することで回路を最適化する。以上がスタンダードセルライブラリ格納部２０７についての説明である。続いて論理合成ライブラリ選択部２０８について説明する。
＜論理合成ライブラリ選択部２０８＞
　論理合成ライブラリ選択部２０８は、ワースト温度算出部２０６が算出したワースト温度に基づき、積層チップの論理合成に用いるスタンダードセルライブラリを選択する。スタンダードセルライブラリは、使用温度に応じた複数のライブラリがあり、論理合成ライブラリ選択部２０８は、高温側でワースト温度に最も近い温度のライブラリを選択する。ただし、温度が下がるほどライブラリ内のセルの性能が下がる場合は、低温側でワースト温度に最も近い温度のライブラリを選択する。
　なお、論理合成ライブラリ選択部２０８は、三次元集積回路の他の層に同一回路構成の積層チップを用いる場合には、その他の層の積層チップのワースト温度を考慮して論理合成ライブラリを選択する。具体的には、同一回路構成の積層チップを用いる他の層のワースト温度との比較を行い、より高い方の温度に近い温度のライブラリを選択する。これは、同一回路構成のチップを複数の層に用いる場合において、別々の論理合成を行うことを避けるためである。
＜論理合成部２０９＞
　論理合成部２０９は、論理合成ライブラリ選択部２０８で選択されたライブラリを用いて、積層チップ毎に全ての層の積層チップに対して論理合成を行う。論理合成とは、ＲＴＬ記述３０１を、合成制約３０４に示されたチップ面積、遅延時間、消費電力の制約条件に従い、スタンダードセルの組み合わせからなるネットリストに置き換える処理である。ネットリストとは、集積回路における端子間の接続情報を示したものである。図１４は、ネットリストの内容例を示す図である。本図は、図４に示したＲＴＬ記述３０１の内容例に対応する。本図において、符号１４０１の部分は、図４の符号４０４部分のポート“mc#uid”に対する信号の継続的代入をスタンダードセルを用いて置き換えたものである。
　このように、集積回路設計装置２００は、積層チップの各層の発熱量に基づき、積層チップの動作時の温度を算出する。そして、算出した温度に対応するスタンダードセルライブラリを選択し、論理合成を行う。以下では、積層チップ毎に各層の発熱量を考慮してワースト温度を算出し、そのワースト温度に応じたスタンダードセルライブラリを選択し論理合成を行うことの技術的意義について説明する。
　図１５は、ワースト温度に応じたスタンダードセルライブラリを用いて論理合成した例を示す図である。本図の例は、図１４に示したネットリストの“NAND2D1 m200 (.A(valid), .B(dp[3]), .Y(w200));”、“INVD1 m203 (.A(w200), .Y(mc#uid[2]));”の２行で示される集積回路の例である。また、クロックポート“clk200um”に２００ＭＨｚの合成制約が与えられている。説明のため組み合わせ回路部分の遅延値を固定（４．９２ｎｓ）とすると、ＮＡＮＤ２、ＩＮＶ部分の遅延値は０．０８ｎｓとなる。論理合成では、この遅延値０．０８ｎｓを満たす中で面積、消費電力が小さくなるようにスタンダードセルを割り当てる。図１５（ａ）は、図１３に示される温度１２０度用のスタンダードセルライブラリを用いて論理合成を行った例を示す。この場合、遅延値０．０８ｎｓの制約条件のもと、駆動能力“Ｄ４”のＮＡＮＤ２と、駆動能力“Ｄ４”のＩＮＶを割り当てる。その結果、ゲート数は１２、リーク電力は５０ｎＷとなる。一方、図１５（ｂ）は、図１３に示される温度８０度用のスタンダードセルライブラリを用いて論理合成を行った例を示す。この場合、遅延値０．０８ｎｓのもと、駆動能力“Ｄ１”のＮＡＮＤ２と、駆動能力“Ｄ１”のＩＮＶを割り当てる。その結果、ゲート数は３、リーク電力は８ｎＷとなる。
　このように、集積回路のゲート数、消費電力は、設定するワースト温度により大きく異なる。そのため、実際の動作温度により近いワースト温度を設定することが重要となる。二次元の集積回路では、平面にヒートシンクが貼り付けられているため、熱平衡により回路全体の温度がほぼ均一になり、回路全体に設定されたワースト温度と実際の動作温度との隔たりは小さい。しかし、三次元集積回路では、各層の積層チップが発熱源であり、実際の動作温度は層毎に大きく異なる。そこで、本実施の形態にかかる集積回路設計装置２００は、各層の発熱量を考慮し、層毎にワースト温度の計算を行うものである。これにより、積層チップの実際の動作温度に近い適切なワースト温度を算出でき、そのワースト温度に応じたスタンダードセルライブラリを選択して論理合成を行うので、性能マージンの少ない集積回路を設計することができる。以上が集積回路設計装置２００の構成についての説明である。続いて、上記構成を備える集積回路設計装置２００の動作について説明する。
＜動作＞
　図１６は、集積回路設計装置２００の動作を示すフロー図である。本図に示されるように、入力部２０１により発熱量情報の外部入力がある場合（ステップＳ１６０１、ＹＥＳ）、発熱量情報格納部２０４は、入力された発熱量情報を格納する（ステップＳ１６０２）。
　入力部２０１による発熱量情報の外部入力がない場合は（ステップＳ１６０１、ＮＯ）、発熱量算出部２０３はその層の発熱量を算出する（ステップＳ１６０３～ステップＳ１６０５）。すなわち、まず発熱量算出部２０３は、ＲＴＬ記述３０１をゲートレベルの回路構造記述に構造変換する（ステップＳ１６０３）。次に発熱量算出部２０３は、構造変換後のＲＴＬ記述３０１と動作ベクタに基づきトグル率を算出する（ステップＳ１６０４）。具体的には、ゲートレベルの回路構造記述に対して動作ベクタ３０３を用いてＲＴＬシミュレーションを行うことでトグル率を算出する。そして、発熱量算出部２０３は、ステップＳ１６０２で算出したトグル率に基づき、積層チップの発熱量を算出し、算出した発熱量を発熱量情報格納部２０４に格納する（ステップＳ１６０５）。以上のステップＳ１６０１からステップＳ１６０５までの発熱量算出処理を、三次元集積回路を構成する全ての層（第１層～第ｎ層）の積層チップに対して行う。
　全ての層の発熱量を算出した後、ワースト温度算出部２０６は、発熱量情報格納部２０４に格納された各層の発熱量情報と、積層構造情報２０５に基づき積層チップ毎に全ての層に対してワースト温度の算出を行う（ステップＳ１６０６）。
　論理合成ライブラリ選択部２０８は、三次元集積回路の他の層に同一回路構成の積層チップが用いられているかを判定する（ステップＳ１６０７）。同一回路構成の積層チップが用いられていない場合（ステップＳ１６０７、ＮＯ）、論理合成ライブラリ選択部２０８は、ステップＳ１６０６で算出された温度を、論理合成ライブラリの選択に用いるワースト温度に決定する（ステップＳ１６０８）。同一回路構成の積層チップが用いられている場合（ステップＳ１６０７、ＹＥＳ）、論理合成ライブラリ選択部２０８は、同一回路構成の積層チップが用いられている他の層のワースト温度との比較を行い、より高い方の温度を、論理合成ライブラリの選択に用いるワースト温度に決定する（ステップＳ１６０９）。そして、論理合成ライブラリ選択部２０８は、ステップＳ１６０８またはステップＳ１６０９で決定したワースト温度に応じたスタンダードセルライブラリを選択する（ステップＳ１６１０）。
　論理合成部２０９は、ステップＳ１６１０で選択されたスタンダードセルライブラリを用いて、積層チップ毎に全ての層に対して論理合成を行う（ステップＳ１６１１）。これにより三次元集積回路を構成する全ての層（第１層～第ｎ層）の積層チップのネットリストが得られる。以上が、集積回路設計装置２００の動作についての説明である。
　以上のように本実施形態によれば、論理合成段階において、各層の発熱量を算出し、算出した各層の発熱量に基づき、積層チップのワースト温度を算出し、算出したワースト温度に基づきスタンダードセルライブラリを選択して論理合成を行うので、集積チップの実際の動作温度に近いワーストケースの温度を設定することができ、性能マージンの少ない三次元集積回路を設計することができる。
≪実施の形態２≫
　実施の形態２にかかる集積回路設計装置は、実施の形態１にかかる集積回路設計装置２００と同様に、論理合成段階において、三次元集積回路の各層の発熱量に基づき、積層チップのワースト温度を算出し、算出したワースト温度に基づきスタンダードセルライブラリを選択して論理合成を行う集積回路設計装置であるが、各層の発熱量の算出処理が異なる。実施の形態２にかかる集積回路設計装置は、ＲＴＬ記述と合成制約に基づきトグル率を算出し、各層の発熱量を算出する。これにより、動作ベクタを用いたＲＴＬシミュレーションを行わず、高速に各層の発熱量を算出することができる。以下、実施の形態１と異なる発熱量算出処理について具体的に説明する。
　図１７は、実施の形態２にかかる集積回路設計装置の動作を示すフロー図である。図１６に示す実施の形態１に係る映像処理装置２００の動作と同じ部分については、同符号を付して説明を略し、発熱量算出処理部分（ステップＳ１６０３、ステップＳ１７０１、ステップＳ１６０５）を中心に説明する。
　発熱量算出部は、ＲＴＬ記述をゲートレベルの回路構造記述に構造変換する（ステップＳ１６０３）。ここでの構造変換は、実施の形態１にかかる集積回路設計装置と同じ処理である。ステップＳ１６０３の処理後、発熱量算出部は、ＲＴＬ記述と合成制約に基づきトグル率を算出する（ステップＳ１７０１）。以下、トグル率算出方法について具体的に説明する。
　トグル率は、動作信号の周波数×ゲート稼働率で表される。本実施の形態では、動作信号の周波数を論理合成の制約条件から取得する。例えば、200MHzの合成制約が与えられている場合、動作信号の周波数を200MHzとする。また、ゲートの稼働率は経験的・統計的に得られるスイッチングモデルから取得する。例えば、放送ストリームを扱うプロセッサは稼働率が７０％くらいであると設計者が経験的に分かっている場合は、その経験から得られた値から稼働率を取得する。また同等の過去品種のチップの測定値から統計値として存在する場合は、その統計値から稼働率を取得する。以上のようにして得られた動作信号の周波数とゲート稼働率を乗じることでトグル率を算出することができる。以上がトグル率算出方法についての説明である。
　発熱量算出部は、ステップＳ１７０１の処理で算出されたトグル率を用いて、各層の発熱量を算出する（ステップＳ１６０５）。ここでのトグル率を用いた発熱量の算出処理は、実施の形態１に係る集積回路設計装置と同じ処理である。
　上述の発熱量算出処理以外の他の処理は、実施形態１に係る映像処理装置２００の動作処理と同じであり、説明を略する。
　以上のように本実施形態によれば、動作ベクタを用いたＲＴＬシミュレーションを行わず、高速に各層の発熱量を算出することができ、集積チップの実際の動作温度に近いワーストケースの温度を設定することができる。
≪実施の形態３≫
　実施の形態３にかかる集積回路設計装置は、実施の形態１にかかる集積回路設計装置２００と同様に、論理合成段階において、三次元集積回路の各層の発熱量に基づき、積層チップのワースト温度を算出し、算出したワースト温度に基づきスタンダードセルライブラリを選択して論理合成を行う集積回路設計装置であるが、各層の発熱量の算出処理が異なる。実施の形態３にかかる集積回路設計装置は、ＲＴＬ記述と、ＲＴＬ記述における各モジュールの回路種別を示す回路種別情報と、算出した各モジュールの回路規模と、各モジュールに対する電源電圧値を示す電源電圧情報とに基づき、所定の発熱量テーブルを参照して各層の積層チップの発熱量を算出する。これにより、動作ベクタを用いたＲＴＬシミュレーションを行わず、高速に各層の発熱量を算出することができる。以下、実施の形態１と異なる発熱量算出処理について具体的に説明する。
　発熱量算出部は、ＲＴＬ記述３０１と、回路種別情報と、各モジュールの回路規模と、各モジュールに対する電源電圧値を示す電源電圧情報３０２とに基づき、所定の発熱量テーブルを参照する。そして、積層チップを構成する各モジュールの発熱量を足し合わせることにより、各層の積層チップの発熱量を算出することができる。ここで、ＲＴＬ記述３０１と回路種別情報と電源電圧情報３０２は、入力部２０１を用いて設計者により入力される情報である。また、各モジュールの回路規模は、実施の形態１で説明したとおり、ＲＴＬ記述３０１をゲートレベルの回路構造記述に構造変換し、構造変換により得られた回路構造記述から回路規模を算出する。ＲＴＬ記述３０１、電源電圧情報３０２については、実施の形態１の記載にて既に説明したので、以下では、発熱量算出に用いる回路種別情報と発熱量テーブルについて説明する。
　回路種別情報は、ＲＴＬ記述における各モジュールの回路種別を示す情報である。回路種別情報は、回路設計者により入力部２０１を用いて入力される。図１８は、回路種別情報の内容例を示す図である。本図に示されるように、回路種別情報にはＲＴＬ記述におけるモジュールの回路種別（プロセッサ、メモリ等）が示されている。例えば本図では、モジュール“mc#cpu”は、ＣＰＵであることが示されている。以上が回路種別情報についての説明である。続いて発熱量テーブルについて説明する。
　発熱量テーブルは、回路種別、回路規模、電源電圧値に応じた発熱量が示されている。発熱量テーブルは、経験的・統計的データとして得られる。具体的には、他の品種チップの測定結果から統計的に作成する。また回路シミュレーションにより作成してもよい。図１９は、発熱量テーブルの内容例を示す図である。本図の例では、回路規模１０万Ｔｒ（トランジスタ数）のプロセッサの発熱量は１０００００であることが示されている。以上が発熱量算出処理についての説明である。続いてこの発熱量算出処理を含む実施の形態３にかかる集積回路設計装置の動作について説明する。
　図２０は、実施の形態３にかかる集積回路設計装置の動作を示すフロー図である。図１６に示す実施の形態１に係る映像処理装置２００の動作と同じ部分については、同符号を付して説明を略し、発熱量算出処理部分（ステップＳ１６０３、ステップＳ２００１、ステップＳ２００２）を中心に説明する。
　発熱量算出部はまず、ＲＴＬ記述をゲートレベルの回路構造記述に構造変換する（ステップＳ１６０３）。ここでの構造変換は、実施の形態１にかかる集積回路設計装置と同じ処理である。ステップＳ１６０３の処理後、発熱量算出部は回路種別情報を生成する（ステップＳ２００１）。そして、発熱量算出部は、ＲＴＬ記述と、ＲＴＬ記述における各モジュールの回路種別を示す回路種別情報と、算出した各モジュールの回路規模と、各モジュールに対する電源電圧値を示す電源電圧情報等に基づき、発熱量テーブルを参照して発熱量を算出する（ステップＳ２００２）。
　上述の発熱量算出処理以外の他の処理は、実施形態１に係る映像処理装置２００の動作処理と同じであり、説明を略する。
　以上のように本実施形態によれば、動作ベクタを用いたＲＴＬシミュレーションを行わず、高速に各層の発熱量を算出することができ、集積チップの実際の動作温度に近いワーストケースの温度を設定することができる。
≪補足≫
　なお、上記の実施の形態に基づいて説明してきたが、本発明は上記の実施の形態に限定されないことはもちろんである。以下のような場合も本発明に含まれる。
（ａ）本発明は、各実施形態で説明した処理手順が開示するアプリケーション実行方法であるとしてもよい。また、前記処理手順でコンピュータを動作させるプログラムコードを含むコンピュータプログラムであるとしてもよい。
（ｂ）本発明は、アプリケーション実行制御を行うＩＣ、ＬＳＩその他の集積回路のパッケージとして構成されるものとしてもよい。このパッケージは各種装置に組み込まれて利用に供され、これにより各種装置は、各実施形態で示したような各機能を実現するようになる。また、集積回路化の手法はＬＳＩに限るものではなく、専用回路または、汎用プロセッサで実現してもよい。ＬＳＩ製造後に、プログラムすることが可能なＦＰＧＡ（Field Programmable Gate Array）やＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。さらには、半導体技術の進歩または派生する別技術によりＬＳＩに置き換わる集積回路化の技術が登場すれば、当然、その技術を用いて機能ブロックの集積化を行ってもよい。このような技術には、バイオ技術の適用等が可能性としてありえる。
（ｃ）実施の形態１、２では、熱抵抗と熱流を抵抗と電流源に置き換えた電気回路モデルを考え、数１を用いて積層チップの発熱量を算出したが、本発明は必ずしもこの場合に限定されない。他の算出方法により積層チップの発熱量を算出するものであってもよい。例えば、有限要素法等に基づくシミュレーションを行い、積層チップの発熱量を算出してもよい。
（ｄ）実施の形態１、２では、三次元集積回路を構成する全ての層の積層チップの発熱量を考慮して合成対象の積層チップのワースト温度の算出を行ったが、本発明は必ずしもこの場合に限定されない。合成対象の積層チップの上下の数枚の積層チップの発熱量のみを考慮して合成対象の積層チップのワースト温度を算出してもよい。
（ｅ）実施の形態１、２では、ＲＴＬ記述３０１は回路設計者による入力情報であるとしたが、本発明は必ずしもこの場合に限定されない。ＲＴＬ記述３０１は、ＲＴＬ記述より抽象度の高い動作記述に基づき動作合成した結果として得られたものであってもよい。
（ｆ）上記実施の形態及び上記変形例をそれぞれ組み合わせるとしてもよい。
　本発明にかかる集積回路設計装置によれば、設計対象の三次元集積回路の各層の発熱量および集積チップの厚さ等の集積構造を考慮して、積層チップのワースト温度を算出し、算出したワースト温度に応じたスタンダードセルライブラリを用いて論理合成を行うので、論理合成段階において性能マージンが少ない三次元集積回路を設計することが有益である。
　２００　集積回路設計装置
　２０１　入力部
　２０２　設計情報格納部
　２０３　発熱量算出部
　２０４　発熱量情報格納部
　２０５　積層構造情報格納部
　２０６　ワースト温度算出部
　２０７　スタンダードセルライブラリ格納部
　２０８　論理合成ライブラリ選択部
　２０９　論理合成部
　３０１　ＲＴＬ記述
　３０２　電源電圧情報
　３０３　動作ベクタ
　３０４　合成制約
　８０１　熱伝導度情報
　８０２　冷却・使用温度情報
　８０３　チップ積層情報

Claims (12)

  1. 　スタンダードセルライブラリを用いて三次元集積回路を設計する集積回路設計装置であって、
    　スタンダードセルライブラリには、温度に応じた複数のスタンダードセルライブラリがあり、
    　三次元集積回路の各層の積層チップの発熱量と積層チップの構造情報とを用いて、積層チップの動作時における温度を算出する温度算出部と、
    　前記温度を用いてスタンダードセルライブラリを選択するスタンダードセルライブラリ選択部と、
    　前記選択されたスタンダードセルライブラリを用いて論理合成を行う論理合成部と
    　を備えることを特徴とする集積回路設計装置。
  2. 　前記集積回路設計装置は、さらに、
    　前記発熱量を算出する発熱量算出部を備えることを特徴とする請求項１に記載の集積回路設計装置。
  3. 　前記発熱量算出部は、
    　前記三次元集積回路を記述したＲＴＬ（Register Transfer Level）記述と積層チップの動作ベクタに基づき、積層チップのトグル率を算出し、
    　算出したトグル率に基づき、各層の積層チップの発熱量を算出することを特徴とする請求項２に記載の集積回路設計装置。
  4. 　前記発熱量算出部は、
    　前記三次元集積回路を記述したＲＴＬ（Register Transfer Level）記述と論理合成の制約条件に基づき、積層チップのトグル率を算出し、
    　算出したトグル率に基づき、各層の積層チップの発熱量を算出することを特徴とする請求項２に記載の集積回路設計装置。
  5. 　前記発熱量算出部は、
    　前記三次元集積回路を記述したＲＴＬ（Register Transfer Level）記述からＲＴＬ記述における各モジュールの回路規模を算出し、
    　前記ＲＴＬ記述と、前記ＲＴＬ記述における各モジュールの回路種別を示す回路種別情報と、算出した各モジュールの回路規模と、各モジュールに対する電源電圧値を示す電源電圧情報とに基づき、所定の発熱量テーブルを参照して各層の積層チップの発熱量を算出することを特徴とする請求項２に記載の集積回路設計装置。
  6. 　前記温度算出部は、前記三次元集積回路の各層の積層チップの発熱量のうち一部の層の発熱量をデータシートから取得し、取得した発熱量を用いて積層チップの動作時における温度を算出することを特徴とする請求項１に記載の集積回路設計装置。
  7. 　前記構造情報は、積層チップの厚さを示す積層情報を含むことを特徴とする請求項１に記載の集積回路設計装置。
  8. 　前記構造情報は、積層チップの熱伝導度の値を含むことを特徴とする請求項１に記載の集積回路設計装置。
  9. 　前記スタンダードセルライブラリ選択部は、
    　前記三次元集積回路の他の層に同一回路構成の積層チップを用いる場合、該他の層の積層チップの動作時における温度と、前記温度とを比較し、より高い方の温度に対応するスタンダードライブラリを選択することを特徴とする請求項１に記載の集積回路設計装置。
  10. 　前記スタンダードセルライブラリは、応答時間が異なる複数のスタンダードセルを含むことを特徴とする請求項１に記載の集積回路設計装置。
  11. 　スタンダードセルを用いて三次元集積回路を設計する集積回路設計方法であって、
    　スタンダードセルライブラリには、温度に応じた複数のスタンダードセルライブラリがあり、
    　三次元集積回路の各層の積層チップの発熱量と積層チップの構造情報とを用いて、積層チップの動作時における温度を算出する温度算出ステップと、
    　前記温度に対応するスタンダードセルライブラリを選択するスタンダードセルライブラリ選択ステップと、
    　前記選択されたスタンダードセルライブラリを用いて論理合成を行う論理合成ステップと
    　を含むことを特徴とする集積回路設計方法。
  12. 　スタンダードセルを用いた三次元集積回路の設計処理をコンピュータに実行させるプログラムであって、
    　スタンダードセルライブラリには、温度に応じた複数のスタンダードセルライブラリがあり、
    　三次元集積回路の各層の積層チップの発熱量と積層チップの構造情報とを用いて、積層チップの動作時における温度を算出する温度算出ステップと、
    　前記温度に対応するスタンダードセルライブラリを選択するスタンダードセルライブラリ選択ステップと、
    　前記選択されたスタンダードセルライブラリを用いて論理合成を行う論理合成ステップと
    　をコンピュータに実行させるプログラム。
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