JP5087900B2 - シミュレーションプログラムおよびシミュレーション装置 - Google Patents

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Description

本発明はシミュレーションプログラムおよびシミュレーション装置に関し、特に電源で発生する電圧変動をモデル化し、解析するシミュレーションプログラムおよびシミュレーション装置に関する。
半導体集積回路の動作によって電源で発生する電圧変動(電源ノイズ)をモデル化し、作成された電源ノイズ解析モデルを用いて回路特性を計算する回路シミュレーション装置が知られている。
図14は、従来の回路シミュレーション装置のモデル作成フローを示す図である。
電源ノイズ解析モデルを得る際には、まず、解析対象となる半導体集積回路のレイアウトデータから、Metal配線、Via、コンタクトおよびWellのパターンを抽出する(ステップS91)。次に、抽出した各パターンと与えられるプロセスパラメータとに基づいて、配線抵抗、配線容量および基板抵抗を計算し(ステップS92)、電源ノイズ解析モデルを作成する(ステップS93)。
従来は、集積回路の微細化の指標のひとつとして用いられるゲート長が130nm程度のMOSFETを実装する基板に設置された半導体集積回路の電源ノイズ解析モデルを作成するには、半導体集積回路中の配線および基板の全素子を抽出する必要があり、素子数が膨大になり、解析に多大な時間がかかるという問題があった。
特開平10−50849号公報
近年、ゲート長が65nm程度や90nm程度のMOSFETを実装する高抵抗基板が開発されている。このような高抵抗基板においては、漏れ電流の低下が検証されており、電源ノイズ解析モデルの容易化が期待できる。
本発明はこのような点に鑑みてなされたものであり、電源ノイズ解析モデルの解析時間を短縮することができるシミュレーションプログラムおよびシミュレーション装置を提供することを目的とする。
本発明は、電源で発生する電圧変動をモデル化し、解析するシミュレーションプログラムにおいて、半導体集積回路のレイアウトデータからコンタクトのパターンを抽出する抽出工程と、前記パターンから、前記半導体集積回路内のノイズの影響を受ける回路に対して所定の領域に含まれる前記コンタクトのみを検出するコンタクト検出工程と、ノイズの発生源と、前記コンタクト検出工程により検出された前記コンタクトとの間の基板を介してノイズを伝搬させる素子を除いてデータ解析用モデルを作成するモデル作成工程と、作成された前記データ解析用モデルを用いてシミュレーションを行うシミュレーション実行工程とをコンピュータに実行させることを特徴とする。
本発明は、ノイズの影響を受ける回路に最も近いコンタクトのみを検出するようにしたので、データ解析用モデルの構成が簡易なものとなり、シミュレーションの大幅な時間短縮を図ることができる。
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
まず、本発明の概要について説明し、その後、実施の形態を説明する。
図1は、本発明の概要を示す図である。
コンピュータ1を、抽出手段2、コンタクト検出手段3、モデル作成手段4、シミュレーション実行手段5として機能させることができる。
抽出手段2は、評価対象となる半導体集積回路のレイアウトデータ6からコンタクトのパターンを抽出する。なお、図1ではレイアウトデータ6はコンピュータ1内に格納されているが、これに限らず外部から受け取るようにしてもよい。
コンタクト検出手段3は、パターンから半導体集積回路内のノイズの影響を受ける回路に最も近いコンタクト、もしくは最も近いコンタクトを含むコンタクト群を検出する。ここでのノイズは、主として配線や基板から回路に伝搬するノイズを言う。
モデル作成手段4は、ノイズの発生源からコンタクト検出手段3により検出されたコンタクトまでの基板を介してノイズを伝搬する素子を除いてデータ解析用モデルを作成する。
シミュレーション実行手段5は、作成されたデータ解析用モデルを用いてシミュレーションを行う。
このような構成によれば、抽出手段2により、レイアウトデータ6からコンタクトのパターンが抽出される。コンタクト検出手段3により、抽出されたパターンのうち、ノイズの影響を受ける回路に最も近いコンタクト、もしくは最も近いコンタクトを含むコンタクト群が検出される。モデル作成手段4により、ノイズの発生源からコンタクト検出手段3によって検出されたコンタクトまでの基板を介してノイズを伝搬する素子を除いたデータ解析用モデルが作成される。シミュレーション実行手段5により、作成されたデータ解析用モデルを用いてシミュレーションが行われる。ユーザは、得られたシミュレーション結果を用いて回路の検証を行う。
以下、本発明の実施の形態を説明する。
図2は、シミュレーション装置のハードウェア構成例を示す図である。
シミュレーション装置11は、CPU(Central Processing Unit)101によって装置全体が制御されている。CPU101には、バス107を介してRAM(Random Access Memory)102、ハードディスクドライブ(HDD:Hard Disk Drive)103、グラフィック処理装置104、入力インタフェース105、および通信インタフェース106が接続されている。
RAM102には、CPU101に実行させるOS(Operating System)のプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、RAM102には、CPU101による処理に必要な各種データが格納される。HDD103には、OSやアプリケーションプログラムが格納される。また、HDD103内には、プログラムファイルが格納される。
グラフィック処理装置104には、モニタ51が接続されている。グラフィック処理装置104は、CPU101からの命令に従って、画像をモニタ51の画面に表示させる。入力インタフェース105には、キーボード52とマウス53とが接続されている。入力インタフェース105は、キーボード52やマウス53から送られてくる信号を、バス107を介してCPU101に送信する。
通信インタフェース106は、ネットワーク54に接続されている。通信インタフェース106は、ネットワーク54を介して、他のコンピュータとの間でデータの送受信を行う。
以上のようなハードウェア構成によって、本実施の形態の処理機能を実現することができる。このようなハードウェア構成のシステムにおいて回路シミュレーションを行うために、シミュレーション装置11内には、以下のような機能が設けられる。
図3は、シミュレーション装置の機能を示すブロック図である。
シミュレーション装置11は、レイアウトデータ格納部12と、パターン抽出部13と、コンタクト検出部14と、Metal配線格納部15と、Via格納部16と、コンタクト格納部17と、Well格納部18と、配線計算部19と、基板抵抗計算部20と、プロセスパラメータ格納部21と、配線抵抗素子格納部22aと、接合容量素子格納部22bと、基板抵抗素子格納部23と、ノイズモデル合成部24と、電源ノイズ解析モデル格納部25と、シミュレーション実行部26とを有している。
レイアウトデータ格納部12は、レイアウトデータ(例えばGDSII等)を格納する。このレイアウトデータは、例えば解析対象の半導体集積回路のトランジスタの配置や配線のパターンやコンタクト等を全て含んでいる。
パターン抽出部13は、レイアウトデータから、Metal配線、Via、コンタクトおよびWellのパターン、すなわち、各デバイス素子のサイズや抵抗値、容量値等の電気的特性値や各デバイス素子間の接続の情報等を抽出する。
コンタクト検出部14は、パターン抽出部13により抽出されたコンタクトのパターンのうち検出対象となるコンタクトを検出し、コンタクト格納部17に格納する。
Metal配線格納部15と、Via格納部16と、Well格納部18とは、それぞれパターン抽出部13により抽出されたMetal配線、Via、およびWellのパターンを格納する。
配線計算部19は、配線抵抗計算部19aと接合容量計算部19bとを有している。
配線抵抗計算部19aは、Metal配線とViaとコンタクトとにおける相互接続間の配線抵抗を計算し、配線抵抗素子(寄生抵抗素子)を抽出する。
接合容量計算部19bは、Metal配線とViaとコンタクトとにおける相互接続間の接合容量を計算し、接合容量素子(寄生容量素子)を抽出する。
基板抵抗計算部20は、コンタクトとWellとの接続間の基板抵抗を計算し、基板抵抗素子を抽出する。
プロセスパラメータ格納部21は、配線抵抗計算部19a、接合容量計算部19bおよび基板抵抗計算部20のそれぞれの計算の際に必要なプロセスパラメータ(例えば、配線シート抵抗、基板抵抗率、単位面積あたりのWell接合容量等)を格納する。すなわち各計算部は、いずれもプロセスパラメータ格納部21に格納されているプロセスパラメータを用いて計算を行う。
配線抵抗素子格納部22aは、配線抵抗計算部19aにより計算された配線抵抗素子を格納する。
接合容量素子格納部22bは、接合容量計算部19bにより計算された接合容量素子を格納する。
基板抵抗素子格納部23は、基板抵抗計算部20により計算された基板抵抗素子を格納する。
ノイズモデル合成部24は、配線抵抗素子と接合容量素子と基板抵抗素子とを組み合わせて電源ノイズ解析モデルを作成する。
電源ノイズ解析モデル格納部25は、作成された電源ノイズ解析モデルを格納する。
シミュレーション実行部26は、電源ノイズ解析モデルを用いてシミュレーションを実行する。
図4は、解析対象となる半導体集積回路の一例を示す図である。なお、図4の紙面における上下方向を列方向、左右方向を行方向という。
半導体集積回路30は、基板31と、基板31上に設けられたノイズ源となる回路(Aggressor)32とノイズ源からのノイズの影響を受ける回路(Victim)33と回路32と回路33との間に設けられた半導体デバイス34と、基板31内に設けられたWell35とを有している。回路32から発生するノイズは、半導体デバイス34を介して回路33に伝搬する。なお、基板として、シリコン基板、Ga・As(ガリウム・ヒ素)基板、ガラス基板等がある。
基板31は、ゲート長が45nm程度や60nm程度のMOSFETを実装可能な高抵抗基板であり、基板31の単位長さ当たりの基板抵抗は、配線抵抗よりも大きい(例えば1000倍程度)。
回路32としては例えばデジタル回路が挙げられる。回路33としては例えばPLL(Phase Locked Loop)等のアナログ回路が挙げられる。
半導体デバイス34は、Well35上に配設されており、列方向に伸びる複数のMetal配線341、341、・・・と、Metal配線341に略直交して行方向に伸びる複数のMetal配線342、342・・・と、配線工程においてMetal配線341、341、・・・とMetal配線342、342、・・・間の接続に用いられる複数のVia343、343、・・・とを有している。
Metal配線342、342、・・・の一部は回路32に電気的に接続されている。
図5は、図4に示す半導体集積回路のA−A線での断面図である。なお、図4と同様の部分については同様の符号を付し、その説明を省略する。
半導体デバイス34は、Metal配線341、341、・・・と、Metal配線342、342、・・・とVia343に加え、各Metal配線342とWell35との間に設けられた複数のコンタクト344、344、・・・を有している。各コンタクト344は、Well35に設けられた複数の不純物層351、351、・・・に接続されている。
図5には、ノイズの伝搬路および伝搬路に存在する抵抗および容量が示されている。回路32からのノイズは、配線抵抗群、基板抵抗群および接合容量群を介して回路33に伝搬する。
ここで配線抵抗群は、回路32と基板31との間の配線抵抗R1aと、回路33と基板31との間の配線抵抗R1bと、半導体デバイス34と基板31との間の各配線抵抗R1cと、回路32とコンタクト344間のMetal配線342の配線抵抗R1dと、各コンタクト344間のMetal配線342の配線抵抗R1dとを有している。
基板抵抗群は、回路32と半導体デバイス34との間の基板31の基板抵抗R2aと、基板31内の各コンタクト344間の各基板抵抗R2bと、回路33と半導体デバイス34との間の基板31の基板抵抗R2cとを有している。
接合容量群は、基板31とWell35との間に存在する各接合容量C1aを有している。なお、図5では配線抵抗R1a、R1b、R1c、R1d、基板抵抗R2a、R2b、R2cおよび各接合容量C1aを寄生素子として模式的に示したものであり、実際にこのような抵抗および容量が埋め込まれているわけではない。なお、基板31とWell35とのP/N特性が同じ場合には、接合容量C1aがつかないので、接合容量C1aは考慮せず、配線抵抗R1a、R1b、R1c、R1d、基板抵抗R2a、R2b、R2cのみを考慮してもよい。
このような半導体集積回路30のノイズ解析を行うために、コンタクト検出部14が検出するコンタクトについて説明する。
図6は、図4に示す半導体集積回路の検出対象となるコンタクトを示す図である。
コンタクト検出部14は、回路33のパターンを紙面の上下方向および左右方向に等間隔に拡張していき、最も近いコンタクト344をレイアウトデータから検出する。具体的には回路33の端部からの等距離となる点の軌跡L1に重なる5つのコンタクト344を検出する。このように検出対象を絞ることにより、それ以外のコンタクトについては、基板抵抗および配線抵抗の計算対象から除外する。
このような検出を行うのは、回路33からの距離に応じて基板抵抗と配線抵抗との合成抵抗がほとんど変化しないという特性による。以下、この特性の測定例を説明する。
図7は、測定条件を説明する図である。
回路33の中心からの垂線と、回路33に最も近いコンタクト344の中心からの垂線との距離を1としたとき、さらに距離αだけ離れたコンタクト344を検出対象としたときの配線抵抗および基板抵抗の合成抵抗(インピーダンス)の変化について説明する。
図8(a)は、ノイズの影響を受ける回路と合成抵抗の変化との関係を示す図である。
図8(b)は、図8(a)の一部を拡大した図である。
図8(b)に示すように、α>0としたとき、合成抵抗は、αの値の変化にはほとんど依存しない。このように、α=0、すなわち回路33に最も近いコンタクト344のみを検出して電源ノイズ解析モデルを作成しても誤差はほとんど生じない。
図9は、図4のA−A線での計算対象となる基板抵抗および配線抵抗を示す図である。
検出対象のコンタクトを絞った結果、図9における配線抵抗計算部19aの計算対象は、各コンタクト344間のMetal配線342の配線抵抗R1dと、図4中最も右側のコンタクト344と基板31との間の配線抵抗R1cと、基板31と回路33との間の配線抵抗R1bとなる。また、接合容量計算部19bの計算対象は、最も右側のコンタクト344と基板31との間の接合容量C1aとなる。また、基板抵抗計算部20の計算対象は、コンタクト344と回路33との間の基板抵抗R2cとなる。
以下、配線抵抗計算部19aの配線抵抗の計算方法、接合容量計算部19bの配線容量の計算方法および基板抵抗計算部20の基板抵抗の計算方法について具体的に説明する。
<配線抵抗R1d>
配線抵抗R1dは、それぞれプロセスパラメータ格納部21から与えられるρ0、シート抵抗を規定する(Ω/□)、メッシュサイズを規定する行方向の長さX、メッシュサイズを規定する列方向の長さYを用いて下式(1)で求める。
R1d=ρ0(Ω/□)×X/Y・・・(1)
<配線抵抗R1c>
配線抵抗R1cは、それぞれプロセスパラメータ格納部21から与えられるρ、基板31の表面からの深さD、コンタクト344の実行面積を規定する行方向の長さX0、コンタクト344の実行面積を規定する列方向の長さY0を用いて下式(2)で求める。
R1c=ρ×D/X0・Y0・・・(2)
<接合容量C1a>
接合容量C1aは、それぞれプロセスパラメータ格納部21から与えられる単位面積当たりの接合容量Cj、Well実効面積を規定する行方向の長さXW、列方向の長さYWを用いて下式(3)で求める。
C1a=Cj×XW・YW・・・(3)
<基板抵抗R2c>
基板抵抗R2cは、プロセスパラメータ格納部21から与えられるρ、基板31の表面からのノイズ伝搬に関わる実効的な深さZ、メッシュサイズを規定する行方向の長さX、メッシュサイズを規定する列方向の長さYを用いて下式(4)で求める。
R2c=ρ×X/Y・Z・・・(4)
そしてノイズモデル合成部24は、得られた配線抵抗素子と接合容量素子に関してネットワークを作成する。これをメッシュ分割した全ての矩形領域について同様に行い、半導体集積回路30の寄生素子の電源ノイズ解析モデルを作成する。
図10は、図4に示す半導体デバイスの電源ノイズ解析モデルを示す図である。すなわち電源ノイズ解析モデルは、図4に示す半導体集積回路30のレイアウトをメッシュ分割した矩形領域毎に抽出を行った各配線抵抗R1c、R1d、各接合容量C1aおよび各基板抵抗R2cのリンクを行った回路接続情報である。
ここで図10における点線部は、コンタクト検出部14の検出により、従来(コンタクト検出部14を設置しない場合)に比べて省略することができる部分である。このように、検出するコンタクトの数を減らすことで、従来に比べ配線抵抗計算部19a、接合容量計算部19bおよび基板抵抗計算部20の計算量が減少する。
図11は、シミュレーション実行部のシミュレーション結果を示す図(表)である。
図11に示すように、全ての配線抵抗を検出対象とした従来に比べ、本実施形態(今回)では、素子数が48%(−52%)、解析時間が7%(−93%)となった。一方、従来に対する測定誤差は、1.0%に留まった。
以上述べたように、本実施の形態のシミュレーション装置11によれば、コンタクト検出部14が、回路33に最も近いコンタクトのみを検出対象とするようにした。これにより、抽出するコンタクトの数を最小化することができる。よって、精度を損なわずに、電源ノイズ解析モデルの素子数を大きく削減することができ、その結果高速にシミュレーションを行うことができる。
なお、本実施の形態では、回路33に最も近いコンタクトのみを検出対象としたが、回路33に最も近いコンタクトに加え、ノイズ注入に特に関与し得るコンタクトをも検出対象とするようにしてもよい。これにより、より精度の高いシミュレーション結果を得ることができる。
次に、基板上にトランジスタを設置した半導体集積回路にシミュレーション装置11を適用する場合について説明する。
図12は、トランジスタを備える半導体集積回路を示す図である。
半導体集積回路40における半導体デバイス44は、p型の基板41上に設けられており、トランジスタ451とコンタクト領域452とを有している。なお、半導体デバイス34と同機能を有する部分については同じ符号を付す。
トランジスタ451は、コンタクト領域452に比べて回路33の近傍に設けられており、ゲート451aとデバイス素子領域451bとを有している。デバイス素子領域451bには、ゲート451aを挟んでそれぞれ列方向に沿って2つ(計4つ)のコンタクト344が設けられている。そして、各コンタクト344上にはMetal配線341が設けられている。
コンタクト領域452には、Wellコンタクト452aが形成されており、Wellコンタクト452a上にはMetal配線342が設けられている。Metal配線342は、回路32(図示せず)に接続されている。
図13は図12に示す半導体集積回路のB−B線での断面図である。
基板41にはn型のWell411aが形成されている。また、Wellコンタクト452aは、n+領域412aを介してWell411aに接続されている。デバイス素子領域451bのコンタクト344は、p領域413aを介してWell411aに接続されている。
半導体集積回路40には、Wellコンタクト452aとトランジスタ451の左側のコンタクト344との間の配線抵抗R1eと、各コンタクト344間の配線抵抗R1fと、Wellコンタクト452aとn+領域412aとの間の配線抵抗R1gとが存在する。また、各p領域413aとWell411aとの間にはそれぞれ接合容量C1b、C1bが存在し、Well411aと基板41との間には接合容量C1cが存在する。さらに、半導体デバイス44と他の回路32、33との間においてそれぞれ基板抵抗R2d、R2eが存在する。
ここで、配線抵抗R1e、配線抵抗R1fおよび配線抵抗R1gを比較すると、配線抵抗R1eおよび配線抵抗R1fの値は配線抵抗R1gに比べ大きく(トランジスタ経由のインピーダンスが高く)ノイズに対する影響は少ない。よって配線抵抗R1gの影響が大きく、Wellコンタクト452a経由でのノイズ注入が支配的になるためシミュレーションにおいては配線抵抗R1e、配線抵抗R1fを省略しても支障が少ない。よって、回路33における電源ノイズモデル解析を行う際には、トランジスタ451のコンタクト344は、コンタクト検出部14の検出対象とならず、Wellコンタクト452aが最も近いコンタクトとして検出される。
以上、本発明のシミュレーションプログラムおよびシミュレーション装置を、図示の実施の形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、本発明に、他の任意の構成物や工程が付加されていてもよい。
また、本発明は、前述した実施の形態のうちの、任意の2以上の構成(特徴)を組み合わせたものであってもよい。
以下、本発明の特徴を付記として記載する。
(付記1) 電源で発生する電圧変動をモデル化し、解析するシミュレーションプログラムにおいて、
半導体集積回路のレイアウトデータからコンタクトのパターンを抽出する抽出工程と、
前記パターンから、前記半導体集積回路内のノイズの影響を受ける回路に対して所定の領域に含まれる前記コンタクトのみを検出するコンタクト検出工程と、
ノイズの発生源と、前記コンタクト検出工程により検出された前記コンタクトとの間の基板を介してノイズを伝搬させる素子を除いてデータ解析用モデルを作成するモデル作成工程と、
作成された前記データ解析用モデルを用いてシミュレーションを行うシミュレーション実行工程と、
をコンピュータに実行させることを特徴とするシミュレーションプログラム。
(付記2) 前記素子は、配線抵抗素子、接合容量素子および基板抵抗素子を含むことを特徴とする付記1記載のシミュレーションプログラム。
(付記3) 前記コンタクト検出工程は、さらに、ノイズの影響を受ける前記回路のノイズ注入に関与し得る一連の前記コンタクトを検出することを特徴とする付記1記載のシミュレーションプログラム。
(付記4) 前記コンタクト検出工程は、Well上に設置された前記コンタクトを検出することを特徴とする付記1記載のシミュレーションプログラム。
(付記5) 前記所定の領域に含まれる前記コンタクトは、前記ノイズを受ける回路から最も近いコンタクト、もしくは前記最も近いコンタクトを含むコンタクト群であることを特徴とする付記1記載のシミュレーションプログラム。
(付記6) 電源で発生する電圧変動をモデル化し、解析するシミュレーション装置において、
半導体集積回路のレイアウトデータからコンタクトのパターンを抽出する抽出手段と、
前記パターンから、前記半導体集積回路内のノイズの影響を受ける回路に対して所定の領域に含まれる前記コンタクトのみを検出するコンタクト検出手段と、
ノイズの発生源と、前記コンタクト検出手段により検出された前記コンタクトとの間の基板を介してノイズを伝搬させる素子を除いてデータ解析用モデルを作成するモデル作成手段と、
作成された前記データ解析用モデルを用いてシミュレーションを行うシミュレーション実行手段と、
を有することを特徴とするシミュレーション装置。
(付記7) 前記所定の領域に含まれる前記コンタクトは、前記ノイズを受ける回路から最も近いコンタクト、もしくは前記最も近いコンタクトを含むコンタクト群であることを特徴とする付記6記載のシミュレーション装置。
本発明の概要を示す図である。 シミュレーション装置のハードウェア構成例を示す図である。 シミュレーション装置の機能を示すブロック図である。 解析対象となる半導体集積回路の一例を示す図である。 図4に示す半導体集積回路のA−A線での断面図である。 図4に示す半導体集積回路の検出対象となるコンタクトを示す図である。 測定条件を説明する図である。 ノイズの影響を受ける回路と合成抵抗の変化との関係を示す図、およびその関係の一部を拡大した図である。 図4のA−A線での計算対象となる基板抵抗および配線抵抗を示す図である。 図4に示す半導体デバイスの電源ノイズ解析モデルを示す図である。 シミュレーション実行部のシミュレーション結果を示す図(表)である。 トランジスタを備える半導体集積回路を示す図である。 図12に示す半導体集積回路のB−B線での断面図である。 従来の回路シミュレーション装置のモデル作成フローを示す図である。
符号の説明
1 コンピュータ
2 抽出手段
3 コンタクト検出手段
4 モデル作成手段
5 シミュレーション実行手段
6 レイアウトデータ
11 シミュレーション装置
12 レイアウトデータ格納部
13 パターン抽出部
14 コンタクト検出部
15 Metal配線格納部
16 Via格納部
17 コンタクト格納部
18 Well格納部
19 配線計算部
19a 配線抵抗計算部
19b 接合容量計算部
20 基板抵抗計算部
21 プロセスパラメータ格納部
22a 配線抵抗素子格納部
22b 接合容量素子格納部
23 基板抵抗素子格納部
24 ノイズモデル合成部
25 電源ノイズ解析モデル格納部
26 シミュレーション実行部
30、40 半導体集積回路
31、41 基板
32、33 回路
34、44 半導体デバイス
341、342 Metal配線
343 Via
344 コンタクト
351 不純物層
412a n+領域
413a p領域
451 トランジスタ
451a ゲート
451b デバイス素子領域
452 コンタクト領域
452a Wellコンタクト
C1a、C1b、C1c 接合容量
L1 軌跡
R1a、R1b、R1c、R1d、R1e、R1f、R1g 配線抵抗
R2a、R2b、R2c、R2d 基板抵抗

Claims (4)

  1. 電源で発生する電圧変動をモデル化し、解析するシミュレーションプログラムにおいて、
    半導体集積回路のレイアウトデータからコンタクトのパターンを抽出する抽出工程と、
    前記パターンから、前記半導体集積回路内のノイズの影響を受ける回路から最も近いWell上に配置されたコンタクトのみを検出するコンタクト検出工程と、
    ノイズの発生源と、前記コンタクト検出工程により検出された前記コンタクトとの間の基板を介してノイズを伝搬させる素子を除いてデータ解析用モデルを作成するモデル作成工程と、
    作成された前記データ解析用モデルを用いてシミュレーションを行うシミュレーション実行工程と、
    をコンピュータに実行させることを特徴とするシミュレーションプログラム。
  2. 前記素子は、配線抵抗素子、接合容量素子および基板抵抗素子を含むことを特徴とする請求項1記載のシミュレーションプログラム。
  3. 前記コンタクト検出工程は、さらに、ノイズの影響を受ける前記回路のノイズ注入に関与し得る一連の前記コンタクトを検出することを特徴とする請求項1記載のシミュレーションプログラム。
  4. 電源で発生する電圧変動をモデル化し、解析するシミュレーション装置において、
    半導体集積回路のレイアウトデータからコンタクトのパターンを抽出する抽出手段と、
    前記パターンから、前記半導体集積回路内のノイズの影響を受ける回路から最も近いWell上に配置されたコンタクトのみを検出するコンタクト検出手段と、
    ノイズの発生源と、前記コンタクト検出手段により検出された前記コンタクトとの間の基板を介してノイズを伝搬させる素子を除いてデータ解析用モデルを作成するモデル作成手段と、
    作成された前記データ解析用モデルを用いてシミュレーションを行うシミュレーション実行手段と、
    を有することを特徴とするシミュレーション装置。
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