JP5087900B2 - シミュレーションプログラムおよびシミュレーション装置 - Google Patents
シミュレーションプログラムおよびシミュレーション装置 Download PDFInfo
- Publication number
- JP5087900B2 JP5087900B2 JP2006287748A JP2006287748A JP5087900B2 JP 5087900 B2 JP5087900 B2 JP 5087900B2 JP 2006287748 A JP2006287748 A JP 2006287748A JP 2006287748 A JP2006287748 A JP 2006287748A JP 5087900 B2 JP5087900 B2 JP 5087900B2
- Authority
- JP
- Japan
- Prior art keywords
- contact
- simulation
- noise
- substrate
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004088 simulation Methods 0.000 title claims description 53
- 239000000758 substrate Substances 0.000 claims description 78
- 239000004065 semiconductor Substances 0.000 claims description 47
- 238000001514 detection method Methods 0.000 claims description 36
- 238000007405 data analysis Methods 0.000 claims description 15
- 238000000605 extraction Methods 0.000 claims description 11
- 238000002347 injection Methods 0.000 claims description 4
- 239000007924 injection Substances 0.000 claims description 4
- 238000004364 calculation method Methods 0.000 description 39
- 238000004458 analytical method Methods 0.000 description 24
- 229910052751 metal Inorganic materials 0.000 description 24
- 239000002184 metal Substances 0.000 description 24
- 238000000034 method Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 13
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000000284 extract Substances 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000003786 synthesis reaction Methods 0.000 description 4
- 238000004891 communication Methods 0.000 description 3
- 238000013500 data storage Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
電源ノイズ解析モデルを得る際には、まず、解析対象となる半導体集積回路のレイアウトデータから、Metal配線、Via、コンタクトおよびWellのパターンを抽出する(ステップS91)。次に、抽出した各パターンと与えられるプロセスパラメータとに基づいて、配線抵抗、配線容量および基板抵抗を計算し(ステップS92)、電源ノイズ解析モデルを作成する(ステップS93)。
まず、本発明の概要について説明し、その後、実施の形態を説明する。
図1は、本発明の概要を示す図である。
抽出手段2は、評価対象となる半導体集積回路のレイアウトデータ6からコンタクトのパターンを抽出する。なお、図1ではレイアウトデータ6はコンピュータ1内に格納されているが、これに限らず外部から受け取るようにしてもよい。
このような構成によれば、抽出手段2により、レイアウトデータ6からコンタクトのパターンが抽出される。コンタクト検出手段3により、抽出されたパターンのうち、ノイズの影響を受ける回路に最も近いコンタクト、もしくは最も近いコンタクトを含むコンタクト群が検出される。モデル作成手段4により、ノイズの発生源からコンタクト検出手段3によって検出されたコンタクトまでの基板を介してノイズを伝搬する素子を除いたデータ解析用モデルが作成される。シミュレーション実行手段5により、作成されたデータ解析用モデルを用いてシミュレーションが行われる。ユーザは、得られたシミュレーション結果を用いて回路の検証を行う。
図2は、シミュレーション装置のハードウェア構成例を示す図である。
シミュレーション装置11は、CPU(Central Processing Unit)101によって装置全体が制御されている。CPU101には、バス107を介してRAM(Random Access Memory)102、ハードディスクドライブ(HDD:Hard Disk Drive)103、グラフィック処理装置104、入力インタフェース105、および通信インタフェース106が接続されている。
シミュレーション装置11は、レイアウトデータ格納部12と、パターン抽出部13と、コンタクト検出部14と、Metal配線格納部15と、Via格納部16と、コンタクト格納部17と、Well格納部18と、配線計算部19と、基板抵抗計算部20と、プロセスパラメータ格納部21と、配線抵抗素子格納部22aと、接合容量素子格納部22bと、基板抵抗素子格納部23と、ノイズモデル合成部24と、電源ノイズ解析モデル格納部25と、シミュレーション実行部26とを有している。
Metal配線格納部15と、Via格納部16と、Well格納部18とは、それぞれパターン抽出部13により抽出されたMetal配線、Via、およびWellのパターンを格納する。
配線抵抗計算部19aは、Metal配線とViaとコンタクトとにおける相互接続間の配線抵抗を計算し、配線抵抗素子(寄生抵抗素子)を抽出する。
基板抵抗計算部20は、コンタクトとWellとの接続間の基板抵抗を計算し、基板抵抗素子を抽出する。
接合容量素子格納部22bは、接合容量計算部19bにより計算された接合容量素子を格納する。
ノイズモデル合成部24は、配線抵抗素子と接合容量素子と基板抵抗素子とを組み合わせて電源ノイズ解析モデルを作成する。
シミュレーション実行部26は、電源ノイズ解析モデルを用いてシミュレーションを実行する。
半導体集積回路30は、基板31と、基板31上に設けられたノイズ源となる回路(Aggressor)32とノイズ源からのノイズの影響を受ける回路(Victim)33と回路32と回路33との間に設けられた半導体デバイス34と、基板31内に設けられたWell35とを有している。回路32から発生するノイズは、半導体デバイス34を介して回路33に伝搬する。なお、基板として、シリコン基板、Ga・As(ガリウム・ヒ素)基板、ガラス基板等がある。
半導体デバイス34は、Well35上に配設されており、列方向に伸びる複数のMetal配線341、341、・・・と、Metal配線341に略直交して行方向に伸びる複数のMetal配線342、342・・・と、配線工程においてMetal配線341、341、・・・とMetal配線342、342、・・・間の接続に用いられる複数のVia343、343、・・・とを有している。
図5は、図4に示す半導体集積回路のA−A線での断面図である。なお、図4と同様の部分については同様の符号を付し、その説明を省略する。
図6は、図4に示す半導体集積回路の検出対象となるコンタクトを示す図である。
図7は、測定条件を説明する図である。
図8(b)は、図8(a)の一部を拡大した図である。
図8(b)に示すように、α>0としたとき、合成抵抗は、αの値の変化にはほとんど依存しない。このように、α=0、すなわち回路33に最も近いコンタクト344のみを検出して電源ノイズ解析モデルを作成しても誤差はほとんど生じない。
検出対象のコンタクトを絞った結果、図9における配線抵抗計算部19aの計算対象は、各コンタクト344間のMetal配線342の配線抵抗R1dと、図4中最も右側のコンタクト344と基板31との間の配線抵抗R1cと、基板31と回路33との間の配線抵抗R1bとなる。また、接合容量計算部19bの計算対象は、最も右側のコンタクト344と基板31との間の接合容量C1aとなる。また、基板抵抗計算部20の計算対象は、コンタクト344と回路33との間の基板抵抗R2cとなる。
<配線抵抗R1d>
配線抵抗R1dは、それぞれプロセスパラメータ格納部21から与えられるρ0、シート抵抗を規定する(Ω/□)、メッシュサイズを規定する行方向の長さX、メッシュサイズを規定する列方向の長さYを用いて下式(1)で求める。
R1d=ρ0(Ω/□)×X/Y・・・(1)
<配線抵抗R1c>
配線抵抗R1cは、それぞれプロセスパラメータ格納部21から与えられるρ、基板31の表面からの深さD、コンタクト344の実行面積を規定する行方向の長さX0、コンタクト344の実行面積を規定する列方向の長さY0を用いて下式(2)で求める。
R1c=ρ×D/X0・Y0・・・(2)
<接合容量C1a>
接合容量C1aは、それぞれプロセスパラメータ格納部21から与えられる単位面積当たりの接合容量Cj、Well実効面積を規定する行方向の長さXW、列方向の長さYWを用いて下式(3)で求める。
C1a=Cj×XW・YW・・・(3)
<基板抵抗R2c>
基板抵抗R2cは、プロセスパラメータ格納部21から与えられるρ、基板31の表面からのノイズ伝搬に関わる実効的な深さZ、メッシュサイズを規定する行方向の長さX、メッシュサイズを規定する列方向の長さYを用いて下式(4)で求める。
R2c=ρ×X/Y・Z・・・(4)
そしてノイズモデル合成部24は、得られた配線抵抗素子と接合容量素子に関してネットワークを作成する。これをメッシュ分割した全ての矩形領域について同様に行い、半導体集積回路30の寄生素子の電源ノイズ解析モデルを作成する。
図11に示すように、全ての配線抵抗を検出対象とした従来に比べ、本実施形態(今回)では、素子数が48%(−52%)、解析時間が7%(−93%)となった。一方、従来に対する測定誤差は、1.0%に留まった。
図12は、トランジスタを備える半導体集積回路を示す図である。
基板41にはn型のWell411aが形成されている。また、Wellコンタクト452aは、n+領域412aを介してWell411aに接続されている。デバイス素子領域451bのコンタクト344は、p領域413aを介してWell411aに接続されている。
以下、本発明の特徴を付記として記載する。
半導体集積回路のレイアウトデータからコンタクトのパターンを抽出する抽出工程と、
前記パターンから、前記半導体集積回路内のノイズの影響を受ける回路に対して所定の領域に含まれる前記コンタクトのみを検出するコンタクト検出工程と、
ノイズの発生源と、前記コンタクト検出工程により検出された前記コンタクトとの間の基板を介してノイズを伝搬させる素子を除いてデータ解析用モデルを作成するモデル作成工程と、
作成された前記データ解析用モデルを用いてシミュレーションを行うシミュレーション実行工程と、
をコンピュータに実行させることを特徴とするシミュレーションプログラム。
(付記3) 前記コンタクト検出工程は、さらに、ノイズの影響を受ける前記回路のノイズ注入に関与し得る一連の前記コンタクトを検出することを特徴とする付記1記載のシミュレーションプログラム。
(付記5) 前記所定の領域に含まれる前記コンタクトは、前記ノイズを受ける回路から最も近いコンタクト、もしくは前記最も近いコンタクトを含むコンタクト群であることを特徴とする付記1記載のシミュレーションプログラム。
半導体集積回路のレイアウトデータからコンタクトのパターンを抽出する抽出手段と、
前記パターンから、前記半導体集積回路内のノイズの影響を受ける回路に対して所定の領域に含まれる前記コンタクトのみを検出するコンタクト検出手段と、
ノイズの発生源と、前記コンタクト検出手段により検出された前記コンタクトとの間の基板を介してノイズを伝搬させる素子を除いてデータ解析用モデルを作成するモデル作成手段と、
作成された前記データ解析用モデルを用いてシミュレーションを行うシミュレーション実行手段と、
を有することを特徴とするシミュレーション装置。
2 抽出手段
3 コンタクト検出手段
4 モデル作成手段
5 シミュレーション実行手段
6 レイアウトデータ
11 シミュレーション装置
12 レイアウトデータ格納部
13 パターン抽出部
14 コンタクト検出部
15 Metal配線格納部
16 Via格納部
17 コンタクト格納部
18 Well格納部
19 配線計算部
19a 配線抵抗計算部
19b 接合容量計算部
20 基板抵抗計算部
21 プロセスパラメータ格納部
22a 配線抵抗素子格納部
22b 接合容量素子格納部
23 基板抵抗素子格納部
24 ノイズモデル合成部
25 電源ノイズ解析モデル格納部
26 シミュレーション実行部
30、40 半導体集積回路
31、41 基板
32、33 回路
34、44 半導体デバイス
341、342 Metal配線
343 Via
344 コンタクト
351 不純物層
412a n+領域
413a p領域
451 トランジスタ
451a ゲート
451b デバイス素子領域
452 コンタクト領域
452a Wellコンタクト
C1a、C1b、C1c 接合容量
L1 軌跡
R1a、R1b、R1c、R1d、R1e、R1f、R1g 配線抵抗
R2a、R2b、R2c、R2d 基板抵抗
Claims (4)
- 電源で発生する電圧変動をモデル化し、解析するシミュレーションプログラムにおいて、
半導体集積回路のレイアウトデータからコンタクトのパターンを抽出する抽出工程と、
前記パターンから、前記半導体集積回路内のノイズの影響を受ける回路から最も近いWell上に配置されたコンタクトのみを検出するコンタクト検出工程と、
ノイズの発生源と、前記コンタクト検出工程により検出された前記コンタクトとの間の基板を介してノイズを伝搬させる素子を除いてデータ解析用モデルを作成するモデル作成工程と、
作成された前記データ解析用モデルを用いてシミュレーションを行うシミュレーション実行工程と、
をコンピュータに実行させることを特徴とするシミュレーションプログラム。 - 前記素子は、配線抵抗素子、接合容量素子および基板抵抗素子を含むことを特徴とする請求項1記載のシミュレーションプログラム。
- 前記コンタクト検出工程は、さらに、ノイズの影響を受ける前記回路のノイズ注入に関与し得る一連の前記コンタクトを検出することを特徴とする請求項1記載のシミュレーションプログラム。
- 電源で発生する電圧変動をモデル化し、解析するシミュレーション装置において、
半導体集積回路のレイアウトデータからコンタクトのパターンを抽出する抽出手段と、
前記パターンから、前記半導体集積回路内のノイズの影響を受ける回路から最も近いWell上に配置されたコンタクトのみを検出するコンタクト検出手段と、
ノイズの発生源と、前記コンタクト検出手段により検出された前記コンタクトとの間の基板を介してノイズを伝搬させる素子を除いてデータ解析用モデルを作成するモデル作成手段と、
作成された前記データ解析用モデルを用いてシミュレーションを行うシミュレーション実行手段と、
を有することを特徴とするシミュレーション装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006287748A JP5087900B2 (ja) | 2006-10-23 | 2006-10-23 | シミュレーションプログラムおよびシミュレーション装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006287748A JP5087900B2 (ja) | 2006-10-23 | 2006-10-23 | シミュレーションプログラムおよびシミュレーション装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008108783A JP2008108783A (ja) | 2008-05-08 |
JP5087900B2 true JP5087900B2 (ja) | 2012-12-05 |
Family
ID=39441910
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006287748A Expired - Fee Related JP5087900B2 (ja) | 2006-10-23 | 2006-10-23 | シミュレーションプログラムおよびシミュレーション装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5087900B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013020424A (ja) * | 2011-07-11 | 2013-01-31 | Fujitsu Ltd | ノイズ解析装置及びノイズ解析方法 |
KR102581910B1 (ko) * | 2018-10-26 | 2023-09-25 | 삼성디스플레이 주식회사 | 표시 패널의 검사 장치 및 이를 이용한 표시 패널의 검사 방법 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002158284A (ja) * | 2000-11-16 | 2002-05-31 | Nec Corp | 半導体集積回路の基板雑音解析方法及び半導体集積回路解析装置 |
-
2006
- 2006-10-23 JP JP2006287748A patent/JP5087900B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2008108783A (ja) | 2008-05-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11675954B2 (en) | Method of designing a device | |
JP4335862B2 (ja) | 半導体集積回路の特性抽出方法及び特性抽出装置 | |
US8302051B2 (en) | System and method for extracting parasitic elements | |
US10817637B2 (en) | System and method of designing integrated circuit by considering local layout effect | |
US8707230B1 (en) | Method and system for semiconductor simulation | |
US20170344692A1 (en) | Computer-implemented method of designing an integrated circuit | |
US7960836B2 (en) | Redundant micro-loop structure for use in an integrated circuit physical design process and method of forming the same | |
US8850374B2 (en) | Method of reducing parasitic mismatch | |
JP2006031510A (ja) | ジッタ解析方法、ジッタ解析装置及びジッタ解析プログラム | |
KR20180127141A (ko) | 집적 회로를 설계하기 위한 컴퓨터 구현 방법, 컴퓨팅 시스템, 및 집적 회로의 제조 방법 | |
JP5087900B2 (ja) | シミュレーションプログラムおよびシミュレーション装置 | |
TWI519907B (zh) | 模擬使用多重光罩所導致之製程變異之方法以及電腦系統 | |
US10509882B2 (en) | Systems and methods for cell abutment | |
JP4273140B2 (ja) | 基板レイアウトチェックシステムおよび基板レイアウトチェック方法 | |
JP2005149273A (ja) | 半導体集積回路のフロアプラン装置及びフロアプラン方法 | |
JP4851216B2 (ja) | 半導体集積回路における試験時の電源供給方法および半導体集積回路用cadシステム | |
US7984394B2 (en) | Design structure for a redundant micro-loop structure for use in an integrated circuit physical design process and method of forming the same | |
JP4575326B2 (ja) | 基板レイアウトチェックシステムおよび方法 | |
US10699950B2 (en) | Method of optimizing wire RC for device performance and reliability | |
JP5875355B2 (ja) | 回路シミュレーション方法 | |
JP4946703B2 (ja) | シミュレーション方法及びプログラム | |
US20110078649A1 (en) | Wafer layout assisting method and system | |
JP2008097541A (ja) | レイアウト検証方法およびレイアウト検証装置 | |
JP6051548B2 (ja) | 自動配置配線装置および自動配置配線方法 | |
JP2006302938A (ja) | 基板ノイズ解析装置、基板ノイズ解析方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090710 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120119 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120124 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120323 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120814 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120827 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150921 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5087900 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |