JP2002169787A - 複数のプロセッサ部を含む半導体装置 - Google Patents
複数のプロセッサ部を含む半導体装置Info
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Abstract
(57)【要約】
【目的】 冗長度を有し、高い歩留まりでコストの安い
並列マルチプロセッサの半導体装置を提供する。 【構成】本発明の半導体装置は、半導体基板上に並列配
置された複数のプロセッサ部と、少なくとも１個の前記
プロセッサ部と前記プロセッサ部の第１の側に隣接する
他の前記プロセッサ部とを接続する第１のデータ通信経
路と、前記プロセッサ部と、前記プロセッサ部の第２の
側に隣接する他の前記プロセッサ部とを接続する第２の
データ通信経路とを有する半導体装置であって、前記プ
ロセッサ部は、前記プロセッサ部の無効化制御回路と、
前記無効化制御回路の作動による故障の前記プロセッサ
部の無効化時には、前記第１のデータ通信経路から入力
されたデータを前記第２のデータ通信経路へ出力するバ
イパス回路とを有する。
並列マルチプロセッサの半導体装置を提供する。 【構成】本発明の半導体装置は、半導体基板上に並列配
置された複数のプロセッサ部と、少なくとも１個の前記
プロセッサ部と前記プロセッサ部の第１の側に隣接する
他の前記プロセッサ部とを接続する第１のデータ通信経
路と、前記プロセッサ部と、前記プロセッサ部の第２の
側に隣接する他の前記プロセッサ部とを接続する第２の
データ通信経路とを有する半導体装置であって、前記プ
ロセッサ部は、前記プロセッサ部の無効化制御回路と、
前記無効化制御回路の作動による故障の前記プロセッサ
部の無効化時には、前記第１のデータ通信経路から入力
されたデータを前記第２のデータ通信経路へ出力するバ
イパス回路とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、並列動作を行う複
数のプロセッサ部を含む半導体装置に関する。
数のプロセッサ部を含む半導体装置に関する。
【０００２】
【従来の技術】近年半導体プロセスの微細化に伴い、並
列動作を行う複数のプロセッサ部を１チップ上に集積し
た半導体装置（ＬＳＩ（大規模集積回路。Large Scale
Integrated Circuit）に属する。）を実現出来るように
なってきた。種々の要因により、製造された半導体装置
が欠陥を有する場合がある。製造時に、これらの欠陥の
あるチップ（半導体装置）は不良品として選別される。
しかし、巨大な内部回路を有する半導体装置において１
箇所でも欠陥があれば当該半導体装置を使用出来ないと
すれば、当該半導体装置の歩留まりは大幅に低下する。
そこで、大規模集積回路においては、わずかな欠陥があ
った場合には当該欠陥部分を除いて当該半導体装置の残
りの部分を使用出来るようにする、救済手段を設計的に
盛り込むことがある。
列動作を行う複数のプロセッサ部を１チップ上に集積し
た半導体装置（ＬＳＩ（大規模集積回路。Large Scale
Integrated Circuit）に属する。）を実現出来るように
なってきた。種々の要因により、製造された半導体装置
が欠陥を有する場合がある。製造時に、これらの欠陥の
あるチップ（半導体装置）は不良品として選別される。
しかし、巨大な内部回路を有する半導体装置において１
箇所でも欠陥があれば当該半導体装置を使用出来ないと
すれば、当該半導体装置の歩留まりは大幅に低下する。
そこで、大規模集積回路においては、わずかな欠陥があ
った場合には当該欠陥部分を除いて当該半導体装置の残
りの部分を使用出来るようにする、救済手段を設計的に
盛り込むことがある。
【０００３】例えば、メモリのＬＳＩ（半導体装置）に
おいては、一般に冗長行及び列のセル（完成した半導体
装置においては通常使用されない行及び列のセル）を設
けることが行われる。メモリが欠陥セルを含む場合に
は、当該欠陥セルを含む行及び列にはＬＳＩの内部結線
をせず、代わりに冗長行及び列に内部結線をする。この
ように内部配線を行って欠陥を救済したメモリは、良品
のメモリと同様に欠陥がない正規のメモリエリアを有
し、機能的にも同一である。メモリのセルのレイアウト
は規則的であり且つ小さな回路の多数の繰り返しである
故に、同一形状の冗長セルを行や列単位で設けることに
より非常に高い確率で欠陥のあるメモリを救済すること
が出来る。これによりメモリの製造歩留まりの大幅な向
上が実現出来る。
おいては、一般に冗長行及び列のセル（完成した半導体
装置においては通常使用されない行及び列のセル）を設
けることが行われる。メモリが欠陥セルを含む場合に
は、当該欠陥セルを含む行及び列にはＬＳＩの内部結線
をせず、代わりに冗長行及び列に内部結線をする。この
ように内部配線を行って欠陥を救済したメモリは、良品
のメモリと同様に欠陥がない正規のメモリエリアを有
し、機能的にも同一である。メモリのセルのレイアウト
は規則的であり且つ小さな回路の多数の繰り返しである
故に、同一形状の冗長セルを行や列単位で設けることに
より非常に高い確率で欠陥のあるメモリを救済すること
が出来る。これによりメモリの製造歩留まりの大幅な向
上が実現出来る。
【０００４】１個のマイクロプロセッサは１個のメモリ
のセルに比べてはるかに占有面積が大きく、複数のマイ
クロプロセッサを１個のチップに集積した半導体装置
は、商用的にはほとんど例がなかった。しかし実験レベ
ルでは、それぞれが非常に小容量のメモリのみを有する
多数の微小な単機能プロセッサを１個のチップに集積し
（オンチップマルチプロセッサと言う。）、全体として
冗長構成を有する（完成した半導体装置においては通常
使用されないマイクロプロセッサを設ける。）半導体装
置が作られている（以下、従来例１のオンチップマルチ
プロセッサの半導体装置と言う。）。
のセルに比べてはるかに占有面積が大きく、複数のマイ
クロプロセッサを１個のチップに集積した半導体装置
は、商用的にはほとんど例がなかった。しかし実験レベ
ルでは、それぞれが非常に小容量のメモリのみを有する
多数の微小な単機能プロセッサを１個のチップに集積し
（オンチップマルチプロセッサと言う。）、全体として
冗長構成を有する（完成した半導体装置においては通常
使用されないマイクロプロセッサを設ける。）半導体装
置が作られている（以下、従来例１のオンチップマルチ
プロセッサの半導体装置と言う。）。
【０００５】従来例１のオンチップマルチプロセッサの
半導体装置は、チップ上に欠陥を有するプロセッサが含
まれていても、当該欠陥プロセッサに代えて冗長プロセ
ッサを使用することにより、半導体装置としては良品と
して使用できる。これにより、半導体装置の歩留まり向
上とコストダウンが可能になる。
半導体装置は、チップ上に欠陥を有するプロセッサが含
まれていても、当該欠陥プロセッサに代えて冗長プロセ
ッサを使用することにより、半導体装置としては良品と
して使用できる。これにより、半導体装置の歩留まり向
上とコストダウンが可能になる。
【０００６】しかし、従来例１のオンチップマルチプロ
セッサの半導体装置はチップ内の複数のプロセッサ間で
非常に限られた通信しか出来ない構成を有していた故
に、下記のような問題点を有していた。従来例１のオン
チップマルチプロセッサの半導体装置は、既存のシング
ルプロセッサシステムのソフトウエアを使用できず（ソ
フトウエアの継承性がなく）、専用の特殊なソフトウエ
アの開発が必要であった。又、従来例１のオンチップマ
ルチプロセッサの半導体装置は、汎用性がなく、特殊な
演算のみにしか使用できなかった。そのため、このよう
な従来例１のオンチップマルチプロセッサの半導体装置
は、ほとんど実用化に至らなかった。
セッサの半導体装置はチップ内の複数のプロセッサ間で
非常に限られた通信しか出来ない構成を有していた故
に、下記のような問題点を有していた。従来例１のオン
チップマルチプロセッサの半導体装置は、既存のシング
ルプロセッサシステムのソフトウエアを使用できず（ソ
フトウエアの継承性がなく）、専用の特殊なソフトウエ
アの開発が必要であった。又、従来例１のオンチップマ
ルチプロセッサの半導体装置は、汎用性がなく、特殊な
演算のみにしか使用できなかった。そのため、このよう
な従来例１のオンチップマルチプロセッサの半導体装置
は、ほとんど実用化に至らなかった。
【０００７】多数の（例えば数十個の）汎用性が高い通
常のマイクロプロセッサの半導体装置（各半導体装置は
１個の欠陥のないマイクロプロセッサを有する。）と、
当該多数のマイクロプロセッサの半導体装置の間で共有
するメモリと、更新監視部（バススヌープ）と、を１個
のプリント基板に実装したマルチプロセッサシステム
が、実用化されている（以下、従来例２のマルチプロセ
ッサシステムと言う。）。
常のマイクロプロセッサの半導体装置（各半導体装置は
１個の欠陥のないマイクロプロセッサを有する。）と、
当該多数のマイクロプロセッサの半導体装置の間で共有
するメモリと、更新監視部（バススヌープ）と、を１個
のプリント基板に実装したマルチプロセッサシステム
が、実用化されている（以下、従来例２のマルチプロセ
ッサシステムと言う。）。
【０００８】更新監視部（バススヌープ）は、各マイク
ロプロセッサが共有メモリにアクセスする状態を監視し
て共有メモリの整合性を保持する。各マイクロプロセッ
サの半導体装置ごとにローカルメモリ（キャッシュ）が
設けられている。各マイクロプロセッサは、必要に応じ
て共有メモリにアクセスし、通常はローカルメモリを使
用して情報処理を実行する。従来例２のマルチプロセッ
サシステムは、上記の構成を具備することにより、高性
能の並列処理が可能である。
ロプロセッサが共有メモリにアクセスする状態を監視し
て共有メモリの整合性を保持する。各マイクロプロセッ
サの半導体装置ごとにローカルメモリ（キャッシュ）が
設けられている。各マイクロプロセッサは、必要に応じ
て共有メモリにアクセスし、通常はローカルメモリを使
用して情報処理を実行する。従来例２のマルチプロセッ
サシステムは、上記の構成を具備することにより、高性
能の並列処理が可能である。
【０００９】従来例２のマルチプロセッサシステムにお
いて使用される通常のマイクロプロセッサは単体でもチ
ップ面積が大きい故に、冗長構成の従来例２のマルチプ
ロセッサシステムを１個の半導体装置に集積すること
は、現在の半導体の微細加工技術では困難である。もし
１個の半導体装置に集積することが出来たとしても、コ
ストが極めて高くなり実用的ではない。従来例２のマル
チプロセッサシステムにおいて、各マイクロプロセッサ
がローカルメモリを使用して情報を処理し、又は各マイ
クロプロセッサが共有メモリを使用して情報を処理する
が、このような構成は、基本的に従来の単体のマイクロ
プロセッサのシステムの構成と変わりがない。
いて使用される通常のマイクロプロセッサは単体でもチ
ップ面積が大きい故に、冗長構成の従来例２のマルチプ
ロセッサシステムを１個の半導体装置に集積すること
は、現在の半導体の微細加工技術では困難である。もし
１個の半導体装置に集積することが出来たとしても、コ
ストが極めて高くなり実用的ではない。従来例２のマル
チプロセッサシステムにおいて、各マイクロプロセッサ
がローカルメモリを使用して情報を処理し、又は各マイ
クロプロセッサが共有メモリを使用して情報を処理する
が、このような構成は、基本的に従来の単体のマイクロ
プロセッサのシステムの構成と変わりがない。
【００１０】従来例３のマルチプロセッサシステムは、
複数のマイクロプロセッサが相互にメモリを介さずに直
接通信する構成を有する。従来例３のマルチプロセッサ
システムは、単体のマイクロプロセッサのシステムでは
実現できない特有のメリットを有する。従来例３のマル
チプロセッサシステムは、システム全体の基幹のバスラ
インと、隣接するマイクロプロセッサ間を接続するバス
ラインとを有する故に、各プロセッサに接続される線の
数が非常に多くなる。
複数のマイクロプロセッサが相互にメモリを介さずに直
接通信する構成を有する。従来例３のマルチプロセッサ
システムは、単体のマイクロプロセッサのシステムでは
実現できない特有のメリットを有する。従来例３のマル
チプロセッサシステムは、システム全体の基幹のバスラ
インと、隣接するマイクロプロセッサ間を接続するバス
ラインとを有する故に、各プロセッサに接続される線の
数が非常に多くなる。
【００１１】それぞれ１個のマイクロプロセッサを有す
る半導体装置を多数個使用して構成された従来例３のマ
ルチプロセッサシステムは、各半導体装置のポート数に
制限がある故に（半導体装置がそのパッケージの構造に
基づいて端子数が制限される場合が多い。）、ポート拡
張用の半導体装置を多数個使用する。又、多数の半導体
装置の端子間を接続する線（バスライン等）がプリント
基板上で占める面積は、一般に非常に大きくなる。従来
例３のマルチプロセッサシステム全体を１個の半導体装
置に集積できれば、ポート拡張用の半導体装置及び多数
の半導体装置の端子間を接続する線が不要になり、バス
ラインの高速化の可能になる故に、システムの小型化、
コストダウン及び高性能化等の効果が得られる。
る半導体装置を多数個使用して構成された従来例３のマ
ルチプロセッサシステムは、各半導体装置のポート数に
制限がある故に（半導体装置がそのパッケージの構造に
基づいて端子数が制限される場合が多い。）、ポート拡
張用の半導体装置を多数個使用する。又、多数の半導体
装置の端子間を接続する線（バスライン等）がプリント
基板上で占める面積は、一般に非常に大きくなる。従来
例３のマルチプロセッサシステム全体を１個の半導体装
置に集積できれば、ポート拡張用の半導体装置及び多数
の半導体装置の端子間を接続する線が不要になり、バス
ラインの高速化の可能になる故に、システムの小型化、
コストダウン及び高性能化等の効果が得られる。
【００１２】従来例３のマルチプロセッサシステムの例
として、一般的なマイクロプロセッサの内部に設けられ
たＶＬＩＷ構造（Very-Long Instruction Word ＩＢＭ
社の登録商標）、又はスーパースカラー・プロセッサ
（superscalar processor）等の並列処理アーキテクチ
ャがある。これらの並列処理アーキテクチャ（従来例３
のマルチプロセッサシステム）で公知のものは、冗長構
造を有していない。
として、一般的なマイクロプロセッサの内部に設けられ
たＶＬＩＷ構造（Very-Long Instruction Word ＩＢＭ
社の登録商標）、又はスーパースカラー・プロセッサ
（superscalar processor）等の並列処理アーキテクチ
ャがある。これらの並列処理アーキテクチャ（従来例３
のマルチプロセッサシステム）で公知のものは、冗長構
造を有していない。
【００１３】マイクロプロセッサ内部で並列に情報を処
理する各プロセッサ要素（ＰＥ（Processor Elemen
t）、プロセッサ部）は、それぞれ多くの非均一な処理
ユニットと不均一なバスで結合されている故に、それぞ
れの処理ユニットについて冗長構成を設けることは困難
である。例えば、Load/Storeユニット、整数演算ユニッ
ト、浮動小数点演算ユニットを組み合わせて、これら処
理ユニットを並列に駆動する構成を有する一般的なスー
パースカラー形式あるいはＶＬＩＷ形式のマイクロプロ
セッサは、冗長構成を設けようとするとチップ面積の非
常な増大を招く故に、予備の処理ユニットを持っていな
い。
理する各プロセッサ要素（ＰＥ（Processor Elemen
t）、プロセッサ部）は、それぞれ多くの非均一な処理
ユニットと不均一なバスで結合されている故に、それぞ
れの処理ユニットについて冗長構成を設けることは困難
である。例えば、Load/Storeユニット、整数演算ユニッ
ト、浮動小数点演算ユニットを組み合わせて、これら処
理ユニットを並列に駆動する構成を有する一般的なスー
パースカラー形式あるいはＶＬＩＷ形式のマイクロプロ
セッサは、冗長構成を設けようとするとチップ面積の非
常な増大を招く故に、予備の処理ユニットを持っていな
い。
【００１４】これらのプロセッサにおいては、各々の非
均一な処理ユニットは外部メモリ等と非常に複雑な構造
のバスで接続されている故に、欠陥箇所の修正を行える
ような冗長構成を設けることは困難である。もし冗長構
成を有する１チップのプロセッサを実現したとしても、
そのようなプロセッサは、単一のプロセッサを１チップ
に設けた従来構造の半導体装置を製造し、そこから良品
を選別して複数個の半導体装置を組み合わせて構築した
従来構造のマルチプロセッサシステムに較べて、メリッ
トは乏しい。
均一な処理ユニットは外部メモリ等と非常に複雑な構造
のバスで接続されている故に、欠陥箇所の修正を行える
ような冗長構成を設けることは困難である。もし冗長構
成を有する１チップのプロセッサを実現したとしても、
そのようなプロセッサは、単一のプロセッサを１チップ
に設けた従来構造の半導体装置を製造し、そこから良品
を選別して複数個の半導体装置を組み合わせて構築した
従来構造のマルチプロセッサシステムに較べて、メリッ
トは乏しい。
【００１５】またプロセッサと並んで非常に大きな構成
要素であり大領域を占有するメモリは、通常プロセッサ
チップ外に配置しなければならない。１チップに複数個
のプロセッサを設け、各メモリに対するインターフェー
スをプロセッサ毎に各々設けて高いバンド巾のマルチプ
ロセッサシステムを構築しようとすれば、半導体装置に
非常に多量の端子を設けなければならないが、それほど
多くの端子を設けることは実質的に不可能であった。即
ち、メモリを外に出した場合は（プロセッサの半導体装
置と、メモリの半導体装置とを別個独立の半導体装置に
する。）、半導体装置の端子の数の制約を受ける。半導
体装置に非常に多数のピンを設けるのであれば１チップ
上に多並列プロセッサを集積するメリットがない故に、
良品の個別の半導体装置（１個のプロセッサを１個のチ
ップに搭載している。）を選別して接続すれば良い。
要素であり大領域を占有するメモリは、通常プロセッサ
チップ外に配置しなければならない。１チップに複数個
のプロセッサを設け、各メモリに対するインターフェー
スをプロセッサ毎に各々設けて高いバンド巾のマルチプ
ロセッサシステムを構築しようとすれば、半導体装置に
非常に多量の端子を設けなければならないが、それほど
多くの端子を設けることは実質的に不可能であった。即
ち、メモリを外に出した場合は（プロセッサの半導体装
置と、メモリの半導体装置とを別個独立の半導体装置に
する。）、半導体装置の端子の数の制約を受ける。半導
体装置に非常に多数のピンを設けるのであれば１チップ
上に多並列プロセッサを集積するメリットがない故に、
良品の個別の半導体装置（１個のプロセッサを１個のチ
ップに搭載している。）を選別して接続すれば良い。
【００１６】従来例４のマルチプロセッサシステムは、
チップ内での近傍プロセッサ要素へのメモリを介さない
直接通信を行って、並列処理を実行する。従来例４のマ
ルチプロセッサシステムは、多並列微小均一マルチプロ
セッサを１チップ上に設け、これらのプロセッサを相互
に内部接続することにより、転送バンド巾の増大（出力
段と入力段との間の接続距離が短く、浮遊容量が微小で
ある故に高速通信が可能になる。）及び外部接続端子数
の減少を実現できる。従来例４のマルチプロセッサの半
導体装置は、１チップ上に冗長度を持って（予備の微小
プロセッサを有する。）多数の同一構成の微小プロセッ
サを有する。欠陥プロセッサが発見されれば、当該欠陥
プロセッサを除外し、予備のプロセッサに配線を行うこ
とにより、欠陥プロセッサを代替救済して良品の半導体
装置を完成させる。従来例４のマルチプロセッサの半導
体装置の具体例としては、大きなメモリを必要とせず且
つ繰り返し演算に最適化された並列処理又はシストリッ
クアレイ的な隣接ユニット通信等の特殊用途の特定のア
ルゴリズム専用の半導体装置等がある。
チップ内での近傍プロセッサ要素へのメモリを介さない
直接通信を行って、並列処理を実行する。従来例４のマ
ルチプロセッサシステムは、多並列微小均一マルチプロ
セッサを１チップ上に設け、これらのプロセッサを相互
に内部接続することにより、転送バンド巾の増大（出力
段と入力段との間の接続距離が短く、浮遊容量が微小で
ある故に高速通信が可能になる。）及び外部接続端子数
の減少を実現できる。従来例４のマルチプロセッサの半
導体装置は、１チップ上に冗長度を持って（予備の微小
プロセッサを有する。）多数の同一構成の微小プロセッ
サを有する。欠陥プロセッサが発見されれば、当該欠陥
プロセッサを除外し、予備のプロセッサに配線を行うこ
とにより、欠陥プロセッサを代替救済して良品の半導体
装置を完成させる。従来例４のマルチプロセッサの半導
体装置の具体例としては、大きなメモリを必要とせず且
つ繰り返し演算に最適化された並列処理又はシストリッ
クアレイ的な隣接ユニット通信等の特殊用途の特定のア
ルゴリズム専用の半導体装置等がある。
【００１７】津田氏（日本電信電話株式会社）の特開平
９−２２４００「高並列プロセッサの冗長構成方法及び
冗長構成を有する高並列プロセッサ」には、（Ａ）ジャ
ンクション型、（Ｂ）直結型、（Ｃ）バス結合型と言う
３つの従来例の並列プロセッサが記載されている。
９−２２４００「高並列プロセッサの冗長構成方法及び
冗長構成を有する高並列プロセッサ」には、（Ａ）ジャ
ンクション型、（Ｂ）直結型、（Ｃ）バス結合型と言う
３つの従来例の並列プロセッサが記載されている。
【００１８】図１２は、特開平９−２２４００に記載さ
れている従来例の構成図を示す。ただし、各要素には、
新たな符号を付与している。図１２の説明をする。引用
文献においては各方式の並列マルチプロセッサをアレー
と呼んでいる。図１２において、１２０２は通常用いら
れるプロセッサ要素（ＰＥ）である基本ＰＥ、１２０３
は故障したＰＥ （欠陥ＰＥ）、１２０４は予備（冗
長）ＰＥ、１２２５は基本リンク、１２２７は予備リン
ク、１２２６は予備リンクスイッチ（半導体装置の外部
のスイッチ）である。各ＰＥ１２０２（又は１２０３、
１２０４）の両端から引き出された予備リンク１２２７
は、それぞれ２個の外部接続端子（Ｉ／Ｏポート）に接
続されている。予備リンクスイッチ１２２６の両端は、
２個の当該外部接続端子（Ｉ／Ｏポート）に接続されて
いる。また（Ｃ）のバス結合型並列プロセッサは、バス
１２２８とバス１２２９とを有する。
れている従来例の構成図を示す。ただし、各要素には、
新たな符号を付与している。図１２の説明をする。引用
文献においては各方式の並列マルチプロセッサをアレー
と呼んでいる。図１２において、１２０２は通常用いら
れるプロセッサ要素（ＰＥ）である基本ＰＥ、１２０３
は故障したＰＥ （欠陥ＰＥ）、１２０４は予備（冗
長）ＰＥ、１２２５は基本リンク、１２２７は予備リン
ク、１２２６は予備リンクスイッチ（半導体装置の外部
のスイッチ）である。各ＰＥ１２０２（又は１２０３、
１２０４）の両端から引き出された予備リンク１２２７
は、それぞれ２個の外部接続端子（Ｉ／Ｏポート）に接
続されている。予備リンクスイッチ１２２６の両端は、
２個の当該外部接続端子（Ｉ／Ｏポート）に接続されて
いる。また（Ｃ）のバス結合型並列プロセッサは、バス
１２２８とバス１２２９とを有する。
【００１９】図１２（Ａ）のジャンクション型並列プロ
セッサは、基本リンク１２２５によって直列接続された
基本ＰＥ１２０２（欠陥ＰＥ１２０３を含む。）と予備
ＰＥ１２０４とを有する。基本ＰＥ１２０２及び予備Ｐ
Ｅ１２０４のそれぞれの両端は、バイパス用の予備リン
ク１２２７及び予備リンクスイッチ１２２６で接続され
ている。基本ＰＥ１２０２に故障がない場合は、全ての
基本ＰＥ１２０２の予備リンクスイッチ１２２６を開い
て、当該バイパス用予備リンク１２２７を遮断し、予備
ＰＥ１２０４の予備リンクスイッチ１２２６を閉じて、
当該バイパス用予備リンク１２２７を導通させる（予備
ＰＥ１２０４をバイパスさせる）。
セッサは、基本リンク１２２５によって直列接続された
基本ＰＥ１２０２（欠陥ＰＥ１２０３を含む。）と予備
ＰＥ１２０４とを有する。基本ＰＥ１２０２及び予備Ｐ
Ｅ１２０４のそれぞれの両端は、バイパス用の予備リン
ク１２２７及び予備リンクスイッチ１２２６で接続され
ている。基本ＰＥ１２０２に故障がない場合は、全ての
基本ＰＥ１２０２の予備リンクスイッチ１２２６を開い
て、当該バイパス用予備リンク１２２７を遮断し、予備
ＰＥ１２０４の予備リンクスイッチ１２２６を閉じて、
当該バイパス用予備リンク１２２７を導通させる（予備
ＰＥ１２０４をバイパスさせる）。
【００２０】基本ＰＥ１２０２の中に故障したＰＥ１２
０３が含まれる場合は、正常な基本ＰＥ１２０２の予備
リンクスイッチ１２２６を開いて、当該バイパス用予備
リンク１２２７を遮断し、欠陥ＰＥ１０３の予備リンク
スイッチ１２２６を閉じて、当該バイパス用予備リンク
１２２７を導通させ（欠陥ＰＥ１２０３をバイパスさ
せ）、予備ＰＥ１２０４の予備リンクスイッチ１２２６
を開いて、当該バイパス用予備リンク１２２７を遮断す
る（予備ＰＥ１２０４を動作させる）。以上の設定によ
り、チップ上の基本ＰＥ１２０２又は予備ＰＥ１２０４
の中に１個の欠陥ＰＥが含まれていても、当該チップで
正常な半導体装置を作ることが出来る。上記の設定は、
半導体装置の外部に設けられた外付けスイッチ１２２６
によって制御される。
０３が含まれる場合は、正常な基本ＰＥ１２０２の予備
リンクスイッチ１２２６を開いて、当該バイパス用予備
リンク１２２７を遮断し、欠陥ＰＥ１０３の予備リンク
スイッチ１２２６を閉じて、当該バイパス用予備リンク
１２２７を導通させ（欠陥ＰＥ１２０３をバイパスさ
せ）、予備ＰＥ１２０４の予備リンクスイッチ１２２６
を開いて、当該バイパス用予備リンク１２２７を遮断す
る（予備ＰＥ１２０４を動作させる）。以上の設定によ
り、チップ上の基本ＰＥ１２０２又は予備ＰＥ１２０４
の中に１個の欠陥ＰＥが含まれていても、当該チップで
正常な半導体装置を作ることが出来る。上記の設定は、
半導体装置の外部に設けられた外付けスイッチ１２２６
によって制御される。
【００２１】図１２（Ｂ）に示す直結型並列プロセッサ
は、図１２（Ａ）のジャンクション型並列プロセッサを
改良したものである。予備リンク１２２７は、それぞれ
１個のＰＥを間に挟む２個のＰＥを直結する。図１２
（Ｂ）に示す直結型並列プロセッサは外部接続端子（Ｉ
／Ｏポート）を有するが（予備リンク１２２７の経路上
に各２個の外部接続端子を有する。）、外付けスイッチ
１２２６を有していない。基本ＰＥ１２０２に故障がな
い場合は、全ての基本ＰＥ１２０２を挟む予備リンク１
２２７の２個の外部接続端子（Ｉ／Ｏポート）の間の接
続をカットして当該バイパス用予備リンク１２２７を遮
断し、予備ＰＥ１２０４を挟む予備リンク１２２７の２
個の外部接続端子（Ｉ／Ｏポート）の間を接続して当該
バイパス用予備リンク１２２７を導通させる（予備ＰＥ
１２０４をバイパスさせる）。
は、図１２（Ａ）のジャンクション型並列プロセッサを
改良したものである。予備リンク１２２７は、それぞれ
１個のＰＥを間に挟む２個のＰＥを直結する。図１２
（Ｂ）に示す直結型並列プロセッサは外部接続端子（Ｉ
／Ｏポート）を有するが（予備リンク１２２７の経路上
に各２個の外部接続端子を有する。）、外付けスイッチ
１２２６を有していない。基本ＰＥ１２０２に故障がな
い場合は、全ての基本ＰＥ１２０２を挟む予備リンク１
２２７の２個の外部接続端子（Ｉ／Ｏポート）の間の接
続をカットして当該バイパス用予備リンク１２２７を遮
断し、予備ＰＥ１２０４を挟む予備リンク１２２７の２
個の外部接続端子（Ｉ／Ｏポート）の間を接続して当該
バイパス用予備リンク１２２７を導通させる（予備ＰＥ
１２０４をバイパスさせる）。
【００２２】基本ＰＥ１２０２の中に故障したＰＥ１２
０３が含まれる場合は、正常な基本ＰＥ１２０２を挟む
予備リンク１２２７の２個の外部接続端子（Ｉ／Ｏポー
ト）の間の接続をカットして当該バイパス用予備リンク
１２２７を遮断し、欠陥ＰＥ１２０３を挟む予備リンク
１２２７の２個の外部接続端子（Ｉ／Ｏポート）の間を
接続して当該バイパス用予備リンク１２２７を導通させ
（欠陥ＰＥ１２０３をバイパスさせ）、予備ＰＥ１２０
４を挟む予備リンク１２２７の２個の外部接続端子（Ｉ
／Ｏポート）の間の接続をカットして当該バイパス用予
備リンク１２２７を遮断する（予備ＰＥ１２０４を動作
させる）。
０３が含まれる場合は、正常な基本ＰＥ１２０２を挟む
予備リンク１２２７の２個の外部接続端子（Ｉ／Ｏポー
ト）の間の接続をカットして当該バイパス用予備リンク
１２２７を遮断し、欠陥ＰＥ１２０３を挟む予備リンク
１２２７の２個の外部接続端子（Ｉ／Ｏポート）の間を
接続して当該バイパス用予備リンク１２２７を導通させ
（欠陥ＰＥ１２０３をバイパスさせ）、予備ＰＥ１２０
４を挟む予備リンク１２２７の２個の外部接続端子（Ｉ
／Ｏポート）の間の接続をカットして当該バイパス用予
備リンク１２２７を遮断する（予備ＰＥ１２０４を動作
させる）。
【００２３】以上の設定により、チップ上の基本ＰＥ１
２０２又は予備ＰＥ１２０４の中に１個の欠陥ＰＥが含
まれていても、当該チップで正常な半導体装置を作るこ
とが出来る。図１２（Ｂ）に示す直結型並列プロセッサ
は、外付けスイッチ１２２６が不要であること、及び基
本リンク１２２５の欠陥も予備リンクでバイパスするこ
とにより回復出来ること（図１２（Ａ）のジャンクショ
ン型並列プロセッサにおいては、基本リンク１２２５の
欠陥を回復することは出来ない。）という２点のメリッ
トを有する。
２０２又は予備ＰＥ１２０４の中に１個の欠陥ＰＥが含
まれていても、当該チップで正常な半導体装置を作るこ
とが出来る。図１２（Ｂ）に示す直結型並列プロセッサ
は、外付けスイッチ１２２６が不要であること、及び基
本リンク１２２５の欠陥も予備リンクでバイパスするこ
とにより回復出来ること（図１２（Ａ）のジャンクショ
ン型並列プロセッサにおいては、基本リンク１２２５の
欠陥を回復することは出来ない。）という２点のメリッ
トを有する。
【００２４】図１２（Ｃ）のバス結合型並列プロセッサ
においては、予備ＰＥ１２０４は、全ての基本ＰＥ１２
０２と、２つのバス１２２８及び１２２９で並列接続さ
れている。各基本ＰＥ１２０２から引き出された２つの
バス１２２８及び１２２９上には、それぞれ外部接続端
子（Ｉ／Ｏポート）が設けられている。基本ＰＥ１２０
２に故障がない場合は、全ての基本ＰＥ１２０２から引
き出された２つのバス１２２８及び１２２９上の外部接
続端子（Ｉ／Ｏポート）の接続をカットして、当該バイ
パス用予備リンク１２２７を遮断する。予備ＰＥ１２０
４は使用されない。
においては、予備ＰＥ１２０４は、全ての基本ＰＥ１２
０２と、２つのバス１２２８及び１２２９で並列接続さ
れている。各基本ＰＥ１２０２から引き出された２つの
バス１２２８及び１２２９上には、それぞれ外部接続端
子（Ｉ／Ｏポート）が設けられている。基本ＰＥ１２０
２に故障がない場合は、全ての基本ＰＥ１２０２から引
き出された２つのバス１２２８及び１２２９上の外部接
続端子（Ｉ／Ｏポート）の接続をカットして、当該バイ
パス用予備リンク１２２７を遮断する。予備ＰＥ１２０
４は使用されない。
【００２５】基本ＰＥ１２０２の中に故障したＰＥ１２
０３が含まれる場合は、正常な基本ＰＥ１２０２から引
き出された２つのバス１２２８及び１２２９上の外部接
続端子（Ｉ／Ｏポート）の接続をカットして当該２つの
バス１２２８及び１２２９を遮断し、欠陥ＰＥ１２０３
から引き出された外部接続端子（Ｉ／Ｏポート）を２つ
のバス１２２８及び１２２９に接続して当該欠陥ＰＥ１
２０４から予備ＰＥ１２０４に至る２つのバス１２２８
及び１２２９を導通させる。欠陥ＰＥ１２０３に代え
て、予備ＰＥ１２０４を動作させる。
０３が含まれる場合は、正常な基本ＰＥ１２０２から引
き出された２つのバス１２２８及び１２２９上の外部接
続端子（Ｉ／Ｏポート）の接続をカットして当該２つの
バス１２２８及び１２２９を遮断し、欠陥ＰＥ１２０３
から引き出された外部接続端子（Ｉ／Ｏポート）を２つ
のバス１２２８及び１２２９に接続して当該欠陥ＰＥ１
２０４から予備ＰＥ１２０４に至る２つのバス１２２８
及び１２２９を導通させる。欠陥ＰＥ１２０３に代え
て、予備ＰＥ１２０４を動作させる。
【００２６】図１２に図示する３つの従来例において
は、各半導体装置は故障したＰＥを予備のＰＥで置き換
えるための外部接続端子を有し、チップ内においては各
ＰＥは限られた経路の通信しか行わない。一般的に図１
２に図示するような並列マルチプロセッサはシストリッ
クアレイのような限定されたアーキテクチャを有してお
り、隣接ＰＥ間の通信チャンネルしか持っていない。ノ
イマン型アーキテクチャを有する汎用マイクロプロセッ
サはチューリングマシンであり、どのようなアルゴリズ
ムも実行可能である。しかし、チューリングマシンは、
基本的にはメモリ（又はテープ等）へのアクセスを動作
の基本とする、単一コントローラを有する順序機械であ
る。
は、各半導体装置は故障したＰＥを予備のＰＥで置き換
えるための外部接続端子を有し、チップ内においては各
ＰＥは限られた経路の通信しか行わない。一般的に図１
２に図示するような並列マルチプロセッサはシストリッ
クアレイのような限定されたアーキテクチャを有してお
り、隣接ＰＥ間の通信チャンネルしか持っていない。ノ
イマン型アーキテクチャを有する汎用マイクロプロセッ
サはチューリングマシンであり、どのようなアルゴリズ
ムも実行可能である。しかし、チューリングマシンは、
基本的にはメモリ（又はテープ等）へのアクセスを動作
の基本とする、単一コントローラを有する順序機械であ
る。
【００２７】メモリ及びノイマン型アーキテクチャを有
する多並列マルチプロセッサが汎用性を確保するために
は、全てのプロセッサ間にわたる通信チャンネルと、各
々のＰＥとそれらがアクセスする記憶領域との間の通信
チャンネルとを設ける必要があり、メモリのアクセスに
対して一貫性を保証しなければならない。単純に計算す
れば、プロセッサ数をＮとすると、全てのプロセッサ間
を相互に接続するにはＮ×（Ｎ−１）個の通信チャンネ
ルが必要であり、実現は困難である。
する多並列マルチプロセッサが汎用性を確保するために
は、全てのプロセッサ間にわたる通信チャンネルと、各
々のＰＥとそれらがアクセスする記憶領域との間の通信
チャンネルとを設ける必要があり、メモリのアクセスに
対して一貫性を保証しなければならない。単純に計算す
れば、プロセッサ数をＮとすると、全てのプロセッサ間
を相互に接続するにはＮ×（Ｎ−１）個の通信チャンネ
ルが必要であり、実現は困難である。
【００２８】接続の自由度が高い通信チャンネルと低コ
ストの配線領域とは相反する課題である。低コストで高
バンド幅の通信用配線を実現するために、一般には隣接
ＰＥ間の通信チャンネルのみを設けている。過去の多く
の１チップ多並列マルチプロセッサではシストリックア
レイのように隣接通信チャンネルを重視したアーキテク
チャを有する。図１２（Ｂ）の直結型並列プロセッサ及
び（Ｃ）のバス型並列プロセッサにおいては、予備リン
クに大きな配線領域を割く故に半導体装置のコストが高
くなり、予備リンクでの配線遅延が問題になる。そのた
め、実際的には図１２（Ａ）の直結型並列プロセッサし
か実用的ではない。
ストの配線領域とは相反する課題である。低コストで高
バンド幅の通信用配線を実現するために、一般には隣接
ＰＥ間の通信チャンネルのみを設けている。過去の多く
の１チップ多並列マルチプロセッサではシストリックア
レイのように隣接通信チャンネルを重視したアーキテク
チャを有する。図１２（Ｂ）の直結型並列プロセッサ及
び（Ｃ）のバス型並列プロセッサにおいては、予備リン
クに大きな配線領域を割く故に半導体装置のコストが高
くなり、予備リンクでの配線遅延が問題になる。そのた
め、実際的には図１２（Ａ）の直結型並列プロセッサし
か実用的ではない。
【００２９】二次元的に均質なシストリックアレイ等の
アーキテクチャにおいては、各ＰＥはレジスタ等の小容
量のメモリのみしか有していない故に、チューリングマ
シンのような万能性や柔軟性を持つアルゴリズムを実行
できない。一般のマイクロプロセッサが原理的に全ての
アルゴリズムに対応できるためにはメモリが重要な働き
（チューリングマシンのテープに相当する働き）をして
いる。単にデータを一方的に流すシストリックアレイ等
の構造の並列マルチプロセッサにおいては、プロセッサ
内部に非常に小さい容量のメモリ（チューリングマシン
では短いテープ）しか有さない故に、実行可能なアルゴ
リズムは限定されている。
アーキテクチャにおいては、各ＰＥはレジスタ等の小容
量のメモリのみしか有していない故に、チューリングマ
シンのような万能性や柔軟性を持つアルゴリズムを実行
できない。一般のマイクロプロセッサが原理的に全ての
アルゴリズムに対応できるためにはメモリが重要な働き
（チューリングマシンのテープに相当する働き）をして
いる。単にデータを一方的に流すシストリックアレイ等
の構造の並列マルチプロセッサにおいては、プロセッサ
内部に非常に小さい容量のメモリ（チューリングマシン
では短いテープ）しか有さない故に、実行可能なアルゴ
リズムは限定されている。
【００３０】並列処理を行う並列マルチプロセッサにお
いては、演算対象とするプログラムがどの程度並列性を
含んでいるかによってアルゴリズムを変更しなければな
らない。しかし、データ間に依存性があるような処理
（１個のＰＥによる逐次処理しかできず、並列処理が出
来ない処理（プログラム））は一般的には数多く存在す
る。従来例の冗長構成の並列マルチプロセッサは、チュ
ーリングマシンで実行可能な処理の一部分（順次繰り返
し演算処理可能なプログラム）を複数のプロセッサに並
列展開して実行しており、実使用上はこのような処理を
多く含むアプリケーションの専用マシンであった。即
ち、従来例の冗長構成の並列マルチプロセッサでは、効
率良く実行できるプログラムと、効率良く実行できない
プログラムとがある。
いては、演算対象とするプログラムがどの程度並列性を
含んでいるかによってアルゴリズムを変更しなければな
らない。しかし、データ間に依存性があるような処理
（１個のＰＥによる逐次処理しかできず、並列処理が出
来ない処理（プログラム））は一般的には数多く存在す
る。従来例の冗長構成の並列マルチプロセッサは、チュ
ーリングマシンで実行可能な処理の一部分（順次繰り返
し演算処理可能なプログラム）を複数のプロセッサに並
列展開して実行しており、実使用上はこのような処理を
多く含むアプリケーションの専用マシンであった。即
ち、従来例の冗長構成の並列マルチプロセッサでは、効
率良く実行できるプログラムと、効率良く実行できない
プログラムとがある。
【００３１】ＰＥのメモリ容量を増大させたとしても、
任意のＰＥが同一のメモリ内容にアクセス出来るような
通信チャンネルの実現は困難である。従って、メモリと
ネットワーク経路の構成の汎用性に限界がある。従っ
て、並列マルチプロセッサのアーキテクチャに適合する
アプリケーションを実行すれば、並列演算によって当該
アプリケーションの実行処理速度は速くなるが、並列マ
ルチプロセッサのアーキテクチャに適合しないアプリケ
ーションを実行すれば（多くのアプリケーションが適合
しない。）、アプリケーションの実行処理速度は速くな
らない。
任意のＰＥが同一のメモリ内容にアクセス出来るような
通信チャンネルの実現は困難である。従って、メモリと
ネットワーク経路の構成の汎用性に限界がある。従っ
て、並列マルチプロセッサのアーキテクチャに適合する
アプリケーションを実行すれば、並列演算によって当該
アプリケーションの実行処理速度は速くなるが、並列マ
ルチプロセッサのアーキテクチャに適合しないアプリケ
ーションを実行すれば（多くのアプリケーションが適合
しない。）、アプリケーションの実行処理速度は速くな
らない。
【００３２】冗長構成を有し欠陥プロセッサを救済可能
な従来の並列マルチプロセッサは、あらゆるアルゴリズ
ムに適用可能であって大容量メモリ使用を前提とした一
般的な汎用プロセッサの代わりに使用することは出来な
かった。一般的な汎用プロセッサとして使用可能な並列
マルチプロセッサを実現する上では、単に個々のＰＥの
救済のみならず、各ＰＥ間の通信経路及び共有メモリ構
造を考慮した冗長構成が必要である。マルチプロセッサ
システムの相互通信網が不均一であり、マルチプロセッ
サシステムのメモリ管理方式が均一でない故に、汎用プ
ロセッサとして使用可能な並列マルチプロセッサの実現
は困難であった。
な従来の並列マルチプロセッサは、あらゆるアルゴリズ
ムに適用可能であって大容量メモリ使用を前提とした一
般的な汎用プロセッサの代わりに使用することは出来な
かった。一般的な汎用プロセッサとして使用可能な並列
マルチプロセッサを実現する上では、単に個々のＰＥの
救済のみならず、各ＰＥ間の通信経路及び共有メモリ構
造を考慮した冗長構成が必要である。マルチプロセッサ
システムの相互通信網が不均一であり、マルチプロセッ
サシステムのメモリ管理方式が均一でない故に、汎用プ
ロセッサとして使用可能な並列マルチプロセッサの実現
は困難であった。
【００３３】例えば各プロセッサに小容量のメモリのみ
を搭載し、バンド幅や経路の限られた通信路を設けた、
メッセージパッシング等の通信方式による並列マルチプ
ロセッサは、アーキテクチャの柔軟性に欠ける故、汎用
アプリケーションをそのまま実行出来ない。従って、こ
のような並列マルチプロセッサを作っても、専用のソフ
トウエアを開発しなければならなかった。
を搭載し、バンド幅や経路の限られた通信路を設けた、
メッセージパッシング等の通信方式による並列マルチプ
ロセッサは、アーキテクチャの柔軟性に欠ける故、汎用
アプリケーションをそのまま実行出来ない。従って、こ
のような並列マルチプロセッサを作っても、専用のソフ
トウエアを開発しなければならなかった。
【００３４】
【発明が解決しようとする課題】近年半導体技術の進歩
により、過去には困難であった１チップに複数の汎用プ
ロセッサを集積することが、技術的には次第に可能とな
りつつある。ＣＭＯＳプロセッサと汎用プロセッサに不
可欠な大容量メモリ（ＤＲＡＭ）とを同一のチップに搭
載することはそれぞれのプロセスの相違により困難であ
ったが、メモリ混載プロセッサのプロセスの進歩により
可能になってきた。このような半導体技術の進歩より、
１チップ化された多並列のメモリ混載マルチプロセッサ
も将来的に実用化されると考えられる。
により、過去には困難であった１チップに複数の汎用プ
ロセッサを集積することが、技術的には次第に可能とな
りつつある。ＣＭＯＳプロセッサと汎用プロセッサに不
可欠な大容量メモリ（ＤＲＡＭ）とを同一のチップに搭
載することはそれぞれのプロセスの相違により困難であ
ったが、メモリ混載プロセッサのプロセスの進歩により
可能になってきた。このような半導体技術の進歩より、
１チップ化された多並列のメモリ混載マルチプロセッサ
も将来的に実用化されると考えられる。
【００３５】しかし冗長性を有する汎用並列プロセッサ
を構成しようとすれば、第１に欠陥プロセッサがあれば
配線コストを下げるために最小限の代替通信路で、大面
積である汎用プロセッサの非均質でかつ複雑な通信デー
タの流れを通さなければならない。第２に汎用マルチプ
ロセッサでは必要不可欠な大容量のメモリに対する各プ
ロセッサの高速アクセスと、共有データに複数のプロセ
ッサが互いに衝突することなくアクセス出来ることを保
証しなければならない。このような条件を満足すること
によって、汎用プロセッサの利点である容易なプログラ
ミング性、広範囲のアプリケーションの高速実行、及び
対象となるプログラムの並列性の効率的な抽出等を全て
実現できる。
を構成しようとすれば、第１に欠陥プロセッサがあれば
配線コストを下げるために最小限の代替通信路で、大面
積である汎用プロセッサの非均質でかつ複雑な通信デー
タの流れを通さなければならない。第２に汎用マルチプ
ロセッサでは必要不可欠な大容量のメモリに対する各プ
ロセッサの高速アクセスと、共有データに複数のプロセ
ッサが互いに衝突することなくアクセス出来ることを保
証しなければならない。このような条件を満足すること
によって、汎用プロセッサの利点である容易なプログラ
ミング性、広範囲のアプリケーションの高速実行、及び
対象となるプログラムの並列性の効率的な抽出等を全て
実現できる。
【００３６】この条件を満たしつつ、欠陥を有する不良
プロセッサを冗長プロセッサによって低コスト（小面
積）で置き換え、製造収率（歩留まり）を大幅に上げる
ことができれば１チップマルチプロセッサを実現する価
値がある。またメモリを１チップ上に混載するのであれ
ば、メモリを複数領域に分割して、行又は列単位で特定
された欠陥メモリセルを予備メモリセルで救済すること
により、高い歩留まりの半導体装置を実現出来る。
プロセッサを冗長プロセッサによって低コスト（小面
積）で置き換え、製造収率（歩留まり）を大幅に上げる
ことができれば１チップマルチプロセッサを実現する価
値がある。またメモリを１チップ上に混載するのであれ
ば、メモリを複数領域に分割して、行又は列単位で特定
された欠陥メモリセルを予備メモリセルで救済すること
により、高い歩留まりの半導体装置を実現出来る。
【００３７】本発明は従来のこのような問題点を解決す
るもので、冗長度を有し、高い歩留まりでコストの安い
並列マルチプロセッサの半導体装置を提供することを目
的とする。
るもので、冗長度を有し、高い歩留まりでコストの安い
並列マルチプロセッサの半導体装置を提供することを目
的とする。
【００３８】
【課題を解決するための手段】本発明は、下記の手段に
より上記の課題を解決する。本発明の請求項１に記載の
発明は、半導体基板上に並列配置された複数のプロセッ
サ部と、少なくとも１個の前記プロセッサ部と、前記プ
ロセッサ部の第１の側に隣接する他の前記プロセッサ部
とを接続する第１のデータ通信経路と、前記プロセッサ
部と、前記プロセッサ部の第２の側に隣接する他の前記
プロセッサ部とを接続する第２のデータ通信経路と、を
有する半導体装置であって、前記プロセッサ部は、前記
プロセッサ部の無効化制御回路と、前記無効化制御回路
の作動による故障の前記プロセッサ部の無効化時には、
前記第１のデータ通信経路から入力されたデータを前記
第２のデータ通信経路へ出力するバイパス回路と、前記
第２のデータ通信経路から入力されたデータを前記第１
のデータ通信経路へ出力するバイパス回路と、を有する
ことを特徴とする半導体装置である。
より上記の課題を解決する。本発明の請求項１に記載の
発明は、半導体基板上に並列配置された複数のプロセッ
サ部と、少なくとも１個の前記プロセッサ部と、前記プ
ロセッサ部の第１の側に隣接する他の前記プロセッサ部
とを接続する第１のデータ通信経路と、前記プロセッサ
部と、前記プロセッサ部の第２の側に隣接する他の前記
プロセッサ部とを接続する第２のデータ通信経路と、を
有する半導体装置であって、前記プロセッサ部は、前記
プロセッサ部の無効化制御回路と、前記無効化制御回路
の作動による故障の前記プロセッサ部の無効化時には、
前記第１のデータ通信経路から入力されたデータを前記
第２のデータ通信経路へ出力するバイパス回路と、前記
第２のデータ通信経路から入力されたデータを前記第１
のデータ通信経路へ出力するバイパス回路と、を有する
ことを特徴とする半導体装置である。
【００３９】本発明の請求項７に記載の発明は、半導体
基板上に並列配置された複数のプロセッサ部と、少なく
とも１個の前記プロセッサ部と前記プロセッサ部の第１
の側の１番目に隣接する他の前記プロセッサ部とを接続
し、前記プロセッサ部の第１の側の１番目に隣接する他
の前記プロセッサ部が出力するデータを伝送する第１の
データ通信経路と、前記プロセッサ部と前記プロセッサ
部の第１の側の１番目に隣接する他の前記プロセッサ部
とを接続し、前記プロセッサ部の第１の側の２番目に隣
接する他の前記プロセッサ部が出力するデータを伝送す
る第２のデータ通信経路と、前記プロセッサ部と前記プ
ロセッサ部の第２の側の１番目に隣接する他の前記プロ
セッサ部とを接続し、前記プロセッサ部が出力するデー
タを前記プロセッサ部の第２の側の１番目に隣接する他
の前記プロセッサ部に伝送する第３のデータ通信経路
と、前記プロセッサ部と前記プロセッサ部の第２の側の
１番目に隣接する他の前記プロセッサ部とを接続し、前
記プロセッサ部の第１の側の１番目に隣接する他の前記
プロセッサ部が出力するデータを前記プロセッサ部の第
２の側の１番目に隣接する他の前記プロセッサ部に伝送
する第４のデータ通信経路と、前記プロセッサ部と前記
プロセッサ部の第２の側の１番目に隣接する他の前記プ
ロセッサ部とを接続し、前記プロセッサ部の第２の側の
１番目に隣接する他の前記プロセッサ部が出力するデー
タを前記プロセッサ部に伝送する第５のデータ通信経路
と、前記プロセッサ部と前記プロセッサ部の第２の側の
１番目に隣接する他の前記プロセッサ部とを接続し、前
記プロセッサ部の第２の側の２番目に隣接する他の前記
プロセッサ部が出力するデータを前記プロセッサ部に伝
送する第６のデータ通信経路と、前記プロセッサ部と前
記プロセッサ部の第１の側の１番目に隣接する他の前記
プロセッサ部とを接続し、前記プロセッサ部が出力する
データを前記プロセッサ部の第１の側の１番目に隣接す
る他の前記プロセッサ部に伝送する第７のデータ通信経
路と、前記プロセッサ部と前記プロセッサ部の第１の側
の１番目に隣接する他の前記プロセッサ部とを接続し、
前記プロセッサ部の第２の側の１番目に隣接する他の前
記プロセッサ部が出力するデータを前記プロセッサ部の
第１の側の１番目に隣接する他の前記プロセッサ部に伝
送する第８のデータ通信経路と、を有する半導体装置で
あって、前記プロセッサ部は、前記プロセッサ部の無効
化制御回路と、バイパス回路と、を有し、前記無効化制
御回路を作動させなければ、前記第１のデータ通信経路
を通じて伝送されたデータを、前記プロセッサ部で処理
し又は前記第４のデータ通信経路を更に通じて前記プロ
セッサ部の第２の側の１番目に隣接する他の前記プロセ
ッサ部に伝送し、前記第２のデータ通信経路を通じて伝
送されたデータを前記プロセッサ部で処理し、前記プロ
セッサ部が出力したデータを前記第３のデータ通信経路
を通じて前記プロセッサ部の第２の側の１番目に隣接す
る他の前記プロセッサ部に伝送し、前記第５のデータ通
信経路を通じて伝送されたデータを、前記プロセッサ部
で処理し又は前記第８のデータ通信経路を更に通じて前
記プロセッサ部の第１の側の１番目に隣接する他の前記
プロセッサ部に伝送し、前記第６のデータ通信経路を通
じて伝送されたデータを前記プロセッサ部で処理し、前
記プロセッサ部が出力したデータを前記第７のデータ通
信経路を通じて前記プロセッサ部の第１の側の１番目に
隣接する他の前記プロセッサ部に伝送し、前記無効化制
御回路の作動による故障の前記プロセッサ部の無効化時
には、前記バイパス回路により、前記第１のデータ通信
経路から入力されたデータを前記第３のデータ通信経路
へ出力し、前記第２のデータ通信経路から入力されたデ
ータを前記第４のデータ通信経路へ出力し、前記第５の
データ通信経路から入力されたデータを前記第７のデー
タ通信経路へ出力し、前記第６のデータ通信経路から入
力されたデータを前記第８のデータ通信経路へ出力す
る、ことを特徴とする半導体装置である。
基板上に並列配置された複数のプロセッサ部と、少なく
とも１個の前記プロセッサ部と前記プロセッサ部の第１
の側の１番目に隣接する他の前記プロセッサ部とを接続
し、前記プロセッサ部の第１の側の１番目に隣接する他
の前記プロセッサ部が出力するデータを伝送する第１の
データ通信経路と、前記プロセッサ部と前記プロセッサ
部の第１の側の１番目に隣接する他の前記プロセッサ部
とを接続し、前記プロセッサ部の第１の側の２番目に隣
接する他の前記プロセッサ部が出力するデータを伝送す
る第２のデータ通信経路と、前記プロセッサ部と前記プ
ロセッサ部の第２の側の１番目に隣接する他の前記プロ
セッサ部とを接続し、前記プロセッサ部が出力するデー
タを前記プロセッサ部の第２の側の１番目に隣接する他
の前記プロセッサ部に伝送する第３のデータ通信経路
と、前記プロセッサ部と前記プロセッサ部の第２の側の
１番目に隣接する他の前記プロセッサ部とを接続し、前
記プロセッサ部の第１の側の１番目に隣接する他の前記
プロセッサ部が出力するデータを前記プロセッサ部の第
２の側の１番目に隣接する他の前記プロセッサ部に伝送
する第４のデータ通信経路と、前記プロセッサ部と前記
プロセッサ部の第２の側の１番目に隣接する他の前記プ
ロセッサ部とを接続し、前記プロセッサ部の第２の側の
１番目に隣接する他の前記プロセッサ部が出力するデー
タを前記プロセッサ部に伝送する第５のデータ通信経路
と、前記プロセッサ部と前記プロセッサ部の第２の側の
１番目に隣接する他の前記プロセッサ部とを接続し、前
記プロセッサ部の第２の側の２番目に隣接する他の前記
プロセッサ部が出力するデータを前記プロセッサ部に伝
送する第６のデータ通信経路と、前記プロセッサ部と前
記プロセッサ部の第１の側の１番目に隣接する他の前記
プロセッサ部とを接続し、前記プロセッサ部が出力する
データを前記プロセッサ部の第１の側の１番目に隣接す
る他の前記プロセッサ部に伝送する第７のデータ通信経
路と、前記プロセッサ部と前記プロセッサ部の第１の側
の１番目に隣接する他の前記プロセッサ部とを接続し、
前記プロセッサ部の第２の側の１番目に隣接する他の前
記プロセッサ部が出力するデータを前記プロセッサ部の
第１の側の１番目に隣接する他の前記プロセッサ部に伝
送する第８のデータ通信経路と、を有する半導体装置で
あって、前記プロセッサ部は、前記プロセッサ部の無効
化制御回路と、バイパス回路と、を有し、前記無効化制
御回路を作動させなければ、前記第１のデータ通信経路
を通じて伝送されたデータを、前記プロセッサ部で処理
し又は前記第４のデータ通信経路を更に通じて前記プロ
セッサ部の第２の側の１番目に隣接する他の前記プロセ
ッサ部に伝送し、前記第２のデータ通信経路を通じて伝
送されたデータを前記プロセッサ部で処理し、前記プロ
セッサ部が出力したデータを前記第３のデータ通信経路
を通じて前記プロセッサ部の第２の側の１番目に隣接す
る他の前記プロセッサ部に伝送し、前記第５のデータ通
信経路を通じて伝送されたデータを、前記プロセッサ部
で処理し又は前記第８のデータ通信経路を更に通じて前
記プロセッサ部の第１の側の１番目に隣接する他の前記
プロセッサ部に伝送し、前記第６のデータ通信経路を通
じて伝送されたデータを前記プロセッサ部で処理し、前
記プロセッサ部が出力したデータを前記第７のデータ通
信経路を通じて前記プロセッサ部の第１の側の１番目に
隣接する他の前記プロセッサ部に伝送し、前記無効化制
御回路の作動による故障の前記プロセッサ部の無効化時
には、前記バイパス回路により、前記第１のデータ通信
経路から入力されたデータを前記第３のデータ通信経路
へ出力し、前記第２のデータ通信経路から入力されたデ
ータを前記第４のデータ通信経路へ出力し、前記第５の
データ通信経路から入力されたデータを前記第７のデー
タ通信経路へ出力し、前記第６のデータ通信経路から入
力されたデータを前記第８のデータ通信経路へ出力す
る、ことを特徴とする半導体装置である。
【００４０】本発明の半導体装置においては、半導体チ
ェッカーによって特定のプロセッサ部が故障である（欠
陥である）ことを発見した場合は、当該故障（欠陥）の
プロセッサ部への入力データ通信経路と、当該故障のプ
ロセッサ部からの出力データ通信経路とを接続すること
によって、当該故障のプロセッサ部をバイパスさせ、且
つ当該故障のプロセッサ部の左右のプロセッサ部を接続
する。本発明の半導体装置は、従来の冗長度を有する並
列マルチプロセッサ部の半導体装置のように予備のデー
タ通信路を持たない故にチップの使用面積効率が高く、
且つ簡単な内部回路で故障時の結線切換を実行している
のでバイパス用の外部端子（外部端子の増加は、半導体
装置のコストを上昇させる。）が不要である。本発明
は、冗長度を有し、高い歩留まりでコストの安い並列マ
ルチプロセッサの半導体装置を実現出来るという作用を
有する。
ェッカーによって特定のプロセッサ部が故障である（欠
陥である）ことを発見した場合は、当該故障（欠陥）の
プロセッサ部への入力データ通信経路と、当該故障のプ
ロセッサ部からの出力データ通信経路とを接続すること
によって、当該故障のプロセッサ部をバイパスさせ、且
つ当該故障のプロセッサ部の左右のプロセッサ部を接続
する。本発明の半導体装置は、従来の冗長度を有する並
列マルチプロセッサ部の半導体装置のように予備のデー
タ通信路を持たない故にチップの使用面積効率が高く、
且つ簡単な内部回路で故障時の結線切換を実行している
のでバイパス用の外部端子（外部端子の増加は、半導体
装置のコストを上昇させる。）が不要である。本発明
は、冗長度を有し、高い歩留まりでコストの安い並列マ
ルチプロセッサの半導体装置を実現出来るという作用を
有する。
【００４１】「プロセッサ部」とは、データの任意の処
理を実行する装置をいう。データの処理とは、例えば加
算、減算、乗算、除算、データシフト、データローテー
ション、ビットセット、ビットリセット、データ比較、
ビットチェック、メモリからのデータロード、メモリへ
のデータストア、外部又は他のプロセッサ部からのデー
タ入力、外部又は他のプロセッサ部へのデータ出力等で
ある。実施例においては、プロセッサ要素（ＰＥ）と呼
ぶ。例えば「第１の側」が左で「第２の側」が右であ
り、又は例えば「第１の側」が右上で「第２の側」が右
下である。請求項の記載において、第１のデータ通信経
路と第７のデータ通信経路とは別個のデータ通信経路で
あっても良く、双方向通信が可能な１個のデータ通信経
路であっても良い。同様に請求項の記載において、第３
のデータ通信経路と第５のデータ通信経路とは別個のデ
ータ通信経路であっても良く、双方向通信が可能な１個
のデータ通信経路であっても良い。
理を実行する装置をいう。データの処理とは、例えば加
算、減算、乗算、除算、データシフト、データローテー
ション、ビットセット、ビットリセット、データ比較、
ビットチェック、メモリからのデータロード、メモリへ
のデータストア、外部又は他のプロセッサ部からのデー
タ入力、外部又は他のプロセッサ部へのデータ出力等で
ある。実施例においては、プロセッサ要素（ＰＥ）と呼
ぶ。例えば「第１の側」が左で「第２の側」が右であ
り、又は例えば「第１の側」が右上で「第２の側」が右
下である。請求項の記載において、第１のデータ通信経
路と第７のデータ通信経路とは別個のデータ通信経路で
あっても良く、双方向通信が可能な１個のデータ通信経
路であっても良い。同様に請求項の記載において、第３
のデータ通信経路と第５のデータ通信経路とは別個のデ
ータ通信経路であっても良く、双方向通信が可能な１個
のデータ通信経路であっても良い。
【００４２】本発明の請求項２に記載の発明は、半導体
基板上に並列配置された複数のプロセッサ部と、少なく
とも１個の前記プロセッサ部と、前記プロセッサ部の第
１の側に隣接する他の前記プロセッサ部とを接続する第
１のデータ通信経路と、前記プロセッサ部と、前記プロ
セッサ部の第２の側に隣接する他の前記プロセッサ部と
を接続する第２のデータ通信経路と、を有する半導体装
置であって、前記プロセッサ部は、前記プロセッサ部の
無効化制御回路と、前記第１のデータ通信経路から入力
されたデータを入力する第１の入力端子及び前記第２の
データ通信経路へ出力するデータを入力する第２の入力
端子を有し、前記無効化制御回路を作動させなければ、
前記第１の入力端子又は前記第２の入力端子に入力され
た入力信号を選択的に出力し、前記無効化制御回路の作
動による故障の前記プロセッサ部の無効化時には、前記
第１の入力端子に入力された入力信号を前記第２の入力
端子に出力する第１のスイッチ部と、前記第２のデータ
通信経路から入力されたデータを入力する第３の入力端
子及び前記第１のデータ通信経路へ出力するデータを入
力する第４の入力端子を有し、前記無効化制御回路を作
動させなければ、前記第３の入力端子又は前記第４の入
力端子に入力された入力信号を選択的に出力し、前記無
効化制御回路の作動による故障の前記プロセッサ部の無
効化時には、前記第３の入力端子に入力された入力信号
を前記第４の入力端子に出力する第２のスイッチ部と、
前記無効化制御回路を作動させなければ、前記第２のデ
ータ通信経路へデータを出力し又は前記第１のデータ通
信経路に出力し、前記無効化制御回路の作動による故障
の前記プロセッサ部の無効化時には、無出力状態になる
出力部と、を有する、ことを特徴とする請求項１に記載
の半導体装置である。
基板上に並列配置された複数のプロセッサ部と、少なく
とも１個の前記プロセッサ部と、前記プロセッサ部の第
１の側に隣接する他の前記プロセッサ部とを接続する第
１のデータ通信経路と、前記プロセッサ部と、前記プロ
セッサ部の第２の側に隣接する他の前記プロセッサ部と
を接続する第２のデータ通信経路と、を有する半導体装
置であって、前記プロセッサ部は、前記プロセッサ部の
無効化制御回路と、前記第１のデータ通信経路から入力
されたデータを入力する第１の入力端子及び前記第２の
データ通信経路へ出力するデータを入力する第２の入力
端子を有し、前記無効化制御回路を作動させなければ、
前記第１の入力端子又は前記第２の入力端子に入力され
た入力信号を選択的に出力し、前記無効化制御回路の作
動による故障の前記プロセッサ部の無効化時には、前記
第１の入力端子に入力された入力信号を前記第２の入力
端子に出力する第１のスイッチ部と、前記第２のデータ
通信経路から入力されたデータを入力する第３の入力端
子及び前記第１のデータ通信経路へ出力するデータを入
力する第４の入力端子を有し、前記無効化制御回路を作
動させなければ、前記第３の入力端子又は前記第４の入
力端子に入力された入力信号を選択的に出力し、前記無
効化制御回路の作動による故障の前記プロセッサ部の無
効化時には、前記第３の入力端子に入力された入力信号
を前記第４の入力端子に出力する第２のスイッチ部と、
前記無効化制御回路を作動させなければ、前記第２のデ
ータ通信経路へデータを出力し又は前記第１のデータ通
信経路に出力し、前記無効化制御回路の作動による故障
の前記プロセッサ部の無効化時には、無出力状態になる
出力部と、を有する、ことを特徴とする請求項１に記載
の半導体装置である。
【００４３】本発明の半導体装置においては、半導体チ
ェッカーによって特定のプロセッサ部が故障であること
を発見した場合は、当該故障のプロセッサ部の出力部を
無出力状態にし、且つスイッチ部の第１の入力端子と第
２の入力端子とを接続する。これにより、当該故障のプ
ロセッサ部へデータを入力するデータ通信経路と、当該
故障のプロセッサ部からデータを出力するデータ通信経
路とを接続することによって、当該故障のプロセッサ部
をバイパスさせ、且つ当該故障のプロセッサ部の左右の
プロセッサ部を接続する。本発明は、冗長度を有し、高
い歩留まりでコストの安い並列マルチプロセッサの半導
体装置を実現出来るという作用を有する。「無出力状
態」とは、他のデータと競合する信号を出力しない状態
を意味する。典型的には、ハイインピーダンス状態にな
る。
ェッカーによって特定のプロセッサ部が故障であること
を発見した場合は、当該故障のプロセッサ部の出力部を
無出力状態にし、且つスイッチ部の第１の入力端子と第
２の入力端子とを接続する。これにより、当該故障のプ
ロセッサ部へデータを入力するデータ通信経路と、当該
故障のプロセッサ部からデータを出力するデータ通信経
路とを接続することによって、当該故障のプロセッサ部
をバイパスさせ、且つ当該故障のプロセッサ部の左右の
プロセッサ部を接続する。本発明は、冗長度を有し、高
い歩留まりでコストの安い並列マルチプロセッサの半導
体装置を実現出来るという作用を有する。「無出力状
態」とは、他のデータと競合する信号を出力しない状態
を意味する。典型的には、ハイインピーダンス状態にな
る。
【００４４】本発明の請求項３に記載の発明は、複数の
プロセッサ部と、複数のメモリと、前記プロセッサ部と
前記メモリとを選択的に接続し、又は前記プロセッサ部
と他の前記プロセッサ部とを選択的に接続するクロスバ
ー配線路と、少なくとも１個の使用しない前記プロセッ
サ部又は前記メモリを記憶する欠陥情報記憶部と、前記
欠陥情報記憶部に記憶された前記プロセッサ部又は前記
メモリ以外の前記プロセッサ部又は前記メモリのみを相
互に接続するように前記クロスバー配線路を制御する割
付管理部と、を有することを特徴とする半導体装置であ
る。
プロセッサ部と、複数のメモリと、前記プロセッサ部と
前記メモリとを選択的に接続し、又は前記プロセッサ部
と他の前記プロセッサ部とを選択的に接続するクロスバ
ー配線路と、少なくとも１個の使用しない前記プロセッ
サ部又は前記メモリを記憶する欠陥情報記憶部と、前記
欠陥情報記憶部に記憶された前記プロセッサ部又は前記
メモリ以外の前記プロセッサ部又は前記メモリのみを相
互に接続するように前記クロスバー配線路を制御する割
付管理部と、を有することを特徴とする半導体装置であ
る。
【００４５】本発明の並列マルチプロセッサは、クロス
バー配線路を制御することによって、１個のプロセッサ
部が任意のメモリセルにアクセス出来るようにし、複数
のプロセッサ部が同一のメモリにアクセスするときにデ
ータ衝突が起きることを防止し、且つ欠陥プロセッサ部
に接続しないで代わりに予備プロセッサ部に接続するこ
とにより、欠陥プロセッサ部を有するチップを使用して
良品の半導体装置を作ることが出来る。本発明は、汎用
性が高く、冗長度を有し、高い歩留まりでコストの安い
並列マルチプロセッサの半導体装置を実現出来るという
作用を有する。
バー配線路を制御することによって、１個のプロセッサ
部が任意のメモリセルにアクセス出来るようにし、複数
のプロセッサ部が同一のメモリにアクセスするときにデ
ータ衝突が起きることを防止し、且つ欠陥プロセッサ部
に接続しないで代わりに予備プロセッサ部に接続するこ
とにより、欠陥プロセッサ部を有するチップを使用して
良品の半導体装置を作ることが出来る。本発明は、汎用
性が高く、冗長度を有し、高い歩留まりでコストの安い
並列マルチプロセッサの半導体装置を実現出来るという
作用を有する。
【００４６】「クロスバー配線路」とは、割付管理部の
制御信号に従って、複数の線の中から任意に選択された
線と、当該複数の線又は他の複数の線の中から任意に選
択された線とを接続する装置を意味する。
制御信号に従って、複数の線の中から任意に選択された
線と、当該複数の線又は他の複数の線の中から任意に選
択された線とを接続する装置を意味する。
【００４７】本発明の請求項４に記載の発明は、前記プ
ロセッサ部が、前記無効化制御回路を作動させなけれ
ば、前記第１のデータ通信経路から入力されたデータあ
るいは前記第２のデータ通信経路から入力されたデータ
をラッチし、前記無効化制御回路の作動による故障の前
記プロセッサ部の無効化時には、前記第１のデータ通信
経路から入力されたデータあるいは前記第２のデータ通
信経路から入力されたデータをトランスペアレントに通
して出力するラッチ部を更に有することを特徴とする請
求項１又は請求項２に記載の半導体装置である。
ロセッサ部が、前記無効化制御回路を作動させなけれ
ば、前記第１のデータ通信経路から入力されたデータあ
るいは前記第２のデータ通信経路から入力されたデータ
をラッチし、前記無効化制御回路の作動による故障の前
記プロセッサ部の無効化時には、前記第１のデータ通信
経路から入力されたデータあるいは前記第２のデータ通
信経路から入力されたデータをトランスペアレントに通
して出力するラッチ部を更に有することを特徴とする請
求項１又は請求項２に記載の半導体装置である。
【００４８】本発明は、通常の動作時にはタイミングエ
ラーの発生を防止して、故障のプロセッサ部があれば、
当該故障のプロセッサ部をトランスペアレントにバイパ
スさせ且つ当該故障のプロセッサ部の左右のプロセッサ
部を接続する。本発明は、冗長度を有し、信頼性の高い
並列マルチプロセッサの半導体装置を実現出来るという
作用を有する。「トランスペアレントに通し」とは、ク
ロック信号によりラッチすることなく入力信号をそのま
ま通して出力することを意味する。
ラーの発生を防止して、故障のプロセッサ部があれば、
当該故障のプロセッサ部をトランスペアレントにバイパ
スさせ且つ当該故障のプロセッサ部の左右のプロセッサ
部を接続する。本発明は、冗長度を有し、信頼性の高い
並列マルチプロセッサの半導体装置を実現出来るという
作用を有する。「トランスペアレントに通し」とは、ク
ロック信号によりラッチすることなく入力信号をそのま
ま通して出力することを意味する。
【００４９】本発明の請求項５に記載の発明は、前記プ
ロセッサ部が、前記無効化制御回路を作動させなけれ
ば、前記第１のデータ通信経路から入力されたデータあ
るいは前記第２のデータ通信経路から入力されたデータ
をラッチし、前記無効化制御回路の作動による故障の前
記プロセッサ部の無効化時には、前記第１のデータ通信
経路から入力されたデータをトランスペアレントに通し
て出力するデータ先入れ先出し型の多段ラッチ部をそれ
ぞれのデータ通信経路に対応して更に有することを特徴
とする請求項１又は請求項２に記載の半導体装置であ
る。
ロセッサ部が、前記無効化制御回路を作動させなけれ
ば、前記第１のデータ通信経路から入力されたデータあ
るいは前記第２のデータ通信経路から入力されたデータ
をラッチし、前記無効化制御回路の作動による故障の前
記プロセッサ部の無効化時には、前記第１のデータ通信
経路から入力されたデータをトランスペアレントに通し
て出力するデータ先入れ先出し型の多段ラッチ部をそれ
ぞれのデータ通信経路に対応して更に有することを特徴
とする請求項１又は請求項２に記載の半導体装置であ
る。
【００５０】本発明の請求項６に記載の発明は、前記プ
ロセッサ部が先入れ先出し型の多段ラッチ部を更に有
し、前記先入れ先出し型の多段ラッチ部が、前記無効化
制御回路を作動させなければ、前記第１のデータ通信経
路から入力されたデータあるいは前記第２のデータ通信
経路から入力されたデータをラッチし、前記無効化制御
回路の作動による故障の前記プロセッサ部の無効化時に
は、前記先入れ先出し型の多段ラッチ部の途中からそれ
ぞれのデータ通信経路にデータを出力することを特徴と
する請求項１又は請求項２に記載の半導体装置である。
ロセッサ部が先入れ先出し型の多段ラッチ部を更に有
し、前記先入れ先出し型の多段ラッチ部が、前記無効化
制御回路を作動させなければ、前記第１のデータ通信経
路から入力されたデータあるいは前記第２のデータ通信
経路から入力されたデータをラッチし、前記無効化制御
回路の作動による故障の前記プロセッサ部の無効化時に
は、前記先入れ先出し型の多段ラッチ部の途中からそれ
ぞれのデータ通信経路にデータを出力することを特徴と
する請求項１又は請求項２に記載の半導体装置である。
【００５１】請求項５及び請求項６に記載の本発明は、
通常の動作時にはタイミングエラーの発生を防止し且つ
それぞれのプロセッサ部のデータ処理の進捗の相違、出
力側のタイミングと入力側のタイミングのずれ等を吸収
し、故障のプロセッサ部があれば、当該故障のプロセッ
サ部をバイパスさせ且つ当該故障のプロセッサ部の左右
のプロセッサ部を接続する。本発明は、冗長度を有し、
信頼性の高い並列マルチプロセッサの半導体装置を実現
出来るという作用を有する。
通常の動作時にはタイミングエラーの発生を防止し且つ
それぞれのプロセッサ部のデータ処理の進捗の相違、出
力側のタイミングと入力側のタイミングのずれ等を吸収
し、故障のプロセッサ部があれば、当該故障のプロセッ
サ部をバイパスさせ且つ当該故障のプロセッサ部の左右
のプロセッサ部を接続する。本発明は、冗長度を有し、
信頼性の高い並列マルチプロセッサの半導体装置を実現
出来るという作用を有する。
【００５２】本発明の請求項８に記載の発明は、複数の
プロセッサ部と、複数のメモリと、少なくとも１個の前
記プロセッサ部と任意の前記メモリとを選択的に接続
し、又は少なくとも１個の前記プロセッサ部と任意の他
の前記プロセッサ部とを選択的に接続することが出来る
第１のクロスバー配線路と、少なくとも１個の前記プロ
セッサ部と限定された範囲内の任意の前記メモリとを選
択的に接続し、又は少なくとも１個の前記プロセッサ部
と限定された範囲内の任意の他の前記プロセッサ部とを
選択的に接続することが出来る第２のクロスバー配線路
と、を有することを特徴とする半導体装置である。
プロセッサ部と、複数のメモリと、少なくとも１個の前
記プロセッサ部と任意の前記メモリとを選択的に接続
し、又は少なくとも１個の前記プロセッサ部と任意の他
の前記プロセッサ部とを選択的に接続することが出来る
第１のクロスバー配線路と、少なくとも１個の前記プロ
セッサ部と限定された範囲内の任意の前記メモリとを選
択的に接続し、又は少なくとも１個の前記プロセッサ部
と限定された範囲内の任意の他の前記プロセッサ部とを
選択的に接続することが出来る第２のクロスバー配線路
と、を有することを特徴とする半導体装置である。
【００５３】本発明の請求項９に記載の発明は、少なく
とも１個の使用しない前記プロセッサ部又は前記メモリ
を記憶する欠陥情報記憶部と、前記欠陥情報記憶部に記
憶された前記プロセッサ部又は前記メモリ以外の前記プ
ロセッサ部又は前記メモリのみを相互に接続するように
前記第１のクロスバー配線路又は前記第２のクロスバー
配線路を制御する割付管理部と、を有することを特徴と
する請求項８に記載の半導体装置である。
とも１個の使用しない前記プロセッサ部又は前記メモリ
を記憶する欠陥情報記憶部と、前記欠陥情報記憶部に記
憶された前記プロセッサ部又は前記メモリ以外の前記プ
ロセッサ部又は前記メモリのみを相互に接続するように
前記第１のクロスバー配線路又は前記第２のクロスバー
配線路を制御する割付管理部と、を有することを特徴と
する請求項８に記載の半導体装置である。
【００５４】クロスバー配線路は、組合せの数が増える
と回路規模が膨大になる。本発明の並列マルチプロセッ
サは、自由度の高い回路規模の大きなクロスバー配線路
と、限定的な回路規模の小さなクロスバー配線路とを有
する。クロスバー配線路を制御することによって、複数
のプロセッサ部が同一のメモリにアクセスするときにデ
ータ衝突が発生することを防止し、且つ欠陥プロセッサ
部に接続しないで代わりに予備プロセッサ部に接続する
ことにより、欠陥プロセッサ部を有するチップを使用し
て良品の半導体装置を作ることが出来る。本発明は、安
いコストと実用性とをバランス良く両立させた、冗長度
を有する並列マルチプロセッサの半導体装置を実現出来
るという作用を有する。
と回路規模が膨大になる。本発明の並列マルチプロセッ
サは、自由度の高い回路規模の大きなクロスバー配線路
と、限定的な回路規模の小さなクロスバー配線路とを有
する。クロスバー配線路を制御することによって、複数
のプロセッサ部が同一のメモリにアクセスするときにデ
ータ衝突が発生することを防止し、且つ欠陥プロセッサ
部に接続しないで代わりに予備プロセッサ部に接続する
ことにより、欠陥プロセッサ部を有するチップを使用し
て良品の半導体装置を作ることが出来る。本発明は、安
いコストと実用性とをバランス良く両立させた、冗長度
を有する並列マルチプロセッサの半導体装置を実現出来
るという作用を有する。
【００５５】本発明の請求項１０に記載の発明は、請求
項１から請求項９のいずれかの請求項に記載された半導
体装置と同一の構成を有する２個のマルチプロセッサ部
と、前記２個のマルチプロセッサ部の同一の端子が互い
に点対称に配置された入出力用パッド又はピンと、を有
することを特徴とする請求項１から請求項９のいずれか
の請求項に記載の半導体装置である。
項１から請求項９のいずれかの請求項に記載された半導
体装置と同一の構成を有する２個のマルチプロセッサ部
と、前記２個のマルチプロセッサ部の同一の端子が互い
に点対称に配置された入出力用パッド又はピンと、を有
することを特徴とする請求項１から請求項９のいずれか
の請求項に記載の半導体装置である。
【００５６】本発明は、パッケージ後の半導体装置の種
類を２種類から１種類に統一して低価格の半導体装置を
実現出来るという作用を有する。「マルチプロセッサ
部」とは、並列マルチプロセッサを意味する。
類を２種類から１種類に統一して低価格の半導体装置を
実現出来るという作用を有する。「マルチプロセッサ
部」とは、並列マルチプロセッサを意味する。
【００５７】本発明の請求項１１に記載の発明は、少な
くとも２個のＯＳ実行用プロセッサ部を含む複数のプロ
セッサ部と、複数のメモリと、少なくとも１個の前記プ
ロセッサ部と任意の前記メモリ又は限定された範囲内の
任意の前記メモリとを選択的に接続し、且つ少なくとも
１個の前記プロセッサ部と限定された範囲内の任意の他
の前記プロセッサ部とを選択的に接続することが出来る
クロスバー配線路と、少なくとも１個の使用しない前記
プロセッサ部又は前記メモリを記憶する欠陥情報記憶部
と、ＯＳを実行するプロセッサ部を指定し、且つ前記欠
陥情報記憶部に記憶された前記プロセッサ部又は前記メ
モリ以外の前記プロセッサ部又は前記メモリのみを相互
に接続するように前記クロスバー配線路を制御する割付
管理部と、を有することを特徴とする半導体装置であ
る。
くとも２個のＯＳ実行用プロセッサ部を含む複数のプロ
セッサ部と、複数のメモリと、少なくとも１個の前記プ
ロセッサ部と任意の前記メモリ又は限定された範囲内の
任意の前記メモリとを選択的に接続し、且つ少なくとも
１個の前記プロセッサ部と限定された範囲内の任意の他
の前記プロセッサ部とを選択的に接続することが出来る
クロスバー配線路と、少なくとも１個の使用しない前記
プロセッサ部又は前記メモリを記憶する欠陥情報記憶部
と、ＯＳを実行するプロセッサ部を指定し、且つ前記欠
陥情報記憶部に記憶された前記プロセッサ部又は前記メ
モリ以外の前記プロセッサ部又は前記メモリのみを相互
に接続するように前記クロスバー配線路を制御する割付
管理部と、を有することを特徴とする半導体装置であ
る。
【００５８】本発明によれば、ＯＳ実行用プロセッサ部
が故障していても、他のＯＳ実行用プロセッサ部を使用
してＯＳをブートできる。本発明は、冗長度を有し、高
い歩留まりでコストの安い並列マルチプロセッサの半導
体装置を実現出来るという作用を有する。「ＯＳ」と
は、オペレーティング・システムを意味する。
が故障していても、他のＯＳ実行用プロセッサ部を使用
してＯＳをブートできる。本発明は、冗長度を有し、高
い歩留まりでコストの安い並列マルチプロセッサの半導
体装置を実現出来るという作用を有する。「ＯＳ」と
は、オペレーティング・システムを意味する。
【００５９】本発明の請求項１２に記載の発明は、前記
プロセッサ部がアドレスレジスタを有し、前記割付管理
部が、前記アドレスレジスタにアドレスを書き込み、且
つ書き込んだアドレスに従ってデータを出力し又は入力
することを特徴とする請求項３、請求項８、請求項９又
は請求項１１に記載の半導体装置である。
プロセッサ部がアドレスレジスタを有し、前記割付管理
部が、前記アドレスレジスタにアドレスを書き込み、且
つ書き込んだアドレスに従ってデータを出力し又は入力
することを特徴とする請求項３、請求項８、請求項９又
は請求項１１に記載の半導体装置である。
【００６０】本発明は、故障のプロセッサ部がどこに位
置していても、ユーザが故障のプロセッサ部を意識する
ことなく、正常なプロセッサ部を連続するアドレス空間
に再配置して使用することが出来る並列マルチプロセッ
サの半導体装置を実現出来るという作用を有する。
置していても、ユーザが故障のプロセッサ部を意識する
ことなく、正常なプロセッサ部を連続するアドレス空間
に再配置して使用することが出来る並列マルチプロセッ
サの半導体装置を実現出来るという作用を有する。
【００６１】本発明の半導体装置を、故障のプロセッサ
部があれば予備のプロセッサ部を使用し、故障のプロセ
ッサ部がなければ予備のプロセッサ部を使用することな
く、単一の種類の製品として完成させても良く、又は動
作するプロセッサ部の数に応じた多種類の製品として完
成させても良い。
部があれば予備のプロセッサ部を使用し、故障のプロセ
ッサ部がなければ予備のプロセッサ部を使用することな
く、単一の種類の製品として完成させても良く、又は動
作するプロセッサ部の数に応じた多種類の製品として完
成させても良い。
【００６２】
【発明の実施の形態】以下本発明の実施をするための最
良の形態を具体的に示した実施例について図面とともに
記載する。 《実施例１》図１は、本発明の実施例１の冗長度を有す
る並列マルチプロセッサの半導体装置の構成を図示す
る。以下本発明の実施例１を図１を参照しながら説明す
る。図１において、半導体基板１は、複数のプロセッサ
要素（ＰＥ）２及び１０２（ＰＥ１０２は欠陥プロセッ
サ）、ＰＥ２と同数のメモリ８、メモリ１０８、シーケ
ンサ１０、及び入出力用パッド１２（配線の記載を省略
している。）を有する。
良の形態を具体的に示した実施例について図面とともに
記載する。 《実施例１》図１は、本発明の実施例１の冗長度を有す
る並列マルチプロセッサの半導体装置の構成を図示す
る。以下本発明の実施例１を図１を参照しながら説明す
る。図１において、半導体基板１は、複数のプロセッサ
要素（ＰＥ）２及び１０２（ＰＥ１０２は欠陥プロセッ
サ）、ＰＥ２と同数のメモリ８、メモリ１０８、シーケ
ンサ１０、及び入出力用パッド１２（配線の記載を省略
している。）を有する。
【００６３】半導体基板１は、予備のＰＥ２及び予備の
ＰＥ２に対応するメモリ８を含む。予備のＰＥ２及びそ
れに対応するメモリ８は、通常のＰＥ２及びそれに対応
するメモリ８と同一の構成を有する。各ＰＥ２と、それ
ぞれに対応付けられた各メモリ８とは、アドレスバス及
び制御バス７とデータバス９とで接続されている。１個
のシーケンサ１０は、チップ内の全ＰＥ２を制御バス１
１を介して制御している。
ＰＥ２に対応するメモリ８を含む。予備のＰＥ２及びそ
れに対応するメモリ８は、通常のＰＥ２及びそれに対応
するメモリ８と同一の構成を有する。各ＰＥ２と、それ
ぞれに対応付けられた各メモリ８とは、アドレスバス及
び制御バス７とデータバス９とで接続されている。１個
のシーケンサ１０は、チップ内の全ＰＥ２を制御バス１
１を介して制御している。
【００６４】各ＰＥ２は、ＳＩＭＤ（Single Instructi
on/Multiple Data）形式の制御を採用している。各ＰＥ
２は、２個のスイッチ回路３、演算機能ユニット４、ヒ
ューズ５、レジスタ６を有する。欠陥ＰＥ１０２も同様
の回路を有するが、説明上の便宜の目的で、２個のスイ
ッチ回路の符号を１０３、ヒューズの符号を１０５とす
る。
on/Multiple Data）形式の制御を採用している。各ＰＥ
２は、２個のスイッチ回路３、演算機能ユニット４、ヒ
ューズ５、レジスタ６を有する。欠陥ＰＥ１０２も同様
の回路を有するが、説明上の便宜の目的で、２個のスイ
ッチ回路の符号を１０３、ヒューズの符号を１０５とす
る。
【００６５】［レジスタの説明］レジスタ６は、演算機
能ユニット４の出力信号等を入力する。レジスタ６は２
個の出力端子を有する（それぞれの出力端子はバス構成
を有し、１個の出力端子は実際には例えば８ビット（８
個）の出力端子を含む。）。１個の出力端子（図１のレ
ジスタ６の右側の出力端子）から出力されたデータは、
スイッチ回路３の１個の入力端子に入力されるととも
に、ローカルデータバスを経由して左に隣接するＰＥ２
に送付される。他の１個の出力端子（図１のレジスタ６
の左側の出力端子）から出力されたデータは、スイッチ
回路３の他の１個の入力端子に入力されるとともに、ロ
ーカルデータバスを経由して右に隣接するＰＥ２に送付
される。
能ユニット４の出力信号等を入力する。レジスタ６は２
個の出力端子を有する（それぞれの出力端子はバス構成
を有し、１個の出力端子は実際には例えば８ビット（８
個）の出力端子を含む。）。１個の出力端子（図１のレ
ジスタ６の右側の出力端子）から出力されたデータは、
スイッチ回路３の１個の入力端子に入力されるととも
に、ローカルデータバスを経由して左に隣接するＰＥ２
に送付される。他の１個の出力端子（図１のレジスタ６
の左側の出力端子）から出力されたデータは、スイッチ
回路３の他の１個の入力端子に入力されるとともに、ロ
ーカルデータバスを経由して右に隣接するＰＥ２に送付
される。
【００６６】［スイッチ回路の説明］プロセッサ無効化
制御回路がＬｏｗ論理を出力している場合（ＰＥ２が正
常である場合）には、１個のスイッチ回路３（図１の左
側のスイッチ回路３）は、当該ＰＥ２（スイッチ回路３
が属するＰＥ）のレジスタ６の出力端子から出力される
データと、左の隣接ＰＥ２からローカルデータバスを経
由して当該ＰＥ２（スイッチ回路３が属するＰＥ）に送
付されるデータとの中のいずれかのデータを選択して、
演算機能ユニット４に送付する（いずれか１個の入力端
子と出力端子とが導通する。）。
制御回路がＬｏｗ論理を出力している場合（ＰＥ２が正
常である場合）には、１個のスイッチ回路３（図１の左
側のスイッチ回路３）は、当該ＰＥ２（スイッチ回路３
が属するＰＥ）のレジスタ６の出力端子から出力される
データと、左の隣接ＰＥ２からローカルデータバスを経
由して当該ＰＥ２（スイッチ回路３が属するＰＥ）に送
付されるデータとの中のいずれかのデータを選択して、
演算機能ユニット４に送付する（いずれか１個の入力端
子と出力端子とが導通する。）。
【００６７】同様に、プロセッサ無効化制御回路がＬｏ
ｗ論理を出力している場合（ＰＥ２が正常である場合）
には、他の１個のスイッチ回路３（図１の右側のスイッ
チ回路３）は、当該ＰＥ２（スイッチ回路３が属するＰ
Ｅ）のレジスタ６の出力端子から出力されるデータと、
右の隣接ＰＥ２からローカルデータバスを経由して当該
ＰＥ２（スイッチ回路３が属するＰＥ）に送付されるデ
ータとの中のいずれかのデータを選択して、演算機能ユ
ニット４に送付する。各ＰＥ２は隣接する左右のＰＥ２
とローカルデータバスで接続されている。
ｗ論理を出力している場合（ＰＥ２が正常である場合）
には、他の１個のスイッチ回路３（図１の右側のスイッ
チ回路３）は、当該ＰＥ２（スイッチ回路３が属するＰ
Ｅ）のレジスタ６の出力端子から出力されるデータと、
右の隣接ＰＥ２からローカルデータバスを経由して当該
ＰＥ２（スイッチ回路３が属するＰＥ）に送付されるデ
ータとの中のいずれかのデータを選択して、演算機能ユ
ニット４に送付する。各ＰＥ２は隣接する左右のＰＥ２
とローカルデータバスで接続されている。
【００６８】［演算機能ユニットの説明］演算機能ユニ
ット４は、左の隣接ＰＥ２からローカルデータバスを経
由して送付されたデータ、当該ＰＥ２（演算機能ユニッ
ト４が属するＰＥ）に含まれるレジスタ６の出力データ
（メモリ８から読み出したデータも含む。）、又は右の
隣接ＰＥ２からローカルデータバスを経由して送付され
たデータを選択して入力し、論理演算を実行する。演算
機能ユニット４の論理演算の結果は、レジスタ６を経由
して、メモリ８に書き込まれ、演算機能ユニット４に再
び入力され、ローカルバスを経由して右のＰＥ２に送付
され、又はローカルバスを経由して左のＰＥ２に送付さ
れる。
ット４は、左の隣接ＰＥ２からローカルデータバスを経
由して送付されたデータ、当該ＰＥ２（演算機能ユニッ
ト４が属するＰＥ）に含まれるレジスタ６の出力データ
（メモリ８から読み出したデータも含む。）、又は右の
隣接ＰＥ２からローカルデータバスを経由して送付され
たデータを選択して入力し、論理演算を実行する。演算
機能ユニット４の論理演算の結果は、レジスタ６を経由
して、メモリ８に書き込まれ、演算機能ユニット４に再
び入力され、ローカルバスを経由して右のＰＥ２に送付
され、又はローカルバスを経由して左のＰＥ２に送付さ
れる。
【００６９】［シーケンサの説明］シーケンサ１０は、
メモリ１０８に記憶したＳＩＭＤ制御のプログラムを、
アドレス及びメモリ制御バス１０７とデータバス１０９
とを通じて入力し、入力したプログラムを実行する。
メモリ１０８に記憶したＳＩＭＤ制御のプログラムを、
アドレス及びメモリ制御バス１０７とデータバス１０９
とを通じて入力し、入力したプログラムを実行する。
【００７０】［故障時の説明］図１に基づいて実施例１
の並列マルチプロセッサの動作を説明する。並列マルチ
プロセッサチップを製造後、ＬＳＩテスタによって各Ｐ
Ｅ２が正常か欠陥かを調べる。検査の結果、ＰＥ１０２
が内部配線の断線等故に動作不良であることが分かった
とする。この時ＬＳＩテスターにより故障が発見された
欠陥ＰＥ１０２に含まれるヒューズ１０５を切断する。
抵抗を通じて電源ラインに接続されたプロセッサ無効化
制御回路（Ｈｉｇｈアクティブ）は、通常ヒューズ５
（又は１０５）によって接地されてＬｏｗ論理を出力す
るが、ヒューズ１０５が切断されることによってＨｉｇ
ｈ論理になる。プロセッサ無効化制御回路は、スイッチ
回路１０３及びレジスタ６を制御する。
の並列マルチプロセッサの動作を説明する。並列マルチ
プロセッサチップを製造後、ＬＳＩテスタによって各Ｐ
Ｅ２が正常か欠陥かを調べる。検査の結果、ＰＥ１０２
が内部配線の断線等故に動作不良であることが分かった
とする。この時ＬＳＩテスターにより故障が発見された
欠陥ＰＥ１０２に含まれるヒューズ１０５を切断する。
抵抗を通じて電源ラインに接続されたプロセッサ無効化
制御回路（Ｈｉｇｈアクティブ）は、通常ヒューズ５
（又は１０５）によって接地されてＬｏｗ論理を出力す
るが、ヒューズ１０５が切断されることによってＨｉｇ
ｈ論理になる。プロセッサ無効化制御回路は、スイッチ
回路１０３及びレジスタ６を制御する。
【００７１】プロセッサ無効化制御回路がＨｉｇｈ論理
を出力すると、欠陥ＰＥ１０２のレジスタ６の２組の出
力端子は全てハイインピーダンス状態（無出力状態）に
なり、欠陥ＰＥ１０２のスイッチ回路１０３は、２個の
入力端子を共に出力端子と導通させる（それぞれのスイ
ッチ回路１０３の２個の入力端子と１個の出力端子が全
て相互に導通した状態になる。）。
を出力すると、欠陥ＰＥ１０２のレジスタ６の２組の出
力端子は全てハイインピーダンス状態（無出力状態）に
なり、欠陥ＰＥ１０２のスイッチ回路１０３は、２個の
入力端子を共に出力端子と導通させる（それぞれのスイ
ッチ回路１０３の２個の入力端子と１個の出力端子が全
て相互に導通した状態になる。）。
【００７２】１個のスイッチ回路１０３（図１の左側の
スイッチ回路１０３）は、ＰＥ１０２のレジスタ６の１
個の出力端子（ハイインピーダンス状態である。ＰＥ１
０２から右の隣接ＰＥ２にデータを送付するローカルデ
ータバスにも接続されている。）と、左の隣接ＰＥ２か
らＰＥ１０２にデータを送付するローカルデータバス
と、演算機能ユニット４とを相互に接続する。その結
果、左の隣接ＰＥ２からＰＥ１０２にデータを送付する
ローカルデータバスと、ＰＥ１０２から右の隣接ＰＥ２
にデータを送付するローカルデータバスとが接続される
故に、左の隣接ＰＥ２から右のＰＥ２に、欠陥ＰＥ１０
２を素通りして（バイパスして）、データが送付され
る。
スイッチ回路１０３）は、ＰＥ１０２のレジスタ６の１
個の出力端子（ハイインピーダンス状態である。ＰＥ１
０２から右の隣接ＰＥ２にデータを送付するローカルデ
ータバスにも接続されている。）と、左の隣接ＰＥ２か
らＰＥ１０２にデータを送付するローカルデータバス
と、演算機能ユニット４とを相互に接続する。その結
果、左の隣接ＰＥ２からＰＥ１０２にデータを送付する
ローカルデータバスと、ＰＥ１０２から右の隣接ＰＥ２
にデータを送付するローカルデータバスとが接続される
故に、左の隣接ＰＥ２から右のＰＥ２に、欠陥ＰＥ１０
２を素通りして（バイパスして）、データが送付され
る。
【００７３】同様に、他の１個のスイッチ回路１０３
（図１の右側のスイッチ回路１０３）は、ＰＥ１０２の
レジスタ６の１個の出力端子（ハイインピーダンス状態
である。ＰＥ１０２から左の隣接ＰＥ２にデータを送付
するローカルデータバスにも接続されている。）と、右
の隣接ＰＥ２からＰＥ１０２にデータを送付するローカ
ルデータバスと、演算機能ユニット４とを相互に接続す
る。その結果、右の隣接ＰＥ２からＰＥ１０２にデータ
を送付するローカルデータバスと、ＰＥ１０２から左の
隣接ＰＥ２にデータを送付するローカルデータバスとが
接続される故に、右の隣接ＰＥ２から左のＰＥ２に、欠
陥ＰＥ１０２を素通りして（バイパスして）、データが
送付される。
（図１の右側のスイッチ回路１０３）は、ＰＥ１０２の
レジスタ６の１個の出力端子（ハイインピーダンス状態
である。ＰＥ１０２から左の隣接ＰＥ２にデータを送付
するローカルデータバスにも接続されている。）と、右
の隣接ＰＥ２からＰＥ１０２にデータを送付するローカ
ルデータバスと、演算機能ユニット４とを相互に接続す
る。その結果、右の隣接ＰＥ２からＰＥ１０２にデータ
を送付するローカルデータバスと、ＰＥ１０２から左の
隣接ＰＥ２にデータを送付するローカルデータバスとが
接続される故に、右の隣接ＰＥ２から左のＰＥ２に、欠
陥ＰＥ１０２を素通りして（バイパスして）、データが
送付される。
【００７４】演算機能ユニット４が実行命令（プログラ
ム）を実行した結果である出力信号は出力されない（Ｐ
Ｅ１０２のレジスタ６の２個の出力端子はハイインピー
ダンス状態である。）。上記の様にして、欠陥ＰＥ１０
２は使用されず、且つ欠陥ＰＥ１０２の左右の２個のＰ
Ｅ２は、当該欠陥ＰＥ１０２を素通りして（バイパスし
て）相互にデータを送付することが出来る。
ム）を実行した結果である出力信号は出力されない（Ｐ
Ｅ１０２のレジスタ６の２個の出力端子はハイインピー
ダンス状態である。）。上記の様にして、欠陥ＰＥ１０
２は使用されず、且つ欠陥ＰＥ１０２の左右の２個のＰ
Ｅ２は、当該欠陥ＰＥ１０２を素通りして（バイパスし
て）相互にデータを送付することが出来る。
【００７５】例えば、欠陥ＰＥ１０２がなければ、図１
で左から２番目のＰＥ２は、左から１番目、３番目のＰ
Ｅ２とデータを通信する。もし左から３番目のＰＥ１０
２が欠陥であれば、上記の様に欠陥ＰＥ１０２がデータ
をバイパスすることにより、図１で左から２番目のＰＥ
２は、左から１番目、３番目のＰＥ２とデータを通信す
る。
で左から２番目のＰＥ２は、左から１番目、３番目のＰ
Ｅ２とデータを通信する。もし左から３番目のＰＥ１０
２が欠陥であれば、上記の様に欠陥ＰＥ１０２がデータ
をバイパスすることにより、図１で左から２番目のＰＥ
２は、左から１番目、３番目のＰＥ２とデータを通信す
る。
【００７６】予備ＰＥ２のヒューズ５を導通状態にし
て、予備ＰＥ２を動作させる。又、他の正常なＰＥ２の
ヒューズ５を導通状態にして、正常なＰＥ２を動作させ
る。上記の構成によって、チップ上に１個の欠陥ＰＥ１
０２を含んでいても、予備ＰＥ２を使用することによ
り、当該チップを使用する半導体装置は正常に動作す
る。欠陥ＰＥ１０２の存在により、欠陥ＰＥ１０２以降
の各ＰＥ２の順番が１つずつずれるが、シーケンサ１０
が順番変更を考慮して、各ＰＥ２を制御する。
て、予備ＰＥ２を動作させる。又、他の正常なＰＥ２の
ヒューズ５を導通状態にして、正常なＰＥ２を動作させ
る。上記の構成によって、チップ上に１個の欠陥ＰＥ１
０２を含んでいても、予備ＰＥ２を使用することによ
り、当該チップを使用する半導体装置は正常に動作す
る。欠陥ＰＥ１０２の存在により、欠陥ＰＥ１０２以降
の各ＰＥ２の順番が１つずつずれるが、シーケンサ１０
が順番変更を考慮して、各ＰＥ２を制御する。
【００７７】チップが欠陥ＰＥ１０２を含まない場合に
は、予備ＰＥ２のヒューズ５を遮断し、予備ＰＥを使用
しない。他の全てのＰＥ２のヒューズ５を導通状態にし
て、これらの正常なＰＥ２を動作させる。当該チップを
使用する半導体装置は正常に動作する。
は、予備ＰＥ２のヒューズ５を遮断し、予備ＰＥを使用
しない。他の全てのＰＥ２のヒューズ５を導通状態にし
て、これらの正常なＰＥ２を動作させる。当該チップを
使用する半導体装置は正常に動作する。
【００７８】シーケンサ１０は、メモリ１０８に蓄えら
れたプログラムによって制御される。シーケンサ１０か
らの制御信号は、各ＰＥ２の入力バッファを経由して、
各プロセッサに送付される（図示していない。）。当該
入力バッファには、プロセッサ無効化制御回路の出力信
号がＡＮＤ論理（ＰＥ無効化時は制御信号が無効にな
る。）で入力されている（図示していない。）。それ故
に、ヒューズ５を遮断した欠陥ＰＥ１０２においては、
内部の各機能ブロックへの制御信号は無効化され、欠陥
ＰＥ１０２がメモリ８にデータを書き込むこともない。
れたプログラムによって制御される。シーケンサ１０か
らの制御信号は、各ＰＥ２の入力バッファを経由して、
各プロセッサに送付される（図示していない。）。当該
入力バッファには、プロセッサ無効化制御回路の出力信
号がＡＮＤ論理（ＰＥ無効化時は制御信号が無効にな
る。）で入力されている（図示していない。）。それ故
に、ヒューズ５を遮断した欠陥ＰＥ１０２においては、
内部の各機能ブロックへの制御信号は無効化され、欠陥
ＰＥ１０２がメモリ８にデータを書き込むこともない。
【００７９】《実施例２》図２及び図３は、本発明の実
施例２の冗長度を有する並列マルチプロセッサの半導体
装置の構成を図示する。以下本発明の実施例２を図２及
び図３を参照しながら説明する。図２において、半導体
基板は、複数のプロセッサ要素（ＰＥ）２及び２０２
（ＰＥ２０２は欠陥プロセッサ）、ＰＥ２と同数のメモ
リ８、及び入出力用パッド１２（図示していない。）を
有する。半導体基板１は、予備のＰＥ及び予備のＰＥに
対応するメモリ８を含む。予備のＰＥ２及びそれに対応
するメモリ８は、通常のＰＥ２及びそれに対応するメモ
リ８と同一の構成を有する。各ＰＥ２と、それぞれに対
応付けられた各メモリ８とは、アドレスバス及び制御バ
ス（ＲＥＡＤ／ＷＲＩＴＥ制御等）７とデータバス９と
で接続されている。
施例２の冗長度を有する並列マルチプロセッサの半導体
装置の構成を図示する。以下本発明の実施例２を図２及
び図３を参照しながら説明する。図２において、半導体
基板は、複数のプロセッサ要素（ＰＥ）２及び２０２
（ＰＥ２０２は欠陥プロセッサ）、ＰＥ２と同数のメモ
リ８、及び入出力用パッド１２（図示していない。）を
有する。半導体基板１は、予備のＰＥ及び予備のＰＥに
対応するメモリ８を含む。予備のＰＥ２及びそれに対応
するメモリ８は、通常のＰＥ２及びそれに対応するメモ
リ８と同一の構成を有する。各ＰＥ２と、それぞれに対
応付けられた各メモリ８とは、アドレスバス及び制御バ
ス（ＲＥＡＤ／ＷＲＩＴＥ制御等）７とデータバス９と
で接続されている。
【００８０】各ＰＥ２は、図１と異なり、ＳＩＭＤ形式
の制御ではなく通常のマルチプロセッサ構成となってい
る。各ＰＥ２は、２個のスイッチ回路３、演算機能ユニ
ット４、ヒューズ５、レジスタ６、ロード／ストア・ユ
ニット１３、メモリ・インターフェース１４、セレクタ
１５、及びシーケンサ１０を有する。欠陥ＰＥ２０２も
同様の回路を有するが、説明上の便宜の目的で、２個の
スイッチ回路の符号を２０３、ヒューズの符号を２０５
とする。図２において２個のスイッチ回路３（又は２０
３）及びヒューズ５（又は２０５）は、ブロックで表示
しており、その詳細を図３に示す。図３において、スイ
ッチ回路及びヒューズのブロックの接続線の符号（２２
１〜２２８）は、図２のスイッチ回路及びヒューズのブ
ロックの接続線の符号と同一の符号を付している。従っ
て、図２及び図３を参照することにより各記接続線の両
側の接続先を理解できる。
の制御ではなく通常のマルチプロセッサ構成となってい
る。各ＰＥ２は、２個のスイッチ回路３、演算機能ユニ
ット４、ヒューズ５、レジスタ６、ロード／ストア・ユ
ニット１３、メモリ・インターフェース１４、セレクタ
１５、及びシーケンサ１０を有する。欠陥ＰＥ２０２も
同様の回路を有するが、説明上の便宜の目的で、２個の
スイッチ回路の符号を２０３、ヒューズの符号を２０５
とする。図２において２個のスイッチ回路３（又は２０
３）及びヒューズ５（又は２０５）は、ブロックで表示
しており、その詳細を図３に示す。図３において、スイ
ッチ回路及びヒューズのブロックの接続線の符号（２２
１〜２２８）は、図２のスイッチ回路及びヒューズのブ
ロックの接続線の符号と同一の符号を付している。従っ
て、図２及び図３を参照することにより各記接続線の両
側の接続先を理解できる。
【００８１】［レジスタの説明］図２において、レジス
タ６は演算機能ユニット４の出力信号等を入力する。レ
ジスタ６は２個の出力信号を出力し、当該２個の出力信
号はセレクタ１５に入力される。セレクタ１５は、２個
の出力端子を有する（それぞれの出力端子はバス構成を
有し、１個の出力端子は実際には例えば８ビット（８
個）の出力端子を含む。）。１個の出力端子（図２のセ
レクタ１５の右側の出力端子）から出力されたデータ
は、スイッチ回路３の１個の入力端子に入力されるとと
もに、ローカルデータバスを経由して左のＰＥ２に送付
される。他の１個の出力端子（図２のセレクタ１５の左
側の出力端子）から出力されたデータは、スイッチ回路
３の他の１個の入力端子に入力されるとともに、ローカ
ルデータバスを経由して右のＰＥ２に送付される。
タ６は演算機能ユニット４の出力信号等を入力する。レ
ジスタ６は２個の出力信号を出力し、当該２個の出力信
号はセレクタ１５に入力される。セレクタ１５は、２個
の出力端子を有する（それぞれの出力端子はバス構成を
有し、１個の出力端子は実際には例えば８ビット（８
個）の出力端子を含む。）。１個の出力端子（図２のセ
レクタ１５の右側の出力端子）から出力されたデータ
は、スイッチ回路３の１個の入力端子に入力されるとと
もに、ローカルデータバスを経由して左のＰＥ２に送付
される。他の１個の出力端子（図２のセレクタ１５の左
側の出力端子）から出力されたデータは、スイッチ回路
３の他の１個の入力端子に入力されるとともに、ローカ
ルデータバスを経由して右のＰＥ２に送付される。
【００８２】［スイッチ回路の説明］図３において、プ
ロセッサ無効化制御回路５がＬｏｗ論理を出力している
場合（ＰＥ２が正常である場合）には、１個のスイッチ
回路３（図３の左側のスイッチ回路３）は、当該ＰＥ２
（スイッチ回路３が属するＰＥ）のセレクタ１５の出力
端子から出力されるデータと、左の隣接ＰＥ２からロー
カルデータバスを経由して当該ＰＥ２（スイッチ回路３
が属するＰＥ）に送付されるデータとの中のいずれかの
データを選択して、演算機能ユニット４に送付する（い
ずれか１個の入力端子のみと出力端子とが導通す
る。）。
ロセッサ無効化制御回路５がＬｏｗ論理を出力している
場合（ＰＥ２が正常である場合）には、１個のスイッチ
回路３（図３の左側のスイッチ回路３）は、当該ＰＥ２
（スイッチ回路３が属するＰＥ）のセレクタ１５の出力
端子から出力されるデータと、左の隣接ＰＥ２からロー
カルデータバスを経由して当該ＰＥ２（スイッチ回路３
が属するＰＥ）に送付されるデータとの中のいずれかの
データを選択して、演算機能ユニット４に送付する（い
ずれか１個の入力端子のみと出力端子とが導通す
る。）。
【００８３】同様に、プロセッサ無効化制御回路５がＬ
ｏｗ論理を出力している場合（ＰＥ２が正常である場
合）には、他の１個のスイッチ回路３（図３の右側のス
イッチ回路３）は、当該ＰＥ２（スイッチ回路３が属す
るＰＥ）のセレクタ１５の出力端子から出力されるデー
タと、右の隣接ＰＥ２からローカルデータバスを経由し
て当該ＰＥ２（スイッチ回路３が属するＰＥ）に送付さ
れるデータとの中のいずれかのデータを選択して、演算
機能ユニット４に送付する。各ＰＥ２は隣接する左右の
ＰＥ２とローカルデータバスで直列に接続されている。
ｏｗ論理を出力している場合（ＰＥ２が正常である場
合）には、他の１個のスイッチ回路３（図３の右側のス
イッチ回路３）は、当該ＰＥ２（スイッチ回路３が属す
るＰＥ）のセレクタ１５の出力端子から出力されるデー
タと、右の隣接ＰＥ２からローカルデータバスを経由し
て当該ＰＥ２（スイッチ回路３が属するＰＥ）に送付さ
れるデータとの中のいずれかのデータを選択して、演算
機能ユニット４に送付する。各ＰＥ２は隣接する左右の
ＰＥ２とローカルデータバスで直列に接続されている。
【００８４】［演算機能ユニットの説明］演算機能ユニ
ット４は、左の隣接ＰＥ２からローカルデータバスを経
由して送付されたデータ、当該ＰＥ２（演算機能ユニッ
ト４が属するＰＥ）に含まれるレジスタ６の出力データ
（メモリ８から読み出したデータも含む。）、又は右の
隣接ＰＥ２からローカルデータバスを経由して送付され
たデータを選択して入力し、論理演算を実行する。演算
機能ユニット４の論理演算の結果は、レジスタ６を経由
して、メモリ８に書き込まれ、演算機能ユニット４に再
び入力され、ローカルバスを経由して右のＰＥ２に送付
され、又はローカルバスを経由して左の隣接ＰＥ２に送
付される。
ット４は、左の隣接ＰＥ２からローカルデータバスを経
由して送付されたデータ、当該ＰＥ２（演算機能ユニッ
ト４が属するＰＥ）に含まれるレジスタ６の出力データ
（メモリ８から読み出したデータも含む。）、又は右の
隣接ＰＥ２からローカルデータバスを経由して送付され
たデータを選択して入力し、論理演算を実行する。演算
機能ユニット４の論理演算の結果は、レジスタ６を経由
して、メモリ８に書き込まれ、演算機能ユニット４に再
び入力され、ローカルバスを経由して右のＰＥ２に送付
され、又はローカルバスを経由して左の隣接ＰＥ２に送
付される。
【００８５】［シーケンサの説明］図１とは異なり各Ｐ
Ｅ２（又は２０２）がそれぞれ別個のシーケンサ２１０
を有し、各プロセッサ内の全機能要素を制御している。
実施例２においては、シーケンサ２１０は相互に独立し
ている。各プロセッサの実行命令（プログラム）は各プ
ロセッサに対応するメモリ８に記憶されている。シーケ
ンサ２１０は、アドレスバス及び制御バス７、データバ
ス９、並びにメモリ・インターフェース１４を通じてメ
モリ８に記憶されたプログラムを読み込み、読み込んだ
プログラムに従って各々のプロセッサ要素内の機能を制
御する。
Ｅ２（又は２０２）がそれぞれ別個のシーケンサ２１０
を有し、各プロセッサ内の全機能要素を制御している。
実施例２においては、シーケンサ２１０は相互に独立し
ている。各プロセッサの実行命令（プログラム）は各プ
ロセッサに対応するメモリ８に記憶されている。シーケ
ンサ２１０は、アドレスバス及び制御バス７、データバ
ス９、並びにメモリ・インターフェース１４を通じてメ
モリ８に記憶されたプログラムを読み込み、読み込んだ
プログラムに従って各々のプロセッサ要素内の機能を制
御する。
【００８６】［メモリ・インターフェースの説明］メモ
リ・インターフェース１４は、アドレスバス及び制御バ
ス７並びにデータバス９を通じてメモリ８にデータを書
き込み、メモリ８から実行命令（プログラム）及びデー
タを読み出す。
リ・インターフェース１４は、アドレスバス及び制御バ
ス７並びにデータバス９を通じてメモリ８にデータを書
き込み、メモリ８から実行命令（プログラム）及びデー
タを読み出す。
【００８７】［ロード／ストア・ユニットの説明］ロー
ド／ストア・ユニット１３は、アドレスバス及び制御バ
ス７、データバス９、並びにメモリ・インターフェース
１４を通じて、メモリ８からデータのロード又はメモリ
へのデータのストアを実行する。ロード／ストア・ユニ
ット１３は、メモリ８からロードしたデータをレジスタ
６に伝送し、レジスタ６から送付されたデータをメモリ
８にストアする。ロード／ストア・ユニット１３がメモ
リ８から読み出したデータの一部は高速化のためレジス
タに書き込まず、直接セレクタ１５に入力する（Immedi
ate線）。ロード／ストア・ユニット１３は、セレクタ
１５にトライステート制御信号を送付する。
ド／ストア・ユニット１３は、アドレスバス及び制御バ
ス７、データバス９、並びにメモリ・インターフェース
１４を通じて、メモリ８からデータのロード又はメモリ
へのデータのストアを実行する。ロード／ストア・ユニ
ット１３は、メモリ８からロードしたデータをレジスタ
６に伝送し、レジスタ６から送付されたデータをメモリ
８にストアする。ロード／ストア・ユニット１３がメモ
リ８から読み出したデータの一部は高速化のためレジス
タに書き込まず、直接セレクタ１５に入力する（Immedi
ate線）。ロード／ストア・ユニット１３は、セレクタ
１５にトライステート制御信号を送付する。
【００８８】［故障時の説明］図２及び図３に基づいて
実施例２の並列マルチプロセッサの動作を説明する。並
列マルチプロセッサチップを製造後、ＬＳＩテスタによ
って各ＰＥ２が正常か欠陥かを調べる。検査の結果、Ｐ
Ｅ２０２が内部配線の断線故に動作不良であることが分
かったとする。この時ＬＳＩテスターにより故障が発見
された欠陥ＰＥ２０２に含まれるヒューズ２０５を切断
する。抵抗を通じて電源ラインに接続されたプロセッサ
無効化制御回路（Ｈｉｇｈアクティブ）は、通常ヒュー
ズ５（又は２０５）によって接地されてＬｏｗ論理を出
力するが、ヒューズ２０５が切断されることによってＨ
ｉｇｈ論理になる。プロセッサ無効化制御回路は、スイ
ッチ回路２０３及びセレクタ１５を制御する。
実施例２の並列マルチプロセッサの動作を説明する。並
列マルチプロセッサチップを製造後、ＬＳＩテスタによ
って各ＰＥ２が正常か欠陥かを調べる。検査の結果、Ｐ
Ｅ２０２が内部配線の断線故に動作不良であることが分
かったとする。この時ＬＳＩテスターにより故障が発見
された欠陥ＰＥ２０２に含まれるヒューズ２０５を切断
する。抵抗を通じて電源ラインに接続されたプロセッサ
無効化制御回路（Ｈｉｇｈアクティブ）は、通常ヒュー
ズ５（又は２０５）によって接地されてＬｏｗ論理を出
力するが、ヒューズ２０５が切断されることによってＨ
ｉｇｈ論理になる。プロセッサ無効化制御回路は、スイ
ッチ回路２０３及びセレクタ１５を制御する。
【００８９】プロセッサ無効化制御回路がＨｉｇｈ論理
を出力すると、欠陥ＰＥ１０２のセレクタ１５の２組の
出力端子は全てハイインピーダンス状態（無出力状態）
になる（配線を図示していない。）。スイッチ回路３は
伝送ゲートで構成されており、シーケンサ２１０が出力
するスイッチ回路３の切り替え制御信号と、プロセッサ
無効化制御回路の出力信号とのＯＲ論理（論理和）信号
が、スイッチ回路３の制御端子に入力されている。プロ
セッサ無効化制御回路がＨｉｇｈ論理を出力する場合
は、スイッチ回路３の２個の入力端子は両方とも出力端
子と導通する。通常はシーケンサ２１０が出力するスイ
ッチ回路３の切り替え制御信号によって、スイッチ回路
３は、２個の入力端子を互いに排他的に出力端子に接続
するように切り替え制御されているが、プロセッサ無効
化制御回路がＨｉｇｈ論理を出力する場合（欠陥ＰＥ２
０２）は、スイッチ回路２０３の２個の入力端子が共に
出力端子に接続される。
を出力すると、欠陥ＰＥ１０２のセレクタ１５の２組の
出力端子は全てハイインピーダンス状態（無出力状態）
になる（配線を図示していない。）。スイッチ回路３は
伝送ゲートで構成されており、シーケンサ２１０が出力
するスイッチ回路３の切り替え制御信号と、プロセッサ
無効化制御回路の出力信号とのＯＲ論理（論理和）信号
が、スイッチ回路３の制御端子に入力されている。プロ
セッサ無効化制御回路がＨｉｇｈ論理を出力する場合
は、スイッチ回路３の２個の入力端子は両方とも出力端
子と導通する。通常はシーケンサ２１０が出力するスイ
ッチ回路３の切り替え制御信号によって、スイッチ回路
３は、２個の入力端子を互いに排他的に出力端子に接続
するように切り替え制御されているが、プロセッサ無効
化制御回路がＨｉｇｈ論理を出力する場合（欠陥ＰＥ２
０２）は、スイッチ回路２０３の２個の入力端子が共に
出力端子に接続される。
【００９０】１個のスイッチ回路２０３（図３の左側の
スイッチ回路２０３）は、当該ＰＥ２０２（スイッチ回
路２０３が属するＰＥ）のセレクタ１５の１個の出力端
子（ハイインピーダンス状態である。ＰＥ２０２から右
の隣接ＰＥ２にデータを送付するローカルデータバスに
も接続されている。）と、左の隣接ＰＥ２からＰＥ２０
２にデータを送付するローカルデータバスと、演算機能
ユニット４とを相互に接続する。その結果、左の隣接Ｐ
Ｅ２からＰＥ２０２にデータを送付するローカルデータ
バスと、ＰＥ２０２から右の隣接ＰＥ２にデータを送付
するローカルデータバスとが接続される故に、左の隣接
ＰＥ２から右のＰＥ２に、欠陥ＰＥ２０２を素通りして
（バイパスして）、データが送付される。
スイッチ回路２０３）は、当該ＰＥ２０２（スイッチ回
路２０３が属するＰＥ）のセレクタ１５の１個の出力端
子（ハイインピーダンス状態である。ＰＥ２０２から右
の隣接ＰＥ２にデータを送付するローカルデータバスに
も接続されている。）と、左の隣接ＰＥ２からＰＥ２０
２にデータを送付するローカルデータバスと、演算機能
ユニット４とを相互に接続する。その結果、左の隣接Ｐ
Ｅ２からＰＥ２０２にデータを送付するローカルデータ
バスと、ＰＥ２０２から右の隣接ＰＥ２にデータを送付
するローカルデータバスとが接続される故に、左の隣接
ＰＥ２から右のＰＥ２に、欠陥ＰＥ２０２を素通りして
（バイパスして）、データが送付される。
【００９１】同様に、他の１個のスイッチ回路２０３
（図３の右側のスイッチ回路２０３）は、ＰＥ２０２の
レジスタ６の１個の出力端子（ハイインピーダンス状態
である。ＰＥ２０２から左の隣接ＰＥ２にデータを送付
するローカルデータバスにも接続されている。）と、右
の隣接ＰＥ２からＰＥ２０２にデータを送付するローカ
ルデータバスと、演算機能ユニット４とを相互に接続す
る。その結果、右の隣接ＰＥ２からＰＥ２０２にデータ
を送付するローカルデータバスと、ＰＥ２０２から左の
隣接ＰＥ２にデータを送付するローカルデータバスとが
接続される故に、右の隣接ＰＥ２から左のＰＥ２に、欠
陥ＰＥ２０２を素通りして（バイパスして）、データが
送付される。
（図３の右側のスイッチ回路２０３）は、ＰＥ２０２の
レジスタ６の１個の出力端子（ハイインピーダンス状態
である。ＰＥ２０２から左の隣接ＰＥ２にデータを送付
するローカルデータバスにも接続されている。）と、右
の隣接ＰＥ２からＰＥ２０２にデータを送付するローカ
ルデータバスと、演算機能ユニット４とを相互に接続す
る。その結果、右の隣接ＰＥ２からＰＥ２０２にデータ
を送付するローカルデータバスと、ＰＥ２０２から左の
隣接ＰＥ２にデータを送付するローカルデータバスとが
接続される故に、右の隣接ＰＥ２から左のＰＥ２に、欠
陥ＰＥ２０２を素通りして（バイパスして）、データが
送付される。
【００９２】演算機能ユニット４が実行命令（プログラ
ム）を実行した結果である出力信号は出力されない（レ
ジスタ６の出力端子はハイインピーダンス状態であ
る。）。上記の様にして、欠陥ＰＥ２０２は使用され
ず、且つ欠陥ＰＥの左右の２個のＰＥ２は、当該欠陥Ｐ
Ｅ２０２を素通りして（バイパスして）相互にデータを
送付することが出来る。
ム）を実行した結果である出力信号は出力されない（レ
ジスタ６の出力端子はハイインピーダンス状態であ
る。）。上記の様にして、欠陥ＰＥ２０２は使用され
ず、且つ欠陥ＰＥの左右の２個のＰＥ２は、当該欠陥Ｐ
Ｅ２０２を素通りして（バイパスして）相互にデータを
送付することが出来る。
【００９３】予備ＰＥ２のヒューズ５を導通状態にし
て、予備ＰＥ２を動作させる。又、他の正常なＰＥ２の
ヒューズ５を導通状態にして、正常なＰＥ２を動作させ
る。上記の構成によって、チップ上に１個の欠陥ＰＥ２
０２を含んでいても、予備ＰＥ２を使用することによ
り、当該チップを使用する半導体装置は正常に動作す
る。欠陥ＰＥ２の存在により、欠陥ＰＥ以降の各ＰＥ２
の絶対番地を１つずつ変更する必要があるが、各ＰＥ２
の絶対番地の変更は、ソフトウエアにより行う。
て、予備ＰＥ２を動作させる。又、他の正常なＰＥ２の
ヒューズ５を導通状態にして、正常なＰＥ２を動作させ
る。上記の構成によって、チップ上に１個の欠陥ＰＥ２
０２を含んでいても、予備ＰＥ２を使用することによ
り、当該チップを使用する半導体装置は正常に動作す
る。欠陥ＰＥ２の存在により、欠陥ＰＥ以降の各ＰＥ２
の絶対番地を１つずつ変更する必要があるが、各ＰＥ２
の絶対番地の変更は、ソフトウエアにより行う。
【００９４】チップが欠陥ＰＥ２０２を含まない場合に
は、予備ＰＥ２のヒューズ５を遮断し、予備ＰＥを使用
しない。他の全てのＰＥ２のヒューズ５を導通状態にし
て、これらの正常なＰＥ２を動作させる。当該チップを
使用する半導体装置は正常に動作する。
は、予備ＰＥ２のヒューズ５を遮断し、予備ＰＥを使用
しない。他の全てのＰＥ２のヒューズ５を導通状態にし
て、これらの正常なＰＥ２を動作させる。当該チップを
使用する半導体装置は正常に動作する。
【００９５】実施例２の各ＰＥ２は、通常のマルチプロ
セッサ構成であったが、他の実施例においては、図１の
実施例と同様に各ＰＥはＳＩＭＤ型のマイクロプロセッ
サである。
セッサ構成であったが、他の実施例においては、図１の
実施例と同様に各ＰＥはＳＩＭＤ型のマイクロプロセッ
サである。
【００９６】《実施例３》図４は、本発明の実施例３の
冗長度を有する並列マルチプロセッサの半導体装置の構
成を図示する。以下本発明の実施例３を図４を参照しな
がら説明する。図４において、半導体基板は、複数のプ
ロセッサ要素（ＰＥ）２及び３０２（ＰＥ３０２は欠陥
プロセッサ）、ＰＥ２と同数のメモリ８、入出力用パッ
ド１２、制御用メモリ１６、及びクロスバー回路網１７
を有する。半導体基板１は、予備のＰＥ及び予備のＰＥ
に対応するメモリ８を含む。予備のＰＥ２及びそれに対
応するメモリ８は、通常のＰＥ２及びそれに対応するメ
モリ８と同一の構成を有する。
冗長度を有する並列マルチプロセッサの半導体装置の構
成を図示する。以下本発明の実施例３を図４を参照しな
がら説明する。図４において、半導体基板は、複数のプ
ロセッサ要素（ＰＥ）２及び３０２（ＰＥ３０２は欠陥
プロセッサ）、ＰＥ２と同数のメモリ８、入出力用パッ
ド１２、制御用メモリ１６、及びクロスバー回路網１７
を有する。半導体基板１は、予備のＰＥ及び予備のＰＥ
に対応するメモリ８を含む。予備のＰＥ２及びそれに対
応するメモリ８は、通常のＰＥ２及びそれに対応するメ
モリ８と同一の構成を有する。
【００９７】各ＰＥ２とクロスバー回路網１７とは、ア
ドレスバス及び制御バス（ＲＥＡＤ／ＷＲＩＴＥ制御
等）３０７とデータバス３０９とで接続されている。ク
ロスバー回路網１７と各メモリ８とは、アドレスバス及
び制御バス（ＲＥＡＤ／ＷＲＩＴＥ制御等）７とデータ
バス９とで接続されている。クロスバー回路網１７は、
任意のＰＥ２（アドレスバス及び制御バス３０７とデー
タバス３０９）と、任意のメモリ８（アドレスバス及び
制御バス７とデータバス９）とを接続する。
ドレスバス及び制御バス（ＲＥＡＤ／ＷＲＩＴＥ制御
等）３０７とデータバス３０９とで接続されている。ク
ロスバー回路網１７と各メモリ８とは、アドレスバス及
び制御バス（ＲＥＡＤ／ＷＲＩＴＥ制御等）７とデータ
バス９とで接続されている。クロスバー回路網１７は、
任意のＰＥ２（アドレスバス及び制御バス３０７とデー
タバス３０９）と、任意のメモリ８（アドレスバス及び
制御バス７とデータバス９）とを接続する。
【００９８】［動作の説明］図４をもとにして動作を説
明する。各メモリ８は、固有の上位メモリアドレス（各
メモリの容量以上のアドレスであって、複数のメモリ８
を相互に識別するためのアドレス）を割り付けられてい
るが、各ＰＥに固定的に割り付けられて使用される訳で
はなく、制御用メモリ１６に記憶されるデータに基づい
てハードウェア的に（クロスバー回路網１７によって任
意に接続を変更して）再マッピングされる。
明する。各メモリ８は、固有の上位メモリアドレス（各
メモリの容量以上のアドレスであって、複数のメモリ８
を相互に識別するためのアドレス）を割り付けられてい
るが、各ＰＥに固定的に割り付けられて使用される訳で
はなく、制御用メモリ１６に記憶されるデータに基づい
てハードウェア的に（クロスバー回路網１７によって任
意に接続を変更して）再マッピングされる。
【００９９】また各ＰＥ２自体及び各ＰＥ２の内部のレ
ジスタ等も固有の下位アドレス及び固有の上位アドレス
（複数のＰＥ２を相互に識別するためのアドレス）を有
するが、同様に制御用メモリ１６に記憶されるデータに
基づいて再マッピングされる。制御用メモリ１６は、故
障のＰＥ（欠陥ＰＥ）３０２のアドレスを記憶し、欠陥
ＰＥ３０２以外の正常なＰＥ２及び予備のＰＥ２の各ア
ドレスバス及び制御バス３０７並びにデータバス３０９
と、各メモリ８のアドレスバス及び制御バス７並びにデ
ータバス９とを矛盾なく再配置して接続する。
ジスタ等も固有の下位アドレス及び固有の上位アドレス
（複数のＰＥ２を相互に識別するためのアドレス）を有
するが、同様に制御用メモリ１６に記憶されるデータに
基づいて再マッピングされる。制御用メモリ１６は、故
障のＰＥ（欠陥ＰＥ）３０２のアドレスを記憶し、欠陥
ＰＥ３０２以外の正常なＰＥ２及び予備のＰＥ２の各ア
ドレスバス及び制御バス３０７並びにデータバス３０９
と、各メモリ８のアドレスバス及び制御バス７並びにデ
ータバス９とを矛盾なく再配置して接続する。
【０１００】再マッピングは、具体的には下記の方法に
よる。各ＰＥは、上位アドレス比較器（排他ゲートであ
って、アドレス信号が、そのＰＥを指定しているか否か
を判断する。）と、その一方の入力端子に接続されたレ
ジスタを有する。再割付後の各ＰＥの上位アドレス（制
御用メモリ１６の出力信号であって、欠陥ＰＥ３０２以
外の正常なＰＥ２及び予備のＰＥ２を連続するアドレス
空間に再配置したアドレス）を当該レジスタにロードす
る。
よる。各ＰＥは、上位アドレス比較器（排他ゲートであ
って、アドレス信号が、そのＰＥを指定しているか否か
を判断する。）と、その一方の入力端子に接続されたレ
ジスタを有する。再割付後の各ＰＥの上位アドレス（制
御用メモリ１６の出力信号であって、欠陥ＰＥ３０２以
外の正常なＰＥ２及び予備のＰＥ２を連続するアドレス
空間に再配置したアドレス）を当該レジスタにロードす
る。
【０１０１】各ＰＥ固有の上位アドレス比較器（排他ゲ
ート）の一方の入力端子にアドレス信号の上位アドレス
を入力することによって、上位アドレス比較器は、再配
置したアドレスと一致するアドレス信号を入力すると、
当該アドレス信号がそのＰＥを指定すると認識する。こ
のようにして、欠陥ＰＥを除外して、正常なＰＥ２及び
予備ＰＥ２を連続するアドレス空間に再割り付けするこ
とが出来る。アドレスバス及び制御バス３０７上を、再
割付後の各ＰＥのアドレスが伝送される。
ート）の一方の入力端子にアドレス信号の上位アドレス
を入力することによって、上位アドレス比較器は、再配
置したアドレスと一致するアドレス信号を入力すると、
当該アドレス信号がそのＰＥを指定すると認識する。こ
のようにして、欠陥ＰＥを除外して、正常なＰＥ２及び
予備ＰＥ２を連続するアドレス空間に再割り付けするこ
とが出来る。アドレスバス及び制御バス３０７上を、再
割付後の各ＰＥのアドレスが伝送される。
【０１０２】チップが欠陥ＰＥ３０２を含まない場合
は、予備ＰＥを除外して、正常なＰＥ２を連続するアド
レス空間に割り付ける。予備ＰＥに最後尾のアドレスを
割り振っている場合は、デフォルトの（既定の）アドレ
ス割り付けにより、各ＰＥ２は連続するアドレス空間に
割り付けられている。上記の様にして、当該チップを含
む半導体装置は正常に動作する。クロスバー回路網１７
は、欠陥ＰＥ３０２の除外又は故障メモリの除外のため
の再マッピングをすることのみを目的とするものではな
い。クロスバー回路網１７は、複数のＰＥ２が同一のメ
モリ８を同時に使用する場合の制御、１個のＰＥ２が任
意のメモリ８にアクセスさせる制御等のメモリ管理に有
効である。
は、予備ＰＥを除外して、正常なＰＥ２を連続するアド
レス空間に割り付ける。予備ＰＥに最後尾のアドレスを
割り振っている場合は、デフォルトの（既定の）アドレ
ス割り付けにより、各ＰＥ２は連続するアドレス空間に
割り付けられている。上記の様にして、当該チップを含
む半導体装置は正常に動作する。クロスバー回路網１７
は、欠陥ＰＥ３０２の除外又は故障メモリの除外のため
の再マッピングをすることのみを目的とするものではな
い。クロスバー回路網１７は、複数のＰＥ２が同一のメ
モリ８を同時に使用する場合の制御、１個のＰＥ２が任
意のメモリ８にアクセスさせる制御等のメモリ管理に有
効である。
【０１０３】一般にソフトウェア（特にＯＳ）では論理
アドレスを使用し、論理アドレスと物理アドレスの変換
テーブルを有する。変換テーブル上では、欠陥ＰＥ又は
欠陥メモリには論理アドレスを割り付けない。これを利
用して、ソフトウエアでアドレスの再配置を行うことも
出来る。ＯＳの初期化時に、制御用メモリ１６は欠陥Ｐ
Ｅ又は欠陥メモリのアドレス情報をＯＳに送付する。Ｏ
Ｓは、欠陥ＰＥ又は欠陥メモリの物理的アドレスを除外
して、物理的アドレスと論理アドレスとの変換テーブル
を生成する。このようにして、アドレスの再配置が実行
される。
アドレスを使用し、論理アドレスと物理アドレスの変換
テーブルを有する。変換テーブル上では、欠陥ＰＥ又は
欠陥メモリには論理アドレスを割り付けない。これを利
用して、ソフトウエアでアドレスの再配置を行うことも
出来る。ＯＳの初期化時に、制御用メモリ１６は欠陥Ｐ
Ｅ又は欠陥メモリのアドレス情報をＯＳに送付する。Ｏ
Ｓは、欠陥ＰＥ又は欠陥メモリの物理的アドレスを除外
して、物理的アドレスと論理アドレスとの変換テーブル
を生成する。このようにして、アドレスの再配置が実行
される。
【０１０４】《実施例４》図５は、本発明の実施例４の
冗長度を有する並列マルチプロセッサの半導体装置の構
成を図示する。以下本発明の実施例４を図５を参照しな
がら説明する。実施例４の並列マルチプロセッサは、実
施例１の並列マルチプロセッサと類似する構成を有する
が、実施例４の各ＰＥ２は、ＳＩＭＤ形式の制御ではな
く通常のマルチプロセッサ構成となっている。各ＰＥ２
のプログラムは、各ＰＥ２に対応するメモリ８からそれ
ぞれ別個に読み込まれる。又、実施例４の各ＰＥ２は、
左右のＰＥ２からデータを入力するローカルバスの入力
部にラッチ回路１８を有する。それ以外の部分について
は、実施例４の並列マルチプロセッサは、実施例１の並
列マルチプロセッサと同一である。
冗長度を有する並列マルチプロセッサの半導体装置の構
成を図示する。以下本発明の実施例４を図５を参照しな
がら説明する。実施例４の並列マルチプロセッサは、実
施例１の並列マルチプロセッサと類似する構成を有する
が、実施例４の各ＰＥ２は、ＳＩＭＤ形式の制御ではな
く通常のマルチプロセッサ構成となっている。各ＰＥ２
のプログラムは、各ＰＥ２に対応するメモリ８からそれ
ぞれ別個に読み込まれる。又、実施例４の各ＰＥ２は、
左右のＰＥ２からデータを入力するローカルバスの入力
部にラッチ回路１８を有する。それ以外の部分について
は、実施例４の並列マルチプロセッサは、実施例１の並
列マルチプロセッサと同一である。
【０１０５】図５において、半導体基板１は、複数のプ
ロセッサ要素（ＰＥ）２及び４０２（ＰＥ４０２は欠陥
プロセッサ）、ＰＥ２と同数のメモリ８、及び入出力用
パッド１２（配線は記載を省略している。）を有する。
半導体基板１は、予備のＰＥ２及び予備のＰＥ２に対応
するメモリ８を含む。予備のＰＥ２及びそれに対応する
メモリ８は、通常のＰＥ２及びそれに対応するメモリ８
と同一の構成を有する。各ＰＥ２と、それぞれに対応付
けられた各メモリ８とは、アドレスバス及び制御バス７
とデータバス９とで接続されている。
ロセッサ要素（ＰＥ）２及び４０２（ＰＥ４０２は欠陥
プロセッサ）、ＰＥ２と同数のメモリ８、及び入出力用
パッド１２（配線は記載を省略している。）を有する。
半導体基板１は、予備のＰＥ２及び予備のＰＥ２に対応
するメモリ８を含む。予備のＰＥ２及びそれに対応する
メモリ８は、通常のＰＥ２及びそれに対応するメモリ８
と同一の構成を有する。各ＰＥ２と、それぞれに対応付
けられた各メモリ８とは、アドレスバス及び制御バス７
とデータバス９とで接続されている。
【０１０６】各ＰＥ２は、２個のスイッチ回路３、演算
機能ユニット４、ヒューズ５、レジスタ６、ラッチ回路
１８を有する。欠陥ＰＥ４０２も同様の回路を有する
が、説明上の便宜の目的で、スイッチ回路の符号を４０
３、ヒューズの符号を４０５、ラッチ回路を４１８とす
る。
機能ユニット４、ヒューズ５、レジスタ６、ラッチ回路
１８を有する。欠陥ＰＥ４０２も同様の回路を有する
が、説明上の便宜の目的で、スイッチ回路の符号を４０
３、ヒューズの符号を４０５、ラッチ回路を４１８とす
る。
【０１０７】各ＰＥ２間でローカルバスを通じてデータ
通信を行う時に、データの入力タイミングが予測したタ
イミングとずれる場合がある。ラッチ回路１８は、隣接
するＰＥ間のデータ通信のタイミング誤差を吸収する。
ラッチ回路１８はトランスペアレントラッチである。即
ち、ラッチ回路１８はＤタイプのフリップフロップ等の
エッジトリガー型の構成ではなく、制御信号（クロッ
ク）がＨｉｇｈ論理であれば入力データをそのまま透過
して出力し（トランスペアレントに出力し）、Ｌｏｗ論
理に遷移した時点のデータを保持する構成を有する。従
って、制御信号（クロック）がＨｉｇｈ論理のまま保持
されると、ラッチ回路１８はラッチ動作を行わない。
通信を行う時に、データの入力タイミングが予測したタ
イミングとずれる場合がある。ラッチ回路１８は、隣接
するＰＥ間のデータ通信のタイミング誤差を吸収する。
ラッチ回路１８はトランスペアレントラッチである。即
ち、ラッチ回路１８はＤタイプのフリップフロップ等の
エッジトリガー型の構成ではなく、制御信号（クロッ
ク）がＨｉｇｈ論理であれば入力データをそのまま透過
して出力し（トランスペアレントに出力し）、Ｌｏｗ論
理に遷移した時点のデータを保持する構成を有する。従
って、制御信号（クロック）がＨｉｇｈ論理のまま保持
されると、ラッチ回路１８はラッチ動作を行わない。
【０１０８】［動作の説明］並列マルチプロセッサチッ
プを製造後、ＬＳＩテスタによって各ＰＥ２が正常か欠
陥かを調べる。検査の結果、ＰＥ４０２が内部配線の断
線等故に動作不良であることが分かったとする。この時
ＬＳＩテスターにより故障が発見された欠陥ＰＥ４０２
に含まれるヒューズ４０５を切断する。抵抗を通じて電
源ラインに接続されたプロセッサ無効化制御回路（Ｈｉ
ｇｈアクティブ）は、通常ヒューズ５（又は４０５）に
よって接地されてＬｏｗ論理を出力するが、ヒューズ４
０５が切断されることによってＨｉｇｈ論理になる。プ
ロセッサ無効化制御回路は、実施例１と同様にスイッチ
回路４０３及びレジスタ６を制御する他、ラッチ回路４
１８を制御する。
プを製造後、ＬＳＩテスタによって各ＰＥ２が正常か欠
陥かを調べる。検査の結果、ＰＥ４０２が内部配線の断
線等故に動作不良であることが分かったとする。この時
ＬＳＩテスターにより故障が発見された欠陥ＰＥ４０２
に含まれるヒューズ４０５を切断する。抵抗を通じて電
源ラインに接続されたプロセッサ無効化制御回路（Ｈｉ
ｇｈアクティブ）は、通常ヒューズ５（又は４０５）に
よって接地されてＬｏｗ論理を出力するが、ヒューズ４
０５が切断されることによってＨｉｇｈ論理になる。プ
ロセッサ無効化制御回路は、実施例１と同様にスイッチ
回路４０３及びレジスタ６を制御する他、ラッチ回路４
１８を制御する。
【０１０９】プロセッサ無効化制御回路のスイッチ回路
４０３及びレジスタ６に対する制御は、実施例１と同様
である故に、説明を省略する。ラッチ回路１８（又は４
１８）のクロック入力端子には、通常のクロック信号と
プロセッサ無効化制御回路の出力信号とのＯＲ論理（論
理和）信号が入力されている。プロセッサ無効化制御回
路がＨｉｇｈ論理を出力する場合は、ラッチ回路４１８
のクロック入力端子の入力信号はＨｉｇｈ論理に保持さ
れる故に、ローカルバスを通じて隣接ＰＥから欠陥ＰＥ
４０２に伝送されたデータはトランスペアレントに入力
される。
４０３及びレジスタ６に対する制御は、実施例１と同様
である故に、説明を省略する。ラッチ回路１８（又は４
１８）のクロック入力端子には、通常のクロック信号と
プロセッサ無効化制御回路の出力信号とのＯＲ論理（論
理和）信号が入力されている。プロセッサ無効化制御回
路がＨｉｇｈ論理を出力する場合は、ラッチ回路４１８
のクロック入力端子の入力信号はＨｉｇｈ論理に保持さ
れる故に、ローカルバスを通じて隣接ＰＥから欠陥ＰＥ
４０２に伝送されたデータはトランスペアレントに入力
される。
【０１１０】実施例１において説明した様に、欠陥ＰＥ
４０２のヒューズ４０５を切断することによって、右側
の隣接ＰＥ２から欠陥ＰＥ４０２に伝送されたデータ
は、そのまま欠陥ＰＥ４０２の左側の隣接ＰＥ２に伝送
される。左側の隣接ＰＥ２から欠陥ＰＥ４０２に伝送さ
れたデータは、そのまま欠陥ＰＥ４０２の右側の隣接Ｐ
Ｅ２に伝送される。欠陥ＰＥ４０２の左右のＰＥ２間の
データ通信時に、欠陥ＰＥ４０２のラッチ回路４１８が
データをラッチすると、ローカルバス上で余分なラッチ
が発生する故に、欠陥ＰＥ４０２の左右のＰＥ２のラッ
チ回路１８がラッチミスする可能性がある。実施例４に
おいては、欠陥ＰＥ４０２のラッチ回路４１８がトラン
スペアレント動作をすることによって、欠陥ＰＥ４０２
の左右のＰＥ２間のデータ通信のラッチミスを防ぐこと
が出来る。
４０２のヒューズ４０５を切断することによって、右側
の隣接ＰＥ２から欠陥ＰＥ４０２に伝送されたデータ
は、そのまま欠陥ＰＥ４０２の左側の隣接ＰＥ２に伝送
される。左側の隣接ＰＥ２から欠陥ＰＥ４０２に伝送さ
れたデータは、そのまま欠陥ＰＥ４０２の右側の隣接Ｐ
Ｅ２に伝送される。欠陥ＰＥ４０２の左右のＰＥ２間の
データ通信時に、欠陥ＰＥ４０２のラッチ回路４１８が
データをラッチすると、ローカルバス上で余分なラッチ
が発生する故に、欠陥ＰＥ４０２の左右のＰＥ２のラッ
チ回路１８がラッチミスする可能性がある。実施例４に
おいては、欠陥ＰＥ４０２のラッチ回路４１８がトラン
スペアレント動作をすることによって、欠陥ＰＥ４０２
の左右のＰＥ２間のデータ通信のラッチミスを防ぐこと
が出来る。
【０１１１】故障のない正常なＰＥ２及び予備のＰＥ２
についてはヒューズ５は導通状態にして（プロセッサ無
効化制御回路がＬｏｗ論理を出力する。）、正常なＰＥ
２及び予備のＰＥ２を動作させる。プロセッサ無効化制
御回路がＬｏｗ論理を出力する場合は、ラッチ回路１８
は、クロック信号をクロック入力端子に入力し、隣接Ｐ
Ｅ２との通信時に各クロックサイクル毎にデータをラッ
チしてタイミングエラーを吸収する。
についてはヒューズ５は導通状態にして（プロセッサ無
効化制御回路がＬｏｗ論理を出力する。）、正常なＰＥ
２及び予備のＰＥ２を動作させる。プロセッサ無効化制
御回路がＬｏｗ論理を出力する場合は、ラッチ回路１８
は、クロック信号をクロック入力端子に入力し、隣接Ｐ
Ｅ２との通信時に各クロックサイクル毎にデータをラッ
チしてタイミングエラーを吸収する。
【０１１２】上記の構成によって、チップ上に１個の欠
陥ＰＥ４０２を含んでいても、予備ＰＥ２を使用するこ
とにより、当該チップを使用する半導体装置は正常に動
作する。欠陥ＰＥ４０２の存在により、欠陥ＰＥ以降の
各ＰＥ２の絶対番地を１つずつ変更する必要があるが、
各ＰＥ２の絶対番地の変更は、ソフトウエアにより行
う。
陥ＰＥ４０２を含んでいても、予備ＰＥ２を使用するこ
とにより、当該チップを使用する半導体装置は正常に動
作する。欠陥ＰＥ４０２の存在により、欠陥ＰＥ以降の
各ＰＥ２の絶対番地を１つずつ変更する必要があるが、
各ＰＥ２の絶対番地の変更は、ソフトウエアにより行
う。
【０１１３】チップが欠陥ＰＥ４０２を含まない場合に
は、予備ＰＥ２のヒューズ５を遮断し、予備ＰＥを使用
しない。他の全てのＰＥ２のヒューズ５を導通状態にし
て、これらの正常なＰＥ２を動作させる。当該チップを
使用する半導体装置は正常に動作する。
は、予備ＰＥ２のヒューズ５を遮断し、予備ＰＥを使用
しない。他の全てのＰＥ２のヒューズ５を導通状態にし
て、これらの正常なＰＥ２を動作させる。当該チップを
使用する半導体装置は正常に動作する。
【０１１４】《実施例５》図６は、本発明の実施例５の
冗長度を有する並列マルチプロセッサの半導体装置の構
成を図示する。以下本発明の実施例５を図６を参照しな
がら説明する。実施例５の並列マルチプロセッサは、実
施例４の並列マルチプロセッサと類似する構成を有す
る。実施例４の各ＰＥ２はラッチ回路１８を有していた
が、実施例５の各ＰＥは、左右のＰＥ２からデータを入
力するローカルバスの入力部に８段の多段ラッチ回路
（８段のレジスタ）１９を有する。それ以外の部分につ
いては、実施例５の並列マルチプロセッサは、実施例４
の並列マルチプロセッサと同一である。
冗長度を有する並列マルチプロセッサの半導体装置の構
成を図示する。以下本発明の実施例５を図６を参照しな
がら説明する。実施例５の並列マルチプロセッサは、実
施例４の並列マルチプロセッサと類似する構成を有す
る。実施例４の各ＰＥ２はラッチ回路１８を有していた
が、実施例５の各ＰＥは、左右のＰＥ２からデータを入
力するローカルバスの入力部に８段の多段ラッチ回路
（８段のレジスタ）１９を有する。それ以外の部分につ
いては、実施例５の並列マルチプロセッサは、実施例４
の並列マルチプロセッサと同一である。
【０１１５】図６において、半導体基板１は、複数のプ
ロセッサ要素（ＰＥ）２及び５０２（ＰＥ５０２は欠陥
プロセッサ）、ＰＥ２と同数のメモリ８、及び入出力用
パッド１２（配線は記載を省略している。）を有する。
半導体基板１は、予備のＰＥ２及び予備のＰＥ２に対応
するメモリ８を含む。予備のＰＥ２及びそれに対応する
メモリ８は、通常のＰＥ２及びそれに対応するメモリ８
と同一の構成を有する。各ＰＥ２と、それぞれに対応付
けられた各メモリ８とは、アドレスバス及び制御バス７
とデータバス９とで接続されている。
ロセッサ要素（ＰＥ）２及び５０２（ＰＥ５０２は欠陥
プロセッサ）、ＰＥ２と同数のメモリ８、及び入出力用
パッド１２（配線は記載を省略している。）を有する。
半導体基板１は、予備のＰＥ２及び予備のＰＥ２に対応
するメモリ８を含む。予備のＰＥ２及びそれに対応する
メモリ８は、通常のＰＥ２及びそれに対応するメモリ８
と同一の構成を有する。各ＰＥ２と、それぞれに対応付
けられた各メモリ８とは、アドレスバス及び制御バス７
とデータバス９とで接続されている。
【０１１６】各ＰＥ２は、２個のスイッチ回路３、演算
機能ユニット４、ヒューズ５、レジスタ６、８段の多段
ラッチ回路１９を有する。欠陥ＰＥ５０２も同様の回路
を有するが、説明上の便宜の目的で、スイッチ回路の符
号を５０３、ヒューズの符号を５０５、８段の多段ラッ
チ回路を５１９とする。
機能ユニット４、ヒューズ５、レジスタ６、８段の多段
ラッチ回路１９を有する。欠陥ＰＥ５０２も同様の回路
を有するが、説明上の便宜の目的で、スイッチ回路の符
号を５０３、ヒューズの符号を５０５、８段の多段ラッ
チ回路を５１９とする。
【０１１７】各ＰＥ２間でローカルバスを通じてデータ
通信を行う時に、データの入力タイミングが予測したタ
イミングとずれる場合がある。ラッチ回路１９は、隣接
するＰＥ間のデータ通信のタイミング誤差を吸収する。
８段の多段ラッチ回路１９はトランスペアレント型であ
る。レーシングが起こらないように２相クロック信号
を、多段ラッチ回路１９の各ステージに、一段置きに
（隣接するステージのクロック信号のタイミングが重な
らないように）与える。８段の多段ラッチ回路１９は、
８段の先入れ先出しレジスタ回路（ＦＩＦＯFirst In F
irst Out）を構成している。
通信を行う時に、データの入力タイミングが予測したタ
イミングとずれる場合がある。ラッチ回路１９は、隣接
するＰＥ間のデータ通信のタイミング誤差を吸収する。
８段の多段ラッチ回路１９はトランスペアレント型であ
る。レーシングが起こらないように２相クロック信号
を、多段ラッチ回路１９の各ステージに、一段置きに
（隣接するステージのクロック信号のタイミングが重な
らないように）与える。８段の多段ラッチ回路１９は、
８段の先入れ先出しレジスタ回路（ＦＩＦＯFirst In F
irst Out）を構成している。
【０１１８】実施例４と同様に、多段ラッチ回路１９
は、制御信号（クロック）がＨｉｇｈ論理であれば入力
データをそのまま透過して出力し（トランスペアレント
に出力し）、Ｌｏｗ論理に遷移した時点のデータを保持
する構成を有する。従って、制御信号（クロック）がＨ
ｉｇｈ論理のまま保持されると、多段ラッチ回路１９は
ラッチ動作を行わない。
は、制御信号（クロック）がＨｉｇｈ論理であれば入力
データをそのまま透過して出力し（トランスペアレント
に出力し）、Ｌｏｗ論理に遷移した時点のデータを保持
する構成を有する。従って、制御信号（クロック）がＨ
ｉｇｈ論理のまま保持されると、多段ラッチ回路１９は
ラッチ動作を行わない。
【０１１９】［動作の説明］並列マルチプロセッサチッ
プを製造後、ＬＳＩテスタによって各ＰＥ２が正常か欠
陥かを調べる。検査の結果、ＰＥ５０２が内部配線の断
線故に動作不良であることが分かったとする。この時Ｌ
ＳＩテスターにより故障が発見された欠陥ＰＥ５０２に
含まれるヒューズ５０５を切断する。抵抗を通じて電源
ラインに接続されたプロセッサ無効化制御回路（Ｈｉｇ
ｈアクティブ）は、通常ヒューズ５（又は５０５）によ
って接地されてＬｏｗ論理を出力するが、ヒューズ５０
５が切断されることによってＨｉｇｈ論理になる。プロ
セッサ無効化制御回路は、実施例１と同様にスイッチ回
路５０３及びレジスタ６を制御する他、多段ラッチ回路
５１９を制御する。
プを製造後、ＬＳＩテスタによって各ＰＥ２が正常か欠
陥かを調べる。検査の結果、ＰＥ５０２が内部配線の断
線故に動作不良であることが分かったとする。この時Ｌ
ＳＩテスターにより故障が発見された欠陥ＰＥ５０２に
含まれるヒューズ５０５を切断する。抵抗を通じて電源
ラインに接続されたプロセッサ無効化制御回路（Ｈｉｇ
ｈアクティブ）は、通常ヒューズ５（又は５０５）によ
って接地されてＬｏｗ論理を出力するが、ヒューズ５０
５が切断されることによってＨｉｇｈ論理になる。プロ
セッサ無効化制御回路は、実施例１と同様にスイッチ回
路５０３及びレジスタ６を制御する他、多段ラッチ回路
５１９を制御する。
【０１２０】プロセッサ無効化制御回路のスイッチ回路
５０３及びレジスタ６に対する制御は、実施例４と同様
である故に、説明を省略する。多段ラッチ回路１９（又
は５１９）のクロック入力端子には、通常のクロック信
号とプロセッサ無効化制御回路の出力信号とのＯＲ論理
（論理和）信号が入力されている。プロセッサ無効化制
御回路がＨｉｇｈ論理を出力する場合は、多段ラッチ回
路５１９のクロック入力端子の入力信号はＨｉｇｈ論理
に保持される故に、ローカルバスを通じて隣接ＰＥから
欠陥ＰＥ５０２に伝送されたデータはトランスペアレン
トに入力されてそのまま出力される。
５０３及びレジスタ６に対する制御は、実施例４と同様
である故に、説明を省略する。多段ラッチ回路１９（又
は５１９）のクロック入力端子には、通常のクロック信
号とプロセッサ無効化制御回路の出力信号とのＯＲ論理
（論理和）信号が入力されている。プロセッサ無効化制
御回路がＨｉｇｈ論理を出力する場合は、多段ラッチ回
路５１９のクロック入力端子の入力信号はＨｉｇｈ論理
に保持される故に、ローカルバスを通じて隣接ＰＥから
欠陥ＰＥ５０２に伝送されたデータはトランスペアレン
トに入力されてそのまま出力される。
【０１２１】一般的にラッチ回路やバスでは遅延が発生
する。クロック信号の周波数が高い場合には、１クロッ
クのタイミング内でデータを多段ラッチ回路の入力端子
から出力端子までトランスペアレントに伝送することは
困難である。多段ラッチ回路１９は、ラッチの一部をパ
イプライン制御する（多段ラッチの途中でデータを取り
出せる様にする。）。実施例５においては４段目のラッ
チでデータを取り出し、多段ラッチ回路１９の出力端子
から出力する。これにより、多段ラッチ回路１９内部で
の信号の伝送遅延を無視できる程度に小さくする。パイ
プラインの位置（途中でのデータの取り出し口）は、遅
延がバランスするように設ける。ＦＩＦＯは、データ処
理系の処理時間の変動を吸収するために設けられている
故に、パイプラインを追加しても性能への影響はほとん
どない。
する。クロック信号の周波数が高い場合には、１クロッ
クのタイミング内でデータを多段ラッチ回路の入力端子
から出力端子までトランスペアレントに伝送することは
困難である。多段ラッチ回路１９は、ラッチの一部をパ
イプライン制御する（多段ラッチの途中でデータを取り
出せる様にする。）。実施例５においては４段目のラッ
チでデータを取り出し、多段ラッチ回路１９の出力端子
から出力する。これにより、多段ラッチ回路１９内部で
の信号の伝送遅延を無視できる程度に小さくする。パイ
プラインの位置（途中でのデータの取り出し口）は、遅
延がバランスするように設ける。ＦＩＦＯは、データ処
理系の処理時間の変動を吸収するために設けられている
故に、パイプラインを追加しても性能への影響はほとん
どない。
【０１２２】実施例１において説明した様に、欠陥ＰＥ
５０２のヒューズ５０５を切断することによって、右側
の隣接ＰＥ２から欠陥ＰＥ５０２に伝送されたデータ
は、そのまま欠陥ＰＥ５０２の左側の隣接ＰＥ２に伝送
される。左側の隣接ＰＥ２から欠陥ＰＥ５０２に伝送さ
れたデータは、そのまま欠陥ＰＥ５０２の右側の隣接Ｐ
Ｅ２に伝送される。実施例５においては、欠陥ＰＥ５０
２の多段ラッチ回路５１９がトランスペアレント動作を
することによって、欠陥ＰＥ５０２の左右のＰＥ２間の
データ通信のラッチミスを防ぐことが出来る。
５０２のヒューズ５０５を切断することによって、右側
の隣接ＰＥ２から欠陥ＰＥ５０２に伝送されたデータ
は、そのまま欠陥ＰＥ５０２の左側の隣接ＰＥ２に伝送
される。左側の隣接ＰＥ２から欠陥ＰＥ５０２に伝送さ
れたデータは、そのまま欠陥ＰＥ５０２の右側の隣接Ｐ
Ｅ２に伝送される。実施例５においては、欠陥ＰＥ５０
２の多段ラッチ回路５１９がトランスペアレント動作を
することによって、欠陥ＰＥ５０２の左右のＰＥ２間の
データ通信のラッチミスを防ぐことが出来る。
【０１２３】正常なＰＥ２及び予備のＰＥ２については
ヒューズ５は導通状態にして（プロセッサ無効化制御回
路がＬｏｗ論理を出力する。）、正常なＰＥ２及び予備
のＰＥ２を動作させる。プロセッサ無効化制御回路がＬ
ｏｗ論理を出力する場合は、多段ラッチ回路１９は、ク
ロック信号をクロック入力端子に入力し、隣接ＰＥ２と
の通信時に各クロックサイクル毎にデータをラッチして
タイミングエラー及びデータ処理系の処理時間の変動を
吸収する。
ヒューズ５は導通状態にして（プロセッサ無効化制御回
路がＬｏｗ論理を出力する。）、正常なＰＥ２及び予備
のＰＥ２を動作させる。プロセッサ無効化制御回路がＬ
ｏｗ論理を出力する場合は、多段ラッチ回路１９は、ク
ロック信号をクロック入力端子に入力し、隣接ＰＥ２と
の通信時に各クロックサイクル毎にデータをラッチして
タイミングエラー及びデータ処理系の処理時間の変動を
吸収する。
【０１２４】上記の構成によって、チップ上に１個の欠
陥ＰＥ５０２を含んでいても、予備ＰＥ２を使用するこ
とにより、当該チップを使用する半導体装置は正常に動
作する。欠陥ＰＥ５０２の存在により、欠陥ＰＥ以降の
各ＰＥ２の絶対番地を１つずつ変更する必要があるが、
各ＰＥ２の絶対番地の変更は、ソフトウエアにより行
う。
陥ＰＥ５０２を含んでいても、予備ＰＥ２を使用するこ
とにより、当該チップを使用する半導体装置は正常に動
作する。欠陥ＰＥ５０２の存在により、欠陥ＰＥ以降の
各ＰＥ２の絶対番地を１つずつ変更する必要があるが、
各ＰＥ２の絶対番地の変更は、ソフトウエアにより行
う。
【０１２５】チップが欠陥ＰＥ５０２を含まない場合に
は、予備ＰＥ２のヒューズ５を遮断し、予備ＰＥ２を使
用しない。他の全てのＰＥ２のヒューズ５を導通状態に
して、これらの正常なＰＥ２を動作させる。当該チップ
を使用する半導体装置は正常に動作する。
は、予備ＰＥ２のヒューズ５を遮断し、予備ＰＥ２を使
用しない。他の全てのＰＥ２のヒューズ５を導通状態に
して、これらの正常なＰＥ２を動作させる。当該チップ
を使用する半導体装置は正常に動作する。
【０１２６】《実施例６》図７は、本発明の実施例６の
冗長度を有する並列マルチプロセッサの半導体装置の構
成を図示する。以下本発明の実施例６を図７を参照しな
がら説明する。図７において、半導体基板１は、複数の
プロセッサ要素（ＰＥ）２及び６０２（ＰＥ６０２は欠
陥プロセッサ）、ＰＥ２と同数のメモリ８、及び入出力
用パッド１２（配線は記載を省略している。）を有す
る。半導体基板１は、予備のＰＥ２及び予備のＰＥ２に
対応するメモリ８を含む。予備のＰＥ２及びそれに対応
するメモリ８は、通常のＰＥ２及びそれに対応するメモ
リ８と同一の構成を有する。
冗長度を有する並列マルチプロセッサの半導体装置の構
成を図示する。以下本発明の実施例６を図７を参照しな
がら説明する。図７において、半導体基板１は、複数の
プロセッサ要素（ＰＥ）２及び６０２（ＰＥ６０２は欠
陥プロセッサ）、ＰＥ２と同数のメモリ８、及び入出力
用パッド１２（配線は記載を省略している。）を有す
る。半導体基板１は、予備のＰＥ２及び予備のＰＥ２に
対応するメモリ８を含む。予備のＰＥ２及びそれに対応
するメモリ８は、通常のＰＥ２及びそれに対応するメモ
リ８と同一の構成を有する。
【０１２７】各ＰＥ２と、それぞれに対応付けられた各
メモリ８とは、アドレスバス及び制御バス７とデータバ
ス９とで接続されている。実施例６の並列マルチプロセ
ッサは、実施例１〜５の並列マルチプロセッサと異な
り、各ＰＥ２は左右それぞれの２個の隣接するＰＥ２
（左右それぞれの１個目の隣接するＰＥ２及び２個目の
隣接するＰＥ２）との間でデータの送信及び受信をす
る。
メモリ８とは、アドレスバス及び制御バス７とデータバ
ス９とで接続されている。実施例６の並列マルチプロセ
ッサは、実施例１〜５の並列マルチプロセッサと異な
り、各ＰＥ２は左右それぞれの２個の隣接するＰＥ２
（左右それぞれの１個目の隣接するＰＥ２及び２個目の
隣接するＰＥ２）との間でデータの送信及び受信をす
る。
【０１２８】各ＰＥ２は、２個のスイッチ回路３、演算
機能ユニット４、ヒューズ５、レジスタ６、４個のラッ
チ回路１８Ａ、１８Ｂ、１８Ｃ、１８Ｄ、２個のスイッ
チ回路２０、２個のスイッチ回路２１を有する。欠陥Ｐ
Ｅ６０２も同様の回路を有するが、説明上の便宜の目的
で、スイッチ回路を６０３（スイッチ回路３と同一）、
ヒューズの符号を６０５、ラッチ回路を６１８Ａ、６１
８Ｂ、６１８Ｃ、６１８Ｄ、スイッチ回路を６２１（ス
イッチ回路２１と同一）とする。
機能ユニット４、ヒューズ５、レジスタ６、４個のラッ
チ回路１８Ａ、１８Ｂ、１８Ｃ、１８Ｄ、２個のスイッ
チ回路２０、２個のスイッチ回路２１を有する。欠陥Ｐ
Ｅ６０２も同様の回路を有するが、説明上の便宜の目的
で、スイッチ回路を６０３（スイッチ回路３と同一）、
ヒューズの符号を６０５、ラッチ回路を６１８Ａ、６１
８Ｂ、６１８Ｃ、６１８Ｄ、スイッチ回路を６２１（ス
イッチ回路２１と同一）とする。
【０１２９】スイッチ回路６０３、演算機能ユニット
４、ヒューズ５、レジスタ６の機能・動作は、実施例１
の同符号の同一のユニットと同一である。２個のスイッ
チ回路２０は、演算の必要に応じて１個目の隣接ＰＥ２
から伝送されたデータと２個目の隣接ＰＥ２から送付さ
れたデータとの中のいずれか一方のデータを選択してス
イッチ回路３（又は６０３）に伝送する。スイッチ回路
３（又は６０３）、演算機能ユニット４、レジスタ６の
構成、機能、動作は実施例１と同様なので、説明を省略
する。一方のスイッチ回路２１は、通常は、左の隣接Ｐ
Ｅ２から伝送されたデータを入力しトランスペアレント
に出力して右の隣接ＰＥ２に伝送する。他方のスイッチ
回路２１は、通常は、右の隣接ＰＥ２から伝送されたデ
ータを入力しトランスペアレントに出力して左の隣接Ｐ
Ｅ２に伝送する。
４、ヒューズ５、レジスタ６の機能・動作は、実施例１
の同符号の同一のユニットと同一である。２個のスイッ
チ回路２０は、演算の必要に応じて１個目の隣接ＰＥ２
から伝送されたデータと２個目の隣接ＰＥ２から送付さ
れたデータとの中のいずれか一方のデータを選択してス
イッチ回路３（又は６０３）に伝送する。スイッチ回路
３（又は６０３）、演算機能ユニット４、レジスタ６の
構成、機能、動作は実施例１と同様なので、説明を省略
する。一方のスイッチ回路２１は、通常は、左の隣接Ｐ
Ｅ２から伝送されたデータを入力しトランスペアレント
に出力して右の隣接ＰＥ２に伝送する。他方のスイッチ
回路２１は、通常は、右の隣接ＰＥ２から伝送されたデ
ータを入力しトランスペアレントに出力して左の隣接Ｐ
Ｅ２に伝送する。
【０１３０】４個のラッチ回路１８Ａ、１８Ｂ、１８
Ｃ、１８Ｄは、実施例４のラッチ回路１８と同一の構成
を有するトランスペアレントラッチである。通常の動作
時には、隣接するＰＥ２間のデータ通信のタイミング誤
差を吸収し、欠陥ＰＥ６０２においては、入力したデー
タをトランスペアレントに出力する。２個のラッチ回路
１８Ａ、１８Ｂは、左の隣接ＰＥ２と当該ＰＥ（ラッチ
回路１８Ａ、１８Ｂが属するＰＥ）とを接続する２個の
ローカルバスに接続されている。１個目のラッチ回路１
８Ａは左の隣接ＰＥ２自身が出力したデータを入力し、
２個目のラッチ回路１８Ｂは、左の隣接ＰＥ２のスイッ
チ回路２１の出力データ（左の２個目の隣接ＰＥ２が出
力したデータである。）を入力する。ラッチ回路１８Ａ
に接続されたローカルデータバスは、請求項７の記載の
第５のデータ通信経路に相当し、ラッチ回路１８Ｂに接
続されたローカルデータバスは、請求項７の記載の第６
のデータ通信経路に相当する。
Ｃ、１８Ｄは、実施例４のラッチ回路１８と同一の構成
を有するトランスペアレントラッチである。通常の動作
時には、隣接するＰＥ２間のデータ通信のタイミング誤
差を吸収し、欠陥ＰＥ６０２においては、入力したデー
タをトランスペアレントに出力する。２個のラッチ回路
１８Ａ、１８Ｂは、左の隣接ＰＥ２と当該ＰＥ（ラッチ
回路１８Ａ、１８Ｂが属するＰＥ）とを接続する２個の
ローカルバスに接続されている。１個目のラッチ回路１
８Ａは左の隣接ＰＥ２自身が出力したデータを入力し、
２個目のラッチ回路１８Ｂは、左の隣接ＰＥ２のスイッ
チ回路２１の出力データ（左の２個目の隣接ＰＥ２が出
力したデータである。）を入力する。ラッチ回路１８Ａ
に接続されたローカルデータバスは、請求項７の記載の
第５のデータ通信経路に相当し、ラッチ回路１８Ｂに接
続されたローカルデータバスは、請求項７の記載の第６
のデータ通信経路に相当する。
【０１３１】同様に、２個のラッチ回路１８Ｃ、１８Ｄ
は、右の隣接ＰＥ２と当該ＰＥ（ラッチ回路１８Ｃ、１
８Ｄが属するＰＥ）とを接続する２個のローカルバスに
接続されている。３個目のラッチ回路１８Ｃは右の隣接
ＰＥ自身が出力したデータを入力し、４個目のラッチ回
路１８Ｄは右の隣接ＰＥのスイッチ回路２１の出力デー
タ（右の２個目の隣接ＰＥが出力したデータである。）
をそれぞれ入力する。ラッチ回路１８Ｃに接続されたロ
ーカルデータバスは、請求項７の記載の第１のデータ通
信経路に相当し、ラッチ回路１８Ｄに接続されたローカ
ルデータバスは、請求項７の記載の第２のデータ通信経
路に相当する。４個のラッチ回路１８Ａ、１８Ｂ、１８
Ｃ、１８Ｄは、基本的に、実施例４のラッチ回路１８と
同様の機能を有する。
は、右の隣接ＰＥ２と当該ＰＥ（ラッチ回路１８Ｃ、１
８Ｄが属するＰＥ）とを接続する２個のローカルバスに
接続されている。３個目のラッチ回路１８Ｃは右の隣接
ＰＥ自身が出力したデータを入力し、４個目のラッチ回
路１８Ｄは右の隣接ＰＥのスイッチ回路２１の出力デー
タ（右の２個目の隣接ＰＥが出力したデータである。）
をそれぞれ入力する。ラッチ回路１８Ｃに接続されたロ
ーカルデータバスは、請求項７の記載の第１のデータ通
信経路に相当し、ラッチ回路１８Ｄに接続されたローカ
ルデータバスは、請求項７の記載の第２のデータ通信経
路に相当する。４個のラッチ回路１８Ａ、１８Ｂ、１８
Ｃ、１８Ｄは、基本的に、実施例４のラッチ回路１８と
同様の機能を有する。
【０１３２】［動作の説明］並列マルチプロセッサチッ
プを製造後、ＬＳＩテスタによって各ＰＥ２が正常か欠
陥かを調べる。検査の結果、ＰＥ６０２が内部配線の断
線故に動作不良であることが分かったとする。この時Ｌ
ＳＩテスターにより故障が発見された欠陥ＰＥ６０２に
含まれるヒューズ６０５を切断する。抵抗を通じて電源
ラインに接続されたプロセッサ無効化制御回路（Ｈｉｇ
ｈアクティブ）は、通常ヒューズ５（又は６０５）によ
って接地されてＬｏｗ論理を出力するが、ヒューズ６０
５が切断されることによってＨｉｇｈ論理になる。プロ
セッサ無効化制御回路は、実施例４と同様にスイッチ回
路６０３、レジスタ６及びラッチ回路６１８Ａ、６１８
Ｂ、６１８Ｃ、６１８Ｄを制御する他、スイッチ回路２
１（又は６２１）を制御する。
プを製造後、ＬＳＩテスタによって各ＰＥ２が正常か欠
陥かを調べる。検査の結果、ＰＥ６０２が内部配線の断
線故に動作不良であることが分かったとする。この時Ｌ
ＳＩテスターにより故障が発見された欠陥ＰＥ６０２に
含まれるヒューズ６０５を切断する。抵抗を通じて電源
ラインに接続されたプロセッサ無効化制御回路（Ｈｉｇ
ｈアクティブ）は、通常ヒューズ５（又は６０５）によ
って接地されてＬｏｗ論理を出力するが、ヒューズ６０
５が切断されることによってＨｉｇｈ論理になる。プロ
セッサ無効化制御回路は、実施例４と同様にスイッチ回
路６０３、レジスタ６及びラッチ回路６１８Ａ、６１８
Ｂ、６１８Ｃ、６１８Ｄを制御する他、スイッチ回路２
１（又は６２１）を制御する。
【０１３３】プロセッサ無効化制御回路のスイッチ回路
６０３、レジスタ６及びラッチ回路６１８Ａ、６１８
Ｂ、６１８Ｃ、６１８Ｄに対する制御は、実施例４（ス
イッチ回路４０３、レジスタ６及びラッチ回路４１８）
と同様である故に、説明を省略する。プロセッサ無効化
制御回路がＬｏｗ論理を出力する場合は、上述の様に、
スイッチ回路２１の一方は、右の隣接ＰＥ２から伝送さ
れたデータを入力しトランスペアレントに出力して、ロ
ーカルデータバス（請求項７の記載の第４のデータ通信
経路に相当する。）を通じて左の隣接ＰＥ２に伝送す
る。。同様に、他のスイッチ回路２１は、左の隣接ＰＥ
２から伝送されたデータを入力しトランスペアレントに
出力して、ローカルデータバス（請求項７の記載の第８
のデータ通信経路に相当する。）を通じて右の隣接ＰＥ
２に伝送する。レジスタ６が出力したデータは、ローカ
ルデータバス（請求項７の記載の第３のデータ通信経路
に相当する。）を通じて左の隣接ＰＥ２に伝送され、又
はローカルデータバス（請求項７の記載の第７のデータ
通信経路に相当する。）を通じて右の隣接ＰＥ２に伝送
される。
６０３、レジスタ６及びラッチ回路６１８Ａ、６１８
Ｂ、６１８Ｃ、６１８Ｄに対する制御は、実施例４（ス
イッチ回路４０３、レジスタ６及びラッチ回路４１８）
と同様である故に、説明を省略する。プロセッサ無効化
制御回路がＬｏｗ論理を出力する場合は、上述の様に、
スイッチ回路２１の一方は、右の隣接ＰＥ２から伝送さ
れたデータを入力しトランスペアレントに出力して、ロ
ーカルデータバス（請求項７の記載の第４のデータ通信
経路に相当する。）を通じて左の隣接ＰＥ２に伝送す
る。。同様に、他のスイッチ回路２１は、左の隣接ＰＥ
２から伝送されたデータを入力しトランスペアレントに
出力して、ローカルデータバス（請求項７の記載の第８
のデータ通信経路に相当する。）を通じて右の隣接ＰＥ
２に伝送する。レジスタ６が出力したデータは、ローカ
ルデータバス（請求項７の記載の第３のデータ通信経路
に相当する。）を通じて左の隣接ＰＥ２に伝送され、又
はローカルデータバス（請求項７の記載の第７のデータ
通信経路に相当する。）を通じて右の隣接ＰＥ２に伝送
される。
【０１３４】プロセッサ無効化制御回路がＨｉｇｈ論理
を出力する場合は、欠陥ＰＥ６０２のスイッチ回路６２
１の一方は、ラッチ回路６１８Ｂの入力データ（欠陥Ｐ
Ｅ６０２の左の隣接ＰＥ２のスイッチ回路２１の出力デ
ータ（左の２個目の隣接ＰＥ２が出力したデータであ
る。）を入力して、トランスペアレントに出力する。同
様に、スイッチ回路６２１の他方は、ラッチ回路６１８
Ｄの入力データ（欠陥ＰＥ６０２の右の隣接ＰＥ２のス
イッチ回路２１の出力データ（右の２個目の隣接ＰＥ２
が出力したデータである。）を入力して、トランスペア
レントに出力する。
を出力する場合は、欠陥ＰＥ６０２のスイッチ回路６２
１の一方は、ラッチ回路６１８Ｂの入力データ（欠陥Ｐ
Ｅ６０２の左の隣接ＰＥ２のスイッチ回路２１の出力デ
ータ（左の２個目の隣接ＰＥ２が出力したデータであ
る。）を入力して、トランスペアレントに出力する。同
様に、スイッチ回路６２１の他方は、ラッチ回路６１８
Ｄの入力データ（欠陥ＰＥ６０２の右の隣接ＰＥ２のス
イッチ回路２１の出力データ（右の２個目の隣接ＰＥ２
が出力したデータである。）を入力して、トランスペア
レントに出力する。
【０１３５】欠陥ＰＥ６０２のヒューズ６０５を切断す
ることによって、欠陥ＰＥ６０２の右側の隣接ＰＥ２か
ら欠陥ＰＥ６０２に伝送されたデータ（ラッチ回路６１
８Ｃの入力データ）は、スイッチ回路６０３を経由して
そのまま欠陥ＰＥ６０２の左側の隣接ＰＥ２に伝送され
る。欠陥ＰＥ６０２の左側の隣接ＰＥ２から欠陥ＰＥ６
０２に伝送されたデータ（ラッチ回路６１８Ａの入力デ
ータ）は、他のスイッチ回路６０３を経由してそのまま
欠陥ＰＥ６０２の右側の隣接ＰＥ２に伝送される。
ることによって、欠陥ＰＥ６０２の右側の隣接ＰＥ２か
ら欠陥ＰＥ６０２に伝送されたデータ（ラッチ回路６１
８Ｃの入力データ）は、スイッチ回路６０３を経由して
そのまま欠陥ＰＥ６０２の左側の隣接ＰＥ２に伝送され
る。欠陥ＰＥ６０２の左側の隣接ＰＥ２から欠陥ＰＥ６
０２に伝送されたデータ（ラッチ回路６１８Ａの入力デ
ータ）は、他のスイッチ回路６０３を経由してそのまま
欠陥ＰＥ６０２の右側の隣接ＰＥ２に伝送される。
【０１３６】同様に、欠陥ＰＥ６０２のヒューズ６０５
を切断することによって、欠陥ＰＥ６０２の右側の２番
目の隣接ＰＥ２から欠陥ＰＥ６０２に伝送されたデータ
（ラッチ回路６１８Ｄの入力データ）は、スイッチ回路
６２１を経由してそのまま欠陥ＰＥ６０２の左側の隣接
ＰＥ２に伝送される。欠陥ＰＥ６０２の左側の２番目の
隣接ＰＥ２から欠陥ＰＥ６０２に伝送されたデータ（ラ
ッチ回路６１８Ｂの入力データ）は、他のスイッチ回路
６２１を経由してそのまま欠陥ＰＥ６０２の右側の隣接
ＰＥ２に伝送される。上記の様にして、欠陥ＰＥ６０２
の左右各２個の隣接ＰＥ２は、欠陥ＰＥ６０２をバイパ
スしてデータを伝送する。
を切断することによって、欠陥ＰＥ６０２の右側の２番
目の隣接ＰＥ２から欠陥ＰＥ６０２に伝送されたデータ
（ラッチ回路６１８Ｄの入力データ）は、スイッチ回路
６２１を経由してそのまま欠陥ＰＥ６０２の左側の隣接
ＰＥ２に伝送される。欠陥ＰＥ６０２の左側の２番目の
隣接ＰＥ２から欠陥ＰＥ６０２に伝送されたデータ（ラ
ッチ回路６１８Ｂの入力データ）は、他のスイッチ回路
６２１を経由してそのまま欠陥ＰＥ６０２の右側の隣接
ＰＥ２に伝送される。上記の様にして、欠陥ＰＥ６０２
の左右各２個の隣接ＰＥ２は、欠陥ＰＥ６０２をバイパ
スしてデータを伝送する。
【０１３７】例えば、欠陥ＰＥ６０２がなければ、図７
で左から３番目のＰＥ２は、左から１番目、２番目、４
番目、５番目のＰＥ２とデータを通信する。もし左から
４番目のＰＥ６０２が欠陥であれば、上記の様に欠陥Ｐ
Ｅ６０２がデータをバイパスすることにより、図７で左
から３番目のＰＥ２は、左から１番目、２番目、５番
目、６番目のＰＥ２とデータを通信する。
で左から３番目のＰＥ２は、左から１番目、２番目、４
番目、５番目のＰＥ２とデータを通信する。もし左から
４番目のＰＥ６０２が欠陥であれば、上記の様に欠陥Ｐ
Ｅ６０２がデータをバイパスすることにより、図７で左
から３番目のＰＥ２は、左から１番目、２番目、５番
目、６番目のＰＥ２とデータを通信する。
【０１３８】故障のない正常なＰＥ２及び予備のＰＥ２
についてはヒューズ５は導通状態にして（プロセッサ無
効化制御回路がＬｏｗ論理を出力する。）、正常なＰＥ
２及び予備のＰＥ２を動作させる。上記の構成によっ
て、チップ上に１個の欠陥ＰＥ６０２を含んでいても、
予備ＰＥ２を使用することにより、当該チップを使用す
る半導体装置は正常に動作する。欠陥ＰＥ６０２の存在
により、欠陥ＰＥ６０２以降の各ＰＥ２の絶対番地を１
つずつ変更する必要があるが、各ＰＥ２の絶対番地の変
更は、ソフトウエアにより行う。
についてはヒューズ５は導通状態にして（プロセッサ無
効化制御回路がＬｏｗ論理を出力する。）、正常なＰＥ
２及び予備のＰＥ２を動作させる。上記の構成によっ
て、チップ上に１個の欠陥ＰＥ６０２を含んでいても、
予備ＰＥ２を使用することにより、当該チップを使用す
る半導体装置は正常に動作する。欠陥ＰＥ６０２の存在
により、欠陥ＰＥ６０２以降の各ＰＥ２の絶対番地を１
つずつ変更する必要があるが、各ＰＥ２の絶対番地の変
更は、ソフトウエアにより行う。
【０１３９】チップが欠陥ＰＥ６０２を含まない場合に
は、予備ＰＥ２のヒューズ５を遮断し、予備ＰＥ２を使
用しない。他の全てのＰＥ２のヒューズ５を導通状態に
して、これらの正常なＰＥ２を動作させる。当該チップ
を使用する半導体装置は正常に動作する。ラッチ回路１
８を多段ラッチ回路（ＦＩＦＯ）、又はパイプライン構
成を有する多段ラッチ回路に置き換えることも出来る。
は、予備ＰＥ２のヒューズ５を遮断し、予備ＰＥ２を使
用しない。他の全てのＰＥ２のヒューズ５を導通状態に
して、これらの正常なＰＥ２を動作させる。当該チップ
を使用する半導体装置は正常に動作する。ラッチ回路１
８を多段ラッチ回路（ＦＩＦＯ）、又はパイプライン構
成を有する多段ラッチ回路に置き換えることも出来る。
【０１４０】《実施例７》図８は、本発明の実施例７の
冗長度を有する並列マルチプロセッサの半導体装置の構
成を図示する。以下本発明の実施例７を図８を参照しな
がら説明する。図８において、半導体基板１は、複数の
プロセッサ要素（ＰＥ）２及び７０２（ＰＥ７０２は欠
陥プロセッサ）、複数のメモリ８、及び入出力用パッド
１２（配線は記載を省略している。）、クロスバー配線
路１７、クロスバー配線路２２、複数のメモリ２３を有
する。半導体基板１は、予備のＰＥ２及び予備のＰＥ２
に対応するメモリ８を含む。予備のＰＥ２及びそれに対
応するメモリ８は、通常のＰＥ２及びそれに対応するメ
モリ８と同一の構成を有する。
冗長度を有する並列マルチプロセッサの半導体装置の構
成を図示する。以下本発明の実施例７を図８を参照しな
がら説明する。図８において、半導体基板１は、複数の
プロセッサ要素（ＰＥ）２及び７０２（ＰＥ７０２は欠
陥プロセッサ）、複数のメモリ８、及び入出力用パッド
１２（配線は記載を省略している。）、クロスバー配線
路１７、クロスバー配線路２２、複数のメモリ２３を有
する。半導体基板１は、予備のＰＥ２及び予備のＰＥ２
に対応するメモリ８を含む。予備のＰＥ２及びそれに対
応するメモリ８は、通常のＰＥ２及びそれに対応するメ
モリ８と同一の構成を有する。
【０１４１】各ＰＥ２とクロスバー配線路１７とは、ア
ドレスバス及び制御バス７３７とデータバス７３９とで
接続されている。クロスバー配線路１７と各メモリ８と
は、アドレスバス及び制御バス７とデータバス９とで接
続されている。各ＰＥ２とクロスバー配線路２２とは、
アドレスバス及び制御バス７１７とデータバス７１９と
で接続されている。クロスバー配線路２２と各メモリ２
３とは、アドレスバス及び制御バス７２７とデータバス
７２９とで接続されている。
ドレスバス及び制御バス７３７とデータバス７３９とで
接続されている。クロスバー配線路１７と各メモリ８と
は、アドレスバス及び制御バス７とデータバス９とで接
続されている。各ＰＥ２とクロスバー配線路２２とは、
アドレスバス及び制御バス７１７とデータバス７１９と
で接続されている。クロスバー配線路２２と各メモリ２
３とは、アドレスバス及び制御バス７２７とデータバス
７２９とで接続されている。
【０１４２】各ＰＥ２は通信用のレジスタを内部に持っ
ている。各ＰＥ２毎に固有の上位アドレスが割り付けら
れており、当該上位アドレスによって、各ＰＥ２の識別
がされる。メモリ８は、独立な６３個のセルに分かれて
いる。クロスバー配線路１７はフルクロスバーであっ
て、任意のＰＥ２と、メモリ８の任意のセル（６３個の
セルの中の任意のセル）とを接続出来る。メモリ２３
は、メモリ８と同様の構成を有するが、セルの数は７個
である。実施例７のクロスバー配線路１７の配線路は長
く且つ各配線路の負荷も大きい故に、クロスバー配線路
２２でデータを伝送した時のデータ遅延量は２クロック
である。
ている。各ＰＥ２毎に固有の上位アドレスが割り付けら
れており、当該上位アドレスによって、各ＰＥ２の識別
がされる。メモリ８は、独立な６３個のセルに分かれて
いる。クロスバー配線路１７はフルクロスバーであっ
て、任意のＰＥ２と、メモリ８の任意のセル（６３個の
セルの中の任意のセル）とを接続出来る。メモリ２３
は、メモリ８と同様の構成を有するが、セルの数は７個
である。実施例７のクロスバー配線路１７の配線路は長
く且つ各配線路の負荷も大きい故に、クロスバー配線路
２２でデータを伝送した時のデータ遅延量は２クロック
である。
【０１４３】クロスバー配線路２２は、接続が限定され
ていてフルクロスバーではない。クロスバー配線路２２
は、任意のＰＥ２と、そのＰＥの直近のメモリ２３のセ
ル（図８において、そのＰＥ２の真上に配置されたメモ
リセル）又は当該直近のメモリセルの左右各２個の隣接
のメモリセル（メモリ２３）の計５個のメモリセルの中
から選択した１個のメモリセルとを接続する。例えば左
から３番目のＰＥ２は、図８の７個のメモリセルのう
ち、左から１番目、２番目、３番目、４番目、５番目の
メモリセルのいずれかにアクセスできる。
ていてフルクロスバーではない。クロスバー配線路２２
は、任意のＰＥ２と、そのＰＥの直近のメモリ２３のセ
ル（図８において、そのＰＥ２の真上に配置されたメモ
リセル）又は当該直近のメモリセルの左右各２個の隣接
のメモリセル（メモリ２３）の計５個のメモリセルの中
から選択した１個のメモリセルとを接続する。例えば左
から３番目のＰＥ２は、図８の７個のメモリセルのう
ち、左から１番目、２番目、３番目、４番目、５番目の
メモリセルのいずれかにアクセスできる。
【０１４４】同様に、クロスバー配線路２２は、任意の
ＰＥ２と、そのＰＥ２の左右各２個の隣接のＰＥ２（計
４個のＰＥ）の中から選択した１個のＰＥ２とを接続す
る。例えば左から３番目のＰＥ２と、図８の７個のＰＥ
２のうち、左から１番目、２番目、４番目、５番目のＰ
Ｅ２のいずれかとを接続する。クロスバー配線路２２に
よって接続された２個のＰＥ２は、相互にデータを送付
することが出来る。実施例７のクロスバー配線路２２の
配線路は短く且つ各配線路の負荷も小さい故に、クロス
バー配線路２２でデータを伝送した時のデータ遅延量は
１クロックである。
ＰＥ２と、そのＰＥ２の左右各２個の隣接のＰＥ２（計
４個のＰＥ）の中から選択した１個のＰＥ２とを接続す
る。例えば左から３番目のＰＥ２と、図８の７個のＰＥ
２のうち、左から１番目、２番目、４番目、５番目のＰ
Ｅ２のいずれかとを接続する。クロスバー配線路２２に
よって接続された２個のＰＥ２は、相互にデータを送付
することが出来る。実施例７のクロスバー配線路２２の
配線路は短く且つ各配線路の負荷も小さい故に、クロス
バー配線路２２でデータを伝送した時のデータ遅延量は
１クロックである。
【０１４５】一般的に２個のＰＥ２間の通信又はＰＥ２
からメモリ８へのアクセスは、最初の設定が完了する
と、各ＰＥ２の通信又はメモリアクセスが特定のＰＥ２
間での通信又は特定のメモリセルへのアクセスにほとん
ど限られる（局所性が存在する）場合が多い。フルクロ
スバーのクロスバー配線路は空間的に全く制約がない故
に使いやすいが、回路規模が巨大である故にコストアッ
プ、配線の遅延の増大、及び消費電力の増大等の問題を
有する。実施例７の並列マルチプロセッサの半導体装置
は、アクセスのフレキシビリティが必要な部分に付いて
はフルクロスバーのクロスバー配線路１７で接続を行
い、通信等が局所的で、配線の遅延等が問題になる部分
に付いては部分的なクロスバーであるクロスバー配線路
２２で接続を行う。２系統のクロスバー配線路を適切に
使い分けることにより、高い性能と、少ない消費電力等
とを実現する。
からメモリ８へのアクセスは、最初の設定が完了する
と、各ＰＥ２の通信又はメモリアクセスが特定のＰＥ２
間での通信又は特定のメモリセルへのアクセスにほとん
ど限られる（局所性が存在する）場合が多い。フルクロ
スバーのクロスバー配線路は空間的に全く制約がない故
に使いやすいが、回路規模が巨大である故にコストアッ
プ、配線の遅延の増大、及び消費電力の増大等の問題を
有する。実施例７の並列マルチプロセッサの半導体装置
は、アクセスのフレキシビリティが必要な部分に付いて
はフルクロスバーのクロスバー配線路１７で接続を行
い、通信等が局所的で、配線の遅延等が問題になる部分
に付いては部分的なクロスバーであるクロスバー配線路
２２で接続を行う。２系統のクロスバー配線路を適切に
使い分けることにより、高い性能と、少ない消費電力等
とを実現する。
【０１４６】［動作の説明］並列マルチプロセッサチッ
プを製造後、ＬＳＩテスタによって各ＰＥ２が正常か欠
陥かを調べる。検査の結果、ＰＥ７０２が内部配線の断
線故に動作不良であることが分かったとする。この時Ｌ
ＳＩテスターにより故障が発見された欠陥ＰＥ７０２に
含まれるヒューズ７０５を切断する。後述するように、
ヒューズ７０５はなくても良い。抵抗を通じて電源ライ
ンに接続されたプロセッサ無効化制御回路（Ｈｉｇｈア
クティブ）は、通常ヒューズ５（又は７０５）によって
接地されてＬｏｗ論理を出力するが、ヒューズ７０５が
切断されることによってＨｉｇｈ論理になる。プロセッ
サ無効化制御回路は、そのＰＥ７０２の動作を停止させ
る。
プを製造後、ＬＳＩテスタによって各ＰＥ２が正常か欠
陥かを調べる。検査の結果、ＰＥ７０２が内部配線の断
線故に動作不良であることが分かったとする。この時Ｌ
ＳＩテスターにより故障が発見された欠陥ＰＥ７０２に
含まれるヒューズ７０５を切断する。後述するように、
ヒューズ７０５はなくても良い。抵抗を通じて電源ライ
ンに接続されたプロセッサ無効化制御回路（Ｈｉｇｈア
クティブ）は、通常ヒューズ５（又は７０５）によって
接地されてＬｏｗ論理を出力するが、ヒューズ７０５が
切断されることによってＨｉｇｈ論理になる。プロセッ
サ無効化制御回路は、そのＰＥ７０２の動作を停止させ
る。
【０１４７】メモリ８の特定のセル及びメモリ２３の特
定のセルに欠陥ＰＥ７０２のアドレスを記憶することに
より、クロスバー配線路１７、２３は、欠陥ＰＥへの接
続を行わない。例えば通常各ＰＥ２が左右の隣接するＰ
Ｅ２と相互に通信するが、左から４番目のプロセッサＰ
Ｅ７０２が故障であったとする。通常、クロスバー配線
路２３が、左から３番目のＰＥ２と２番目のＰＥ２とを
接続し、又は左から３番目のＰＥ２と４番目のＰＥ２と
を接続することにより、左から３番目のＰＥ２は左右の
ＰＥ２と相互に通信する。左から４番目のＰＥ７０２が
故障であることを記憶するクロスバー配線路１７、２３
は、左から４番目のＰＥ７０２に接続を行わない。クロ
スバー配線路２３は、左から３番目のＰＥ２と２番目の
ＰＥ２とを接続し、又は左から３番目のＰＥ２と５番目
のＰＥ２とを接続することにより、左から３番目のＰＥ
２は欠陥ＰＥ７０２を除いた左右のＰＥ２と相互に通信
する。
定のセルに欠陥ＰＥ７０２のアドレスを記憶することに
より、クロスバー配線路１７、２３は、欠陥ＰＥへの接
続を行わない。例えば通常各ＰＥ２が左右の隣接するＰ
Ｅ２と相互に通信するが、左から４番目のプロセッサＰ
Ｅ７０２が故障であったとする。通常、クロスバー配線
路２３が、左から３番目のＰＥ２と２番目のＰＥ２とを
接続し、又は左から３番目のＰＥ２と４番目のＰＥ２と
を接続することにより、左から３番目のＰＥ２は左右の
ＰＥ２と相互に通信する。左から４番目のＰＥ７０２が
故障であることを記憶するクロスバー配線路１７、２３
は、左から４番目のＰＥ７０２に接続を行わない。クロ
スバー配線路２３は、左から３番目のＰＥ２と２番目の
ＰＥ２とを接続し、又は左から３番目のＰＥ２と５番目
のＰＥ２とを接続することにより、左から３番目のＰＥ
２は欠陥ＰＥ７０２を除いた左右のＰＥ２と相互に通信
する。
【０１４８】メモリ８が欠陥セルを有する場合は、クロ
スバー配線路１７は当該欠陥セルへの接続を行わない。
メモリ８は６３個のメモリセルの中の幾つかのメモリセ
ルを予備セルとしており（通常は使用しない冗長セ
ル）、欠陥メモリセルがあれば欠陥セルに代えて予備セ
ルを使用する。メモリ２３も予備のメモリセル（冗長セ
ル）を持っており、欠陥メモリセルがあれば欠陥セルに
代えて予備セルを使用する。上記の設定は、全てソフト
ウエアによって管理可能である。
スバー配線路１７は当該欠陥セルへの接続を行わない。
メモリ８は６３個のメモリセルの中の幾つかのメモリセ
ルを予備セルとしており（通常は使用しない冗長セ
ル）、欠陥メモリセルがあれば欠陥セルに代えて予備セ
ルを使用する。メモリ２３も予備のメモリセル（冗長セ
ル）を持っており、欠陥メモリセルがあれば欠陥セルに
代えて予備セルを使用する。上記の設定は、全てソフト
ウエアによって管理可能である。
【０１４９】実施例７の並列マルチプロセッサの半導体
装置は、欠陥ＰＥ７０２に対する特別な救済用ハードウ
ェアを有していない（ヒューズ７０５がない場合であ
る。クロスバー配線路１７、２２が欠陥ＰＥ７０２にメ
モリ８又は他のＰＥ２を接続しないことにより、ＰＥ７
０２の動作は実際上停止する。）。実施例７の並列マル
チプロセッサの半導体装置においては、クロスバー配線
路１７、２２を別個に設け、メモリ８と２３とを別個の
バスを経由して各ＰＥ２に接続した。これに代えて、ク
ロスバー配線路１７にクロスバー配線路２２を含めても
良い。この場合は、メモリ２３はメモリ８に含まれ、各
ＰＥ２のアドレスバス及び制御バスは７３７に、データ
バスは７３９に統一される。例えば、クロスバー配線路
１７は、各ＰＥ２とメモリ８のメモリセルと間の接続に
関してはフルクロスバーであるが（任意のＰＥ２と任意
のメモリセルとを接続する。）、ＰＥ２とＰＥ２との接
続に関しては限定的なクロスバーである（例えば、１個
のＰＥ２と、そのＰＥ２の左右２個ずつのＰＥ２（合計
４個のＰＥ）の中から選択されたＰＥ２とを接続す
る。）。
装置は、欠陥ＰＥ７０２に対する特別な救済用ハードウ
ェアを有していない（ヒューズ７０５がない場合であ
る。クロスバー配線路１７、２２が欠陥ＰＥ７０２にメ
モリ８又は他のＰＥ２を接続しないことにより、ＰＥ７
０２の動作は実際上停止する。）。実施例７の並列マル
チプロセッサの半導体装置においては、クロスバー配線
路１７、２２を別個に設け、メモリ８と２３とを別個の
バスを経由して各ＰＥ２に接続した。これに代えて、ク
ロスバー配線路１７にクロスバー配線路２２を含めても
良い。この場合は、メモリ２３はメモリ８に含まれ、各
ＰＥ２のアドレスバス及び制御バスは７３７に、データ
バスは７３９に統一される。例えば、クロスバー配線路
１７は、各ＰＥ２とメモリ８のメモリセルと間の接続に
関してはフルクロスバーであるが（任意のＰＥ２と任意
のメモリセルとを接続する。）、ＰＥ２とＰＥ２との接
続に関しては限定的なクロスバーである（例えば、１個
のＰＥ２と、そのＰＥ２の左右２個ずつのＰＥ２（合計
４個のＰＥ）の中から選択されたＰＥ２とを接続す
る。）。
【０１５０】クロスバー配線路１７、２２は欠陥ＰＥ７
０２又は欠陥メモリセルの救済（予備ＰＥ２又は予備メ
モリセルでの代替）のみならず、複数のＰＥ２が同一メ
モリセルにアクセスする場合に２個のＰＥ２から送出さ
れるデータが衝突しないように制御等して、メモリ管理
機能を果たしている。
０２又は欠陥メモリセルの救済（予備ＰＥ２又は予備メ
モリセルでの代替）のみならず、複数のＰＥ２が同一メ
モリセルにアクセスする場合に２個のＰＥ２から送出さ
れるデータが衝突しないように制御等して、メモリ管理
機能を果たしている。
【０１５１】故障のない正常なＰＥ２及び予備のＰＥ２
についてはヒューズ５は導通状態にして（プロセッサ無
効化制御回路がＬｏｗ論理を出力する。）、正常なＰＥ
２及び予備のＰＥ２を動作させる（ヒューズ５がある場
合）。クロスバー配線路１７、２２は、正常なＰＥ２及
び予備のＰＥ２、メモリ８を相互に接続する。上記の構
成によって、チップ上に１個の欠陥ＰＥ７０２を含んで
いても、予備ＰＥ２を使用することにより、当該チップ
を使用する半導体装置は正常に動作する。欠陥ＰＥ７０
２の存在により、欠陥ＰＥ以降の各ＰＥ２の絶対番地を
１つずつ変更する必要があるが、各ＰＥ２の絶対番地の
変更は、ソフトウエアにより行う。
についてはヒューズ５は導通状態にして（プロセッサ無
効化制御回路がＬｏｗ論理を出力する。）、正常なＰＥ
２及び予備のＰＥ２を動作させる（ヒューズ５がある場
合）。クロスバー配線路１７、２２は、正常なＰＥ２及
び予備のＰＥ２、メモリ８を相互に接続する。上記の構
成によって、チップ上に１個の欠陥ＰＥ７０２を含んで
いても、予備ＰＥ２を使用することにより、当該チップ
を使用する半導体装置は正常に動作する。欠陥ＰＥ７０
２の存在により、欠陥ＰＥ以降の各ＰＥ２の絶対番地を
１つずつ変更する必要があるが、各ＰＥ２の絶対番地の
変更は、ソフトウエアにより行う。
【０１５２】チップが欠陥ＰＥ７０２を含まない場合に
は、予備ＰＥ２のヒューズ５を遮断し、予備ＰＥ２を使
用しない（ヒューズ５がある場合）。他の全てのＰＥ２
のヒューズ５を導通状態にして、これらの正常なＰＥ２
を動作させる。クロスバー配線路１７、２２は、予備の
ＰＥ２を除いて、正常なＰＥ２、メモリ８を相互に接続
する。当該チップを使用する半導体装置は正常に動作す
る。実施例７の半導体装置においては、欠陥セルの設定
は全てソフトウエアによって実行される。従って、全て
のＰＥ２が正常であれば、ユーザが予備のＰＥ２及びメ
モリも含めた全てのＰＥ２及びメモリ８を使用出来るよ
うにすることも出来る（予備ＰＥ２を使用してもハード
ウエア上の障害はない。）。
は、予備ＰＥ２のヒューズ５を遮断し、予備ＰＥ２を使
用しない（ヒューズ５がある場合）。他の全てのＰＥ２
のヒューズ５を導通状態にして、これらの正常なＰＥ２
を動作させる。クロスバー配線路１７、２２は、予備の
ＰＥ２を除いて、正常なＰＥ２、メモリ８を相互に接続
する。当該チップを使用する半導体装置は正常に動作す
る。実施例７の半導体装置においては、欠陥セルの設定
は全てソフトウエアによって実行される。従って、全て
のＰＥ２が正常であれば、ユーザが予備のＰＥ２及びメ
モリも含めた全てのＰＥ２及びメモリ８を使用出来るよ
うにすることも出来る（予備ＰＥ２を使用してもハード
ウエア上の障害はない。）。
【０１５３】《実施例８》図９は、本発明の実施例８の
冗長度を有する並列マルチプロセッサの半導体装置の構
成を図示する。以下本発明の実施例８を図９を参照しな
がら説明する。実施例８の並列マルチプロセッサは、実
施例７の並列マルチプロセッサと類似の構成を有する。
実施例８の並列マルチプロセッサは、クロスバー配線路
１７に接続された制御用メモリ８２６と、クロスバー配
線路２２に接続された制御用メモリ８１６とを有する。
この点で、実施例８の並列マルチプロセッサは実施例７
の並列マルチプロセッサと異なる。他の点については、
実施例８の並列マルチプロセッサは実施例７の並列マル
チプロセッサと同一である。
冗長度を有する並列マルチプロセッサの半導体装置の構
成を図示する。以下本発明の実施例８を図９を参照しな
がら説明する。実施例８の並列マルチプロセッサは、実
施例７の並列マルチプロセッサと類似の構成を有する。
実施例８の並列マルチプロセッサは、クロスバー配線路
１７に接続された制御用メモリ８２６と、クロスバー配
線路２２に接続された制御用メモリ８１６とを有する。
この点で、実施例８の並列マルチプロセッサは実施例７
の並列マルチプロセッサと異なる。他の点については、
実施例８の並列マルチプロセッサは実施例７の並列マル
チプロセッサと同一である。
【０１５４】メモリ８の上位アドレス（各メモリ８の容
量以上のアドレス）はソフトウエア的に割り付けること
が出来る。メモリ８の上位アドレスの割り付けは、制御
用メモリ８２６に記憶されている。クロスバー配線路１
７は、制御用メモリ８２６に記憶された情報に従って、
各ＰＥ２と各メモリ８とを接続する。同様に、メモリ２
３の上位アドレス（各メモリ２３の容量以上のアドレ
ス）はソフトウエア的に割り付けることが出来る。メモ
リ２３の上位アドレスの割り付けは、制御用メモリ８１
６に記憶されている。クロスバー配線路２２は、制御用
メモリ８１６に記憶された情報に従って、各ＰＥ２と各
メモリ２３とを接続する。
量以上のアドレス）はソフトウエア的に割り付けること
が出来る。メモリ８の上位アドレスの割り付けは、制御
用メモリ８２６に記憶されている。クロスバー配線路１
７は、制御用メモリ８２６に記憶された情報に従って、
各ＰＥ２と各メモリ８とを接続する。同様に、メモリ２
３の上位アドレス（各メモリ２３の容量以上のアドレ
ス）はソフトウエア的に割り付けることが出来る。メモ
リ２３の上位アドレスの割り付けは、制御用メモリ８１
６に記憶されている。クロスバー配線路２２は、制御用
メモリ８１６に記憶された情報に従って、各ＰＥ２と各
メモリ２３とを接続する。
【０１５５】各ＰＥ２自体及び各ＰＥ２の内部のレジス
タ等の上位アドレス（各ＰＥ２を識別する上位アドレ
ス）も、ソフトウエア的に割り付けることが出来る。各
ＰＥ２自体及び各ＰＥ２の内部のレジスタ等の上位アド
レスの割り付けは、制御用メモリ８１６及び８２６に記
憶されている。欠陥ＰＥ８０２があれば、制御用メモリ
８１６及び８２６は欠陥ＰＥ８０２のアドレスを記憶
し、他の正常なＰＥ２及び予備ＰＥ２を連続するアドレ
ス空間に再割付する（半導体装置の外部から入力される
アドレスを、欠陥ＰＥ８０２を除いた物理的アドレスに
変換する。）。
タ等の上位アドレス（各ＰＥ２を識別する上位アドレ
ス）も、ソフトウエア的に割り付けることが出来る。各
ＰＥ２自体及び各ＰＥ２の内部のレジスタ等の上位アド
レスの割り付けは、制御用メモリ８１６及び８２６に記
憶されている。欠陥ＰＥ８０２があれば、制御用メモリ
８１６及び８２６は欠陥ＰＥ８０２のアドレスを記憶
し、他の正常なＰＥ２及び予備ＰＥ２を連続するアドレ
ス空間に再割付する（半導体装置の外部から入力される
アドレスを、欠陥ＰＥ８０２を除いた物理的アドレスに
変換する。）。
【０１５６】例えば、各ＰＥ２は、上位アドレス比較器
（排他ゲートであって、アドレス信号が、そのＰＥ２を
指定しているか否かを判断する。）と、その一方の入力
端子に接続されたレジスタを有する。再割付後の各ＰＥ
２の上位アドレス（制御用メモリ８１６、８２６の出力
信号であって、欠陥ＰＥ８０２以外の正常なＰＥ２及び
予備のＰＥ２を連続するアドレス空間に再配置したアド
レス）を当該レジスタにロードする。
（排他ゲートであって、アドレス信号が、そのＰＥ２を
指定しているか否かを判断する。）と、その一方の入力
端子に接続されたレジスタを有する。再割付後の各ＰＥ
２の上位アドレス（制御用メモリ８１６、８２６の出力
信号であって、欠陥ＰＥ８０２以外の正常なＰＥ２及び
予備のＰＥ２を連続するアドレス空間に再配置したアド
レス）を当該レジスタにロードする。
【０１５７】各ＰＥ２固有の上位アドレス比較器（排他
ゲート）の一方の入力端子にアドレス信号の上位アドレ
スを入力することによって、上位アドレス比較器は、再
配置したアドレスと一致するアドレス信号を入力する
と、当該アドレス信号がそのＰＥ２を指定すると認識す
る。このようにして、欠陥ＰＥ８０２を除外して、正常
なＰＥ２及び予備ＰＥ２を連続するアドレス空間に再割
り付けすることが出来る。アドレスバス及び制御バス
で、再割付後の各ＰＥ２のアドレスが伝送される。
ゲート）の一方の入力端子にアドレス信号の上位アドレ
スを入力することによって、上位アドレス比較器は、再
配置したアドレスと一致するアドレス信号を入力する
と、当該アドレス信号がそのＰＥ２を指定すると認識す
る。このようにして、欠陥ＰＥ８０２を除外して、正常
なＰＥ２及び予備ＰＥ２を連続するアドレス空間に再割
り付けすることが出来る。アドレスバス及び制御バス
で、再割付後の各ＰＥ２のアドレスが伝送される。
【０１５８】《実施例９》図１０は、本発明の実施例９
の冗長度を有する並列マルチプロセッサの半導体装置の
構成を図示する。以下本発明の実施例９を図１０を参照
しながら説明する。実施例９の並列マルチプロセッサ
は、実施例１の並列マルチプロセッサを２系列有する。
２系列の並列マルチプロセッサの入出力パッド１２の配
置はチップの中心について点対称になっている。即ち、
一方の並列マルチプロセッサの１個の入出力パッドの点
対称の位置に、他方の並列マルチプロセッサの同一の入
出力パッドが配置されている。図１０のチップを有する
半導体装置は、５個のＰＥ（パワー）で構成された系列
と、４個のＰＥ（パワー）で構成された系列とを有する
半導体として販売され、使用されるとする。
の冗長度を有する並列マルチプロセッサの半導体装置の
構成を図示する。以下本発明の実施例９を図１０を参照
しながら説明する。実施例９の並列マルチプロセッサ
は、実施例１の並列マルチプロセッサを２系列有する。
２系列の並列マルチプロセッサの入出力パッド１２の配
置はチップの中心について点対称になっている。即ち、
一方の並列マルチプロセッサの１個の入出力パッドの点
対称の位置に、他方の並列マルチプロセッサの同一の入
出力パッドが配置されている。図１０のチップを有する
半導体装置は、５個のＰＥ（パワー）で構成された系列
と、４個のＰＥ（パワー）で構成された系列とを有する
半導体として販売され、使用されるとする。
【０１５９】チップ上で１個のＰＥが故障であるとする
と、当該故障のＰＥが上側の系列に存在する確率と、下
側に存在する確率はそれぞれ５０％である。上側に５個
のＰＥ（パワー）で構成された系列を有し、下側に４個
のＰＥ（パワー）で構成された系列を有する半導体と、
下側に５個のＰＥ（パワー）で構成された系列を有し、
上側に４個のＰＥ（パワー）で構成された系列を有する
半導体と、２品種の半導体装置を製造するとすれば、販
売効率も悪く、コストアップになり、ユーザに無用の混
乱を与えかねない。
と、当該故障のＰＥが上側の系列に存在する確率と、下
側に存在する確率はそれぞれ５０％である。上側に５個
のＰＥ（パワー）で構成された系列を有し、下側に４個
のＰＥ（パワー）で構成された系列を有する半導体と、
下側に５個のＰＥ（パワー）で構成された系列を有し、
上側に４個のＰＥ（パワー）で構成された系列を有する
半導体と、２品種の半導体装置を製造するとすれば、販
売効率も悪く、コストアップになり、ユーザに無用の混
乱を与えかねない。
【０１６０】実施例９の半導体装置においては、入出力
パッド１２が点対称に配置されている故に、１個のＰＥ
が故障であれば、当該チップを最終的にパッケージする
時に必要に応じてチップを１８０度回転させて実装する
ことにより、１品種の半導体装置を製造することが出来
る。図１０に示す様に下側の系列に含まれるＰＥ９０２
が故障であれば、下側の系統の正常ＰＥは４個、上側の
系統の正常ＰＥは５個である。このチップをそのまま実
装して半導体装置として完成させる。完成した半導体装
置は、４個の正常ＰＥで構成された下側の系統と、５個
の正常ＰＥで構成された上側の系統とを有する。上側の
系列に含まれるＰＥが故障であれば、チップを１８０度
回転させて実装して半導体装置として完成させる。完成
した半導体装置は、上記の半導体装置と同様に、４個の
正常ＰＥで構成された下側の系統と、５個の正常ＰＥで
構成された上側の系統とを有する。
パッド１２が点対称に配置されている故に、１個のＰＥ
が故障であれば、当該チップを最終的にパッケージする
時に必要に応じてチップを１８０度回転させて実装する
ことにより、１品種の半導体装置を製造することが出来
る。図１０に示す様に下側の系列に含まれるＰＥ９０２
が故障であれば、下側の系統の正常ＰＥは４個、上側の
系統の正常ＰＥは５個である。このチップをそのまま実
装して半導体装置として完成させる。完成した半導体装
置は、４個の正常ＰＥで構成された下側の系統と、５個
の正常ＰＥで構成された上側の系統とを有する。上側の
系列に含まれるＰＥが故障であれば、チップを１８０度
回転させて実装して半導体装置として完成させる。完成
した半導体装置は、上記の半導体装置と同様に、４個の
正常ＰＥで構成された下側の系統と、５個の正常ＰＥで
構成された上側の系統とを有する。
【０１６１】《実施例１０》図１１は、本発明の実施例
１０の冗長度を有する並列マルチプロセッサの半導体装
置の構成を図示する。以下本発明の実施例１０を図１１
を参照しながら説明する。図１１において、半導体基板
１は、複数のプロセッサ要素（ＰＥ）２（欠陥ＰＥ１０
０２及びＯＳ実行用ＰＥ１０１２を含む。）、複数のメ
モリ８、入出力用パッド１２（配線は記載を省略してい
る。）、２個のクロスバー配線路１７、２個の制御用メ
モリ１６、及びＲＯＭ２４を有する。半導体基板１は、
予備のＰＥ２及び予備のＰＥ２に対応するメモリ８を含
む。予備のＰＥ２及びそれに対応するメモリ８は、通常
のＰＥ２及びそれに対応するメモリ８と同一の構成を有
する。
１０の冗長度を有する並列マルチプロセッサの半導体装
置の構成を図示する。以下本発明の実施例１０を図１１
を参照しながら説明する。図１１において、半導体基板
１は、複数のプロセッサ要素（ＰＥ）２（欠陥ＰＥ１０
０２及びＯＳ実行用ＰＥ１０１２を含む。）、複数のメ
モリ８、入出力用パッド１２（配線は記載を省略してい
る。）、２個のクロスバー配線路１７、２個の制御用メ
モリ１６、及びＲＯＭ２４を有する。半導体基板１は、
予備のＰＥ２及び予備のＰＥ２に対応するメモリ８を含
む。予備のＰＥ２及びそれに対応するメモリ８は、通常
のＰＥ２及びそれに対応するメモリ８と同一の構成を有
する。
【０１６２】各ＰＥ２とクロスバー配線路１７とは、ア
ドレスバス及び制御バス１００７とデータバス１００９
とで接続されている。クロスバー配線路１７と各メモリ
８とは、アドレスバス及び制御バス７とデータバス９と
で接続されている。上側のクロスバー配線路１７と下側
のクロスバー配線路１７とは相互にバスラインで接続さ
れている。
ドレスバス及び制御バス１００７とデータバス１００９
とで接続されている。クロスバー配線路１７と各メモリ
８とは、アドレスバス及び制御バス７とデータバス９と
で接続されている。上側のクロスバー配線路１７と下側
のクロスバー配線路１７とは相互にバスラインで接続さ
れている。
【０１６３】ＲＯＭ２４は、ブート用のプログラム及び
チップのスケジューリング資源割付等のプログラムを格
納している。上側の系列の右端のＰＥ１０１２と下側の
系列の右端のＰＥ１０１２とは、ＲＯＭ２４と接続され
ており、通常のＰＥとして使用することも出来るし、Ｏ
Ｓ実行用ＰＥとして使用することも出来る。チップ検査
時に上側の系列のＰＥ１０１２に起動用ＯＳを実行させ
るのか、下側の系列のＰＥ１０１２に起動用ＯＳを実行
させるのかを決定し、この決定情報を制御用メモリ１６
に格納する。クロスバー配線路１７は、制御用メモリ１
６に格納された上記決定情報に従って、起動時にＲＯＭ
２４に格納された起動用ＯＳを、起動用ＯＳ実行用ＰＥ
１０１２に伝送する。起動用ＯＳ実行用ＰＥ１０１２
は、ＯＳを実行する。同様に、起動用ＯＳ実行用ＰＥ１
０１２によって、ＲＯＭ２４に格納されたチップのスケ
ジューリング資源割付等のプログラムが実行される。
チップのスケジューリング資源割付等のプログラムを格
納している。上側の系列の右端のＰＥ１０１２と下側の
系列の右端のＰＥ１０１２とは、ＲＯＭ２４と接続され
ており、通常のＰＥとして使用することも出来るし、Ｏ
Ｓ実行用ＰＥとして使用することも出来る。チップ検査
時に上側の系列のＰＥ１０１２に起動用ＯＳを実行させ
るのか、下側の系列のＰＥ１０１２に起動用ＯＳを実行
させるのかを決定し、この決定情報を制御用メモリ１６
に格納する。クロスバー配線路１７は、制御用メモリ１
６に格納された上記決定情報に従って、起動時にＲＯＭ
２４に格納された起動用ＯＳを、起動用ＯＳ実行用ＰＥ
１０１２に伝送する。起動用ＯＳ実行用ＰＥ１０１２
は、ＯＳを実行する。同様に、起動用ＯＳ実行用ＰＥ１
０１２によって、ＲＯＭ２４に格納されたチップのスケ
ジューリング資源割付等のプログラムが実行される。
【０１６４】実施例１０の半導体装置は、２個のＯＳ実
行用ＰＥ１０１２の中から任意の１個を選択し、選択さ
れたＰＥ１０１２にＯＳを実行させることが出来る。従
って、１個のＯＳ実行用ＰＥ１０１２が欠陥ＰＥであっ
ても、当該チップを使用して良品の半導体装置を作るこ
とが出来る。実施例１と同様に、他のＰＥの中に欠陥Ｐ
Ｅ１００２が含まれており、又はメモリ８の中に欠陥メ
モリが含まれていても、クロスバー配線路１７を制御し
て、欠陥ＰＥ１００２を除く正常なＰＥ２を使用するこ
とにより、当該チップを組み込んだ良品の半導体装置を
作ることが出来る。
行用ＰＥ１０１２の中から任意の１個を選択し、選択さ
れたＰＥ１０１２にＯＳを実行させることが出来る。従
って、１個のＯＳ実行用ＰＥ１０１２が欠陥ＰＥであっ
ても、当該チップを使用して良品の半導体装置を作るこ
とが出来る。実施例１と同様に、他のＰＥの中に欠陥Ｐ
Ｅ１００２が含まれており、又はメモリ８の中に欠陥メ
モリが含まれていても、クロスバー配線路１７を制御し
て、欠陥ＰＥ１００２を除く正常なＰＥ２を使用するこ
とにより、当該チップを組み込んだ良品の半導体装置を
作ることが出来る。
【０１６５】
【発明の効果】本発明によれば、冗長度を有し、高い歩
留まりでコストの安い並列マルチプロセッサの半導体装
置を実現出来るという有利な効果が得られる。本発明に
よれば、冗長度を有し、信頼性の高い並列マルチプロセ
ッサの半導体装置を実現出来るという有利な効果が得ら
れる。
留まりでコストの安い並列マルチプロセッサの半導体装
置を実現出来るという有利な効果が得られる。本発明に
よれば、冗長度を有し、信頼性の高い並列マルチプロセ
ッサの半導体装置を実現出来るという有利な効果が得ら
れる。
【０１６６】本発明によれば、安いコストと実用性とを
バランス良く両立させた、冗長度を有する並列マルチプ
ロセッサの半導体装置を実現出来るという有利な効果が
得られる。本発明によれば、パッケージ後の半導体装置
の種類を２種類から１種類に統一して低価格の半導体装
置を実現出来るという有利な効果が得られる。
バランス良く両立させた、冗長度を有する並列マルチプ
ロセッサの半導体装置を実現出来るという有利な効果が
得られる。本発明によれば、パッケージ後の半導体装置
の種類を２種類から１種類に統一して低価格の半導体装
置を実現出来るという有利な効果が得られる。
【０１６７】本発明によれば、故障のプロセッサ部がど
こに位置していても、ユーザが故障のプロセッサ部を意
識することなく、正常なプロセッサ部を連続するアドレ
ス空間に再配置して使用することが出来る並列マルチプ
ロセッサの半導体装置を実現出来るという有利な効果が
得られる。
こに位置していても、ユーザが故障のプロセッサ部を意
識することなく、正常なプロセッサ部を連続するアドレ
ス空間に再配置して使用することが出来る並列マルチプ
ロセッサの半導体装置を実現出来るという有利な効果が
得られる。
【図１】本発明の実施例１の並列マルチプロセッサの半
導体装置のブロック図
導体装置のブロック図
【図２】本発明の実施例２の並列マルチプロセッサの半
導体装置のブロック図
導体装置のブロック図
【図３】本発明の実施例２の並列マルチプロセッサの半
導体装置の無効化制御回路とスイッチ回路の構成図
導体装置の無効化制御回路とスイッチ回路の構成図
【図４】本発明の実施例３の並列マルチプロセッサの半
導体装置のブロック図
導体装置のブロック図
【図５】本発明の実施例４の並列マルチプロセッサの半
導体装置のブロック図
導体装置のブロック図
【図６】本発明の実施例５の並列マルチプロセッサの半
導体装置のブロック図
導体装置のブロック図
【図７】本発明の実施例６の並列マルチプロセッサの半
導体装置のブロック図
導体装置のブロック図
【図８】本発明の実施例７の並列マルチプロセッサの半
導体装置のブロック図
導体装置のブロック図
【図９】本発明の実施例８の並列マルチプロセッサの半
導体装置のブロック図
導体装置のブロック図
【図１０】本発明の実施例９の並列マルチプロセッサの
半導体装置のブロック図
半導体装置のブロック図
【図１１】本発明の実施例１０の並列マルチプロセッサ
の半導体装置のブロック図
の半導体装置のブロック図
【図１２】従来例の並列マルチプロセッサのブロック図
１ 半導体基板（チップダイ） ２、１０２、２０２、３０２、４０２、５０２、６０
２、７０２、８０２、９０２、１００２、１０１２
プロセッサ要素 ３、１０３、２０３、４０３、５０３、６０３ ス
イッチ回路 ４ 演算機能ユニット ５、１０５、２０５、４０５、５０５、６０５ ヒ
ューズ ６ レジスタ ７、１０７、３０７、７１７、７２７、７３７、９０
７、１００７アドレスおよび制御信号バス ８、１０８、２３、９０８ メモリ ９、１０９、３０９、７１９、７２９、７３９、９０
９、１００９データバス １０、２１０ シーケンサ １１ 制御バス １２ 入出力用パッド １６、８１６、８２６ メモリ １７、２２ クロスバー配線路 １８ ラッチ回路 ２０ スイッチ回路 ２１、６２１ スイッチ回路 ２４ ＲＯＭ
２、７０２、８０２、９０２、１００２、１０１２
プロセッサ要素 ３、１０３、２０３、４０３、５０３、６０３ ス
イッチ回路 ４ 演算機能ユニット ５、１０５、２０５、４０５、５０５、６０５ ヒ
ューズ ６ レジスタ ７、１０７、３０７、７１７、７２７、７３７、９０
７、１００７アドレスおよび制御信号バス ８、１０８、２３、９０８ メモリ ９、１０９、３０９、７１９、７２９、７３９、９０
９、１００９データバス １０、２１０ シーケンサ １１ 制御バス １２ 入出力用パッド １６、８１６、８２６ メモリ １７、２２ クロスバー配線路 １８ ラッチ回路 ２０ スイッチ回路 ２１、６２１ スイッチ回路 ２４ ＲＯＭ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B013 DD01 DD04 EE10 5B045 JJ22 JJ26 JJ27 JJ28 JJ38 JJ46 KK08 5B062 AA08 CC04 DD10 JJ10
Claims (12)
- 【請求項１】 半導体基板上に並列配置された複数のプ
ロセッサ部と、 少なくとも１個の前記プロセッサ部と、前記プロセッサ
部の第１の側に隣接する他の前記プロセッサ部とを接続
する第１のデータ通信経路と、 前記プロセッサ部と、前記プロセッサ部の第２の側に隣
接する他の前記プロセッサ部とを接続する第２のデータ
通信経路と、 を有する半導体装置であって、 前記プロセッサ部は、 前記プロセッサ部の無効化制御回路と、 前記無効化制御回路の作動による故障の前記プロセッサ
部の無効化時には、前記第１のデータ通信経路から入力
されたデータを前記第２のデータ通信経路へ出力するバ
イパス回路と、前記第２のデータ通信経路から入力され
たデータを前記第１のデータ通信経路へ出力するバイパ
ス回路と、 を有することを特徴とする半導体装置。 - 【請求項２】 半導体基板上に並列配置された複数のプ
ロセッサ部と、 少なくとも１個の前記プロセッサ部と、前記プロセッサ
部の第１の側に隣接する他の前記プロセッサ部とを接続
する第１のデータ通信経路と、 前記プロセッサ部と、前記プロセッサ部の第２の側に隣
接する他の前記プロセッサ部とを接続する第２のデータ
通信経路と、 を有する半導体装置であって、 前記プロセッサ部は、 前記プロセッサ部の無効化制御回路と、 前記第１のデータ通信経路から入力されたデータを入力
する第１の入力端子及び前記第２のデータ通信経路へ出
力するデータを入力する第２の入力端子を有し、前記無
効化制御回路を作動させなければ、前記第１の入力端子
又は前記第２の入力端子に入力された入力信号を選択的
に出力し、前記無効化制御回路の作動による故障の前記
プロセッサ部の無効化時には、前記第１の入力端子に入
力された入力信号を前記第２の入力端子に出力する第１
のスイッチ部と、 前記第２のデータ通信経路から入力されたデータを入力
する第３の入力端子及び前記第１のデータ通信経路へ出
力するデータを入力する第４の入力端子を有し、前記無
効化制御回路を作動させなければ、前記第３の入力端子
又は前記第４の入力端子に入力された入力信号を選択的
に出力し、前記無効化制御回路の作動による故障の前記
プロセッサ部の無効化時には、前記第３の入力端子に入
力された入力信号を前記第４の入力端子に出力する第２
のスイッチ部と、 前記無効化制御回路を作動させなければ、前記第２のデ
ータ通信経路へデータを出力し又は前記第１のデータ通
信経路に出力し、前記無効化制御回路の作動による故障
の前記プロセッサ部の無効化時には、無出力状態になる
出力部と、 を有する、ことを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】 複数のプロセッサ部と、 複数のメモリと、 前記プロセッサ部と前記メモリとを選択的に接続し、又
は前記プロセッサ部と他の前記プロセッサ部とを選択的
に接続するクロスバー配線路と、 少なくとも１個の使用しない前記プロセッサ部又は前記
メモリを記憶する欠陥情報記憶部と、 前記欠陥情報記憶部に記憶された前記プロセッサ部又は
前記メモリ以外の前記プロセッサ部又は前記メモリのみ
を相互に接続するように前記クロスバー配線路を制御す
る割付管理部と、 を有することを特徴とする半導体装置。 - 【請求項４】 前記プロセッサ部が、前記無効化制御回
路を作動させなければ、前記第１のデータ通信経路から
入力されたデータあるいは前記第２のデータ通信経路か
ら入力されたデータをラッチし、前記無効化制御回路の
作動による故障の前記プロセッサ部の無効化時には、前
記第１のデータ通信経路から入力されたデータあるいは
前記第２のデータ通信経路から入力されたデータをトラ
ンスペアレントに通して出力するラッチ部を更に有する
ことを特徴とする請求項１又は請求項２に記載の半導体
装置。 - 【請求項５】 前記プロセッサ部が、前記無効化制御回
路を作動させなければ、前記第１のデータ通信経路から
入力されたデータあるいは前記第２のデータ通信経路か
ら入力されたデータをラッチし、前記無効化制御回路の
作動による故障の前記プロセッサ部の無効化時には、前
記第１のデータ通信経路から入力されたデータをトラン
スペアレントに通して出力するデータ先入れ先出し型の
多段ラッチ部をそれぞれのデータ通信経路に対応して更
に有することを特徴とする請求項１又は請求項２に記載
の半導体装置。 - 【請求項６】 前記プロセッサ部が先入れ先出し型の多
段ラッチ部を更に有し、前記先入れ先出し型の多段ラッ
チ部が、前記無効化制御回路を作動させなければ、前記
第１のデータ通信経路から入力されたデータあるいは前
記第２のデータ通信経路から入力されたデータをラッチ
し、前記無効化制御回路の作動による故障の前記プロセ
ッサ部の無効化時には、前記先入れ先出し型の多段ラッ
チ部の途中からそれぞれのデータ通信経路にデータを出
力することを特徴とする請求項１又は請求項２に記載の
半導体装置。 - 【請求項７】 半導体基板上に並列配置された複数のプ
ロセッサ部と、 少なくとも１個の前記プロセッサ部と前記プロセッサ部
の第１の側の１番目に隣接する他の前記プロセッサ部と
を接続し、前記プロセッサ部の第１の側の１番目に隣接
する他の前記プロセッサ部が出力するデータを伝送する
第１のデータ通信経路と、 前記プロセッサ部と前記プロセッサ部の第１の側の１番
目に隣接する他の前記プロセッサ部とを接続し、前記プ
ロセッサ部の第１の側の２番目に隣接する他の前記プロ
セッサ部が出力するデータを伝送する第２のデータ通信
経路と、 前記プロセッサ部と前記プロセッサ部の第２の側の１番
目に隣接する他の前記プロセッサ部とを接続し、前記プ
ロセッサ部が出力するデータを前記プロセッサ部の第２
の側の１番目に隣接する他の前記プロセッサ部に伝送す
る第３のデータ通信経路と、 前記プロセッサ部と前記プロセッサ部の第２の側の１番
目に隣接する他の前記プロセッサ部とを接続し、前記プ
ロセッサ部の第１の側の１番目に隣接する他の前記プロ
セッサ部が出力するデータを前記プロセッサ部の第２の
側の１番目に隣接する他の前記プロセッサ部に伝送する
第４のデータ通信経路と、 前記プロセッサ部と前記プロセッサ部の第２の側の１番
目に隣接する他の前記プロセッサ部とを接続し、前記プ
ロセッサ部の第２の側の１番目に隣接する他の前記プロ
セッサ部が出力するデータを前記プロセッサ部に伝送す
る第５のデータ通信経路と、 前記プロセッサ部と前記プロセッサ部の第２の側の１番
目に隣接する他の前記プロセッサ部とを接続し、前記プ
ロセッサ部の第２の側の２番目に隣接する他の前記プロ
セッサ部が出力するデータを前記プロセッサ部に伝送す
る第６のデータ通信経路と、 前記プロセッサ部と前記プロセッサ部の第１の側の１番
目に隣接する他の前記プロセッサ部とを接続し、前記プ
ロセッサ部が出力するデータを前記プロセッサ部の第１
の側の１番目に隣接する他の前記プロセッサ部に伝送す
る第７のデータ通信経路と、 前記プロセッサ部と前記プロセッサ部の第１の側の１番
目に隣接する他の前記プロセッサ部とを接続し、前記プ
ロセッサ部の第２の側の１番目に隣接する他の前記プロ
セッサ部が出力するデータを前記プロセッサ部の第１の
側の１番目に隣接する他の前記プロセッサ部に伝送する
第８のデータ通信経路と、 を有する半導体装置であって、 前記プロセッサ部は、 前記プロセッサ部の無効化制御回路と、 バイパス回路と、 を有し、 前記無効化制御回路を作動させなければ、前記第１のデ
ータ通信経路を通じて伝送されたデータを、前記プロセ
ッサ部で処理し又は前記第４のデータ通信経路を更に通
じて前記プロセッサ部の第２の側の１番目に隣接する他
の前記プロセッサ部に伝送し、前記第２のデータ通信経
路を通じて伝送されたデータを前記プロセッサ部で処理
し、前記プロセッサ部が出力したデータを前記第３のデ
ータ通信経路を通じて前記プロセッサ部の第２の側の１
番目に隣接する他の前記プロセッサ部に伝送し、前記第
５のデータ通信経路を通じて伝送されたデータを、前記
プロセッサ部で処理し又は前記第８のデータ通信経路を
更に通じて前記プロセッサ部の第１の側の１番目に隣接
する他の前記プロセッサ部に伝送し、前記第６のデータ
通信経路を通じて伝送されたデータを前記プロセッサ部
で処理し、前記プロセッサ部が出力したデータを前記第
７のデータ通信経路を通じて前記プロセッサ部の第１の
側の１番目に隣接する他の前記プロセッサ部に伝送し、 前記無効化制御回路の作動による故障の前記プロセッサ
部の無効化時には、前記バイパス回路により、前記第１
のデータ通信経路から入力されたデータを前記第３のデ
ータ通信経路へ出力し、前記第２のデータ通信経路から
入力されたデータを前記第４のデータ通信経路へ出力
し、前記第５のデータ通信経路から入力されたデータを
前記第７のデータ通信経路へ出力し、前記第６のデータ
通信経路から入力されたデータを前記第８のデータ通信
経路へ出力する、 ことを特徴とする半導体装置。 - 【請求項８】 複数のプロセッサ部と、 複数のメモリと、 少なくとも１個の前記プロセッサ部と任意の前記メモリ
とを選択的に接続し、又は少なくとも１個の前記プロセ
ッサ部と任意の他の前記プロセッサ部とを選択的に接続
することが出来る第１のクロスバー配線路と、 少なくとも１個の前記プロセッサ部と限定された範囲内
の任意の前記メモリとを選択的に接続し、又は少なくと
も１個の前記プロセッサ部と限定された範囲内の任意の
他の前記プロセッサ部とを選択的に接続することが出来
る第２のクロスバー配線路と、 を有することを特徴とする半導体装置。 - 【請求項９】 少なくとも１個の使用しない前記プロセ
ッサ部又は前記メモリを記憶する欠陥情報記憶部と、 前記欠陥情報記憶部に記憶された前記プロセッサ部又は
前記メモリ以外の前記プロセッサ部又は前記メモリのみ
を相互に接続するように前記第１のクロスバー配線路又
は前記第２のクロスバー配線路を制御する割付管理部
と、 を有することを特徴とする請求項８に記載の半導体装
置。 - 【請求項１０】 請求項１から請求項９のいずれかの請
求項に記載された半導体装置と同一の構成を有する２個
のマルチプロセッサ部と、 前記２個のマルチプロセッサ部の同一の端子が互いに点
対称に配置された入出力用パッド又はピンと、 を有することを特徴とする請求項１から請求項９のいず
れかの請求項に記載の半導体装置。 - 【請求項１１】 少なくとも２個のＯＳ実行用プロセッ
サ部を含む複数のプロセッサ部と、 複数のメモリと、 少なくとも１個の前記プロセッサ部と任意の前記メモリ
又は限定された範囲内の任意の前記メモリとを選択的に
接続し、且つ少なくとも１個の前記プロセッサ部と限定
された範囲内の任意の他の前記プロセッサ部とを選択的
に接続することが出来るクロスバー配線路と、 少なくとも１個の使用しない前記プロセッサ部又は前記
メモリを記憶する欠陥情報記憶部と、 ＯＳを実行するプロセッサ部を指定し、且つ前記欠陥情
報記憶部に記憶された前記プロセッサ部又は前記メモリ
以外の前記プロセッサ部又は前記メモリのみを相互に接
続するように前記クロスバー配線路を制御する割付管理
部と、 を有することを特徴とする半導体装置。 - 【請求項１２】 前記プロセッサ部がアドレスレジスタ
を有し、 前記割付管理部が、前記アドレスレジスタにアドレスを
書き込み、且つ書き込んだアドレスに従ってデータを出
力し又は入力することを特徴とする請求項３、請求項
８、請求項９又は請求項１１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000366049A JP2002169787A (ja) | 2000-11-30 | 2000-11-30 | 複数のプロセッサ部を含む半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000366049A JP2002169787A (ja) | 2000-11-30 | 2000-11-30 | 複数のプロセッサ部を含む半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002169787A true JP2002169787A (ja) | 2002-06-14 |
Family
ID=18836726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000366049A Pending JP2002169787A (ja) | 2000-11-30 | 2000-11-30 | 複数のプロセッサ部を含む半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002169787A (ja) |
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-
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- 2000-11-30 JP JP2000366049A patent/JP2002169787A/ja active Pending
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| RD03 | Notification of appointment of power of attorney |
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