JPH10143465A - データ転送システム - Google Patents
データ転送システムInfo
- Publication number
- JPH10143465A JPH10143465A JP8313123A JP31312396A JPH10143465A JP H10143465 A JPH10143465 A JP H10143465A JP 8313123 A JP8313123 A JP 8313123A JP 31312396 A JP31312396 A JP 31312396A JP H10143465 A JPH10143465 A JP H10143465A
- Authority
- JP
- Japan
- Prior art keywords
- slice
- data transfer
- transfer path
- lsi
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/2002—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant
- G06F11/2005—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant using redundant communication controllers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/2002—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant
- G06F11/2007—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant using redundant communication media
Abstract
(57)【要約】
【課題】 クロスバースイッチ(以下、ＸＳ)を用いたデ
ータ転送システムで、コスト増加を押さえ、信頼性を二
重化と同等の耐単一故障レベルに向上させる。 【解決手段】 (１)は通常動作時の接続であり、ＬＳＩ
41、内部論理42、セレクタ回路43、入出力インタフェー
ス回路44、内部接続路45を有し、左と右のＬＳＩの間
で、８Ｂのデータを２Ｂ単位にスライスして転送する。
31〜37は１６ポートのＸＳのＬＳＩ、31〜34はデータ用
の現用ＬＳＩ、35はデータ用のスペア、36は機能制御用
のＬＳＩ、37はそのスペアである。46は接続結線であ
り、実線は作動中、点線は予備の結線である。他の１４
ポートも夫々のＬＳＩに接続されている。(２)はＸＳの
ＬＳＩ33が故障した場合の状態であり、接続結線42の実
線は作動中、点線は障害部分および予備の結線である。
この場合には、セレクタ回路43が故障したＸＳのＬＳＩ
に応じて内部接続路45を変更して(２)の接続結線にす
る。
ータ転送システムで、コスト増加を押さえ、信頼性を二
重化と同等の耐単一故障レベルに向上させる。 【解決手段】 (１)は通常動作時の接続であり、ＬＳＩ
41、内部論理42、セレクタ回路43、入出力インタフェー
ス回路44、内部接続路45を有し、左と右のＬＳＩの間
で、８Ｂのデータを２Ｂ単位にスライスして転送する。
31〜37は１６ポートのＸＳのＬＳＩ、31〜34はデータ用
の現用ＬＳＩ、35はデータ用のスペア、36は機能制御用
のＬＳＩ、37はそのスペアである。46は接続結線であ
り、実線は作動中、点線は予備の結線である。他の１４
ポートも夫々のＬＳＩに接続されている。(２)はＸＳの
ＬＳＩ33が故障した場合の状態であり、接続結線42の実
線は作動中、点線は障害部分および予備の結線である。
この場合には、セレクタ回路43が故障したＸＳのＬＳＩ
に応じて内部接続路45を変更して(２)の接続結線にす
る。
Description
【０００１】
【発明の属する技術分野】本発明は情報処理装置、特に
パーソナルコンピュータ（ＰＣ）、ワークステーション
（ＷＳ）、サーバ機、オフィスコンピュータ、ミニコン
ピュータ、メインフレーム、スーパーコンピュータ等の
各種コンピュータの、内部のデータ転送システムに係
り、特にマルチプロセッサ機におけるクロスバースイッ
チによるデータ転送システムに関する。
パーソナルコンピュータ（ＰＣ）、ワークステーション
（ＷＳ）、サーバ機、オフィスコンピュータ、ミニコン
ピュータ、メインフレーム、スーパーコンピュータ等の
各種コンピュータの、内部のデータ転送システムに係
り、特にマルチプロセッサ機におけるクロスバースイッ
チによるデータ転送システムに関する。
【０００２】
【従来の技術】近年ＰＣ、ＷＳの上位機種及びサーバ機
等ではマルチプロセッサ構成が広まっており、複数のＣ
ＰＵ、主記憶、Ｉ／Ｏデバイスの間を接続するデータ転
送システムの性能向上が重要な課題になってきている。
このデータ転送システムの構成の１つに、クロスバース
イッチ接続による構成があり、例えば「進化したシステ
ム・アーキテクチャ」（ＳｕｎＷｏｒｌｄ誌１９９６年
１月号第２９頁〜第３２頁）に開示されている。一般に
クロスバースイッチによる構成では、クロスバースイッ
チに接続する各モジュールのいずれかが故障しても、シ
ステムの他の部分は動作を続けることができるが、クロ
スバースイッチ自体が一部でも故障すると、システム全
体のダウンとなる。このためシステム全体の信頼性を向
上させるためには、クロスバースイッチを二重化する必
要がある。また、上記データ転送システムをバス接続に
よる構成とする場合も多い。この場合はバス自体はＬＳ
Ｉ等の素子を必要としないため故障しにくいが、バスに
接続する各モジュールが故障した場合にシステム全体の
ダウンとなる可能性がある。このためシステムの信頼性
向上のためにバスを二重化することが行われており、例
えば特開平６−５１９１０号公報に開示されている。
等ではマルチプロセッサ構成が広まっており、複数のＣ
ＰＵ、主記憶、Ｉ／Ｏデバイスの間を接続するデータ転
送システムの性能向上が重要な課題になってきている。
このデータ転送システムの構成の１つに、クロスバース
イッチ接続による構成があり、例えば「進化したシステ
ム・アーキテクチャ」（ＳｕｎＷｏｒｌｄ誌１９９６年
１月号第２９頁〜第３２頁）に開示されている。一般に
クロスバースイッチによる構成では、クロスバースイッ
チに接続する各モジュールのいずれかが故障しても、シ
ステムの他の部分は動作を続けることができるが、クロ
スバースイッチ自体が一部でも故障すると、システム全
体のダウンとなる。このためシステム全体の信頼性を向
上させるためには、クロスバースイッチを二重化する必
要がある。また、上記データ転送システムをバス接続に
よる構成とする場合も多い。この場合はバス自体はＬＳ
Ｉ等の素子を必要としないため故障しにくいが、バスに
接続する各モジュールが故障した場合にシステム全体の
ダウンとなる可能性がある。このためシステムの信頼性
向上のためにバスを二重化することが行われており、例
えば特開平６−５１９１０号公報に開示されている。
【０００３】
【発明が解決しようとする課題】上記クロスバースイッ
チまたはバスによる従来技術では、システムの信頼性の
向上は、クロスバースイッチまたはバスを二重化するこ
とにより行われるが、上記二重化ではインタフェースＬ
ＳＩ等の素子数及び信号線数が倍増し、コストが非常に
大きくなるという問題がある。本発明の目的は、クロス
バースイッチを用いた構成において、コストの増加を少
なく押さえながら、システムの信頼性を二重化と同等の
耐単一故障レベル、すなわち任意の１ＬＳＩの故障に耐
えるレベルに向上させたデータ転送システムを提供する
ことにある。
チまたはバスによる従来技術では、システムの信頼性の
向上は、クロスバースイッチまたはバスを二重化するこ
とにより行われるが、上記二重化ではインタフェースＬ
ＳＩ等の素子数及び信号線数が倍増し、コストが非常に
大きくなるという問題がある。本発明の目的は、クロス
バースイッチを用いた構成において、コストの増加を少
なく押さえながら、システムの信頼性を二重化と同等の
耐単一故障レベル、すなわち任意の１ＬＳＩの故障に耐
えるレベルに向上させたデータ転送システムを提供する
ことにある。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、ＣＰＵ、メモリ、Ｉ／Ｏ等の複数の装置
ユニットからなる情報処理装置において、前記各装置ユ
ニットに接続される複数の入出力ポートを有し複数のＬ
ＳＩで構成されるクロスバースイッチを介して前記装置
ユニット間でのデータの転送を行うデータ転送システム
であり、該クロスバースイッチの各入出力ポートが、ｎ
ビット幅の１以上のアドレス・データ転送路を有するよ
う構成され、該各ｎビット幅のアドレス・データ転送路
がｍビット単位のスライスに分割され、各スライスが前
記複数のＬＳＩに個別に接続され、前記アドレス・デー
タ転送路は冗長なスライスを付加されて構成され、前記
複数のＬＳＩは前記冗長なスライスを接続可能なＬＳＩ
を含むよう構成されるようにしている。
め、本発明は、ＣＰＵ、メモリ、Ｉ／Ｏ等の複数の装置
ユニットからなる情報処理装置において、前記各装置ユ
ニットに接続される複数の入出力ポートを有し複数のＬ
ＳＩで構成されるクロスバースイッチを介して前記装置
ユニット間でのデータの転送を行うデータ転送システム
であり、該クロスバースイッチの各入出力ポートが、ｎ
ビット幅の１以上のアドレス・データ転送路を有するよ
う構成され、該各ｎビット幅のアドレス・データ転送路
がｍビット単位のスライスに分割され、各スライスが前
記複数のＬＳＩに個別に接続され、前記アドレス・デー
タ転送路は冗長なスライスを付加されて構成され、前記
複数のＬＳＩは前記冗長なスライスを接続可能なＬＳＩ
を含むよう構成されるようにしている。
【０００５】また、前記クロスバースイッチの各入出力
ポートが前記アドレス・データ転送路以外の制御用信号
転送路を含み、かつ該制御用信号転送路を接続するＬＳ
Ｉが設けられ、該ＬＳＩが二重化されているようにして
いる。
ポートが前記アドレス・データ転送路以外の制御用信号
転送路を含み、かつ該制御用信号転送路を接続するＬＳ
Ｉが設けられ、該ＬＳＩが二重化されているようにして
いる。
【０００６】また、前記複数のＬＳＩの内の任意の１個
のＬＳＩにおいて障害が発生した場合に、該障害ＬＳＩ
に接続された各スライスと前記装置ユニット間の接続を
無接続に切り替え、無障害のＬＳＩに接続された各スラ
イスと前記冗長なスライスを使用して該障害ＬＳＩを使
用しないようにアドレス・データ転送路を再構成する手
段を備え、クロスバースイッチとしての動作を継続また
は再開し、かつ前記障害ＬＳＩの部品交換を可能とする
ようにしている。
のＬＳＩにおいて障害が発生した場合に、該障害ＬＳＩ
に接続された各スライスと前記装置ユニット間の接続を
無接続に切り替え、無障害のＬＳＩに接続された各スラ
イスと前記冗長なスライスを使用して該障害ＬＳＩを使
用しないようにアドレス・データ転送路を再構成する手
段を備え、クロスバースイッチとしての動作を継続また
は再開し、かつ前記障害ＬＳＩの部品交換を可能とする
ようにしている。
【０００７】また、前記クロスバースイッチの各入出力
ポートに接続する前記装置ユニットが、前記アドレス・
データ転送路を再構成する手段として、前記ＬＳＩにつ
いての障害情報に基づき前記各スライスを単位とする転
送路の選択をする選択手段を有するようにしている。
ポートに接続する前記装置ユニットが、前記アドレス・
データ転送路を再構成する手段として、前記ＬＳＩにつ
いての障害情報に基づき前記各スライスを単位とする転
送路の選択をする選択手段を有するようにしている。
【０００８】また、前記部品交換の際に、前記アドレス
・データ転送路の幅を狭くする縮退動作を行う手段を有
するようにしている。
・データ転送路の幅を狭くする縮退動作を行う手段を有
するようにしている。
【０００９】また、前記ＬＳＩのいずれか１つに障害が
発生した場合、前記選択手段は、障害ＬＳＩに接続され
たスライス転送路の選択を止め、該選択を止めたスライ
ス転送路の代わりに該スライス転送路に隣接するスライ
ス転送路を選択し、以下１つづつ順次ずらしてスライス
転送路を選択するようにしている。
発生した場合、前記選択手段は、障害ＬＳＩに接続され
たスライス転送路の選択を止め、該選択を止めたスライ
ス転送路の代わりに該スライス転送路に隣接するスライ
ス転送路を選択し、以下１つづつ順次ずらしてスライス
転送路を選択するようにしている。
【００１０】また、前記選択手段は、前記スライス転送
路の数だけ二者択一回路を備え、該各二者択一回路の出
力に前記スライス転送路が順番に接続され、１番目の二
者択一回路の入力に前記装置ユニットの１番目の出力
が、２番目の二者択一回路の入力に前記装置ユニットの
１番目と２番目の出力が、３番目の二者択一回路の入力
に前記装置ユニットの２番目と３番目の出力が、下同様
にして、最後の二者択一回路の入力に前記装置ユニット
の最後の出力が夫々接続され、障害のない場合には、最
後の二者択一回路はスライス転送路へ出力をせず、他の
二者択一回路は前記装置ユニットからの先の番号の出力
を選択してスライス転送路へ出力をし、障害のある場合
には、障害ＬＳＩに接続されたスライス転送路の接続さ
れた二者択一回路は出力をせず、該障害ＬＳＩに接続さ
れたスライス転送路に続くスライス転送路に接続された
二者択一回路は前記装置ユニットからの後の番号の出力
を選択してスライス転送路へ出力するようにしている。
路の数だけ二者択一回路を備え、該各二者択一回路の出
力に前記スライス転送路が順番に接続され、１番目の二
者択一回路の入力に前記装置ユニットの１番目の出力
が、２番目の二者択一回路の入力に前記装置ユニットの
１番目と２番目の出力が、３番目の二者択一回路の入力
に前記装置ユニットの２番目と３番目の出力が、下同様
にして、最後の二者択一回路の入力に前記装置ユニット
の最後の出力が夫々接続され、障害のない場合には、最
後の二者択一回路はスライス転送路へ出力をせず、他の
二者択一回路は前記装置ユニットからの先の番号の出力
を選択してスライス転送路へ出力をし、障害のある場合
には、障害ＬＳＩに接続されたスライス転送路の接続さ
れた二者択一回路は出力をせず、該障害ＬＳＩに接続さ
れたスライス転送路に続くスライス転送路に接続された
二者択一回路は前記装置ユニットからの後の番号の出力
を選択してスライス転送路へ出力するようにしている。
【００１１】また、前記のデータ転送システムを少なく
とも１つ情報処理装置が有するようにしている。
とも１つ情報処理装置が有するようにしている。
【００１２】
【発明の実施の形態】以下本発明の実施の形態を、図１
から図９を用いて説明する。図１及び図２は本発明を適
用するマルチプロセッサシステムのシステムハードウェ
ア構成図、図３及び図７は本発明によるクロスバースイ
ッチのＬＳＩ構成図、図４及び図８は本発明によるクロ
スバースイッチとマルチプロセッサシステム内の他のシ
ステム構成要素との結線接続構成図、図５及び図９は本
発明によるクロスバースイッチへのマルチプロセッサシ
ステム内の他のシステム構成要素からの接続インタフェ
ースの内部構成図、図６は本発明によるクロスバースイ
ッチのＬＳＩ入出力信号構成図である。
から図９を用いて説明する。図１及び図２は本発明を適
用するマルチプロセッサシステムのシステムハードウェ
ア構成図、図３及び図７は本発明によるクロスバースイ
ッチのＬＳＩ構成図、図４及び図８は本発明によるクロ
スバースイッチとマルチプロセッサシステム内の他のシ
ステム構成要素との結線接続構成図、図５及び図９は本
発明によるクロスバースイッチへのマルチプロセッサシ
ステム内の他のシステム構成要素からの接続インタフェ
ースの内部構成図、図６は本発明によるクロスバースイ
ッチのＬＳＩ入出力信号構成図である。
【００１３】まず図１及び図２により、システム構成に
ついて説明する。図１は本発明を適用するマルチプロセ
ッサシステムのシステムハードウェア構成図である。図
１において、１１は複数のプロセッサボード（ＰＢ）、
１２は複数のメモリボード（ＭＢ）、１３は複数のＩ／
Ｏ接続ボード（ＩＢ）、１４はクロスバースイッチ（Ｓ
Ｗ）である。図１では、８枚のＰＢ、４枚のＭＢ、４枚
のＩＢが、１６ポートのＳＷに接続されてマルチプロセ
ッサシステムが構成されている。
ついて説明する。図１は本発明を適用するマルチプロセ
ッサシステムのシステムハードウェア構成図である。図
１において、１１は複数のプロセッサボード（ＰＢ）、
１２は複数のメモリボード（ＭＢ）、１３は複数のＩ／
Ｏ接続ボード（ＩＢ）、１４はクロスバースイッチ（Ｓ
Ｗ）である。図１では、８枚のＰＢ、４枚のＭＢ、４枚
のＩＢが、１６ポートのＳＷに接続されてマルチプロセ
ッサシステムが構成されている。
【００１４】ＰＢ１１上には複数のＣＰＵ１１１が搭載
され、スイッチ接続ＬＳＩ（ＰＢＩ）１１２が、複数の
ＣＰＵ１１１及び共有キャッシュメモリ１１３の制御を
行い、またＳＷ１４に接続インタフェース１１４により
接続している。なお、図１ではＣＰＵ１１１とＰＢＩ１
１２とは複数のＣＰＵバス１１５で接続されているが、
これは１本のバスまたはスイッチによる接続でもよい。
また共有キャッシュメモリ１１３については、存在しな
いシステムあるいはキャッシュタグのみのシステム等も
考えられる。ＭＢ１２上には主記憶１２１が搭載され、
スイッチ接続ＬＳＩ（ＭＢＩ）１２２が、ドライバ１２
３を介して主記憶を制御し、またＳＷ１４に接続インタ
フェース１２４により接続している。ＩＢ１３上には複
数のＩ／Ｏ接続インタフェース１３１が搭載され、スイ
ッチ接続ＬＳＩ（ＩＢＩ）１３２が、ドライバ１３３を
介してＩ／Ｏ接続インタフェースを制御し、またＳＷ１
４に接続インタフェース１３４により接続している。
され、スイッチ接続ＬＳＩ（ＰＢＩ）１１２が、複数の
ＣＰＵ１１１及び共有キャッシュメモリ１１３の制御を
行い、またＳＷ１４に接続インタフェース１１４により
接続している。なお、図１ではＣＰＵ１１１とＰＢＩ１
１２とは複数のＣＰＵバス１１５で接続されているが、
これは１本のバスまたはスイッチによる接続でもよい。
また共有キャッシュメモリ１１３については、存在しな
いシステムあるいはキャッシュタグのみのシステム等も
考えられる。ＭＢ１２上には主記憶１２１が搭載され、
スイッチ接続ＬＳＩ（ＭＢＩ）１２２が、ドライバ１２
３を介して主記憶を制御し、またＳＷ１４に接続インタ
フェース１２４により接続している。ＩＢ１３上には複
数のＩ／Ｏ接続インタフェース１３１が搭載され、スイ
ッチ接続ＬＳＩ（ＩＢＩ）１３２が、ドライバ１３３を
介してＩ／Ｏ接続インタフェースを制御し、またＳＷ１
４に接続インタフェース１３４により接続している。
【００１５】図１ではＳＷ１４は、１６個のポート各々
について、８バイト幅のアドレス・データ転送路と、他
に機能制御信号とを接続インタフェースとして持ってい
る。８バイト幅のアドレス・データ転送路は２バイト
（１６ビット）単位にスライス分割され、予備の１スラ
イスを加えた５スライス構成で、５個のスイッチングＬ
ＳＩ（ＳＷ−ＡＤ）１４１により接続される。機能制御
信号は機能制御ＬＳＩ（ＳＷ−ＦＣ）１４２によって接
続される。ＳＷ−ＦＣは二重化されており、２個のＬＳ
Ｉによって構成されている。ＳＷ１４は合計７個のＬＳ
Ｉから構成されているが、このうち通常時に動作してい
る現用ＬＳＩはＳＷ−ＡＤ４個とＳＷ−ＦＣ１個の５個
であり、ＳＷ−ＡＤ１個とＳＷ−ＦＣ１個の２個が予備
ＬＳＩになっている。クロスバースイッチ全体を二重化
構成にするためには、１０個のＬＳＩが必要であり、本
発明の形態ではコストが低減されている。なおアドレス
・データ転送路の幅、機能制御信号の内容については３
種の接続インタフェース１１４、１２４、１３４の各々
で異なる構成とすることもできる。
について、８バイト幅のアドレス・データ転送路と、他
に機能制御信号とを接続インタフェースとして持ってい
る。８バイト幅のアドレス・データ転送路は２バイト
（１６ビット）単位にスライス分割され、予備の１スラ
イスを加えた５スライス構成で、５個のスイッチングＬ
ＳＩ（ＳＷ−ＡＤ）１４１により接続される。機能制御
信号は機能制御ＬＳＩ（ＳＷ−ＦＣ）１４２によって接
続される。ＳＷ−ＦＣは二重化されており、２個のＬＳ
Ｉによって構成されている。ＳＷ１４は合計７個のＬＳ
Ｉから構成されているが、このうち通常時に動作してい
る現用ＬＳＩはＳＷ−ＡＤ４個とＳＷ−ＦＣ１個の５個
であり、ＳＷ−ＡＤ１個とＳＷ−ＦＣ１個の２個が予備
ＬＳＩになっている。クロスバースイッチ全体を二重化
構成にするためには、１０個のＬＳＩが必要であり、本
発明の形態ではコストが低減されている。なおアドレス
・データ転送路の幅、機能制御信号の内容については３
種の接続インタフェース１１４、１２４、１３４の各々
で異なる構成とすることもできる。
【００１６】図２は本発明を適用するマルチプロセッサ
システムの他のシステムハードウェア構成図である。図
２において、２１は複数のプロセッサメモリボード（Ｐ
ＭＢ）、１４はクロスバースイッチ（ＳＷ）である。図
２では、１６枚のＰＭＢが、１６ポートのＳＷに接続さ
れてマルチプロセッサシステムが構成されている。ＰＭ
Ｂ２１は通常のマルチプロセッサＰＣと同様の構成にな
っている。ＰＭＢ２１上には複数のＣＰＵ２１１、ＰＣ
制御チップセット２１６、主記憶２１７、Ｉ／Ｏ接続イ
ンタフェース２１８が搭載され、これらは通常のマルチ
プロセッサＰＣと同様の構成になっている。さらにスイ
ッチ接続ＬＳＩ（ＰＭＢＩ）２１２が、複数のＣＰＵ２
１１及び共有キャッシュメモリ２１３の制御を行い、ま
たＳＷ１４に接続インタフェース２１４により接続して
いる。図２においてＳＷ１４は図１と全く同じ構成にな
っている。図１及び図２の構成はＳＷ及びＳＷへの接続
インタフェースを除いて、公知のシステム構成と同様で
ある。
システムの他のシステムハードウェア構成図である。図
２において、２１は複数のプロセッサメモリボード（Ｐ
ＭＢ）、１４はクロスバースイッチ（ＳＷ）である。図
２では、１６枚のＰＭＢが、１６ポートのＳＷに接続さ
れてマルチプロセッサシステムが構成されている。ＰＭ
Ｂ２１は通常のマルチプロセッサＰＣと同様の構成にな
っている。ＰＭＢ２１上には複数のＣＰＵ２１１、ＰＣ
制御チップセット２１６、主記憶２１７、Ｉ／Ｏ接続イ
ンタフェース２１８が搭載され、これらは通常のマルチ
プロセッサＰＣと同様の構成になっている。さらにスイ
ッチ接続ＬＳＩ（ＰＭＢＩ）２１２が、複数のＣＰＵ２
１１及び共有キャッシュメモリ２１３の制御を行い、ま
たＳＷ１４に接続インタフェース２１４により接続して
いる。図２においてＳＷ１４は図１と全く同じ構成にな
っている。図１及び図２の構成はＳＷ及びＳＷへの接続
インタフェースを除いて、公知のシステム構成と同様で
ある。
【００１７】次に図３から図６により、本発明によるク
ロスバースイッチの構成と動作について説明する。図３
は図１におけるＳＷ１４のＬＳＩ構成図である。前述の
通りＳＷ１４はＳＷ−ＡＤ５個とＳＷ−ＦＣ２個の７個
のＬＳＩで構成される。図３では７個のＬＳＩが７枚の
基板に１個ずつ搭載されており、１個ずつ部品交換がで
きるようになっている。図３において、（１）は通常の
動作時の構成であり、５個のＳＷ−ＡＤ３１〜３５の
内、３１〜３４の４個が８バイトのアドレス・データ転
送路を２バイトずつＡＤ０〜ＡＤ３として各々担当し、
３５が予備になっている。またＳＷ−ＦＣは二重化され
ており、３６が現用、３７が予備になっている。これら
のＬＳＩの内、ＳＷ−ＡＤ１個が故障した場合の構成が
（２）、ＳＷ−ＦＣ１個が故障した場合の構成が（３）
である。（２）はＳＷ−ＡＤ３３が故障した場合の構成
であり、３４がＡＤ２、予備だった３５がＡＤ３の機能
を担当することで、故障したＬＳＩを使用しないように
データ転送路を再構成している。この際にデータ転送路
の分割の順序について、故障したＬＳＩを除外して、順
次分割順序をずらす方式で再構成している。（３）はＳ
Ｗ−ＦＣ３６が故障した場合の構成であり、二重化の予
備だった３７が現用に切り替わっている。以上のように
本発明では、クロスバースイッチの任意の１個のＬＳＩ
が故障しても、クロスバースイッチとしての性能を減ら
すことなく、動作を継続または再開することができる。
ロスバースイッチの構成と動作について説明する。図３
は図１におけるＳＷ１４のＬＳＩ構成図である。前述の
通りＳＷ１４はＳＷ−ＡＤ５個とＳＷ−ＦＣ２個の７個
のＬＳＩで構成される。図３では７個のＬＳＩが７枚の
基板に１個ずつ搭載されており、１個ずつ部品交換がで
きるようになっている。図３において、（１）は通常の
動作時の構成であり、５個のＳＷ−ＡＤ３１〜３５の
内、３１〜３４の４個が８バイトのアドレス・データ転
送路を２バイトずつＡＤ０〜ＡＤ３として各々担当し、
３５が予備になっている。またＳＷ−ＦＣは二重化され
ており、３６が現用、３７が予備になっている。これら
のＬＳＩの内、ＳＷ−ＡＤ１個が故障した場合の構成が
（２）、ＳＷ−ＦＣ１個が故障した場合の構成が（３）
である。（２）はＳＷ−ＡＤ３３が故障した場合の構成
であり、３４がＡＤ２、予備だった３５がＡＤ３の機能
を担当することで、故障したＬＳＩを使用しないように
データ転送路を再構成している。この際にデータ転送路
の分割の順序について、故障したＬＳＩを除外して、順
次分割順序をずらす方式で再構成している。（３）はＳ
Ｗ−ＦＣ３６が故障した場合の構成であり、二重化の予
備だった３７が現用に切り替わっている。以上のように
本発明では、クロスバースイッチの任意の１個のＬＳＩ
が故障しても、クロスバースイッチとしての性能を減ら
すことなく、動作を継続または再開することができる。
【００１８】図４に、上述の再構成を可能とするため
の、クロスバースイッチとクロスバースイッチ接続イン
タフェースとの結線接続構成を示す。図４において、４
１は図１のＰＢＩ１１２、ＭＢＩ１２２、ＩＢＩ１３２
及び図２のＰＭＢＩ２１２を共通に示したＳＷとのイン
タフェースを有するＬＳＩ（ＳＷＩ）で、４２はＳＷＩ
４１内の内部論理、４４はＳＷＩ４１内の入出力インタ
フェース回路、４５は内部論理４２と入出力インタフェ
ース回路４４との内部接続路、４３はセレクタ回路、４
６はＳＷＩ４１とＳＷとの接続結線、３１〜３７は図３
に示したＳＷの７個のＬＳＩである。
の、クロスバースイッチとクロスバースイッチ接続イン
タフェースとの結線接続構成を示す。図４において、４
１は図１のＰＢＩ１１２、ＭＢＩ１２２、ＩＢＩ１３２
及び図２のＰＭＢＩ２１２を共通に示したＳＷとのイン
タフェースを有するＬＳＩ（ＳＷＩ）で、４２はＳＷＩ
４１内の内部論理、４４はＳＷＩ４１内の入出力インタ
フェース回路、４５は内部論理４２と入出力インタフェ
ース回路４４との内部接続路、４３はセレクタ回路、４
６はＳＷＩ４１とＳＷとの接続結線、３１〜３７は図３
に示したＳＷの７個のＬＳＩである。
【００１９】図４（１）は通常動作時の接続を示してい
る。ＳＷＩ４１は、ＳＷの７個のＬＳＩ３１〜３７の全
てに対して接続する入出力インタフェース回路４４と接
続結線４６とを有しているが、内部論理４２は内部接続
路として、８バイト幅（２バイト×４組）のアドレス・
データ転送線と１組の機能制御線のみを有しており、内
部論理については公知の論理が適用できるようになって
いる。図４（１）ではセレクタ回路４３は内部接続路４
５をＳＷの７個のＬＳＩの内、３１〜３４及び３６に接
続するようになっており、図３（１）に対応した接続を
実現するようになっている。この場合、接続結線４６の
内、実線で示したものが動作し、破線で示したものが予
備結線になっている。
る。ＳＷＩ４１は、ＳＷの７個のＬＳＩ３１〜３７の全
てに対して接続する入出力インタフェース回路４４と接
続結線４６とを有しているが、内部論理４２は内部接続
路として、８バイト幅（２バイト×４組）のアドレス・
データ転送線と１組の機能制御線のみを有しており、内
部論理については公知の論理が適用できるようになって
いる。図４（１）ではセレクタ回路４３は内部接続路４
５をＳＷの７個のＬＳＩの内、３１〜３４及び３６に接
続するようになっており、図３（１）に対応した接続を
実現するようになっている。この場合、接続結線４６の
内、実線で示したものが動作し、破線で示したものが予
備結線になっている。
【００２０】図４（２）はＬＳＩ３３が故障した場合の
再構成を示している。この場合、各ＳＷＩ４１内では、
セレクター回路４３が、内部論理４２と入出力インタフ
ェース回路との間の内部接続を変更し、内部接続路４５
をＳＷの７個のＬＳＩの内、３１〜３２及び３４〜３６
に接続するようにしており、図３（２）に対応した接続
を実現するようになっている。この場合も接続結線４６
の内、実線で示したものが動作し、破線で示したものが
予備結線になっている。これによりＬＳＩ３３を接続か
ら除外することができ、またＳＷ１４の各ＬＳＩが個別
に基板実装されているので、基板交換により３３の部品
交換を行うことができる。機能制御ＬＳＩ３６及び３７
は二重化されているので、公知の二重化システムと同様
に、現用ＬＳＩが故障した場合には、予備ＬＳＩに接続
を切り替え、部品交換を行うことができる。
再構成を示している。この場合、各ＳＷＩ４１内では、
セレクター回路４３が、内部論理４２と入出力インタフ
ェース回路との間の内部接続を変更し、内部接続路４５
をＳＷの７個のＬＳＩの内、３１〜３２及び３４〜３６
に接続するようにしており、図３（２）に対応した接続
を実現するようになっている。この場合も接続結線４６
の内、実線で示したものが動作し、破線で示したものが
予備結線になっている。これによりＬＳＩ３３を接続か
ら除外することができ、またＳＷ１４の各ＬＳＩが個別
に基板実装されているので、基板交換により３３の部品
交換を行うことができる。機能制御ＬＳＩ３６及び３７
は二重化されているので、公知の二重化システムと同様
に、現用ＬＳＩが故障した場合には、予備ＬＳＩに接続
を切り替え、部品交換を行うことができる。
【００２１】図５にセレクタ回路４３と内部接続路４５
の詳細構成を示す。図５において、ＳＷＩ４１、該ＳＷ
Ｉ４１内の内部論理４２、ＳＷＩ４１内の入出力インタ
フェース回路４４、ＳＷＩ４１とＳＷとの接続結線４６
は、図４と同じである。セレクタ回路４３は、二者択一
回路５１〜５３により構成される。二者択一回路５１は
アドレス・データ転送路について、内部論理４２から入
出力インタフェース回路４４へ出力される信号線を選択
する。選択肢は、通常時に接続されるべき信号線（下
位、すなわち、図５の二者択一回路５１への矢印で示す
２つの信号線のうちの下側の信号線）と、故障発生時の
再構成において、故障したＬＳＩを除外して、順次分割
順序をずらして接続する信号線（上位、すなわち、図５
の二者択一回路５１への矢印で示す２つの信号線のうち
の上側の信号線）である。通常動作時には、二者択一回
路５１は全て下位を選択するようにし、図４（１）に対
応した接続を実現することができる。図４（２）のよう
にＬＳＩ３３が故障した場合には、二者択一回路５１
は、ＬＳＩ３１及び３２への接続では下位を選択し、Ｌ
ＳＩ３３〜３５への接続では上位を選択するようにす
る。これにより、図４（２）に対応した接続を実現する
ことができる。二者択一回路５２はアドレス・データ転
送路について、入出力インタフェース回路４４から内部
論理４１へ入力される信号線を選択する。選択肢及び選
択方式は、上述の二者択一回路５１と全く同じであり、
出力と入力が必ず対応するようになっている。なお、二
者択一回路への矢印付きの入力線に付された丸印は該入
力線が使用されないことを示している。
の詳細構成を示す。図５において、ＳＷＩ４１、該ＳＷ
Ｉ４１内の内部論理４２、ＳＷＩ４１内の入出力インタ
フェース回路４４、ＳＷＩ４１とＳＷとの接続結線４６
は、図４と同じである。セレクタ回路４３は、二者択一
回路５１〜５３により構成される。二者択一回路５１は
アドレス・データ転送路について、内部論理４２から入
出力インタフェース回路４４へ出力される信号線を選択
する。選択肢は、通常時に接続されるべき信号線（下
位、すなわち、図５の二者択一回路５１への矢印で示す
２つの信号線のうちの下側の信号線）と、故障発生時の
再構成において、故障したＬＳＩを除外して、順次分割
順序をずらして接続する信号線（上位、すなわち、図５
の二者択一回路５１への矢印で示す２つの信号線のうち
の上側の信号線）である。通常動作時には、二者択一回
路５１は全て下位を選択するようにし、図４（１）に対
応した接続を実現することができる。図４（２）のよう
にＬＳＩ３３が故障した場合には、二者択一回路５１
は、ＬＳＩ３１及び３２への接続では下位を選択し、Ｌ
ＳＩ３３〜３５への接続では上位を選択するようにす
る。これにより、図４（２）に対応した接続を実現する
ことができる。二者択一回路５２はアドレス・データ転
送路について、入出力インタフェース回路４４から内部
論理４１へ入力される信号線を選択する。選択肢及び選
択方式は、上述の二者択一回路５１と全く同じであり、
出力と入力が必ず対応するようになっている。なお、二
者択一回路への矢印付きの入力線に付された丸印は該入
力線が使用されないことを示している。
【００２２】以上からアドレス・データ転送路につい
て、故障発生時の再構成に際し、故障したＬＳＩを除外
して順次分割順序をずらして接続する方式なら、セレク
タ回路４３が二者択一回路によって、容易に構成できる
ことがわかる。これに対して、他の方式として例えば故
障したＬＳＩのみを予備ＬＳＩに接続して、他のＬＳＩ
の接続は変更せずに再構成を行う方式が考えられるが、
これはセレクタ回路４３の実現に多数から択一する手段
が必要となり、回路構成がより複雑になる。二者択一回
路５３は機能制御信号について、入出力インタフェース
回路４４から内部論理４２へ入力される信号線を選択す
る。機能制御ＬＳＩ３６及び３７は二重化されているの
で、現用側が選択されるようになっている。二重化につ
いては、公知の二重化制御回路を適用することができ
る。
て、故障発生時の再構成に際し、故障したＬＳＩを除外
して順次分割順序をずらして接続する方式なら、セレク
タ回路４３が二者択一回路によって、容易に構成できる
ことがわかる。これに対して、他の方式として例えば故
障したＬＳＩのみを予備ＬＳＩに接続して、他のＬＳＩ
の接続は変更せずに再構成を行う方式が考えられるが、
これはセレクタ回路４３の実現に多数から択一する手段
が必要となり、回路構成がより複雑になる。二者択一回
路５３は機能制御信号について、入出力インタフェース
回路４４から内部論理４２へ入力される信号線を選択す
る。機能制御ＬＳＩ３６及び３７は二重化されているの
で、現用側が選択されるようになっている。二重化につ
いては、公知の二重化制御回路を適用することができ
る。
【００２３】以下、図５中の二者択一回路５１〜５３を
有するセレクタ回路４３の制御方法の例について、図１
０および図１１を用いて説明する。図１０は図２のシス
テムにサービスプロセッサボード１０１を追加したもの
である。図１０において１０１はサービスプロセッサボ
ード、１０２は制御用バスインターフェース論理、１０
３は制御用バス、１０４はサービスプロセッサ、１０５
はモニタポートである。サーバ等のシステムにこのよう
なサービスプロセッサボードを追加することは現在の製
品において広く行われており、例えば制御用バス１０３
としてシリアルバスＩＥＥＥ１３９４、サービスプロセ
ッサ１０４として市販マイクロコントローラ、モニタポ
ート１０５としてＲＳ２３２Ｃインターフェース等が用
いられている。本発明においてもこれら公知の技術を利
用できる。図１０において、制御用バス１０３はＰＭＢ
Ｉ２１２、チップセット２１６、ＳＷ−ＡＤ１４１、Ｓ
Ｗ−ＦＣ１４２等の各ＬＳＩに接続されており、サービ
スプロセッサ１０４は制御用バス１０３を経由して、各
ＬＳＩからのエラー情報の通知を受け、またそれに対応
した状態情報の収集や制御命令の発行を行うことが出来
る。これにより、サービスプロセッサ１０４は、クロス
バースイッチを構成するＬＳＩのいずれかが故障した場
合に、その検出をエラー情報を受ける形で行い、対応す
る制御命令として、二者択一回路５１〜５３を有するセ
レクタ回路４３の制御をＰＭＢＩ２１２等のスイッチ接
続ＬＳＩに指示できる。
有するセレクタ回路４３の制御方法の例について、図１
０および図１１を用いて説明する。図１０は図２のシス
テムにサービスプロセッサボード１０１を追加したもの
である。図１０において１０１はサービスプロセッサボ
ード、１０２は制御用バスインターフェース論理、１０
３は制御用バス、１０４はサービスプロセッサ、１０５
はモニタポートである。サーバ等のシステムにこのよう
なサービスプロセッサボードを追加することは現在の製
品において広く行われており、例えば制御用バス１０３
としてシリアルバスＩＥＥＥ１３９４、サービスプロセ
ッサ１０４として市販マイクロコントローラ、モニタポ
ート１０５としてＲＳ２３２Ｃインターフェース等が用
いられている。本発明においてもこれら公知の技術を利
用できる。図１０において、制御用バス１０３はＰＭＢ
Ｉ２１２、チップセット２１６、ＳＷ−ＡＤ１４１、Ｓ
Ｗ−ＦＣ１４２等の各ＬＳＩに接続されており、サービ
スプロセッサ１０４は制御用バス１０３を経由して、各
ＬＳＩからのエラー情報の通知を受け、またそれに対応
した状態情報の収集や制御命令の発行を行うことが出来
る。これにより、サービスプロセッサ１０４は、クロス
バースイッチを構成するＬＳＩのいずれかが故障した場
合に、その検出をエラー情報を受ける形で行い、対応す
る制御命令として、二者択一回路５１〜５３を有するセ
レクタ回路４３の制御をＰＭＢＩ２１２等のスイッチ接
続ＬＳＩに指示できる。
【００２４】次にスイッチ接続ＬＳＩ側の構成について
図１１を用いて説明する。図１１は図５のスイッチ接続
ＬＳＩ４１にサービスプロセッサボード１０１を接続す
るための論理を追加したものである。図１１において、
１０３は制御用バス、２０１は制御用バスインターフェ
ース論理、２０２は選択回路制御用レジスタである。図
１１においてスイッチ接続ＬＳＩ４１は、制御用バス１
０３を経由して、サービスプロセッサにエラー情報およ
び状態情報を通知し、またそれに対応した制御命令を受
け取ることが出来る。本実施例では、二者択一回路５１
〜５３の選択信号の値は、選択回路制御用レジスタ２０
２の設定値に従って、個別に設定されるようになってい
る。またスイッチ接続ＬＳＩ４１は、選択回路制御用レ
ジスタ２０２の設定を、サービスプロセッサからの指示
によって変更することができるようになっており、これ
により、クロスバースイッチを構成するＬＳＩのいずれ
かが故障した場合に、二者択一回路５１〜５３の制御を
サービスプロセッサの指示に従って行うことができる。
具体的には、例えば、ＳＷ−ＡＤの１個が故障した場合
には、サービスプロセッサは制御用バスからのエラー通
知を受けて故障を検出し、これを受けて制御用バス経由
でまず各ＬＳＩの動作中断を指示し、状態情報を収集し
て例えばＬＳＩ３３の故障と判断し、各ＬＳＩに二者択
一回路の設定を変更してＬＳＩ３３を使用しない構成に
変更することを指示し、それから各ＬＳＩの動作再開を
指示する。またモニタポートに接続された外部モニタに
エラー情報を表示する。この表示に従って部品交換等を
行うことができる。
図１１を用いて説明する。図１１は図５のスイッチ接続
ＬＳＩ４１にサービスプロセッサボード１０１を接続す
るための論理を追加したものである。図１１において、
１０３は制御用バス、２０１は制御用バスインターフェ
ース論理、２０２は選択回路制御用レジスタである。図
１１においてスイッチ接続ＬＳＩ４１は、制御用バス１
０３を経由して、サービスプロセッサにエラー情報およ
び状態情報を通知し、またそれに対応した制御命令を受
け取ることが出来る。本実施例では、二者択一回路５１
〜５３の選択信号の値は、選択回路制御用レジスタ２０
２の設定値に従って、個別に設定されるようになってい
る。またスイッチ接続ＬＳＩ４１は、選択回路制御用レ
ジスタ２０２の設定を、サービスプロセッサからの指示
によって変更することができるようになっており、これ
により、クロスバースイッチを構成するＬＳＩのいずれ
かが故障した場合に、二者択一回路５１〜５３の制御を
サービスプロセッサの指示に従って行うことができる。
具体的には、例えば、ＳＷ−ＡＤの１個が故障した場合
には、サービスプロセッサは制御用バスからのエラー通
知を受けて故障を検出し、これを受けて制御用バス経由
でまず各ＬＳＩの動作中断を指示し、状態情報を収集し
て例えばＬＳＩ３３の故障と判断し、各ＬＳＩに二者択
一回路の設定を変更してＬＳＩ３３を使用しない構成に
変更することを指示し、それから各ＬＳＩの動作再開を
指示する。またモニタポートに接続された外部モニタに
エラー情報を表示する。この表示に従って部品交換等を
行うことができる。
【００２５】図６にＳＷ１４のＬＳＩ入出力信号構成を
示す。図６において、３１〜３７は図３と同様であり、
３１〜３５はＳＷ−ＡＤ１４１の基板（ＡＤ−ＰＫ）、
３６及び３７はＳＷ−ＦＣ１４２の基板（ＦＣ−ＰＫ）
である。各ＬＳＩは制御用クロック（ＣＬＫ）、リセッ
ト（ＲＥＳＥＴ）、バウンダリスキャン（Ｂ−ＳＣＡ
Ｎ）、テスト用信号（ＴＥＳＴ）等の一般的なＬＳＩ制
御信号インタフェースを有している。ＳＷ−ＡＤ１４１
は１６個の各ポートについて、各ポートからの転送要求
（ＲＥＱ）、２バイト（１６ビット）のアドレス・デー
タ転送路のスライス（ＤＡＴＡ）、該スライスについて
のパリティ（ＰＡＲＩＴＹ）、パリティエラー通知（Ｐ
ＥＲ）、転送用クロック入力（ＣＬＫＩＮ）及び転送用
クロック出力（ＣＬＫＯＵＴ）の各信号が接続され、こ
れらが１６組ある。本例ではデータ及びパリティは双方
向転送路で、ソース同期転送を想定してクロック入力と
クロック出力を備えているが、これらの信号の種類はク
ロスバースイッチのプロトコルに依存する。これらの信
号の各組が、図４において４６として示されている。ま
たＳＷ−ＡＤ１４１はＳＷ−ＦＣとのインタフェースと
して、機能制御命令（ＦＣＣＭＤ）、ＦＣＣＭＤに対す
るステータス報告（ＳＴＡＴＵＳ）、ビジーによる転送
抑止指示（ＧＲＰＢＳＹ）の各信号が接続されている。
これらの信号の種類はクロスバースイッチのプロトコル
に依存する。
示す。図６において、３１〜３７は図３と同様であり、
３１〜３５はＳＷ−ＡＤ１４１の基板（ＡＤ−ＰＫ）、
３６及び３７はＳＷ−ＦＣ１４２の基板（ＦＣ−ＰＫ）
である。各ＬＳＩは制御用クロック（ＣＬＫ）、リセッ
ト（ＲＥＳＥＴ）、バウンダリスキャン（Ｂ−ＳＣＡ
Ｎ）、テスト用信号（ＴＥＳＴ）等の一般的なＬＳＩ制
御信号インタフェースを有している。ＳＷ−ＡＤ１４１
は１６個の各ポートについて、各ポートからの転送要求
（ＲＥＱ）、２バイト（１６ビット）のアドレス・デー
タ転送路のスライス（ＤＡＴＡ）、該スライスについて
のパリティ（ＰＡＲＩＴＹ）、パリティエラー通知（Ｐ
ＥＲ）、転送用クロック入力（ＣＬＫＩＮ）及び転送用
クロック出力（ＣＬＫＯＵＴ）の各信号が接続され、こ
れらが１６組ある。本例ではデータ及びパリティは双方
向転送路で、ソース同期転送を想定してクロック入力と
クロック出力を備えているが、これらの信号の種類はク
ロスバースイッチのプロトコルに依存する。これらの信
号の各組が、図４において４６として示されている。ま
たＳＷ−ＡＤ１４１はＳＷ−ＦＣとのインタフェースと
して、機能制御命令（ＦＣＣＭＤ）、ＦＣＣＭＤに対す
るステータス報告（ＳＴＡＴＵＳ）、ビジーによる転送
抑止指示（ＧＲＰＢＳＹ）の各信号が接続されている。
これらの信号の種類はクロスバースイッチのプロトコル
に依存する。
【００２６】ＳＷ−ＦＣ１４２は１６個の各ポートにつ
いて、各ポートからの転送要求（ＲＥＱ）、機能制御用
データ（ＦＣＤＡＴＡ）、ＦＣＤＡＴＡについてのパリ
ティ（ＰＡＲＩＴＹ）、機能制御用命令（ＣＭＤ）、パ
リティエラー通知（ＰＥＲ）、転送用クロック入力（Ｃ
ＬＫＩＮ）及び転送用クロック出力（ＣＬＫＯＵＴ）の
各信号が接続され、これらが１６組ある。本例ではデー
タ及びパリティは双方向転送路で、ソース同期転送を想
定してクロック入力とクロック出力を備えているが、こ
れらの信号の種類はクロスバースイッチのプロトコルに
依存する。これらの信号の各組が、図４において４６と
して示されている。またＳＷ−ＦＣ１４２は上述のＳＷ
−ＡＤとのインタフェース信号を有しており、さらに特
定の機能を有するポートとのインタフェース信号とし
て、ビジーによる転送抑止要求（ＢＳＹ）、マシンチェ
ック命令（ＭＣＣＭＤ）を有している。これらの信号の
種類はクロスバースイッチのプロトコルに依存するが、
全て二重化されている。
いて、各ポートからの転送要求（ＲＥＱ）、機能制御用
データ（ＦＣＤＡＴＡ）、ＦＣＤＡＴＡについてのパリ
ティ（ＰＡＲＩＴＹ）、機能制御用命令（ＣＭＤ）、パ
リティエラー通知（ＰＥＲ）、転送用クロック入力（Ｃ
ＬＫＩＮ）及び転送用クロック出力（ＣＬＫＯＵＴ）の
各信号が接続され、これらが１６組ある。本例ではデー
タ及びパリティは双方向転送路で、ソース同期転送を想
定してクロック入力とクロック出力を備えているが、こ
れらの信号の種類はクロスバースイッチのプロトコルに
依存する。これらの信号の各組が、図４において４６と
して示されている。またＳＷ−ＦＣ１４２は上述のＳＷ
−ＡＤとのインタフェース信号を有しており、さらに特
定の機能を有するポートとのインタフェース信号とし
て、ビジーによる転送抑止要求（ＢＳＹ）、マシンチェ
ック命令（ＭＣＣＭＤ）を有している。これらの信号の
種類はクロスバースイッチのプロトコルに依存するが、
全て二重化されている。
【００２７】次に図７から図９により、本発明によるク
ロスバースイッチの他の構成と動作について説明する。
ロスバースイッチの他の構成と動作について説明する。
【００２８】図７は図１におけるＳＷ１４よりも規模の
大きいクロスバースイッチのＬＳＩ構成図である。本例
のクロスバースイッチは、ＳＷ−ＡＤ１０個とＳＷ−Ｆ
Ｃ２個の１２個のＬＳＩで構成され、ＳＷ−ＡＤは１６
バイト＋２バイトの合計１８バイト幅のアドレス・デー
タ転送路を２バイトスライス単位で担当する。ただし、
このアドレス・データ転送路は、１６バイトの部分につ
いて、上位８バイトまたは下位８バイトのいずれかのみ
に縮退して動作する機能を有している。ＳＷ−ＡＤ及び
ＳＷ−ＦＣは、ＳＷ１４の場合と同様の機能を有するＬ
ＳＩである。
大きいクロスバースイッチのＬＳＩ構成図である。本例
のクロスバースイッチは、ＳＷ−ＡＤ１０個とＳＷ−Ｆ
Ｃ２個の１２個のＬＳＩで構成され、ＳＷ−ＡＤは１６
バイト＋２バイトの合計１８バイト幅のアドレス・デー
タ転送路を２バイトスライス単位で担当する。ただし、
このアドレス・データ転送路は、１６バイトの部分につ
いて、上位８バイトまたは下位８バイトのいずれかのみ
に縮退して動作する機能を有している。ＳＷ−ＡＤ及び
ＳＷ−ＦＣは、ＳＷ１４の場合と同様の機能を有するＬ
ＳＩである。
【００２９】図７では１２個のＬＳＩが６枚の基板に２
個ずつ搭載されており、２個ずつ部品交換ができるよう
になっている。図７において、（１）は通常の動作時の
構成であり、１０個のＳＷ−ＡＤの内、９個が１８バイ
トのアドレス・データ転送路を２バイトずつＡＤ０〜Ａ
Ｄ８として各々担当し、基板７６上の１個が予備になっ
ている。またＳＷ−ＦＣは二重化されており、基板７５
上の１個が現用、基板７６上の１個が予備になってい
る。これらのＬＳＩの内、基板７１〜７４上の１個が故
障した場合の構成が（２）であり、この（２）の状態で
部品交換を行う場合の構成が（３）であり、基板７５〜
７６上の１個が故障した場合の構成が（４）である。
個ずつ搭載されており、２個ずつ部品交換ができるよう
になっている。図７において、（１）は通常の動作時の
構成であり、１０個のＳＷ−ＡＤの内、９個が１８バイ
トのアドレス・データ転送路を２バイトずつＡＤ０〜Ａ
Ｄ８として各々担当し、基板７６上の１個が予備になっ
ている。またＳＷ−ＦＣは二重化されており、基板７５
上の１個が現用、基板７６上の１個が予備になってい
る。これらのＬＳＩの内、基板７１〜７４上の１個が故
障した場合の構成が（２）であり、この（２）の状態で
部品交換を行う場合の構成が（３）であり、基板７５〜
７６上の１個が故障した場合の構成が（４）である。
【００３０】（２）は基板７２上の（１）でＡＤ３を担
当していたＬＳＩが故障した場合の構成で、故障したＬ
ＳＩを除外して、順次分割順序をずらす方式で再構成し
ている。（３）は（２）の状態で部品交換を行う場合の
構成で、アドレス・データ転送路の１６バイトの部分に
ついて下位８バイトのみに縮退して動作するようにし、
基板７２を部品交換できるようにしている。なお基板７
３または７４上のＬＳＩの故障の場合には、アドレス・
データ転送路の１６バイトの部分について上位８バイト
のみに縮退して動作するようにして、基板７３または７
４を部品交換できる。（４）は基板７５上のＳＷ−ＦＣ
が故障した場合の構成で、二重化の予備だった基板７６
上のＳＷ−ＦＣが現用に切り替わっている。この場合、
基板７５上のＳＷ−ＡＤも同時に基板７６上のＳＷ−Ａ
Ｄに切り替わり、これにより基板７５の部品交換ができ
るようになっている。基板７５上のＳＷ−ＡＤが故障し
た場合にも、ＳＷ−ＦＣが同時に切り替わることによ
り、基板７５の部品交換ができる。以上のように本発明
では、クロスバースイッチの任意の１個のＬＳＩが故障
しても動作を継続または再開することができ、また縮退
機能を利用して部品交換を可能としている。縮退機能に
ついては、公知の論理を適用することができる。
当していたＬＳＩが故障した場合の構成で、故障したＬ
ＳＩを除外して、順次分割順序をずらす方式で再構成し
ている。（３）は（２）の状態で部品交換を行う場合の
構成で、アドレス・データ転送路の１６バイトの部分に
ついて下位８バイトのみに縮退して動作するようにし、
基板７２を部品交換できるようにしている。なお基板７
３または７４上のＬＳＩの故障の場合には、アドレス・
データ転送路の１６バイトの部分について上位８バイト
のみに縮退して動作するようにして、基板７３または７
４を部品交換できる。（４）は基板７５上のＳＷ−ＦＣ
が故障した場合の構成で、二重化の予備だった基板７６
上のＳＷ−ＦＣが現用に切り替わっている。この場合、
基板７５上のＳＷ−ＡＤも同時に基板７６上のＳＷ−Ａ
Ｄに切り替わり、これにより基板７５の部品交換ができ
るようになっている。基板７５上のＳＷ−ＡＤが故障し
た場合にも、ＳＷ−ＦＣが同時に切り替わることによ
り、基板７５の部品交換ができる。以上のように本発明
では、クロスバースイッチの任意の１個のＬＳＩが故障
しても動作を継続または再開することができ、また縮退
機能を利用して部品交換を可能としている。縮退機能に
ついては、公知の論理を適用することができる。
【００３１】図８に、上述の再構成を可能とするため
の、クロスバースイッチとクロスバースイッチ接続イン
タフェースとの結線接続構成を示す。図８において、Ｓ
ＷＩ４１、内部論理４２、入出力インタフェース回路４
４、内部論理４２と入出力インタフェース回路４４との
内部接続路４５、セレクタ回路４３は図４と同様であ
る。４６はＳＷＩ４１とクロスバースイッチとの接続結
線、７１〜７６は図３に示した６枚の基板である。
の、クロスバースイッチとクロスバースイッチ接続イン
タフェースとの結線接続構成を示す。図８において、Ｓ
ＷＩ４１、内部論理４２、入出力インタフェース回路４
４、内部論理４２と入出力インタフェース回路４４との
内部接続路４５、セレクタ回路４３は図４と同様であ
る。４６はＳＷＩ４１とクロスバースイッチとの接続結
線、７１〜７６は図３に示した６枚の基板である。
【００３２】図８（１）は通常動作時の接続を示してい
る。ＳＷＩ４１は、クロスバースイッチの１２個のＬＳ
Ｉ全てに対して接続する入出力インタフェース回路４４
と接続結線４６とを有しているが、内部論理４２は内部
接続路として、１８バイト幅（２バイト×９組）のアド
レス・データ転送線と１組の機能制御線のみを有してお
り、内部論理については公知の論理が適用できるように
なっている。図８（１）ではセレクタ回路４３は内部接
続路４５をＳＷの１２個のＬＳＩの内、基板７１〜７５
上の１０個に接続するようになっており、図７（１）に
対応した接続を実現するようになっている。この場合、
接続結線４６の内、実線で示したものが動作し、破線で
示したものが予備結線になっている。
る。ＳＷＩ４１は、クロスバースイッチの１２個のＬＳ
Ｉ全てに対して接続する入出力インタフェース回路４４
と接続結線４６とを有しているが、内部論理４２は内部
接続路として、１８バイト幅（２バイト×９組）のアド
レス・データ転送線と１組の機能制御線のみを有してお
り、内部論理については公知の論理が適用できるように
なっている。図８（１）ではセレクタ回路４３は内部接
続路４５をＳＷの１２個のＬＳＩの内、基板７１〜７５
上の１０個に接続するようになっており、図７（１）に
対応した接続を実現するようになっている。この場合、
接続結線４６の内、実線で示したものが動作し、破線で
示したものが予備結線になっている。
【００３３】図８（２）は図７（２）の場合の再構成を
示している。この場合、各ＳＷＩ４１内では、セレクタ
ー回路４３が、内部論理４２と入出力インタフェース回
路との間の内部接続を変更し、内部接続路４５を、故障
したＬＳＩを除外して順次ずらす方式で接続するように
しており、図７（２）に対応した接続を実現するように
なっている。この場合も接続結線４６の内、実線で示し
たものが動作し、破線で示したものが予備結線になって
いる。
示している。この場合、各ＳＷＩ４１内では、セレクタ
ー回路４３が、内部論理４２と入出力インタフェース回
路との間の内部接続を変更し、内部接続路４５を、故障
したＬＳＩを除外して順次ずらす方式で接続するように
しており、図７（２）に対応した接続を実現するように
なっている。この場合も接続結線４６の内、実線で示し
たものが動作し、破線で示したものが予備結線になって
いる。
【００３４】図８（３）は図７（３）に対応する状態を
示している。アドレス・データ転送路の１６バイトの部
分について下位８バイトのみに縮退して動作するため、
図中の網掛け部については動作が停止しており、接続結
線４６の内、実線で示したものが動作し、破線で示した
ものが予備結線になっている。これにより基板７２の部
品交換を行うことができる。基板７５及び７６は事実上
二重化されているので、公知の二重化システムと同様
に、現用ＬＳＩが故障した場合には、予備ＬＳＩに接続
を切り替え、部品交換を行うことができる。
示している。アドレス・データ転送路の１６バイトの部
分について下位８バイトのみに縮退して動作するため、
図中の網掛け部については動作が停止しており、接続結
線４６の内、実線で示したものが動作し、破線で示した
ものが予備結線になっている。これにより基板７２の部
品交換を行うことができる。基板７５及び７６は事実上
二重化されているので、公知の二重化システムと同様
に、現用ＬＳＩが故障した場合には、予備ＬＳＩに接続
を切り替え、部品交換を行うことができる。
【００３５】図９に図８におけるセレクタ回路４３と内
部接続路４５の詳細構成を示す。図９において、ＳＷＩ
４１、該ＳＷＩ４１内の内部論理４２、ＳＷＩ４１内の
入出力インタフェース回路４４、ＳＷＩ４１とＳＷとの
接続結線４６は、図８と同じである。セレクタ回路４３
は、二者択一回路５１〜５３により構成され、これらは
図５と全く同様の回路である。ただし、基板７５または
７６上のＬＳＩが故障した場合には、ＳＷ−ＡＤとＳＷ
−ＦＣの２個のＬＳＩの接続を同時に切り替えて再構成
を行うように動作する。
部接続路４５の詳細構成を示す。図９において、ＳＷＩ
４１、該ＳＷＩ４１内の内部論理４２、ＳＷＩ４１内の
入出力インタフェース回路４４、ＳＷＩ４１とＳＷとの
接続結線４６は、図８と同じである。セレクタ回路４３
は、二者択一回路５１〜５３により構成され、これらは
図５と全く同様の回路である。ただし、基板７５または
７６上のＬＳＩが故障した場合には、ＳＷ−ＡＤとＳＷ
−ＦＣの２個のＬＳＩの接続を同時に切り替えて再構成
を行うように動作する。
【００３６】以上のように、本発明によればクロスバー
スイッチを用いた構成において、信頼性を耐単一故障レ
ベルに向上させたデータ転送システムを構成することが
できる。
スイッチを用いた構成において、信頼性を耐単一故障レ
ベルに向上させたデータ転送システムを構成することが
できる。
【００３７】
【発明の効果】本発明によれば、データ転送システム
を、クロスバースイッチを用いた構成において、コスト
の増加を少なく押さえながら、システムの信頼性を二重
化と同等の、耐単一故障レベルに向上させることができ
る。
を、クロスバースイッチを用いた構成において、コスト
の増加を少なく押さえながら、システムの信頼性を二重
化と同等の、耐単一故障レベルに向上させることができ
る。
【図１】本発明を適用するマルチプロセッサシステムの
システムハードウェア構成図である。
システムハードウェア構成図である。
【図２】本発明を適用するマルチプロセッサシステムの
他のシステムハードウェア構成図である。
他のシステムハードウェア構成図である。
【図３】本発明によるクロスバースイッチのＬＳＩ構成
図である。
図である。
【図４】本発明によるクロスバースイッチとマルチプロ
セッサシステム内の他のシステム構成要素との結線接続
構成図である。
セッサシステム内の他のシステム構成要素との結線接続
構成図である。
【図５】本発明によるクロスバースイッチへのマルチプ
ロセッサシステム内の他のシステム構成要素からの接続
インタフェースの内部構成図である。
ロセッサシステム内の他のシステム構成要素からの接続
インタフェースの内部構成図である。
【図６】本発明によるクロスバースイッチのＬＳＩ入出
力信号構成図である。
力信号構成図である。
【図７】本発明によるクロスバースイッチの他のＬＳＩ
構成図である。
構成図である。
【図８】本発明によるクロスバースイッチとマルチプロ
セッサシステム内の他のシステム構成要素との図７に対
応した結線接続構成図である。
セッサシステム内の他のシステム構成要素との図７に対
応した結線接続構成図である。
【図９】本発明によるクロスバースイッチへのマルチプ
ロセッサシステム内の他のシステム構成要素からの接続
インタフェースの図７に対応した内部構成図である。
ロセッサシステム内の他のシステム構成要素からの接続
インタフェースの図７に対応した内部構成図である。
【図１０】図２のシステムにサービスプロセッサボード
を追加した構成を示す図である。
を追加した構成を示す図である。
【図１１】図５のスイッチ接続ＬＳＩにサービスプロセ
ッサボードを接続するための論理を追加した構成を示す
図である。
ッサボードを接続するための論理を追加した構成を示す
図である。
１１ プロセッサボード（ＰＢ） １２ メモリボード（ＭＢ） １３ Ｉ／Ｏ接続ボード（ＩＢ） １４ クロスバースイッチ（ＳＷ） １０１ サービスプロセッサボード １０２、２０１ 制御用バスインタフェース論理 １０３ 制御用バス １０４ サービスプロセッサ １０５ モニタボード １１１、２１１ ＣＰＵ １１２ スイッチ接続ＬＳＩ（ＰＢＩ） １１３、２１３ 共有キャッシュメモリ １１４ 接続インタフェース １１５ ＣＰＵバス １２１ 主記憶 １２２ スイッチ接続ＬＳＩ（ＭＢＩ） １２３ ドライバ １２４ 接続インタフェース １３１ Ｉ／Ｏ接続インタフェース １３２ スイッチ接続ＬＳＩ（ＩＢＩ） １３３ ドライバ１３３ １３４ 接続インタフェース ２０２ 選択回路制御用レジスタ ２１２ スイッチ接続ＬＳＩ（ＰＭＢＩ） ２１６ チップセット（Ｃｈｉｐ Ｓｅｔ） ２１８ Ｉ／Ｏ接続インタフェース ３１〜３７ ＳＷ１４を構成する７個のＬＳＩ ４１ ＰＢＩ１１２・ＭＢＩ１２２・ＩＢＩ１３２及び
ＰＭＢＩ２１２を共通に示したＳＷとのインタフェース
を有するＬＳＩ（ＳＷＩ） ４２ ＳＷＩ４１内の内部論理 ４４ ＳＷＩ４１内の入出力インタフェース回路 ４３ セレクタ回路 ４５ 内部論理４２と入出力インタフェース回路４４と
の内部接続路 ４６ ＳＷＩ４１とＳＷとの接続結線 ５１〜５３ 二者択一回路
ＰＭＢＩ２１２を共通に示したＳＷとのインタフェース
を有するＬＳＩ（ＳＷＩ） ４２ ＳＷＩ４１内の内部論理 ４４ ＳＷＩ４１内の入出力インタフェース回路 ４３ セレクタ回路 ４５ 内部論理４２と入出力インタフェース回路４４と
の内部接続路 ４６ ＳＷＩ４１とＳＷとの接続結線 ５１〜５３ 二者択一回路
Claims (8)
- 【請求項１】 ＣＰＵ、メモリ、Ｉ／Ｏ等の複数の装置
ユニットからなる情報処理装置において、前記各装置ユ
ニットに接続される複数の入出力ポートを有し複数のＬ
ＳＩで構成されるクロスバースイッチを介して前記装置
ユニット間でのデータの転送を行うデータ転送システム
であって、 該クロスバースイッチの各入出力ポートが、ｎビット幅
の１以上のアドレス・データ転送路を有するよう構成さ
れ、 該各ｎビット幅のアドレス・データ転送路がｍビット単
位のスライスに分割され、各スライスが前記複数のＬＳ
Ｉに個別に接続され、 前記アドレス・データ転送路は冗長なスライスを付加さ
れて構成され、 前記複数のＬＳＩは前記冗長なスライスを接続可能なＬ
ＳＩを含むよう構成されたことを特徴とするデータ転送
システム。 - 【請求項２】 請求項１記載のデータ転送システムにお
いて、 前記クロスバースイッチの各入出力ポートが前記アドレ
ス・データ転送路以外の制御用信号転送路を含み、かつ
該制御用信号転送路を接続するＬＳＩが設けられ、該Ｌ
ＳＩが二重化されていることを特徴とするデータ転送シ
ステム。 - 【請求項３】 請求項１記載のデータ転送システムにお
いて、 前記複数のＬＳＩの内の任意の１個のＬＳＩにおいて障
害が発生した場合に、 該障害ＬＳＩに接続された各スライスと前記装置ユニッ
ト間の接続を無接続に切り替え、無障害のＬＳＩに接続
された各スライスと前記冗長なスライスを使用して該障
害ＬＳＩを使用しないようにアドレス・データ転送路を
再構成する手段を備え、クロスバースイッチとしての動
作を継続または再開し、かつ前記障害ＬＳＩの部品交換
を可能とすることを特徴とするデータ転送システム。 - 【請求項４】 請求項３記載のデータ転送システムにお
いて、 前記クロスバースイッチの各入出力ポートに接続する前
記装置ユニットが、前記アドレス・データ転送路を再構
成する手段として、前記ＬＳＩについての障害情報に基
づき前記各スライスを単位とする転送路の選択をする選
択手段を有することを特徴とするデータ転送システム。 - 【請求項５】 請求項３記載のデータ転送システムにお
いて、 前記部品交換の際に、前記アドレス・データ転送路の幅
を狭くする縮退動作を行う手段を有することを特徴とす
るデータ転送システム。 - 【請求項６】 請求項４記載のデータ転送システムにお
いて、 前記ＬＳＩのいずれか１つに障害が発生した場合、前記
選択手段は、障害ＬＳＩに接続されたスライス転送路の
選択を止め、該選択を止めたスライス転送路の代わりに
該スライス転送路に隣接するスライス転送路を選択し、
以下１つづつ順次ずらしてスライス転送路を選択するこ
とを特徴とするデータ転送システム。 - 【請求項７】 請求項６記載のデータ転送システムにお
いて、 前記選択手段は、前記スライス転送路の数だけ二者択一
回路を備え、該各二者択一回路の出力に前記スライス転
送路が順番に接続され、 １番目の二者択一回路の入力に前記装置ユニットの１番
目の出力が、２番目の二者択一回路の入力に前記装置ユ
ニットの１番目と２番目の出力が、３番目の二者択一回
路の入力に前記装置ユニットの２番目と３番目の出力
が、下同様にして、最後の二者択一回路の入力に前記装
置ユニットの最後の出力が夫々接続され、 障害のない場合には、最後の二者択一回路はスライス転
送路へ出力をせず、他の二者択一回路は前記装置ユニッ
トからの先の番号の出力を選択してスライス転送路へ出
力をし、 障害のある場合には、障害ＬＳＩに接続されたスライス
転送路の接続された二者択一回路は出力をせず、該障害
ＬＳＩに接続されたスライス転送路に続くスライス転送
路に接続された二者択一回路は前記装置ユニットからの
後の番号の出力を選択してスライス転送路へ出力するこ
とを特徴とするデータ転送システム。 - 【請求項８】 請求項１記載のデータ転送システムを少
なくとも１つ有することを特徴とする情報処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31312396A JP3459056B2 (ja) | 1996-11-08 | 1996-11-08 | データ転送システム |
| US08/962,683 US6035414A (en) | 1996-11-08 | 1997-11-03 | Reliability of crossbar switches in an information processing system |
| US09/460,513 US6131169A (en) | 1996-11-08 | 1999-12-14 | Reliability of crossbar switches in an information processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31312396A JP3459056B2 (ja) | 1996-11-08 | 1996-11-08 | データ転送システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10143465A true JPH10143465A (ja) | 1998-05-29 |
| JP3459056B2 JP3459056B2 (ja) | 2003-10-20 |
Family
ID=18037398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31312396A Expired - Fee Related JP3459056B2 (ja) | 1996-11-08 | 1996-11-08 | データ転送システム |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6035414A (ja) |
| JP (1) | JP3459056B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6754769B2 (en) | 2000-10-13 | 2004-06-22 | Nec Corporation | Disk array controller using crossbar switches and method of controlling the same |
| US7913028B2 (en) | 2006-08-16 | 2011-03-22 | Fujitsu Limited | Data processing system having multiplexed data relaying devices, data processing aparatus having multiplexed data relaying devices, and a method of incorporating data relaying devices in data processing system having multiplexed data relaying devices |
| US9900011B2 (en) | 2016-03-07 | 2018-02-20 | Kabushiki Kaisha Toshiba | Semiconductor apparatus, routing module, and control method of semiconductor apparatus |
Families Citing this family (64)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6199179B1 (en) * | 1998-06-10 | 2001-03-06 | Compaq Computer Corporation | Method and apparatus for failure recovery in a multi-processor computer system |
| US6647508B2 (en) | 1997-11-04 | 2003-11-11 | Hewlett-Packard Development Company, L.P. | Multiprocessor computer architecture with multiple operating system instances and software controlled resource allocation |
| US6633916B2 (en) | 1998-06-10 | 2003-10-14 | Hewlett-Packard Development Company, L.P. | Method and apparatus for virtual resource handling in a multi-processor computer system |
| US6381682B2 (en) | 1998-06-10 | 2002-04-30 | Compaq Information Technologies Group, L.P. | Method and apparatus for dynamically sharing memory in a multiprocessor system |
| US6260068B1 (en) | 1998-06-10 | 2001-07-10 | Compaq Computer Corporation | Method and apparatus for migrating resources in a multi-processor computer system |
| US6542926B2 (en) | 1998-06-10 | 2003-04-01 | Compaq Information Technologies Group, L.P. | Software partitioned multi-processor system with flexible resource sharing levels |
| US6332180B1 (en) | 1998-06-10 | 2001-12-18 | Compaq Information Technologies Group, L.P. | Method and apparatus for communication in a multi-processor computer system |
| JP3794151B2 (ja) * | 1998-02-16 | 2006-07-05 | 株式会社日立製作所 | クロスバースイッチを有する情報処理装置およびクロスバースイッチ制御方法 |
| US6223242B1 (en) * | 1998-09-28 | 2001-04-24 | Sifera, Inc. | Linearly expandable self-routing crossbar switch |
| US6317804B1 (en) * | 1998-11-30 | 2001-11-13 | Philips Semiconductors Inc. | Concurrent serial interconnect for integrating functional blocks in an integrated circuit device |
| US7382736B2 (en) | 1999-01-12 | 2008-06-03 | Mcdata Corporation | Method for scoring queued frames for selective transmission through a switch |
| US6434703B1 (en) | 1999-06-08 | 2002-08-13 | Cisco Technology, Inc. | Event initiation bus and associated fault protection for a telecommunications device |
| US6550016B1 (en) * | 1999-06-08 | 2003-04-15 | Cisco Technology, Inc. | Protection bus and method for a telecommunications device |
| US6425009B1 (en) * | 1999-06-08 | 2002-07-23 | Cisco Technology, Inc. | Monitoring redundant control buses to provide a high availability local area network for a telecommunications device |
| JP2001256203A (ja) * | 2000-03-09 | 2001-09-21 | Nec Corp | 冗長構成クロスバスイッチシステム |
| US6728807B1 (en) * | 2000-06-02 | 2004-04-27 | Intel Corporation | Using switch fabric blades in a modular network to connect port plates |
| AU2001278944A1 (en) * | 2000-08-07 | 2002-02-18 | Inrange Technologies Corporation | Method and apparatus for imparting fault tolerance in a director switch |
| JP2002111698A (ja) * | 2000-09-29 | 2002-04-12 | Sony Corp | データ転送装置、ネットワークシステム及びデータ転送方法 |
| US6735218B2 (en) * | 2000-11-17 | 2004-05-11 | Foundry Networks, Inc. | Method and system for encoding wide striped cells |
| US7596139B2 (en) | 2000-11-17 | 2009-09-29 | Foundry Networks, Inc. | Backplane interface adapter with error control and redundant fabric |
| US7236490B2 (en) * | 2000-11-17 | 2007-06-26 | Foundry Networks, Inc. | Backplane interface adapter |
| US7356030B2 (en) * | 2000-11-17 | 2008-04-08 | Foundry Networks, Inc. | Network switch cross point |
| US7002980B1 (en) * | 2000-12-19 | 2006-02-21 | Chiaro Networks, Ltd. | System and method for router queue and congestion management |
| US7996592B2 (en) * | 2001-05-02 | 2011-08-09 | Nvidia Corporation | Cross bar multipath resource controller system and method |
| US7206283B2 (en) * | 2001-05-15 | 2007-04-17 | Foundry Networks, Inc. | High-performance network switch |
| US7512133B2 (en) | 2001-12-03 | 2009-03-31 | International Business Machines Corporation | Method and apparatus for obtaining multiple port addresses by a fibre channel from a network fabric |
| US7085860B2 (en) | 2002-01-11 | 2006-08-01 | International Business Machines Corporation | Method and apparatus for a non-disruptive recovery of a single partition in a multipartitioned data processing system |
| US7187687B1 (en) * | 2002-05-06 | 2007-03-06 | Foundry Networks, Inc. | Pipeline method and system for switching packets |
| US7468975B1 (en) * | 2002-05-06 | 2008-12-23 | Foundry Networks, Inc. | Flexible method for processing data packets in a network routing system for enhanced efficiency and monitoring capability |
| US7649885B1 (en) | 2002-05-06 | 2010-01-19 | Foundry Networks, Inc. | Network routing system for enhanced efficiency and monitoring capability |
| US7266117B1 (en) | 2002-05-06 | 2007-09-04 | Foundry Networks, Inc. | System architecture for very fast ethernet blade |
| US20120155466A1 (en) * | 2002-05-06 | 2012-06-21 | Ian Edward Davis | Method and apparatus for efficiently processing data packets in a computer network |
| US20090279558A1 (en) * | 2002-05-06 | 2009-11-12 | Ian Edward Davis | Network routing apparatus for enhanced efficiency and monitoring capability |
| US20030212934A1 (en) * | 2002-05-07 | 2003-11-13 | David Bovitz | Debug port for on-die dram |
| US6820167B2 (en) * | 2002-05-16 | 2004-11-16 | Hewlett-Packard Development Company, L.P. | Configurable crossbar and related methods |
| US7296106B2 (en) * | 2002-06-28 | 2007-11-13 | Sun Microsystems, Inc. | Centerplaneless computer system |
| US7607069B1 (en) | 2002-06-28 | 2009-10-20 | Sun Microsystems, Inc. | Computer system including network slices that map to field replaceable units |
| US20040022263A1 (en) * | 2002-08-02 | 2004-02-05 | Xiaodong Zhao | Cross point switch with out-of-band parameter fine tuning |
| US6671275B1 (en) | 2002-08-02 | 2003-12-30 | Foundry Networks, Inc. | Cross-point switch with deadlock prevention |
| US7043655B2 (en) * | 2002-11-06 | 2006-05-09 | Sun Microsystems, Inc. | Redundant clock synthesizer |
| US7318116B2 (en) * | 2002-11-08 | 2008-01-08 | International Business Machines Corporation | Control path failover in an automated data storage library |
| US6901072B1 (en) | 2003-05-15 | 2005-05-31 | Foundry Networks, Inc. | System and method for high speed packet transmission implementing dual transmit and receive pipelines |
| US7934198B2 (en) * | 2003-10-17 | 2011-04-26 | Netlogic Microsystems, Inc. | Prefix matching structure and method for fast packet switching |
| US7447273B2 (en) * | 2004-02-18 | 2008-11-04 | International Business Machines Corporation | Redundancy structure and method for high-speed serial link |
| US7817659B2 (en) | 2004-03-26 | 2010-10-19 | Foundry Networks, Llc | Method and apparatus for aggregating input data streams |
| US8730961B1 (en) | 2004-04-26 | 2014-05-20 | Foundry Networks, Llc | System and method for optimizing router lookup |
| JP3988146B2 (ja) * | 2004-07-27 | 2007-10-10 | 日本電気株式会社 | マルチノードシステム、ノード間クロスバスイッチ、ノード、スイッチプログラム及びノードプログラム |
| US7657703B1 (en) | 2004-10-29 | 2010-02-02 | Foundry Networks, Inc. | Double density content addressable memory (CAM) lookup scheme |
| US7484032B2 (en) * | 2005-06-30 | 2009-01-27 | Smith Roger A | Fault tolerant computer system |
| US8448162B2 (en) | 2005-12-28 | 2013-05-21 | Foundry Networks, Llc | Hitless software upgrades |
| US20070288690A1 (en) * | 2006-06-13 | 2007-12-13 | Foundry Networks, Inc. | High bandwidth, high capacity look-up table implementation in dynamic random access memory |
| US7903654B2 (en) * | 2006-08-22 | 2011-03-08 | Foundry Networks, Llc | System and method for ECMP load sharing |
| US8238255B2 (en) | 2006-11-22 | 2012-08-07 | Foundry Networks, Llc | Recovering from failures without impact on data traffic in a shared bus architecture |
| US7978614B2 (en) * | 2007-01-11 | 2011-07-12 | Foundry Network, LLC | Techniques for detecting non-receipt of fault detection protocol packets |
| US8037399B2 (en) * | 2007-07-18 | 2011-10-11 | Foundry Networks, Llc | Techniques for segmented CRC design in high speed networks |
| US8271859B2 (en) * | 2007-07-18 | 2012-09-18 | Foundry Networks Llc | Segmented CRC design in high speed networks |
| US8149839B1 (en) | 2007-09-26 | 2012-04-03 | Foundry Networks, Llc | Selection of trunk ports and paths using rotation |
| US8190881B2 (en) * | 2007-10-15 | 2012-05-29 | Foundry Networks Llc | Scalable distributed web-based authentication |
| JP5516402B2 (ja) * | 2008-08-21 | 2014-06-11 | 富士通株式会社 | 情報処理装置及び情報処理装置の制御方法 |
| US8090901B2 (en) | 2009-05-14 | 2012-01-03 | Brocade Communications Systems, Inc. | TCAM management approach that minimize movements |
| US8599850B2 (en) | 2009-09-21 | 2013-12-03 | Brocade Communications Systems, Inc. | Provisioning single or multistage networks using ethernet service instances (ESIs) |
| US8418187B2 (en) * | 2010-03-01 | 2013-04-09 | Arm Limited | Virtualization software migrating workload between processing circuitries while making architectural states available transparent to operating system |
| WO2014002174A1 (ja) * | 2012-06-25 | 2014-01-03 | 富士通株式会社 | 情報処理装置および情報処理装置の故障検出方法 |
| KR102147629B1 (ko) * | 2013-11-18 | 2020-08-27 | 삼성전자 주식회사 | 플렉시블 서버 시스템 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5654695A (en) * | 1991-02-22 | 1997-08-05 | International Business Machines Corporation | Multi-function network |
| JP2965055B2 (ja) * | 1992-02-13 | 1999-10-18 | 日本電気株式会社 | クロスコネクトネットワーク |
| JP2766119B2 (ja) * | 1992-04-20 | 1998-06-18 | 日本電気株式会社 | 空間スイッチ回路 |
| JP2906197B2 (ja) * | 1992-08-03 | 1999-06-14 | 横河電機株式会社 | 二重化バス装置 |
| JP3461520B2 (ja) * | 1992-11-30 | 2003-10-27 | 富士通株式会社 | マルチプロセッサシステム |
| JP2500743B2 (ja) * | 1993-04-23 | 1996-05-29 | 日本電気株式会社 | ディジタルクロスコネクト装置 |
| US5361249A (en) * | 1993-10-26 | 1994-11-01 | Martin Marietta Corp. | Fault tolerant switched communication system |
| US5898826A (en) * | 1995-11-22 | 1999-04-27 | Intel Corporation | Method and apparatus for deadlock-free routing around an unusable routing component in an N-dimensional network |
| KR0170493B1 (ko) * | 1995-12-08 | 1999-03-30 | 양승택 | 다중 프로세서 시스템을 위한 논블록킹 결함허용 감마 연결망 |
| US5657281A (en) * | 1996-03-11 | 1997-08-12 | Cirrus Logic, Inc. | Systems and methods for implementing inter-device cell replacements |
| US5781717A (en) * | 1996-09-19 | 1998-07-14 | I-Cube, Inc. | Dynamic spare column replacement memory system |
-
1996
- 1996-11-08 JP JP31312396A patent/JP3459056B2/ja not_active Expired - Fee Related
-
1997
- 1997-11-03 US US08/962,683 patent/US6035414A/en not_active Expired - Fee Related
-
1999
- 1999-12-14 US US09/460,513 patent/US6131169A/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6754769B2 (en) | 2000-10-13 | 2004-06-22 | Nec Corporation | Disk array controller using crossbar switches and method of controlling the same |
| US7913028B2 (en) | 2006-08-16 | 2011-03-22 | Fujitsu Limited | Data processing system having multiplexed data relaying devices, data processing aparatus having multiplexed data relaying devices, and a method of incorporating data relaying devices in data processing system having multiplexed data relaying devices |
| US9900011B2 (en) | 2016-03-07 | 2018-02-20 | Kabushiki Kaisha Toshiba | Semiconductor apparatus, routing module, and control method of semiconductor apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3459056B2 (ja) | 2003-10-20 |
| US6131169A (en) | 2000-10-10 |
| US6035414A (en) | 2000-03-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3459056B2 (ja) | データ転送システム | |
| JP3794151B2 (ja) | クロスバースイッチを有する情報処理装置およびクロスバースイッチ制御方法 | |
| US8799702B2 (en) | Cable redundancy and failover for multi-lane PCI express IO interconnections | |
| US8645747B2 (en) | Cable redundancy and failover for multi-lane PCI express IO interconnections | |
| US7519854B2 (en) | Internal failover path for SAS disk drive enclosure | |
| US7558897B2 (en) | Method for adopting an orphan I/O port in a redundant storage controller | |
| KR20090122209A (ko) | 병렬 컴퓨터 시스템 상에서 노드 트래픽의 동적 리라우팅 | |
| JP2001167045A (ja) | 高稼働率コンピュータシステム用の放射状アームメモリバス | |
| US6871294B2 (en) | Dynamically reconfigurable interconnection | |
| JPH11143729A (ja) | フォールトトレラントコンピュータ | |
| KR100936203B1 (ko) | 데이터 처리 장치, 모드 관리 장치 및 모드 관리 방법 | |
| JPS59106056A (ja) | フエイルセイフ式デ−タ処理システム | |
| EP2118749B1 (en) | Fast backup of compute nodes in a massively parallel computer system | |
| JPH07202893A (ja) | 予備信号ラインにスイツチする方法及び装置 | |
| US20030061534A1 (en) | System domain targeted, configurable interconnection | |
| US7187674B2 (en) | Method and apparatus for using adaptive switches for providing connections to point-to-point interconnection fabrics | |
| US4856000A (en) | Duplicated circuit arrangement for fast transmission and repairability | |
| JPH07114521A (ja) | マルチマイクロコンピュータシステム | |
| JPS6292064A (ja) | 並列処理計算機 | |
| JP3015537B2 (ja) | 電子計算機の二重化方式 | |
| JPH01156852A (ja) | インターリーブ制御方式 | |
| JPH09244909A (ja) | 情報処理システム | |
| JPH0683662A (ja) | 情報処理装置 | |
| JPS62160539A (ja) | 中央処理装置の多重化チエツク方式 | |
| JPH0481937A (ja) | マルチプロセッサバックアップ方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040316 |
|
| A072 | Dismissal of procedure [no reply to invitation to correct request for examination] |
Free format text: JAPANESE INTERMEDIATE CODE: A072 Effective date: 20040706 |
|
| LAPS | Cancellation because of no payment of annual fees |