JP2766119B2 - 空間スイッチ回路 - Google Patents
空間スイッチ回路Info
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- JP2766119B2 JP2766119B2 JP4099074A JP9907492A JP2766119B2 JP 2766119 B2 JP2766119 B2 JP 2766119B2 JP 4099074 A JP4099074 A JP 4099074A JP 9907492 A JP9907492 A JP 9907492A JP 2766119 B2 JP2766119 B2 JP 2766119B2
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318516—Test of programmable logic devices [PLDs]
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
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- Data Exchanges In Wide-Area Networks (AREA)
Description
【０００１】
【産業上の利用分野】本発明は空間スイッチ回路に関
し、特に、複数の通信回線の接続交換に用いられる空間
スイッチ回路に関する。
し、特に、複数の通信回線の接続交換に用いられる空間
スイッチ回路に関する。
【０００２】
【従来の技術】従来、この種の空間スイッチ回路は図６
に示す回路構成となっている。即ち、Ｎ本のデータ入力
端子１７を共通のデータ入力とするＭ個のＮ入力選択回
路１３と、このＮ入力選択回路１３にｎビット制御信号
１１０を与えるＭ個のスイッチング制御手段１４と、Ｍ
個のＮ入力選択回路１３のデータ出力が接続されるＭ個
のデータ出力端子１８とで構成されている。図６におい
てスイッチング制御手段１３には、ｎビットの情報を予
め書き込んでおく。このｎビットの情報はＭ個のＮ入力
選択回路１３が選択するデータ入力端子１７の番号が指
定されており、Ｍ個のＮ入力選択回路１３の出力にはそ
れによって指定されたデータ入力端子１７からの情報が
得られ、データ出力端子１８を通じて外部へ出力され
る。即ちＮ本の入力線とＭ本の出力線とがスイッチング
制御手段１４のスイッチ制御信号１１０によりマトリッ
クス状に相互接続される。
に示す回路構成となっている。即ち、Ｎ本のデータ入力
端子１７を共通のデータ入力とするＭ個のＮ入力選択回
路１３と、このＮ入力選択回路１３にｎビット制御信号
１１０を与えるＭ個のスイッチング制御手段１４と、Ｍ
個のＮ入力選択回路１３のデータ出力が接続されるＭ個
のデータ出力端子１８とで構成されている。図６におい
てスイッチング制御手段１３には、ｎビットの情報を予
め書き込んでおく。このｎビットの情報はＭ個のＮ入力
選択回路１３が選択するデータ入力端子１７の番号が指
定されており、Ｍ個のＮ入力選択回路１３の出力にはそ
れによって指定されたデータ入力端子１７からの情報が
得られ、データ出力端子１８を通じて外部へ出力され
る。即ちＮ本の入力線とＭ本の出力線とがスイッチング
制御手段１４のスイッチ制御信号１１０によりマトリッ
クス状に相互接続される。
【０００３】
【発明が解決しようとする課題】上述した従来例による
空間スイッチ回路は、スイッチ回路の各スイッチパス毎
に障害検出機能がなく、障害を発生した場合その探索に
手間がかかり、特に未使用のスイッチパスに関し障害パ
スを知らずに使用した場合、システム側で大きな混乱を
招くという問題がある。
空間スイッチ回路は、スイッチ回路の各スイッチパス毎
に障害検出機能がなく、障害を発生した場合その探索に
手間がかかり、特に未使用のスイッチパスに関し障害パ
スを知らずに使用した場合、システム側で大きな混乱を
招くという問題がある。
【０００４】
【課題を解決するための手段】本発明の空間スイッチ回
路は、試験用のテストパタン信号と照合用の期待値パタ
ン信号とを発生するテストパタン発生手段と、前記テス
トパタン信号と第１〜第Ｎのデータ入力端子からの各デ
ータ入力信号とをそれぞれ入力し一方を選択し出力する
第１〜第Ｎの２入力選択回路と、前記第１〜第Ｎの２入
力選択回路の出力信号を入力しいずれか１つの入力信号
を選択しデータ出力端子へ出力する第１〜第ＭのＮ入力
選択回路と、前記第１〜第ＭのＮ入力選択回路に選択用
のｎビットのスイッチの制御信号をそれぞれ与える第１
〜第Ｍのスイッチング制御手段と、前記第１〜第ＭのＮ
入力選択回路の各出力信号と前記期待値パタン信号とを
入力して障害検出を行い障害検出信号を障害出力端子へ
出力する障害検出手段と、前記第１〜第Ｍのスイッチン
グ制御手段の各前記スイッチ制御信号を入力し前記第１
〜第Ｎの２入力選択回路と前記テストパタン発生手段と
前記障害検出手段と前記第１〜第Ｍのスイッチング制御
手段とをそれぞれ制御する複数の信号から構成される制
御情報を出力する未使用端子検出手段とを備えている。
路は、試験用のテストパタン信号と照合用の期待値パタ
ン信号とを発生するテストパタン発生手段と、前記テス
トパタン信号と第１〜第Ｎのデータ入力端子からの各デ
ータ入力信号とをそれぞれ入力し一方を選択し出力する
第１〜第Ｎの２入力選択回路と、前記第１〜第Ｎの２入
力選択回路の出力信号を入力しいずれか１つの入力信号
を選択しデータ出力端子へ出力する第１〜第ＭのＮ入力
選択回路と、前記第１〜第ＭのＮ入力選択回路に選択用
のｎビットのスイッチの制御信号をそれぞれ与える第１
〜第Ｍのスイッチング制御手段と、前記第１〜第ＭのＮ
入力選択回路の各出力信号と前記期待値パタン信号とを
入力して障害検出を行い障害検出信号を障害出力端子へ
出力する障害検出手段と、前記第１〜第Ｍのスイッチン
グ制御手段の各前記スイッチ制御信号を入力し前記第１
〜第Ｎの２入力選択回路と前記テストパタン発生手段と
前記障害検出手段と前記第１〜第Ｍのスイッチング制御
手段とをそれぞれ制御する複数の信号から構成される制
御情報を出力する未使用端子検出手段とを備えている。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例を示すブロック図である。
すなわちＮ本のデータ入力端子７と、試験用のパタンと
照合用の期待値パタン信号とを生成するテストパタン発
生手段１と、テストパタン発生手段１のテストパタン信
号１０５とＮ本のデータ入力端子１からの各データ入力
信号１０１とを入力とするＮ個の２入力選択回路２と、
Ｎ個の２入力選択回路２の出力をデータ入力とするＭ個
のＮ入力選択回路３と、Ｍ個のＮ入力選択回路３にｎビ
ットのスイッチ制御信号１０６を与えるＭ個のスイッチ
ング制御手段４と、Ｍ個のＮ入力選択回路３のデータ出
力信号１０２とテストパタン発生手段１の期待値パタン
信号１０４とを入力として障害検出を行う障害検出手段
５と、Ｍ個のスイッチング制御手段４のｎビットのスイ
ッチ制御信号１０６を入力して、Ｎ個の２入力選択回路
２とテストパタン発生手段１と障害検出手段５とＭ個の
スイッチング制御手段４とを制御する制御情報１０３を
出力する未使用端子検出手段６とを備えている。
る。図１は本発明の一実施例を示すブロック図である。
すなわちＮ本のデータ入力端子７と、試験用のパタンと
照合用の期待値パタン信号とを生成するテストパタン発
生手段１と、テストパタン発生手段１のテストパタン信
号１０５とＮ本のデータ入力端子１からの各データ入力
信号１０１とを入力とするＮ個の２入力選択回路２と、
Ｎ個の２入力選択回路２の出力をデータ入力とするＭ個
のＮ入力選択回路３と、Ｍ個のＮ入力選択回路３にｎビ
ットのスイッチ制御信号１０６を与えるＭ個のスイッチ
ング制御手段４と、Ｍ個のＮ入力選択回路３のデータ出
力信号１０２とテストパタン発生手段１の期待値パタン
信号１０４とを入力として障害検出を行う障害検出手段
５と、Ｍ個のスイッチング制御手段４のｎビットのスイ
ッチ制御信号１０６を入力して、Ｎ個の２入力選択回路
２とテストパタン発生手段１と障害検出手段５とＭ個の
スイッチング制御手段４とを制御する制御情報１０３を
出力する未使用端子検出手段６とを備えている。
【０００６】次に動作について説明する。１〜Ｎのデー
タ入力端子７に入力された各入力データ信号はそれぞれ
２入力選択回路２を通りＭ個のＮ入力選択回路３に入力
され、ここでスイッチング制御信号１０６により１〜Ｎ
の入力データ信号１０６の中から指定された１つの入力
データ信号１０６が選択され対応するデータ出力端子８
に出力される。即ちＭ個のＮ入力選択回路３はＮ入力Ｍ
出力のマトリックススイッチを構成している。スイッチ
ング制御手段４には、Ｎ入力選択回路３の入力線を選択
するためのｎビットの情報を予め書き込んでおく。この
ｎビットの情報はＭ個のＮ入力選択回路３が選択するデ
ータ入力端子７の番号に相当する。端子番号は１から始
まる連続した２進数で、オール０が書き込まれた場合は
ｎ入力選択回路３の入力はデータ入力端子７には接続さ
れないため解放状態と規定される。２入力選択回路３
は、データ入力端子７にデータ入力信号１０１がない
時、即ち未使用時は、入力側を制御信号１０３ｄにより
テストパタン信号１０５側に切換えて入力信号の代わり
にテストパタン信号１０５を入力する。これにより未使
用のデータ入力端子７に対しても障害検出が可能とな
る。即ちＮ入力選択回路３におけるスイッチングパスの
障害検出は、未使用端子検出手段６が発生する制御信号
１０３ａ〜ｄにより２入力選択回路２、スイッチング制
御手段４、テストパタン発生手段１、障害検出手段５が
それぞれ同期して制御されることにより行われる。基本
的には入力側のデータ入力信号１０１（未使用のデータ
入力端子７に対してはテストパタン信号１０５）と、こ
れと対応する出力側のデータ出力信号１０２（未使用の
データ出力端子８に対してはパターン信号１０５）とを
障害検出手段５で１〜Ｎ個について順次照合し、パタン
に不一致があればそのスイッチングパスは障害と判定し
て障害出力信号１０８が出力される。但し、入力側のデ
ータ入力信号１０１あるいはテストパタン信号１０５
は、テストパタン発生手段１により期待値パタン信号１
０４に変換されて障害検出手段５へ入力される。
タ入力端子７に入力された各入力データ信号はそれぞれ
２入力選択回路２を通りＭ個のＮ入力選択回路３に入力
され、ここでスイッチング制御信号１０６により１〜Ｎ
の入力データ信号１０６の中から指定された１つの入力
データ信号１０６が選択され対応するデータ出力端子８
に出力される。即ちＭ個のＮ入力選択回路３はＮ入力Ｍ
出力のマトリックススイッチを構成している。スイッチ
ング制御手段４には、Ｎ入力選択回路３の入力線を選択
するためのｎビットの情報を予め書き込んでおく。この
ｎビットの情報はＭ個のＮ入力選択回路３が選択するデ
ータ入力端子７の番号に相当する。端子番号は１から始
まる連続した２進数で、オール０が書き込まれた場合は
ｎ入力選択回路３の入力はデータ入力端子７には接続さ
れないため解放状態と規定される。２入力選択回路３
は、データ入力端子７にデータ入力信号１０１がない
時、即ち未使用時は、入力側を制御信号１０３ｄにより
テストパタン信号１０５側に切換えて入力信号の代わり
にテストパタン信号１０５を入力する。これにより未使
用のデータ入力端子７に対しても障害検出が可能とな
る。即ちＮ入力選択回路３におけるスイッチングパスの
障害検出は、未使用端子検出手段６が発生する制御信号
１０３ａ〜ｄにより２入力選択回路２、スイッチング制
御手段４、テストパタン発生手段１、障害検出手段５が
それぞれ同期して制御されることにより行われる。基本
的には入力側のデータ入力信号１０１（未使用のデータ
入力端子７に対してはテストパタン信号１０５）と、こ
れと対応する出力側のデータ出力信号１０２（未使用の
データ出力端子８に対してはパターン信号１０５）とを
障害検出手段５で１〜Ｎ個について順次照合し、パタン
に不一致があればそのスイッチングパスは障害と判定し
て障害出力信号１０８が出力される。但し、入力側のデ
ータ入力信号１０１あるいはテストパタン信号１０５
は、テストパタン発生手段１により期待値パタン信号１
０４に変換されて障害検出手段５へ入力される。
【０００７】テストパタン発生手段１は、制御信号１０
３ａ，ｃによりテストする各データ入力端子７のデータ
入力信号１０１あるいはテストパタン信号１０５を所定
の時間巾で抽出し、これを時分割で配置したシリアル信
号を生成し、このシリアル信号にスイッチングパスの遅
延を補正するための遅延を与えて期待値パタン信号１０
４として出力する。この場合、テストパタン信号１０５
はテストパタン発生手段１内で発生されたデータ入力信
号１０１と同速度のクロック状の信号である。即ち期待
値パタン信号１０４はその入力信号が出力側で出力され
た時に期待される出力信号のパタンであり、またテスト
パタン信号１０５は、未使用のデータ入力端子にデータ
信号の代わりに入力されるテスト用の信号である。障害
検出手段５は、この期待値パタン信号１０５とＭ個のＮ
入力選択回路３のデータ出力信号１０２とを入力し、期
待値パタン信号１０５の入力側信号と、対応する出力側
信号を制御信号１０３ｃにより選択してこの両者を比較
して照合する。即ち、制御信号１０３ｃにより、入力側
のテストパタン発生手段１と出力側の障害検出手段５と
が同期して動作し、テストパスを順次選択する。そして
障害の結果パタンに不一致があればそのパスは障害とし
て障害出力信号１０８を出力する。未使用端子検出手段
６は、Ｍ個のスイッチング制御信号１０６から前述した
各手段で用いる制御信号１０３ａへｄを生成して出力す
る。スイッチング制御信号１０６はスイッチング制御回
路４で生成され、前述したようにあらかじめそのＮ入力
選択回路３が選択するデータ入力端子７の番号と、未使
用のデータ入力端子に対してはオール０が書き込まれて
いる。但しこの情報は接続変更に応じて適宜書き換えら
れる。未使用端子検出手段６は、このスイッチング制御
信号１０６から各未使用入力端子を検出し、この各検出
信号を時分割で配置したシリアル信号の制御信号１０３
ａ（未使用入力端子検出信号）と、各未使用出力端子を
シリアル信号で表す制御信号１０３ｂ（未使用出力端子
検出信号）と、各Ｎ入力選択回路３の接続状態、即ちそ
の入力選択回路３が選択した入力端子の番号を各Ｎ入力
選択回路毎にシリアル信号で表す制御信号１０３ｃ（接
続状態信号）と、および未使用出力端子情報を各Ｎ入力
選択回路３毎に表すパラレル信号の制御信号１０３ｄ
（未使用入力端子個別信号）を発生する。尚、制御信号
１０３ｂ（未使用出力端子検出信号）はスイッチング制
御回路４へ入力される。スイッチング制御手段４は、こ
れによりスイッチング制御信号１０６を切換えて出力端
子が未使用のＮ入力選択回路３についてはテストアドレ
ス信号１０７で指定される１〜Ｎの総ての入力に対しテ
ストを行うことができる。また、未使用のデータ入力端
子のみに対して障害検出を行えば良い場合は、テストパ
タン発生手段１において、制御信号１０３ａ、ｃによる
選択回路が不要となるので回路構成が極めて簡単とな
る。但し障害検出手段５においては、障害出力信号１０
８に対して、制御信号１０３ａおよび１０３ｂとの論理
積をとるＡＮＤ回路が付加される。
３ａ，ｃによりテストする各データ入力端子７のデータ
入力信号１０１あるいはテストパタン信号１０５を所定
の時間巾で抽出し、これを時分割で配置したシリアル信
号を生成し、このシリアル信号にスイッチングパスの遅
延を補正するための遅延を与えて期待値パタン信号１０
４として出力する。この場合、テストパタン信号１０５
はテストパタン発生手段１内で発生されたデータ入力信
号１０１と同速度のクロック状の信号である。即ち期待
値パタン信号１０４はその入力信号が出力側で出力され
た時に期待される出力信号のパタンであり、またテスト
パタン信号１０５は、未使用のデータ入力端子にデータ
信号の代わりに入力されるテスト用の信号である。障害
検出手段５は、この期待値パタン信号１０５とＭ個のＮ
入力選択回路３のデータ出力信号１０２とを入力し、期
待値パタン信号１０５の入力側信号と、対応する出力側
信号を制御信号１０３ｃにより選択してこの両者を比較
して照合する。即ち、制御信号１０３ｃにより、入力側
のテストパタン発生手段１と出力側の障害検出手段５と
が同期して動作し、テストパスを順次選択する。そして
障害の結果パタンに不一致があればそのパスは障害とし
て障害出力信号１０８を出力する。未使用端子検出手段
６は、Ｍ個のスイッチング制御信号１０６から前述した
各手段で用いる制御信号１０３ａへｄを生成して出力す
る。スイッチング制御信号１０６はスイッチング制御回
路４で生成され、前述したようにあらかじめそのＮ入力
選択回路３が選択するデータ入力端子７の番号と、未使
用のデータ入力端子に対してはオール０が書き込まれて
いる。但しこの情報は接続変更に応じて適宜書き換えら
れる。未使用端子検出手段６は、このスイッチング制御
信号１０６から各未使用入力端子を検出し、この各検出
信号を時分割で配置したシリアル信号の制御信号１０３
ａ（未使用入力端子検出信号）と、各未使用出力端子を
シリアル信号で表す制御信号１０３ｂ（未使用出力端子
検出信号）と、各Ｎ入力選択回路３の接続状態、即ちそ
の入力選択回路３が選択した入力端子の番号を各Ｎ入力
選択回路毎にシリアル信号で表す制御信号１０３ｃ（接
続状態信号）と、および未使用出力端子情報を各Ｎ入力
選択回路３毎に表すパラレル信号の制御信号１０３ｄ
（未使用入力端子個別信号）を発生する。尚、制御信号
１０３ｂ（未使用出力端子検出信号）はスイッチング制
御回路４へ入力される。スイッチング制御手段４は、こ
れによりスイッチング制御信号１０６を切換えて出力端
子が未使用のＮ入力選択回路３についてはテストアドレ
ス信号１０７で指定される１〜Ｎの総ての入力に対しテ
ストを行うことができる。また、未使用のデータ入力端
子のみに対して障害検出を行えば良い場合は、テストパ
タン発生手段１において、制御信号１０３ａ、ｃによる
選択回路が不要となるので回路構成が極めて簡単とな
る。但し障害検出手段５においては、障害出力信号１０
８に対して、制御信号１０３ａおよび１０３ｂとの論理
積をとるＡＮＤ回路が付加される。
【０００８】次に各ブロック毎に詳細な説明を付け加え
る。図２は図１におけるテストパタン発生手段１のブロ
ック図である。すなわち、分周回路１１と、Ｎ本のデー
タ入力信号１０１を入力とするＮ入力選択回路１４と、
分周回路１１の出力するテストパタン信号１０５とＮ入
力選択回路１４の出力信号とを入力とし、未使用端子検
出手段６より出力される制御情報１０３の中の未使用入
力端子検出信号１０３ａにより制御される２入力選択回
路１３と、２入力選択回路１３の出力信号を入力する遅
延補正回路１２とを備えている。
る。図２は図１におけるテストパタン発生手段１のブロ
ック図である。すなわち、分周回路１１と、Ｎ本のデー
タ入力信号１０１を入力とするＮ入力選択回路１４と、
分周回路１１の出力するテストパタン信号１０５とＮ入
力選択回路１４の出力信号とを入力とし、未使用端子検
出手段６より出力される制御情報１０３の中の未使用入
力端子検出信号１０３ａにより制御される２入力選択回
路１３と、２入力選択回路１３の出力信号を入力する遅
延補正回路１２とを備えている。
【０００９】期待値パタン信号１０４としては、分周回
路１１で作成されたテストパタン信号１０５とＮ本のデ
ータ入力信号１０１とが選択できる回路構成となってい
る。Ｎ入力選択回路１４では現在テスト中のデータ入力
信号１０１が制御情報１０３の中の接続状態信号１０３
ｃにより選択されている。２入力選択回路１３では未使
用のデータ入力端子７に対しては、分周回路１１のテス
トパタン信号１０５を、使用中のデータ入力端子７に対
しては、Ｎ入力選択回路１４で選択された入力データ信
号１０１を期待値パタン信号１０４として選択し、遅延
補正回路１２を経由して出力する。すなわち、未使用の
データ入力端子に対しては内部で発生したパタンを期待
値パタンとして使用し、使用中のデータ入力端子に対し
ては入力信号データが期待値パタンとして使用される。
これにより、図１におけるＮ本のデータ入力端子１が全
て使用中であってもあるいは未使用であってもＮ入力選
択回路３の入力データ信号経路の正常性が確認できるこ
とになる。
路１１で作成されたテストパタン信号１０５とＮ本のデ
ータ入力信号１０１とが選択できる回路構成となってい
る。Ｎ入力選択回路１４では現在テスト中のデータ入力
信号１０１が制御情報１０３の中の接続状態信号１０３
ｃにより選択されている。２入力選択回路１３では未使
用のデータ入力端子７に対しては、分周回路１１のテス
トパタン信号１０５を、使用中のデータ入力端子７に対
しては、Ｎ入力選択回路１４で選択された入力データ信
号１０１を期待値パタン信号１０４として選択し、遅延
補正回路１２を経由して出力する。すなわち、未使用の
データ入力端子に対しては内部で発生したパタンを期待
値パタンとして使用し、使用中のデータ入力端子に対し
ては入力信号データが期待値パタンとして使用される。
これにより、図１におけるＮ本のデータ入力端子１が全
て使用中であってもあるいは未使用であってもＮ入力選
択回路３の入力データ信号経路の正常性が確認できるこ
とになる。
【００１０】尚、分周回路１１で作成するテストパタン
信号として入力データ信号と同速度のクロック状のパル
ス信号とを用いているが、入力データ信号に対して充分
低速な孤立波パタンを用いるとテスト時に主信号経路で
生じる消費電力の低減ができる。また入力データ信号と
同じ速度のランダムパタンを用いると実動作時と同じ条
件でのテストが可能になる。分周回路１１の出力に接続
された遅延補正回路１２は、図１における２入力選択回
路６とＮ入力選択回路２で生じる遅延の補正を行うもの
である。
信号として入力データ信号と同速度のクロック状のパル
ス信号とを用いているが、入力データ信号に対して充分
低速な孤立波パタンを用いるとテスト時に主信号経路で
生じる消費電力の低減ができる。また入力データ信号と
同じ速度のランダムパタンを用いると実動作時と同じ条
件でのテストが可能になる。分周回路１１の出力に接続
された遅延補正回路１２は、図１における２入力選択回
路６とＮ入力選択回路２で生じる遅延の補正を行うもの
である。
【００１１】更に未使用の入力データ端子７に対しての
み障害検出を行えば良い場合、期待値パタン信号１０４
はテストパタン信号１０５を遅延補正回路１２により遅
延させるのみで良いのでＮ入力選択回路１４および２入
力選択回路１３は削除される。
み障害検出を行えば良い場合、期待値パタン信号１０４
はテストパタン信号１０５を遅延補正回路１２により遅
延させるのみで良いのでＮ入力選択回路１４および２入
力選択回路１３は削除される。
【００１２】図３は図１における障害検出手段５のブロ
ック図である。すなわち、Ｍ本のデータ出力信号１０２
を入力し、テスト中のデータ出力信号１０２を選択する
Ｍ入力選択回路５１と、Ｍ入力選択回路５１の出力信号
と期待値パタン信号１０４とを入力としこの両者を比較
し一致不一致の判定を行い判定結果を出力する判定回路
５２とを備えている。
ック図である。すなわち、Ｍ本のデータ出力信号１０２
を入力し、テスト中のデータ出力信号１０２を選択する
Ｍ入力選択回路５１と、Ｍ入力選択回路５１の出力信号
と期待値パタン信号１０４とを入力としこの両者を比較
し一致不一致の判定を行い判定結果を出力する判定回路
５２とを備えている。
【００１３】Ｍ本のデータ入力信号１０１はＭ入力選択
回路５１に入力され、現在テスト中の信号を接続状態信
号１０３ｃにより選択し判定回路５２へ入力する。判定
回路５２は期待値パタン信号１０４とＭ入力選択回路５
１の出力信号とを比較し、不一致の場合は障害出力信号
１０８を出力する。尚、未使用のデータ入力端子に対す
る障害検出のみで良い場合は、この障害出力信号１０８
と未使用端子検出手段６が出力する未使用出力端子検出
信号１０３ｂと未使用入力端子検出信号１０３ａとの論
理積を取るＡＮＤ回路（図示せず）を付加して未使用の
データ入力端子の４に対し障害出力信号１０８を出力す
る。
回路５１に入力され、現在テスト中の信号を接続状態信
号１０３ｃにより選択し判定回路５２へ入力する。判定
回路５２は期待値パタン信号１０４とＭ入力選択回路５
１の出力信号とを比較し、不一致の場合は障害出力信号
１０８を出力する。尚、未使用のデータ入力端子に対す
る障害検出のみで良い場合は、この障害出力信号１０８
と未使用端子検出手段６が出力する未使用出力端子検出
信号１０３ｂと未使用入力端子検出信号１０３ａとの論
理積を取るＡＮＤ回路（図示せず）を付加して未使用の
データ入力端子の４に対し障害出力信号１０８を出力す
る。
【００１４】図６は図１における未使用端子検出手段８
のブロック図である。すなわちＭ本のｎビットのスイッ
チ制御信号１０６を入力とするＭ入力選択回路６１と、
Ｍ入力選択回路６１の出力信号を入力とする解放検出回
路６２と、Ｎ分周回路６４と、Ｍ入力選択回路６１の出
力信号とＮ分周回路６４の出力信号とを入力とし第１の
制御入力端子７０の信号により制御される２入力選択回
路６５と、固定値“０”及び“１”を入力として第２の
制御入力端子７１の信号により制御される２入力選択回
路６７と、２入力選択回路６５の出力信号をアドレス入
力とし２入力選択回路６７の出力信号をデータ入力とし
第２の制御入力端子７１により書き込み制御されるＮワ
ード１ビットのＲＡＭ６６と、Ｎ分周回路６４の出力信
号をＮ本にデコードするデコード回路６８と、デコード
回路６８の各々の出力信号とＲＡＭ６６の出力信号とを
入力とするＮ個のＡＮＤ回路６９と、Ｍ本のスイッチ制
御信号１０６を入力しＮ入力選択回路３の接続状態を示
す接続状態信号１０３ｃを出力する接続状態検出回路６
３とを備えている。
のブロック図である。すなわちＭ本のｎビットのスイッ
チ制御信号１０６を入力とするＭ入力選択回路６１と、
Ｍ入力選択回路６１の出力信号を入力とする解放検出回
路６２と、Ｎ分周回路６４と、Ｍ入力選択回路６１の出
力信号とＮ分周回路６４の出力信号とを入力とし第１の
制御入力端子７０の信号により制御される２入力選択回
路６５と、固定値“０”及び“１”を入力として第２の
制御入力端子７１の信号により制御される２入力選択回
路６７と、２入力選択回路６５の出力信号をアドレス入
力とし２入力選択回路６７の出力信号をデータ入力とし
第２の制御入力端子７１により書き込み制御されるＮワ
ード１ビットのＲＡＭ６６と、Ｎ分周回路６４の出力信
号をＮ本にデコードするデコード回路６８と、デコード
回路６８の各々の出力信号とＲＡＭ６６の出力信号とを
入力とするＮ個のＡＮＤ回路６９と、Ｍ本のスイッチ制
御信号１０６を入力しＮ入力選択回路３の接続状態を示
す接続状態信号１０３ｃを出力する接続状態検出回路６
３とを備えている。
【００１５】未使用入力端子の検出方法は次の通りであ
る。はじめにＲＡＭ６６のアドレス入力として２入力選
択回路６５はＮ分周回路６４側を選択し、ＲＡＭ６６の
データ入力として２入力選択回路６７は固定値“１”側
を選択し、ＲＡＭ６６の全てのアドレスに“１”を書き
込む。次に、ＲＡＭ６６のアドレスとして２入力選択回
路６５はＭ入力選択回路６１側を選択し、ＲＡＭ６６の
データ入力として固定値“０”側を選択しＲＡＭ６６を
書き込みモードにする。Ｍ本のスイッチ制御信号１０６
はそれぞれデータ入力端子７の番号を指定するため、Ｍ
入力選択回路６１の入力を１〜Ｍまで切り替えると、使
用しているデータ入力端子番号に相当するＲＡＭ６６の
データが“０”に書き変わる。次にＲＡＭ６６のアドレ
ス入力として２入力選択回路６５はＮ分周回路６４を選
択し、ＲＡＭ６６を読みだしモードにする。Ｎ分周回路
６４を順次カウントアップしてゆき未使用のデータ入力
端子番号になると、ＲＡＭ６６からは“１”が出力され
未使用の入力端子であることが判定できる。デコード回
路６８ではＮ分周回路６４のｎビットの出力信号をＮ本
にデコードする。ＲＡＭ６６の出力信号で未使用入力端
子が検出されるとＮ個のＡＮＤ回路６９の中、該当する
１個の出力が“１”となる。このＮ本の未使用端子個別
信号１０３ｄは各２入力選択回路２に出力される。ま
た、スイッチング制御手段４のｎビットレジスタ４１に
オール０が書き込まれている時は、Ｍ入力選択回路３が
解放状態であるため、解放検出回路６２で解放と判断
し、未使用出力端子検出信号１０３ｂの“１”を出力す
る。
る。はじめにＲＡＭ６６のアドレス入力として２入力選
択回路６５はＮ分周回路６４側を選択し、ＲＡＭ６６の
データ入力として２入力選択回路６７は固定値“１”側
を選択し、ＲＡＭ６６の全てのアドレスに“１”を書き
込む。次に、ＲＡＭ６６のアドレスとして２入力選択回
路６５はＭ入力選択回路６１側を選択し、ＲＡＭ６６の
データ入力として固定値“０”側を選択しＲＡＭ６６を
書き込みモードにする。Ｍ本のスイッチ制御信号１０６
はそれぞれデータ入力端子７の番号を指定するため、Ｍ
入力選択回路６１の入力を１〜Ｍまで切り替えると、使
用しているデータ入力端子番号に相当するＲＡＭ６６の
データが“０”に書き変わる。次にＲＡＭ６６のアドレ
ス入力として２入力選択回路６５はＮ分周回路６４を選
択し、ＲＡＭ６６を読みだしモードにする。Ｎ分周回路
６４を順次カウントアップしてゆき未使用のデータ入力
端子番号になると、ＲＡＭ６６からは“１”が出力され
未使用の入力端子であることが判定できる。デコード回
路６８ではＮ分周回路６４のｎビットの出力信号をＮ本
にデコードする。ＲＡＭ６６の出力信号で未使用入力端
子が検出されるとＮ個のＡＮＤ回路６９の中、該当する
１個の出力が“１”となる。このＮ本の未使用端子個別
信号１０３ｄは各２入力選択回路２に出力される。ま
た、スイッチング制御手段４のｎビットレジスタ４１に
オール０が書き込まれている時は、Ｍ入力選択回路３が
解放状態であるため、解放検出回路６２で解放と判断
し、未使用出力端子検出信号１０３ｂの“１”を出力す
る。
【００１６】図５は図１におけるスイッチング制御手段
４のブロック図を示す。すなわち、外部から設定可能な
ｎビットレジスタ４１と、レジスタ４１の出力信号とｎ
ビットのテストアドレス信号１０７とを入力とし未使用
端子検出信号１０３ｂにより制御されスイッチ制御信号
１０６を出力する２入力選択回路４２とを備えている。
レジスタ４１には予めデータ入力信号経路を示す入力端
子番号が書き込まれており、２入力選択回路４２では通
常レジスタ４１側を選択している。テスト時に未使用出
力端子検出信号１０３ｂから解放の情報を受けたとき２
入力選択回路４２はテストアドレス６２側へ切り替わ
り、主信号経路がテストアドレス６２で外部より設定可
能となる。ｎビットのテストアドレス信号１０７を１〜
Ｎに変化させて図１におけるＮ入力選択回路２の全ての
パスを検証する。
４のブロック図を示す。すなわち、外部から設定可能な
ｎビットレジスタ４１と、レジスタ４１の出力信号とｎ
ビットのテストアドレス信号１０７とを入力とし未使用
端子検出信号１０３ｂにより制御されスイッチ制御信号
１０６を出力する２入力選択回路４２とを備えている。
レジスタ４１には予めデータ入力信号経路を示す入力端
子番号が書き込まれており、２入力選択回路４２では通
常レジスタ４１側を選択している。テスト時に未使用出
力端子検出信号１０３ｂから解放の情報を受けたとき２
入力選択回路４２はテストアドレス６２側へ切り替わ
り、主信号経路がテストアドレス６２で外部より設定可
能となる。ｎビットのテストアドレス信号１０７を１〜
Ｎに変化させて図１におけるＮ入力選択回路２の全ての
パスを検証する。
【００１７】
【発明の効果】以上説明したように、本発明は、入出力
端子の使用／未使用を自動的に判断し、未使用入力端子
には試験用のテストパタンを送出し、使用入力端子はデ
ータ入力信号をそのまま使用し、総ての入出力端子に対
してそのスイッチパスの障害を検出している。このため
障害検出が迅速であり、障害箇所の特定が迅速に行え
る。また未使用入力端子に対しては使用前に障害検出を
行えるので障害時の混乱が防止できるという効果があ
る。
端子の使用／未使用を自動的に判断し、未使用入力端子
には試験用のテストパタンを送出し、使用入力端子はデ
ータ入力信号をそのまま使用し、総ての入出力端子に対
してそのスイッチパスの障害を検出している。このため
障害検出が迅速であり、障害箇所の特定が迅速に行え
る。また未使用入力端子に対しては使用前に障害検出を
行えるので障害時の混乱が防止できるという効果があ
る。
【図１】本発明の一実施例の全体構成を示すブロック図
である。
である。
【図２】図１のテストパタン発生手段のブロック図であ
る。
る。
【図３】図１の障害検出手段のブロック図である。
【図４】図１の未使用端子検出手段のブロック図であ
る。
る。
【図５】図１のスイッチング制御手段のブロック図であ
る。
る。
【図６】従来例のブロック図である。
１ テストパタン発生手段 ２，１３，４２，６５，６７ ２入力選択回路 ３，１４ Ｎ入力選択回路 ４ スイッチング制御手段 ５ 障害検出手段 ６ 未使用端子検出手段 ７ データ入力端子 ８ データ出力端子 ９ 障害出力端子 １１ 分周回路 １２ 遅延補正回路 ４１ レジスタ ５１，６１ Ｍ入力選択回路 ５２ 判定回路 ５３，６９ ＡＮＤ回路 ６２ 解放検出回路 ６４ Ｎ分周回路 ６６ ＲＡＭ ６８ デコード回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04Q 3/52 H04M 3/22 H04Q 1/24
Claims (3)
- 【請求項１】第１〜第Ｎのデータ入力端子と、対応する
前記データ入力端子から入力されるデータ入力信号とこ
のデータ入力信号の代わりに入力されるテストパタン信
号とを入力し前記データ入力端子の未使用状態を個別に
示す第１の制御信号により前記テストパタン信号を選択
して出力する第１〜第Ｎの２入力選択回路と、各前記２
入力選択回路の出力するデータ信号を入力しスイッチン
グ制御信号により一つを選択して対応するデータ出力端
子に出力する第１〜第ＭのＮ入力選択回路と、あらかじ
め書き込まれた接続情報により接続する前記データ入力
端子の番号と前記データ入力端子の未使用状態とを示す
前記スイッチング制御信号を生成し出力すると同時にこ
のスイッチング制御信号を各前記データ出力端子の未使
用状態を順次示す第２の制御信号により前記データ出力
端子が未使用の場合は接続する前記データ入力端子の番
号を外部からのテストアドレス信号により任意に指定で
きるように切替えて出力する第１〜第Ｎのスイッチング
制御手段と、前記テストパタン信号を生成し出力すると
同時に各前記データ入力信号を入力し各前記Ｎ入力選択
回路の接続状態を示す第３の制御信号と各前記データ入
力端子の未使用状態を順次示す第４の制御信号とにより
第１〜第Ｎの前記データ入力端子に対応する前記データ
入力信号あるいは前記テストパタン信号を所定の時間巾
で順次選択して行き選択した信号を時分割で配置した出
力側照合用の期待値パタン信号を出力するテストパタン
生成手段と、前記期待値パタン信号を入力すると同時に
各前記Ｎ入力選択回路のデータ出力信号を入力し、前記
第３の制御信号により前記期待値パタン信号に対応する
前記データ出力信号を選択し照合してパタンが不一致の
場合は障害出力信号を出力する障害検出手段と、各前記
スイッチング制御信号を入力し前記第１〜第４の制御信
号を生成し出力する未使用端子検出手段とを備えること
を特徴とする空間スイッチ回路。 - 【請求項２】 前記テストパタン発生手段は、前記テス
トパタン信号を発生する分周回路と、前記第１〜第Ｎの
データ入力端子からの入力信号を入力し前記第３の制御
信号によりテスト対象の入力信号を１つ選択する第Ｍ＋
１のＮ入力選択回路と、前記テストパタン信号と前記第
Ｍ＋１のＮ入力選択回路の出力信号とを入力し前記第４
の制御信号により一方が選択される第Ｎ＋１の２入力選
択回路と、前記第Ｎ＋１の２入力選択回路の出力信号を
入力し所定の遅延を与えて前記期待値パタン信号を出力
する遅延補正回路とを備え、前記障害検出手段は、前記
第１〜第ＭのＮ入力選択回路の各出力信号を入力し前記
第３の制御信号によりテスト対象の１つの出力信号を選
択する第１のＭ入力選択回路と、前記Ｍ入力選択回路の
出力信号と前記期待値パタン信号とを入力し一致不一致
を判定し判定結果を障害出力信号として出力する判定回
路とを備え、前記未使用端子検出手段は、前記第１〜第
Ｍのスイッチング制御手段のｎビットの出力信号を入力
とする第２のＭ入力選択回路と、前記第２のＭ入力選択
回路のｎビットの出力信号を入力とし前記第２の制御信
号を出力する解放検出回路と、前記第１〜第Ｍのスイッ
チング制御手段の各出力信号を入力し前記第３の制御信
号を出力する接続状態検出回路と、ｎビットの信号を出
力するＮ分周回路と、前記第２のＭ入力選択回路の出力
信号と前記Ｎ分周回路の出力信号とを入力とし第１の制
御入力端子からの信号により制御される第Ｎ＋３の２入
力選択回路と、固定値“０”及び“１”を入力として前
記第１の制御入力端子により制御される第Ｎ＋４の２入
力選択回路と、前記第Ｎ＋３の２入力選択回路の出力信
号をアドレス入力とし前記第Ｎ＋４の２入力選択回路の
出力信号をデータ入力とし第２の制御入力端子により書
き込みが制御され前記第４の制御信号を出力するＮワー
ド１ビットのＲＡＭと、前記Ｎ分周回路の出力信号をＮ
本にデコードするデコード回路と、前記デコード回路の
各々の出力と前記第４の制御信号とを入力し前記第１の
制御信号を前記第１〜第Ｎの２入力選択回路へそれぞれ
出力するＮ個のＡＮＤ回路とを備え、前記スイッチング
制御手段は、外部から設定可能なｎビットレジスタと、
前記ｎビットレジスタの出力と外部から入力されるｎビ
ットテストアドレス信号とを入力とし前記未使用出力端
子検出信号により一方が選択され前記スイッチ制御信号
として出力される第Ｎ＋５の２入力選択回路とを備える
ことを特徴とする請求項１記載の空間スイッチ回路。 - 【請求項３】前記テストパタン生成手段は、出力する前
記期待値パタン信号を前記テストパタン信号のみで生成
し、前記障害検出手段は前記障害出力信号に対し前記第
４および第２の制御信号との論理積をとるＡＮＤ回路を
付加することを特徴とする請求項１記載の空間スイッチ
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4099074A JP2766119B2 (ja) | 1992-04-20 | 1992-04-20 | 空間スイッチ回路 |
| US08/049,413 US5453990A (en) | 1992-04-20 | 1993-04-20 | Switching circuit having error detection capability |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4099074A JP2766119B2 (ja) | 1992-04-20 | 1992-04-20 | 空間スイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0646468A JPH0646468A (ja) | 1994-02-18 |
| JP2766119B2 true JP2766119B2 (ja) | 1998-06-18 |
Family
ID=14237779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4099074A Expired - Lifetime JP2766119B2 (ja) | 1992-04-20 | 1992-04-20 | 空間スイッチ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5453990A (ja) |
| JP (1) | JP2766119B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5832303A (en) * | 1994-08-22 | 1998-11-03 | Hitachi, Ltd. | Large scale interconnecting switch using communication controller groups with multiple input-to-one output signal lines and adaptable crossbar unit using plurality of selectors |
| JP3459056B2 (ja) * | 1996-11-08 | 2003-10-20 | 株式会社日立製作所 | データ転送システム |
| US5905744A (en) * | 1997-09-30 | 1999-05-18 | Lsi Logic Corporation | Test mode for multifunction PCI device |
| JP3204450B2 (ja) * | 1998-04-15 | 2001-09-04 | 日本電気株式会社 | アドレスデコード回路及びアドレスデコード方法 |
| US6526470B1 (en) * | 1998-09-28 | 2003-02-25 | Cypress Semiconductor Corp. | Fifo bus-sizing, bus-matching datapath architecture |
| US6856627B2 (en) * | 1999-01-15 | 2005-02-15 | Cisco Technology, Inc. | Method for routing information over a network |
| US6842868B1 (en) * | 1999-09-17 | 2005-01-11 | Nortel Networks Limited | Connection integrity monitor for digital selection circuits |
| US6856600B1 (en) * | 2000-01-04 | 2005-02-15 | Cisco Technology, Inc. | Method and apparatus for isolating faults in a switching matrix |
| DE60216484T2 (de) * | 2001-09-14 | 2007-08-23 | Rambus Inc., Los Altos | Mehrpegelsignalschnittstellenprüfung mit binärer prüfvorrichtung durch emulation von mehrpegelsignalen |
| US20030070126A1 (en) * | 2001-09-14 | 2003-04-10 | Werner Carl W. | Built-in self-testing of multilevel signal interfaces |
| US7688628B2 (en) * | 2007-06-30 | 2010-03-30 | Intel Corporation | Device selection circuit and method |
| US8996937B2 (en) * | 2011-12-28 | 2015-03-31 | Stmicroelectronics International N.V. | Apparatus for monitoring operating conditions of a logic circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5084874A (en) * | 1988-09-07 | 1992-01-28 | Texas Instruments Incorporated | Enhanced test circuit |
| US5258752A (en) * | 1988-11-25 | 1993-11-02 | Sumitomo Electric Industries, Ltd. | Broad band digital exchange |
| JPH03189736A (ja) * | 1989-12-19 | 1991-08-19 | Nec Corp | 選択回路の障害検出方式 |
| US5260947A (en) * | 1990-12-04 | 1993-11-09 | Hewlett-Packard Company | Boundary-scan test method and apparatus for diagnosing faults in a device under test |
| JP2892180B2 (ja) * | 1991-04-30 | 1999-05-17 | 富士通株式会社 | Ａｔｍクロスコネクト装置の監視方式 |
-
1992
- 1992-04-20 JP JP4099074A patent/JP2766119B2/ja not_active Expired - Lifetime
-
1993
- 1993-04-20 US US08/049,413 patent/US5453990A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5453990A (en) | 1995-09-26 |
| JPH0646468A (ja) | 1994-02-18 |
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Legal Events
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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