CN115469214A

CN115469214A - 一种基于扫描链分段控制的低功耗扫描测试电路

Info

Publication number: CN115469214A
Application number: CN202211342979.1A
Authority: CN
Inventors: 蔡志匡; 赵艺萌; 赵泽宇; 谢祖帅; 刘璐; 郭静静; 王子轩; 郭宇锋
Original assignee: Nanjing University of Posts and Telecommunications
Current assignee: Nanjing University of Posts and Telecommunications
Priority date: 2022-10-31
Filing date: 2022-10-31
Publication date: 2022-12-13
Anticipated expiration: 2042-10-31
Also published as: CN115469214B

Abstract

本发明属于电路低功耗测试领域，公开了一种基于扫描链分段控制的低功耗扫描测试电路，包括若干个扫描链电路和若干个门控时钟模块，每个所述扫描链电路包括若干个扫描寄存器，每个扫描链电路中的下一级扫描寄存器的扫描输入端SI连接上一级寄存器的扫描输出端SO；每个扫描链均匀划分为若干段，同一段中的每个扫描寄存器时钟端均连接同一个门控时钟模块，通过该门控时钟模块来控制其连接的扫描寄存器的开启或关闭，实现降低电路整体信号翻转数量，从而降低测试功耗；同时，设计了一种控制链，用来给门控时钟模块的门控信号赋值，从而大大降低了需要增加的测试端口数量。

Description

一种基于扫描链分段控制的低功耗扫描测试电路

技术领域

本发明涉及电路低功耗测试领域，具体为一种基于扫描链分段控制的低功耗扫描测试电路。

背景技术

对于大规模的芯片，扫描测试是保证芯片良率的一个重要手段。随着制造技术的不断进步和设计技术的发展，芯片复杂性的持续增加，芯片测试功耗也因为爆炸性增长的测试数据量以及测试时间而大幅度增加。影响可测性设计有效性的因素非常复杂，要求设计人员在设计阶段就去思考如何有效地进行低功耗的芯片测试。

在芯片测试阶段，如果测试功耗过高，会对集成电路的稳定性、可靠性、以及测试质量和生产制造成本等方面带来诸多问题，例如：在测试过程中，若测试功耗过高，会导致被测电路中的器件被热击穿，甚至芯片被烧毁；同时，太大的测试功耗容易使得电路过载,导致能量在电路的传输过程中产生额外消耗，从而无法提供足够的电压，影响测试质量；此外，测试过程中太大的测试功耗还容易引起信号之间的干扰、串扰等，这些也会使得待测电路逻辑信号发生畸变，测试结果不准确；最后，测试过程中太大的测试功耗容易使得芯片的噪声容限降低，从而导致在电路测试时会产生不可控的信号翻转，造成错检或漏检芯片等问题。因此，低功耗测试问题已经成为集成电路测试中亟待解决的重要问题。目前国内外专家学者对低功耗测试电路结构进行了相关了研究，例如：Yi Sun等人发表在2021 IEEEInternational Test Conference (ITC)第319-323页上的《Low Power Shift andCapture through ATPG-Configured Embedded Enable Capture Bits》，提出了通过特殊寄存器控制分段电路，该技术通过给特殊寄存器赋值来控制分段电路实现了测试功耗的有效降低，但由于特殊寄存器需要串联在每一条扫描链中，电路结构的修改会十分复杂，并且需要很大的面积花销；还有Jiann-Chyi Rau等人发表在Proceedings of the 2009 12thInternational Symposium on Integrated Circuits第647-650页上的《A novel gatedscan-cell scheme for low Capture Power (LCP) in at-speed testing》，提出了通过译码器控制扫描链分段的结构，在扫描链分段较多时，仍需要拓展多个测试端口来实现分段控制扫描链分段的选通与关断。

发明内容

为解决上述技术问题，本发明提供了一种基于扫描链分段控制的低功耗扫描测试电路，将扫描链划分成长度相近的多个分段，通过控制链对门控时钟模块的门控信号赋值，并由门控时钟模块控制扫描链分段的选通与关断，实现降低电路整体信号翻转数量，从而达到降低测试功耗的目的。

本发明所述的一种基于控制链分段控制的低功耗扫描测试电路，包括若干个扫描链电路、若干个门控时钟模块和控制链；

控制链包括若干级依次连接的控制单元，每个控制单元的输出端分别连接一个门控时钟模块的门控信号端，对门控时钟模块的门控信号进行赋值；

每个扫描链电路均包括若干个扫描寄存器，在每个扫描链电路中，其下一级扫描寄存器的扫描输入端SI连接其上一级扫描寄存器的扫描输出端SO；

将每个扫描链电路均匀划分为若干段，同一段中的每个扫描寄存器时钟端均连接同一个门控时钟模块；通过该门控时钟模块来控制其连接的扫描寄存器的开启或关闭。

进一步的，所述门控时钟模块包括锁存器latch、或门OR和与门AND，门控信号En以及扫描使能信号Scan_en连接到或门OR的输入端，或门OR的输出信号连接锁存器latch的输入D端，锁存器时钟输入端Clk接时钟信号Sclk；锁存器latch的输出端及时钟信号Sclk分别连接与门AND的输入端；与门AND的输出端Gclk与其对应的扫描链分段中扫描寄存器时钟端连接。

进一步的，所述控制链包括若干级依次连接的控制单元，每个控制单元均包括控制寄存器DFF及多路复用器MUX，所述多路复用器MUX有两条选择通路：Primary Input(PI)和Scan Input(SI)，每级多路复用器MUX的输出端连接其对应的控制寄存器DFF的输入D端，每级控制寄存器DFF的SE端连接扫描使能信号Scan_en，每级控制寄存器DFF的时钟信号输入Clk端连接时钟信号Sclk；

每个控制单元的输出端Q连接到该控制单元的PI端；下一级多路复用器MUX的SI端连接上一级控制寄存器DFF的输出端Q；所有控制寄存器DFF的输出端连接门控信号En；其中第一级多路复用器MUX的SI端连接信号CSI,最后一级控制单元输出端Q连接信号CSO。

进一步的，所述控制链在移位周期从SCI读入数据，给控制链中的每个控制寄存器赋值；然后在捕获周期，控制寄存器从PI端捕获值，由于控制链中每个控制单元的输出端Q与PI端相连，从而控制链中控制寄存器DFF的值保持不变，并且将该值传输到相应的门控时钟模块的门控信号En，对门控时钟模块的门控信号进行赋值。

进一步的，对所述低功耗扫描测试电路进行测试的方法步骤为：

步骤1、在扫描测试的移位周期，扫描使能信号Scan_en信号为1，各条扫描链从SI端读入数据，同时控制链也从CSI端读入数据，控制链中的控制寄存器均被赋值；

步骤2、在测试的捕获周期到来时，扫描使能信号Scan_en为0，这时，控制链中控制寄存器的值保持不变，并将值传输到门控时钟模块的门控信号En端，从而实现对门控时钟模块打开或关断的控制；各个门控时钟模块的输出端再连接到相应的扫描链分段中扫描寄存器的时钟端，从而实现对各个扫描链分段的选通与关断；使得在一个捕获周期内，仅有部分扫描链分段打开，信号发生翻转，其他扫描链分段关断，信号不发生翻转；从而实现了捕获周期的功耗降低；

步骤3、在捕获周期过后的移位周期内，未被关断的扫描链分段中的测试向量由于被更新，已不再是ATPG算法生成的低翻转率向量，因此在接下来的移位时钟周期内，信号翻转率将会提升；而被关断的扫描链分段中的测试向量由于未被更新，因此在捕获周期过后，分段中的测试向量依旧为低翻转率测试向量，在接下来的移位周期内，翻转率依旧很低。从而实现了移位周期的功耗降低。

本发明所述的有益效果为：本发明在传统的扫描测试技术仅仅划分扫描链的基础上，又将每一条扫描链进行分段，并使用门控时钟模块控制扫描链分段的选通与关断，从而在捕获周期以及移位周期均显著地降低了测试功耗；

相较于现有技术中通过特殊寄存器来进行扫描链分块控制的结构需要在每条扫描链中都加入多个特殊寄存器，本发明所述的电路结构将门控时钟模块复用到多条扫描链，大大降低了DFT电路结构修改难度，同时，大幅降低了测试电路面积的增加；

测试端口在芯片测试中尤为珍贵，现有分段控制技术中通过使用译码器可以减少一定的测试端口，但在扫描链分段较多时，依旧会产生多个测试端口，而本发明提出的控制链结构，通过在移位周期给控制链中的控制寄存器赋值，然后在捕获周期，将各个控制寄存器的值传递给相应门控时钟模块的门控信号端，从而仅需拓展一对测试端口SCI和SCO，便可以实现扫描链的分段控制，大大节约了测试端口的开销。

附图说明

图1是本发明中所述的电路整体结构示意图；

图2是所述门控时钟模块结构示意图；

图3是所述控制扫描链结构图示意图；

图4是本发明中所述电路实现扫描链分段控制的波形示意图。

具体实施方式

为了使本发明的内容更容易被清楚地理解，下面根据具体实施例并结合附图，对本发明作进一步详细的说明。

如图1所示，本发明所述的一种基于控制链分段控制的低功耗扫描测试电路，包括若干个扫描链电路、若干个门控时钟模块和控制链；

所述控制链包括若干级依次连接的控制单元，每个控制单元的输出端分别连接一个门控时钟模块的门控信号端，对门控时钟模块的门控信号进行赋值；

图1中，首先将该电路的每一条扫描链均匀地划分为n+1个分段，每个分段都将由一个门控时钟模块控制，因此一共需要n+1个门控时钟模块。

其次是门控时钟模块设计，对分段电路进行控制，需要使用门控时钟模块，本发明使用的门控时钟模块由或门，锁存器以及与门三部分组成。如图2所示，门控信号En以及扫描使能信号scan_en分别连接到或门的输入端；或门输出信号接到锁存器输入端，锁存器时钟输入端接时钟信号sclk；锁存器的输出端和时钟信号sclk分别接到与门输入端；最后，与门输出端Gclk接到相应的扫描链分段中扫描寄存器时钟端，实现对扫描寄存器时钟的控制；即当scan_en为0时，用门控信号En来控制门控时钟模块所连接的扫描寄存器时钟的选通或关断。

再次，为了减少用来给门控时钟模块门控信号En赋值的端口数，本发明设计了如图3所示的控制链结构，所述控制链包括若干级依次连接的控制单元，每个控制单元均包括控制寄存器及多路复用器，多路复用器有两条选择通路：Primary Input(PI)和Scan Input(SI)，其中Primary Input是在功能模式和测试捕获周期时输入数据的端口， ScanInput是在测试移位周期时输入数据的端口。每级多路复用器的输出端连接其对应的控制寄存器的输入D端，每级控制寄存器的SE端连接扫描使能信号Scan_en，每级控制寄存器的时钟信号输入Clk端连接信号Sclk；每级控制单元的输出端Q连接到该控制单元的PI端；下一级多路复用器的SI端连接上一级控制寄存器的输出端Q；所有控制寄存器的输出端连接门控信号En；其中第一级多路复用器的SI端连接信号CSI,最后一级控制单元输出端Q连接信号CSO。控制链在移位周期（shift）从SCI读入数据，给控制链中的控制寄存器赋值；然后在捕获周期（capture），控制寄存器从PI端捕获值，由于控制链中每个控制单元的输出端Q与PI端相连，因此控制链中寄存器的值保持不变，并且将值传输到相应的门控时钟模块的门控信号En，给控时钟模块的门控信号En赋值，从而避免了众多门控信号En带来的大量测试端口，仅需1对输入端口SCI和SCO便可以完成扫描链分段控制。

最后，为了实现低功耗测试，该实施例的工作原理是：以图1中的扫描链S[1]为例，在扫描测试的移位周期，scan_en信号为1，各条扫描链从SI端读入数据，同时控制链也从CSI端读入数据，控制链中的控制寄存器均被赋值。然后，到了扫描测试的捕获周期，scan_en信号从1变为0，测试数据停止移位操作，各条扫描链开始从PrimaryInput（PI）端捕获数据。由于控制链中各控制单元的PrimaryInput（PI）端和自己的输出端Q相连，因此控制链中控制寄存器的值在捕获周期内保持不变，该值将传递到与其对应的门控时钟模块的门控信号端En，从而使得部分门控时钟模块的控制信号En为1，因此这部分门控时钟模块控制的分段中扫描寄存器时钟打开，在捕获周期仍然保持捕获数据；同时，另外一部分门控时钟模块的控制信号En为0，因此这部分门控时钟模块控制的扫描链分段中扫描寄存器时钟关断，在捕获周期内数据保持不变。

图4为该结构实现扫描链分段控制的一个波形图示例，该例中共有四个门控时钟模块，因此通过4个移位周期将门控时钟模块的门控信号En均赋值，然后在捕获周期保持En不变；从图4可以看出，该例的四个门控时钟模块门控信号在捕获周期内为1010，因此两个门控时钟模块被选通，两个门控时钟模块被关断。通过上述操作，实现了对各个门控时钟模块的打开与关断，从而控制了各个扫描链分段中寄存器时钟的打开与关断，使得在一个捕获周期内，仅有部分扫描链分段中的寄存器时钟选通，进行正常的数据捕获，而其他扫描链分段中的寄存器时钟关断，不进行数据捕获；从而达到了降低捕获功耗的效果。

该结构除了可以降低捕获功耗外，也可以有效地降低捕获周期过后的移位功耗。由于相邻位填充技术已经广泛使用在扫描测试中，因此ATPG算法会根据相邻填充技术产生相应的低翻转率测试向量。由于未被关断的扫描链分段中的扫描寄存器在捕获周期内捕获数据，测试向量被更新，已不再是ATPG算法生成的低翻转率测试向量，因此在接下来的移位时钟周期内，新的测试向量中信号的翻转率会比之前ATPG算法生成的低翻转率测试向量中信号的翻转率高得多；而被关断的扫描链分段中的扫描寄存器在捕获周期内未进行数据捕获，测试向量未被更新，因此在捕获周期过后，这些扫描链分段中的测试向量依旧为ATPG算法生成的低翻转率测试向量，在接下来的移位周期内，这些测试向量的翻转率依旧很低，从而移位功耗也能有效地降低。因此，该结构通过在捕获周期对扫描链进行分段控制，可以同时降低捕获功耗和移位功耗，从而有效地降低了测试功耗。

将本实施例中的结构运用到标准测试电路S35932，并且设置8条扫描链，每条扫描链都分为32个扫描链分段，此时捕获功耗降低了百分之15%，移位功率降低了百分之27.8%，而电路面积仅仅增加了2.3%，可以看出有十分显著的低功耗测试效果。本实施例在标准测试电路S35932不同参数配置下得到的实验结果如表1所示。

此外，相对于先前的一些低功耗结构，该结构在达到低功耗效果的前提下，能够节约更多的电路面积开销。例如，相比于Yi Sun等人在《Low Power Shift and Capturethrough ATPG-Configured Embedded Enable Capture Bits》文章中提出的通过特殊寄存器来进行扫描链分块控制的结构，该结构更加简洁高效。通过特殊寄存器来进行扫描链分块控制的结构需要在每条扫描链中都加入多个特殊寄存器，DFT电路结构修改繁琐复杂，并且测试电路面积增加很大。而本发明所述的电路结构则可以将门控时钟模块复用到多条扫描链并且不需要修改原电路中的扫描链，大大降低了测试电路面积的增加，同时也降低了DFT电路修改难度；表1中也列出了本实施例电路与Yi Sun等人提出的结构的实验数据对比，我们可以看出在功耗降低相当的情况下，本发明提出分段控制结构（门控时钟模块和控制链）导致的测试电路面积增加要小得多。此外，相比于Jiann-Chyi Rau等人在《A novelgated scan-cell scheme for low Capture Power (LCP) in at-speed testing》中提出的通过译码器控制扫描链分段的方法，其通过译码器控制扫描链分段的方法在扫描链分段较多时，仍需要多个测试端口来控制扫描链分段的选通与关断，完成控制信号输入；而本发明提出的控制链结构，无论有多少扫描链分段，都仅需扩展一对测试端口SCI和SCO来完成控制信号输入。

以上所述仅为本发明的优选方案，并非作为对本发明的进一步限定，凡是利用本发明说明书及附图内容所作的各种等效变化均在本发明的保护范围之内。

Claims

1.一种基于扫描链分段控制的低功耗扫描测试电路，其特征在于，包括若干个扫描链电路、若干个门控时钟模块和控制链；

2.根据权利要求1所述的一种基于扫描链分段控制的低功耗扫描测试电路，其特征在于，所述门控时钟模块包括锁存器latch、或门OR和与门AND，门控信号En以及扫描使能信号Scan_en连接到或门OR的输入端，或门OR的输出信号连接锁存器latch的输入D端，锁存器时钟输入端Clk接时钟信号Sclk；锁存器latch的输出端及时钟信号Sclk分别连接与门AND的输入端；与门AND的输出端Gclk与其对应的扫描链分段中扫描寄存器时钟端连接。

3.根据权利要求1所述的一种基于扫描链分段控制的低功耗扫描测试电路，其特征在于，所述控制链包括若干级依次连接的控制单元，每个控制单元均包括控制寄存器DFF及多路复用器MUX，所述多路复用器MUX有两条选择通路：PI和SI,每级多路复用器MUX的输出端连接其对应的控制寄存器DFF的输入D端，每级控制寄存器DFF的SE端连接扫描使能信号Scan_en，每级控制寄存器DFF的时钟信号输入Clk端连接扫描时钟信号Sclk；

每个控制单元的输出端Q连接到该控制单元的PI端；下一级多路复用器MUX的SI端连接上一级控制寄存器DFF的输出端Q；所有控制寄存器DFF的输出端连接门控信号En；其中第一级多路复用器MUX的SI端连接信号CSI，最后一级控制单元输出端Q连接信号CSO。

4.根据权利要求3所述的一种基于扫描链分段控制的低功耗扫描测试电路，其特征在于，所述控制链在移位周期从SCI读入数据，给控制链中的每个控制寄存器赋值；然后在捕获周期，控制寄存器从PI端捕获值，由于控制链中每个控制单元的输出端Q与PI端相连，从而控制链中控制寄存器DFF的值保持不变，并且将该值传输到相应的门控时钟模块的门控信号En，对门控时钟模块门控信号进行赋值。

5.根据权利要求1-4任一项所述的一种基于扫描链分段控制的低功耗扫描测试电路，其特征在于，对所述低功耗扫描测试电路进行测试的方法步骤为：

步骤3、在捕获周期过后的移位周期内，未被关断的扫描链分段中的测试向量由于被更新，已不再是ATPG算法生成的低翻转率向量，因此在接下来的移位时钟周期内，信号翻转率将会提升；而被关断的扫描链分段中的测试向量由于未被更新，因此在捕获周期过后，分段中的测试向量依旧为低翻转率测试向量，在接下来的移位周期内，翻转率依旧很低；从而实现了移位周期的功耗降低。