JP2001168273A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Abstract
(57)【要約】
【課題】 チップ面積の増大を防ぐことができ、設計期
間を短縮できると共に、バウンダリスキャン専用回路が
組み込まれていないＩＣチップにおいても実装状態で動
作確認を実施することができる半導体装置およびその製
造方法を提供する。 【解決手段】 スタックドパッケージ３内には、第１の
ＩＣチップ１と、第１のＩＣチップ１をバウンダリスキ
ャンするためのバウンダリスキャン専用用回路のみから
なる第２のＩＣチップ２とをスタックした状態で収容し
ている。
間を短縮できると共に、バウンダリスキャン専用回路が
組み込まれていないＩＣチップにおいても実装状態で動
作確認を実施することができる半導体装置およびその製
造方法を提供する。 【解決手段】 スタックドパッケージ３内には、第１の
ＩＣチップ１と、第１のＩＣチップ１をバウンダリスキ
ャンするためのバウンダリスキャン専用用回路のみから
なる第２のＩＣチップ２とをスタックした状態で収容し
ている。
Description
【０００１】
【発明の属する技術分野】本発明は、スタックドパッケ
ージ内に収容するためのＩＣ(集積回路)チップを備えた
半導体装置およびその製造方法に関する。
ージ内に収容するためのＩＣ(集積回路)チップを備えた
半導体装置およびその製造方法に関する。
【０００２】ここでスタックドパッケージとは、複数個
のＩＣチップを積層して、その積層状態の複数個のＩＣ
チップを搭載することにより実装密度を高めている構造
のパッケージをいう。
のＩＣチップを積層して、その積層状態の複数個のＩＣ
チップを搭載することにより実装密度を高めている構造
のパッケージをいう。
【０００３】
【従来の技術】プリント基板に実装されたＩＣのテスト
手法としてインサーキットテスト手法が主流である。こ
のインサーキットテスト手法は、外部のホストコンピュ
ータに接続されたテスト針を、実装されたＩＣの外部ピ
ンに接続することにより、各ピンで発生する事象の観
測、制御を行うテスト手法である。しかし、近年のＩＣ
高集積化に伴いピン数が著しく増加しており、また高密
度実装の需要からパッケージの小型化およびピン間隔の
狭ピッチ化が進んでいる。そのピン間隔の狭ピッチ化に
より、ピン間隔がテスト針の径より狭くなりデバイステ
ストが困難になってきている。
手法としてインサーキットテスト手法が主流である。こ
のインサーキットテスト手法は、外部のホストコンピュ
ータに接続されたテスト針を、実装されたＩＣの外部ピ
ンに接続することにより、各ピンで発生する事象の観
測、制御を行うテスト手法である。しかし、近年のＩＣ
高集積化に伴いピン数が著しく増加しており、また高密
度実装の需要からパッケージの小型化およびピン間隔の
狭ピッチ化が進んでいる。そのピン間隔の狭ピッチ化に
より、ピン間隔がテスト針の径より狭くなりデバイステ
ストが困難になってきている。
【０００４】また、外部ピンをパッケージ裏面にエリア
アレイ状に配置するＢＧＡ(Ball Grid Array)パッケー
ジの登場により、インサーキットテスト手法での試験が
ますます困難な状況にある。その結果、上記インサーキ
ットテスト手法に変わるテスト手法としてバウンダリス
キャンテスト手法の採用が推進されている。
アレイ状に配置するＢＧＡ(Ball Grid Array)パッケー
ジの登場により、インサーキットテスト手法での試験が
ますます困難な状況にある。その結果、上記インサーキ
ットテスト手法に変わるテスト手法としてバウンダリス
キャンテスト手法の採用が推進されている。
【０００５】上記バウンダリスキャンテスト手法は、Ｊ
ＴＡＧ(Joint Test Action Group)テスト手法またはＩ
ＥＥＥ(Institute of Electrical and Electronics Eng
ineers)１１４９.１準拠のテスト手法とも言う。このバ
ウンダリスキャンテスト手法とは、バウンダリスキャン
テスト対応デバイスが搭載されたテスト対象のＩＣチッ
プを、外部のホストコンピュータから５本の信号線で観
測、制御するテスト手法である。その為、本テスト手法
を用いるには、上記テスト対象のＩＣチップにバウンダ
リスキャン専用回路が組み込まれていなければならな
い。また、上記ＩＣチップ内の観測、制御を行う為の５
本の信号線(外部入出力端子)を追加する必要がある。つ
まり、上記バウンダリスキャンテスト手法では、ＩＣチ
ップに内蔵されたバウンダリスキャン専用回路と追加さ
れた信号線とによりインサーキット手法のテスト針と等
価な働きを実現するものである。
ＴＡＧ(Joint Test Action Group)テスト手法またはＩ
ＥＥＥ(Institute of Electrical and Electronics Eng
ineers)１１４９.１準拠のテスト手法とも言う。このバ
ウンダリスキャンテスト手法とは、バウンダリスキャン
テスト対応デバイスが搭載されたテスト対象のＩＣチッ
プを、外部のホストコンピュータから５本の信号線で観
測、制御するテスト手法である。その為、本テスト手法
を用いるには、上記テスト対象のＩＣチップにバウンダ
リスキャン専用回路が組み込まれていなければならな
い。また、上記ＩＣチップ内の観測、制御を行う為の５
本の信号線(外部入出力端子)を追加する必要がある。つ
まり、上記バウンダリスキャンテスト手法では、ＩＣチ
ップに内蔵されたバウンダリスキャン専用回路と追加さ
れた信号線とによりインサーキット手法のテスト針と等
価な働きを実現するものである。
【０００６】従来、このようなバウンダリスキャンテス
トを行うための半導体装置としては、バウンダリスキャ
ン専用回路と通常デバイス用設計回路とを有するＩＣチ
ップを備えたものがある。通常、このバウンダリスキャ
ン専用回路は、ＩＣチップの設計工程において通常デバ
イス用設計回路に組み込んでいる。
トを行うための半導体装置としては、バウンダリスキャ
ン専用回路と通常デバイス用設計回路とを有するＩＣチ
ップを備えたものがある。通常、このバウンダリスキャ
ン専用回路は、ＩＣチップの設計工程において通常デバ
イス用設計回路に組み込んでいる。
【０００７】
【発明が解決しようとする課題】前述したように、通常
デバイス用設計回路にバウンダリスキャン専用回路を組
み込む手法が従来技術であるが、この場合、通常デバイ
ス用設計回路内に設けられるバウンダリスキャン専用回
路領域がデバイス本来の機能領域に対して大きな割合を
持つ(オーバーヘッドが増大)ために、設計回路規模の増
大つまりチップ面積の拡大といった弊害が生じるという
問題点がある。
デバイス用設計回路にバウンダリスキャン専用回路を組
み込む手法が従来技術であるが、この場合、通常デバイ
ス用設計回路内に設けられるバウンダリスキャン専用回
路領域がデバイス本来の機能領域に対して大きな割合を
持つ(オーバーヘッドが増大)ために、設計回路規模の増
大つまりチップ面積の拡大といった弊害が生じるという
問題点がある。
【０００８】また、上記通常デバイス用設計回路にバウ
ンダリスキャン専用回路を組み込むには、通常デバイス
用設計回路の修正を行うと共に、バウンダリスキャン専
用回路に対して、ファンクションテスト作業、故障検証
作業等の検証作業を実施する必要がある。その結果、上
記通常デバイス用設計回路にバウンダリスキャン専用回
路を追加しないケースと比べて、ＩＣチップの設計時に
おける作業工程数が増加し、設計日数が大幅に増加する
という問題点がある。なお、これらの設計および検証作
業は、現状で１０日程度要する。
ンダリスキャン専用回路を組み込むには、通常デバイス
用設計回路の修正を行うと共に、バウンダリスキャン専
用回路に対して、ファンクションテスト作業、故障検証
作業等の検証作業を実施する必要がある。その結果、上
記通常デバイス用設計回路にバウンダリスキャン専用回
路を追加しないケースと比べて、ＩＣチップの設計時に
おける作業工程数が増加し、設計日数が大幅に増加する
という問題点がある。なお、これらの設計および検証作
業は、現状で１０日程度要する。
【０００９】また、上記バウンダリスキャン専用回路が
組み込まれていないＩＣチップに対してバウンダリスキ
ャンテストを実施することは不可能であるため、実装状
態での動作確認を行うことができないという問題点があ
る。
組み込まれていないＩＣチップに対してバウンダリスキ
ャンテストを実施することは不可能であるため、実装状
態での動作確認を行うことができないという問題点があ
る。
【００１０】そこで、本発明の目的は、チップ面積の増
大を防ぐことができ、設計期間を短縮できると共に、バ
ウンダリスキャン専用回路が組み込まれていないＩＣチ
ップにおいても実装状態で動作確認を実施することがで
きる半導体装置およびその製造方法を提供することにあ
る。
大を防ぐことができ、設計期間を短縮できると共に、バ
ウンダリスキャン専用回路が組み込まれていないＩＣチ
ップにおいても実装状態で動作確認を実施することがで
きる半導体装置およびその製造方法を提供することにあ
る。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置は、第１のＩＣチップと、その
第１のＩＣチップをバウンダリスキャンするためのバウ
ンダリスキャン専用回路のみからなる第２のＩＣチップ
とをスタックしたことを特徴としている。
め、本発明の半導体装置は、第１のＩＣチップと、その
第１のＩＣチップをバウンダリスキャンするためのバウ
ンダリスキャン専用回路のみからなる第２のＩＣチップ
とをスタックしたことを特徴としている。
【００１２】上記構成の半導体装置によれば、まずバウ
ンダリスキャン専用回路のみで構成された第２のＩＣチ
ップを事前に準備し、その第２のＩＣチップと、設計者
が所望する機能のみを有する第１のＩＣチップとスタッ
クして、第１のＩＣチップと第２のＩＣチップとを接続
することにより、第１のＩＣチップに対してバウンダリ
スキャン回路の追加を実現する。つまり、従来技術で
は、設計段階でしか追加不可能であったバウンダリスキ
ャン専用回路の追加を、第１,第２のＩＣチップのデバ
イス間接続により実現する。したがって、上記バウンダ
リスキャン専用回路が第１のＩＣチップに組み込まれて
いないくても、実装状態で第１のＩＣチップの動作確認
を行うことができる。
ンダリスキャン専用回路のみで構成された第２のＩＣチ
ップを事前に準備し、その第２のＩＣチップと、設計者
が所望する機能のみを有する第１のＩＣチップとスタッ
クして、第１のＩＣチップと第２のＩＣチップとを接続
することにより、第１のＩＣチップに対してバウンダリ
スキャン回路の追加を実現する。つまり、従来技術で
は、設計段階でしか追加不可能であったバウンダリスキ
ャン専用回路の追加を、第１,第２のＩＣチップのデバ
イス間接続により実現する。したがって、上記バウンダ
リスキャン専用回路が第１のＩＣチップに組み込まれて
いないくても、実装状態で第１のＩＣチップの動作確認
を行うことができる。
【００１３】また、上記バウンダリスキャン専用回路の
みからなる第２のＩＣチップを有するので、第１のＩＣ
チップに対してバウンダリスキャン専用回路を組み込む
必要がない。したがって、上記第１のＩＣチップのチッ
プ面積の増大を防ぐことができる。
みからなる第２のＩＣチップを有するので、第１のＩＣ
チップに対してバウンダリスキャン専用回路を組み込む
必要がない。したがって、上記第１のＩＣチップのチッ
プ面積の増大を防ぐことができる。
【００１４】また、上記第１のＩＣチップにバウンダリ
スキャン専用回路を組み込む工程がなくなるに伴って、
通常デバイス用設計回路の修正やバウンダリスキャン専
用回路の検証作業等を省略することができるので、設計
期間を大幅に短縮することができる。
スキャン専用回路を組み込む工程がなくなるに伴って、
通常デバイス用設計回路の修正やバウンダリスキャン専
用回路の検証作業等を省略することができるので、設計
期間を大幅に短縮することができる。
【００１５】また、一実施形態の発明の半導体装置は、
上記両ＩＣチップを樹脂封止したことを特徴としてい
る。
上記両ＩＣチップを樹脂封止したことを特徴としてい
る。
【００１６】上記一実施形態の発明の半導体装置は、上
記第１,第２のＩＣチップの樹脂封止をスタックドパッ
ケージを用いて行った場合、スタックドパッケージ内に
第１,第２のＩＣチップを積層状態で収容して、実装密
度を高めることができる。
記第１,第２のＩＣチップの樹脂封止をスタックドパッ
ケージを用いて行った場合、スタックドパッケージ内に
第１,第２のＩＣチップを積層状態で収容して、実装密
度を高めることができる。
【００１７】また、本発明の半導体装置の製造方法は、
バウンダリスキャンテストの専用回路のみからなるＩＣ
チップを予め用意するステップと、上記ＩＣチップと任
意のＩＣチップとを１つのＬＳＩとなるようにスタック
して樹脂封止するステップとを有することを特徴として
いる。
バウンダリスキャンテストの専用回路のみからなるＩＣ
チップを予め用意するステップと、上記ＩＣチップと任
意のＩＣチップとを１つのＬＳＩとなるようにスタック
して樹脂封止するステップとを有することを特徴として
いる。
【００１８】上記構成の半導体装置の製造方法によれ
ば、上記バウンダリスキャンテストの専用回路のみから
なるＩＣチップを予め用意して、このＩＣチップと任意
のＩＣチップとを１つのＬＳＩとなるようにスタックし
て樹脂封止するので、バウンダリスキャンテストの専用
回路を任意のＩＣチップに組み込む必要がない。したが
って、上記任意のＩＣチップのチップ面積の増大を防ぐ
ことができる。
ば、上記バウンダリスキャンテストの専用回路のみから
なるＩＣチップを予め用意して、このＩＣチップと任意
のＩＣチップとを１つのＬＳＩとなるようにスタックし
て樹脂封止するので、バウンダリスキャンテストの専用
回路を任意のＩＣチップに組み込む必要がない。したが
って、上記任意のＩＣチップのチップ面積の増大を防ぐ
ことができる。
【００１９】また、上記任意のＩＣチップにバウンダリ
スキャンテストの専用回路を組み込む工程がなくなるに
伴って、通常デバイス用設計回路の修正やバウンダリス
キャンテストの専用回路の検証作業等を省略することが
できるので、設計期間を大幅に短縮することができる。
スキャンテストの専用回路を組み込む工程がなくなるに
伴って、通常デバイス用設計回路の修正やバウンダリス
キャンテストの専用回路の検証作業等を省略することが
できるので、設計期間を大幅に短縮することができる。
【００２０】また、上記バウンダリスキャンテストの専
用回路のみからなるＩＣチップと任意のＩＣチップとを
１つのＬＳＩにするので、任意のＩＣチップに対してバ
ウンダリスキャン回路の追加が実現されて、任意のＩＣ
チップにバウンダリスキャンテストの専用回路が組み込
まれていなくても、実装状態で任意のＩＣチップの動作
確認を行うことができる。
用回路のみからなるＩＣチップと任意のＩＣチップとを
１つのＬＳＩにするので、任意のＩＣチップに対してバ
ウンダリスキャン回路の追加が実現されて、任意のＩＣ
チップにバウンダリスキャンテストの専用回路が組み込
まれていなくても、実装状態で任意のＩＣチップの動作
確認を行うことができる。
【００２１】
【発明の実施の形態】以下、本発明の半導体装置および
その製造方法を図示の実施の形態により詳細に説明す
る。
その製造方法を図示の実施の形態により詳細に説明す
る。
【００２２】図１は本発明の実施の一形態の半導体装置
の断面図であり、図２は上記半導体装置のデバイス間接
続を模式的に表した図である。
の断面図であり、図２は上記半導体装置のデバイス間接
続を模式的に表した図である。
【００２３】上記半導体装置は、図１に示すように、第
１のＩＣチップ１と、この第１のＩＣチップ１をバウン
ダリスキャンするためのバウンダリスキャン専用回路の
みからなる第２のＩＣチップ２とをスタックしている。
この第１,第２のＩＣチップ１,２は、スタックドパッケ
ージ３内に積層状態で収容されている。また、上記第１
のＩＣチップ１は、設計者が所望する機能を実現するた
めに必要な回路のみで構成されている一方、第２のＩＣ
チップ２は、ＩＥＥＥ１１４９.１に規定されるバウン
ダリスキャンテスト動作に準拠する動作を行う回路のみ
で構成されている。この第１のＩＣチップ１と第２のＩ
Ｃチップ２とをワイヤ４,４…が接続している。このワ
イヤ４,４…は、図２に示すように、第１,第２のＩＣチ
ップ１,２の各端子毎に設けられたワイヤボンディング
パッド８,８…,９,９…に接続している。また、上記第
２のＩＣチップ２とスタックドパッケージ３をワイヤ
６,６…が接続している。このワイヤ６,６…は、第２の
ＩＣチップ２とスタックドパッケージ３との各端子毎に
設けられたワイヤボンディングパッド１０,１０…１１,
１１…に接続している。
１のＩＣチップ１と、この第１のＩＣチップ１をバウン
ダリスキャンするためのバウンダリスキャン専用回路の
みからなる第２のＩＣチップ２とをスタックしている。
この第１,第２のＩＣチップ１,２は、スタックドパッケ
ージ３内に積層状態で収容されている。また、上記第１
のＩＣチップ１は、設計者が所望する機能を実現するた
めに必要な回路のみで構成されている一方、第２のＩＣ
チップ２は、ＩＥＥＥ１１４９.１に規定されるバウン
ダリスキャンテスト動作に準拠する動作を行う回路のみ
で構成されている。この第１のＩＣチップ１と第２のＩ
Ｃチップ２とをワイヤ４,４…が接続している。このワ
イヤ４,４…は、図２に示すように、第１,第２のＩＣチ
ップ１,２の各端子毎に設けられたワイヤボンディング
パッド８,８…,９,９…に接続している。また、上記第
２のＩＣチップ２とスタックドパッケージ３をワイヤ
６,６…が接続している。このワイヤ６,６…は、第２の
ＩＣチップ２とスタックドパッケージ３との各端子毎に
設けられたワイヤボンディングパッド１０,１０…１１,
１１…に接続している。
【００２４】図３は上記第２のＩＣチップ２の構成を示
す概略図である。この図３に示すように、上記第２のＩ
Ｃチップ２のワイヤボンディングパッド８,８…と第２
のＩＣチップ端子１２,１２…との間にはバウンダリス
キャンセル１３が介挿されている。このバウンダリスキ
ャンセル１３によって、第１,第２のＩＣチップ１,２の
各端子で発生する事象の観測、制御が可能となる。つま
り、上記バウンダリスキャンセル１３,１３…がインサ
ーキットテスト手法のテスト針(金属針)と等価な働きを
していることになる。また、このバウンダリスキャンセ
ル１３,１３…を制御する為に必要な試験回路が、ＴＡ
Ｐ(test access port)コントローラ１６に組み込まれて
いる。このＴＡＰコントローラ１６は、ＴＡＰＣとも言
い、図示しないが、１６ステートの遷移によって動作が
表される。また、１４はレジスタ群であり、１５はテス
ト端子である。このテスト端子１５は、ＪＴＡＧの規格
となっているＴＤＩ(test data input),ＴＤＯ(test da
ta output),ＴＣＫ(test clock),ＴＭＳ(test mode sel
ect)およびＴＲＳＴ(test reset)からなる。そして、上
記テスト端子１５に接続された信号線を図示しない外部
のホストコンピュー夕で制御、観測することにより、バ
ウンダリスキャンテストが実施される。また、上記レジ
スタ群１４は、本発明の主要目的には無関係であるが、
バウンダリスキャンテストと組合せて使うこともでき、
ＴＡＰコントローラ１６の命令ビットを読み込んでデコ
ードするインストラクションレジスタと、スキップすべ
きチップを指定するバイパスレジスタと、チップのＩＤ
の情報が入っているオプションレジスタとで構成されて
いる。このレジスタ群１４はＴＡＰコントローラ１６の
命令をデコードして、各種の機能を実現するために使用
される。例えば、複数のチップから構成されるシステム
の中で特定のチップだけをバウンダリスキャンテストを
する為に、残りのチップをスキップさせたりする使い方
ができる。なお、上記第２のＩＣチップ端子１２,１２
…およびテスト端子１５,１５…は、図２に示すワイヤ
ボンディングパッド１０,１０を介してワイヤ６,６…に
接続されている。
す概略図である。この図３に示すように、上記第２のＩ
Ｃチップ２のワイヤボンディングパッド８,８…と第２
のＩＣチップ端子１２,１２…との間にはバウンダリス
キャンセル１３が介挿されている。このバウンダリスキ
ャンセル１３によって、第１,第２のＩＣチップ１,２の
各端子で発生する事象の観測、制御が可能となる。つま
り、上記バウンダリスキャンセル１３,１３…がインサ
ーキットテスト手法のテスト針(金属針)と等価な働きを
していることになる。また、このバウンダリスキャンセ
ル１３,１３…を制御する為に必要な試験回路が、ＴＡ
Ｐ(test access port)コントローラ１６に組み込まれて
いる。このＴＡＰコントローラ１６は、ＴＡＰＣとも言
い、図示しないが、１６ステートの遷移によって動作が
表される。また、１４はレジスタ群であり、１５はテス
ト端子である。このテスト端子１５は、ＪＴＡＧの規格
となっているＴＤＩ(test data input),ＴＤＯ(test da
ta output),ＴＣＫ(test clock),ＴＭＳ(test mode sel
ect)およびＴＲＳＴ(test reset)からなる。そして、上
記テスト端子１５に接続された信号線を図示しない外部
のホストコンピュー夕で制御、観測することにより、バ
ウンダリスキャンテストが実施される。また、上記レジ
スタ群１４は、本発明の主要目的には無関係であるが、
バウンダリスキャンテストと組合せて使うこともでき、
ＴＡＰコントローラ１６の命令ビットを読み込んでデコ
ードするインストラクションレジスタと、スキップすべ
きチップを指定するバイパスレジスタと、チップのＩＤ
の情報が入っているオプションレジスタとで構成されて
いる。このレジスタ群１４はＴＡＰコントローラ１６の
命令をデコードして、各種の機能を実現するために使用
される。例えば、複数のチップから構成されるシステム
の中で特定のチップだけをバウンダリスキャンテストを
する為に、残りのチップをスキップさせたりする使い方
ができる。なお、上記第２のＩＣチップ端子１２,１２
…およびテスト端子１５,１５…は、図２に示すワイヤ
ボンディングパッド１０,１０を介してワイヤ６,６…に
接続されている。
【００２５】上記構成の半導体装置は、まずバウンダリ
スキャン専用回路のみで構成された第２のＩＣチップ２
を事前に準備し、その第２のＩＣチップ２と、設計者が
所望する機能のみを有する第１のＩＣチップ１とを接続
することにより、第１のＩＣチップ１に対してバウンダ
リスキャン回路の追加を実現する。つまり、従来におい
て設計段階でしか追加不可能であったバウンダリスキャ
ン専用回路の追加を、第１,第２のＩＣチップ１,２のデ
バイス間接続により実現する。したがって、上記バウン
ダリスキャン専用回路が第１のＩＣチップ１に組み込ま
れていなくても、実装状態で第１のＩＣチップ１の動作
確認を行うことができる。具体的には、図示しない外部
のホストコンピュータからテスト端子１５へ動作確認用
の信号を送出して、ＴＡＰコントローラ１６とレジスタ
群１４とバウンダリスキャンセル１３とによって動作確
認用の信号を解読、制御され、テスト端子４からバウン
ダリスキャン試験の結果を得ることができるのである。
スキャン専用回路のみで構成された第２のＩＣチップ２
を事前に準備し、その第２のＩＣチップ２と、設計者が
所望する機能のみを有する第１のＩＣチップ１とを接続
することにより、第１のＩＣチップ１に対してバウンダ
リスキャン回路の追加を実現する。つまり、従来におい
て設計段階でしか追加不可能であったバウンダリスキャ
ン専用回路の追加を、第１,第２のＩＣチップ１,２のデ
バイス間接続により実現する。したがって、上記バウン
ダリスキャン専用回路が第１のＩＣチップ１に組み込ま
れていなくても、実装状態で第１のＩＣチップ１の動作
確認を行うことができる。具体的には、図示しない外部
のホストコンピュータからテスト端子１５へ動作確認用
の信号を送出して、ＴＡＰコントローラ１６とレジスタ
群１４とバウンダリスキャンセル１３とによって動作確
認用の信号を解読、制御され、テスト端子４からバウン
ダリスキャン試験の結果を得ることができるのである。
【００２６】また、上記バウンダリスキャン専用回路の
みからなる第２のＩＣチップ２を有するので、第１のＩ
Ｃチップ１に対してバウンダリスキャン専用回路を組み
込む必要がなくなる。したがって、上記第１のＩＣチッ
プ１のチップ面積の増大を防ぐことができる。
みからなる第２のＩＣチップ２を有するので、第１のＩ
Ｃチップ１に対してバウンダリスキャン専用回路を組み
込む必要がなくなる。したがって、上記第１のＩＣチッ
プ１のチップ面積の増大を防ぐことができる。
【００２７】また、上記第１のＩＣチップ１にバウンダ
リスキャン専用回路を追加する工程がなくなるに伴っ
て、通常デバイス用設計回路の修正やバウンダリスキャ
ン専用回路の検証作業等を省略することができるので、
設計期間を大幅に短縮することができる。
リスキャン専用回路を追加する工程がなくなるに伴っ
て、通常デバイス用設計回路の修正やバウンダリスキャ
ン専用回路の検証作業等を省略することができるので、
設計期間を大幅に短縮することができる。
【００２８】また、上記スタックドパッケージ３を用い
て第１,第２のＩＣチップ１,２の樹脂封止を行うことに
よって、スタックドパッケージ３内に第１,第２のＩＣ
チップ１,２を積層状態で収容して、実装密度を高める
ことができる。
て第１,第２のＩＣチップ１,２の樹脂封止を行うことに
よって、スタックドパッケージ３内に第１,第２のＩＣ
チップ１,２を積層状態で収容して、実装密度を高める
ことができる。
【００２９】
【発明の効果】以上より明らかなように、本発明の半導
体装置は、第１のＩＣチップと、バウンダリスキャン専
用回路のみからなる第２のＩＣチップとを有しているの
で、第１のＩＣチップ内にバウンダリスキャン専用回路
を組み込む必要がなく、通常デバイスのチップ面積の増
大を防ぐことできる。また、その結果、通常デバイスの
コストアップを押さえる効果がある。
体装置は、第１のＩＣチップと、バウンダリスキャン専
用回路のみからなる第２のＩＣチップとを有しているの
で、第１のＩＣチップ内にバウンダリスキャン専用回路
を組み込む必要がなく、通常デバイスのチップ面積の増
大を防ぐことできる。また、その結果、通常デバイスの
コストアップを押さえる効果がある。
【００３０】また、上記第２のＩＣチップを事前に準備
しておくことにより、通常デバイス用設計回路の修正、
バウンダリスキャン専用回路の作成、バウンダリスキャ
ン専用回路の検証作業を省略することができるので、設
計期間を大幅に短縮することができる。
しておくことにより、通常デバイス用設計回路の修正、
バウンダリスキャン専用回路の作成、バウンダリスキャ
ン専用回路の検証作業を省略することができるので、設
計期間を大幅に短縮することができる。
【００３１】また、上記設計段階でしか追加不可能であ
ったバウンダリスキャン専用回路の追加を、第１,第２
のＩＣチップのデバイス間接続により実現するので、バ
ウンダリスキャン専用回路が組み込まれていない第１の
ＩＣチップにも実装状態で動作確認を行うことができ
る。
ったバウンダリスキャン専用回路の追加を、第１,第２
のＩＣチップのデバイス間接続により実現するので、バ
ウンダリスキャン専用回路が組み込まれていない第１の
ＩＣチップにも実装状態で動作確認を行うことができ
る。
【００３２】また、一実施形態の発明の半導体装置は、
上記第１,第２のＩＣチップの樹脂封止をスタックドパ
ッケージを用いて行った場合、スタックドパッケージ内
に第１,第２のＩＣチップを積層状態で収容して、実装
密度を高めることができる。
上記第１,第２のＩＣチップの樹脂封止をスタックドパ
ッケージを用いて行った場合、スタックドパッケージ内
に第１,第２のＩＣチップを積層状態で収容して、実装
密度を高めることができる。
【００３３】また、本発明の半導体装置の製造方法は、
バウンダリスキャンテストの専用回路のみからなるＩＣ
チップを予め用意して、このＩＣチップと任意のＩＣチ
ップとを１つのＬＳＩとなるようにスタックして樹脂封
止するので、バウンダリスキャンテストの専用回路を任
意のＩＣチップに組み込む必要がなく、任意のＩＣチッ
プのチップ面積の増大を防ぐことができる。
バウンダリスキャンテストの専用回路のみからなるＩＣ
チップを予め用意して、このＩＣチップと任意のＩＣチ
ップとを１つのＬＳＩとなるようにスタックして樹脂封
止するので、バウンダリスキャンテストの専用回路を任
意のＩＣチップに組み込む必要がなく、任意のＩＣチッ
プのチップ面積の増大を防ぐことができる。
【００３４】また、上記任意のＩＣチップに対してバウ
ンダリスキャンテストの専用回路を組み込む工程がなく
なるに伴って、通常デバイス用設計回路の修正やバウン
ダリスキャンテストの専用回路の検証作業等を省略する
ことができるので、設計期間を大幅に短縮することがで
きる。
ンダリスキャンテストの専用回路を組み込む工程がなく
なるに伴って、通常デバイス用設計回路の修正やバウン
ダリスキャンテストの専用回路の検証作業等を省略する
ことができるので、設計期間を大幅に短縮することがで
きる。
【００３５】また、上記バウンダリスキャンテストの専
用回路のみからなるＩＣチップと任意のＩＣチップとを
１つのＬＳＩにするので、任意のＩＣチップにバウンダ
リスキャンテストの専用回路が組み込まれていなくて
も、実装状態で任意のＩＣチップの動作確認を行うこと
ができる。
用回路のみからなるＩＣチップと任意のＩＣチップとを
１つのＬＳＩにするので、任意のＩＣチップにバウンダ
リスキャンテストの専用回路が組み込まれていなくて
も、実装状態で任意のＩＣチップの動作確認を行うこと
ができる。
【図１】 図１は本発明の実施の一形態の半導体装置の
断面図である。
断面図である。
【図２】 図２は上記半導体装置にのデバイス間接続を
説明するための模式図である。
説明するための模式図である。
【図３】 図３は上記半導体装置の第２のＩＣチップの
構成を示す概略図である。
構成を示す概略図である。
１ 第１のＩＣチップ ２ 第２のＩＣチップ ３ スタックドパッケージ
Claims (3)
- 【請求項１】 第１のＩＣチップと、その第１のＩＣチ
ップをバウンダリスキャンするためのバウンダリスキャ
ン専用回路のみからなる第２のＩＣチップとをスタック
したことを特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、 上記両ＩＣチップを樹脂封止したことを特徴とする半導
体装置。 - 【請求項３】 バウンダリスキャンテストの専用回路の
みからなるＩＣチップを予め用意するステップと、 上記ＩＣチップと任意のＩＣチップとを１つのＬＳＩと
なるようにスタックして樹脂封止するステップとを有す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34440199A JP3566157B2 (ja) | 1999-12-03 | 1999-12-03 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34440199A JP3566157B2 (ja) | 1999-12-03 | 1999-12-03 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001168273A true JP2001168273A (ja) | 2001-06-22 |
| JP3566157B2 JP3566157B2 (ja) | 2004-09-15 |
Family
ID=18368977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34440199A Expired - Fee Related JP3566157B2 (ja) | 1999-12-03 | 1999-12-03 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3566157B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007095966A (ja) * | 2005-09-28 | 2007-04-12 | Technology Alliance Group Inc | ３次元配線用ｂｓｃマクロ構造およびその基板 |
| US8243245B2 (en) | 2008-03-17 | 2012-08-14 | Liquid Design Systems Inc. | BSC macrostructure for three-dimensional wiring and substrate having the BSC macrostructure |
-
1999
- 1999-12-03 JP JP34440199A patent/JP3566157B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007095966A (ja) * | 2005-09-28 | 2007-04-12 | Technology Alliance Group Inc | ３次元配線用ｂｓｃマクロ構造およびその基板 |
| US8243245B2 (en) | 2008-03-17 | 2012-08-14 | Liquid Design Systems Inc. | BSC macrostructure for three-dimensional wiring and substrate having the BSC macrostructure |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3566157B2 (ja) | 2004-09-15 |
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