JP2001174511A - バウンダリ・スキャン・テスト方法 - Google Patents

Abstract

(57)【要約】 【課題】 従来、バウンダリ・スキャン・テストにおい
てＴＡＰ信号用の端子自身に接合の不良が発生した場
合、それ以外の端子の接合に異常がなくてもバウンダリ
・スキャン・テストが実施できないため、不良基板とし
て排除されていた。そこでプリント基板のテストを行う
事ができないと言う事態を回避し、またテスト対象とな
るＬＳＩの規模が増大した場合においても、テストに要
する時間を短縮できるバウンダリ・スキャン・テスト方
法を提供することを目的とする。 【解決手段】 バウンダリ・スキャン・テストの制御に
必要なＴＡＰ信号をＬＳＩ７内部において複数系統有
し、一方の系統の端子に異常が発生した場合において
も、他方の系統からの信号を利用する。またパッケージ
側においても信頼性の高い部分にＴＡＰ信号をレイアウ
トする等してＬＳＩ全体のＢＳＴを確実に実行できるよ
うにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バウンダリ・スキ
ャン・テスト方法に関するものである。

【０００２】

【従来の技術】従来、プリント基板に部品を実装した後
に実装のテストを行う方法として、ＩＣのピンまたはプ
リントパターンの途中にテストプローブと呼ばれる電極
針を押し当てて行うインサーキットテスト手法が多く用
いられてきた。しかしながら近年、ＩＣ内部の高集積化
が進み、それに伴ってパッケージのピン数が大幅に増大
してきた。

【０００３】一方、装置自体の小型化の要求から高密度
実装の需要が増大し、それに伴ってパッケージの小型化
も急速に進行している。その結果、従来のインサーキッ
トテストの手法で用いるテストプローブのピッチをＩＣ
パッケージのピンピッチが下回ってしまい、更にＩＣパ
ッケージの裏側にボール状のリードが並んでいると言う
ＢＧＡパッケージやＣＳＰパッケージなどが登場し、イ
ンサーキットテスト手法の実施が困難という状況になっ
てきた。このような状況の中、新しいボードテストの手
法として考案されたＢＳＴ（Ｂｏｕｎｄａｒｙ Ｓｃａ
ｎ Ｔｅｓｔ）手法が普及を始めている。

【０００４】以下、現状のＢＳＴ手法を従来の技術とし
て説明を行う。図７は従来のＢＳＴ回路が組み込まれた
ＬＳＩのブロック図である。図７において１及び３５は
ＢＳＴ対応ＬＳＩ、２はＬＳＩ１本来の機能を実現する
ロジック回路部、３はロジック回路部２の入出力信号を
外部のプリント基板と接続する入出力ピン、４はシフト
レジスタ及びラッチ等で構成されており、ＬＳＩ１の入
出力ピン３一本当り、ひとつずつ配置されたバウンダリ
・スキャンセル、５はバウンダリ・スキャン・テストを
行うためのテストデータの入出力を司るシリアルインタ
ーフェイスであるＴＡＰコントローラ、６は外部のコン
ピュータ（図示せず）と接続し、ＴＡＰコントローラ５
を制御するための入出力コネクタである。５１はＬＳＩ
１とＬＳＩ３５間の接続において、オープン不良を示
す。５２はＬＳＩ１とＬＳＩ３５の接続で隣接ネットと
のショート不良を示す。

【０００５】図７においてＬＳＩ１とＬＳＩ３５間の接
続チェック時のＢＳＴ動作を簡単に説明する。入出力コ
ネクタ６から接続チェック用のテストデータとＴＡＰコ
ントロール信号がそれぞれＬＳＩ１のＴＤＩ，ＴＭＳ，
ＴＣＫ、（ＴＲＳＴはオプション）用端子へ与えられる
（ＬＳＩ３５も同様／図示せず）。そしてＴＡＰコント
ローラ５ではＬＳＩ１の制御内容を理解する。その結
果、ＬＳＩ１ではシフトレジスタ及びラッチ等４をデー
タが順次シフトされ、ＬＳＩ３５とパターン接続される
端子から基板上のパターン上を通じてデータを出力し、
そのタイミングでＬＳＩ３５が出力されたテストデータ
を受け取る。そして今度はＬＳＩ３５のシフトレジスタ
及びラッチ等を通じて順次シフトしたＬＳＩ１からのテ
ストデータがＬＳＩ３５のＴＤＯから入出力コネクタ６
へとデータが送られる。ところがＬＳＩ１とＬＳＩ３５
間のパターン上にオープン不良５１や隣接ネットとのシ
ョート不良５２が発生している場合、明らかにＬＳＩ１
からのテストデータは、オープン不良５１、ショート不
良５２の為、ＬＳＩ３５へ正しい論理データとして伝え
ることは出来ない。

【０００６】したがってＬＳＩ３５から正しくない論理
データが入出力コネクタ６を通じ入手することで、元々
不良が発生しない場合の期待値が外部のコンピュータ
（図示せず）にてハッキリしている為、入出力コネクタ
６を通じ入手したデータと期待値を比較することでオー
プン不良５１や隣接ネットとのショート不良５２が発生
している事が発見できる。さらに不良ネットも特定可能
となる。

【０００７】

【発明が解決しようとする課題】しかしながら、上記し
た従来の方法では、第一にＴＡＰ信号（ＢＳＴ制御信
号）用の端子自身に接合等の不良が発生した場合に、Ｂ
ＳＴが実行できず、結果的にプリント基板全体のテスト
が全く行う事ができないという状況に陥ってしまう。第
二に、ＬＳＩの規模が増大すると共にＢＳＴを実行すべ
き入出力ピンの数量も増え、ＢＳＴの実行時間が増加
し、結果としてプリント基板のテストに要する時間が増
大し、量産性の低下を招いてしまう等の問題点があっ
た。

【０００８】本発明は上記した問題点を解決し、プリン
ト基板のテストを行う事ができないと言う事態を回避
し、またテスト対象となるＬＳＩの規模が増大した場合
においても、テストに要する時間を短縮できるバウンダ
リ・スキャン・テスト方法を提供することを目的として
いる。

【０００９】

【課題を解決するための手段】本発明のバウンダリ・ス
キャン・テスト方法は、ＬＳＩの内部に組み込まれたＢ
ＳＴ回路において、ＢＳＴ制御に必要なＴＡＰ信号をＬ
ＳＩ内部において複数系統有し、一方の系統の端子に異
常が発生した場合においても、他方の系統からの信号を
利用してＬＳＩ全体のＢＳＴを実行できるようにしたも
のである。

【００１０】この発明によれば、プリント基板のテスト
を行う事ができないと言う事態を回避し、またテスト対
象となるＬＳＩの規模が増大した場合においても、テス
トに要する時間を短縮できるバウンダリ・スキャン・テ
スト方法を実現できる。

【００１１】

【発明の実施の形態】請求項１記載の発明は、ＬＳＩの
内部に組み込まれたＢＳＴ回路において、ＢＳＴの制御
に必要なＴＡＰ信号をＬＳＩ内部において複数系統有
し、一方の系統の端子に異常が発生した場合において
も、他方の系統からの信号を利用してＬＳＩ全体のＢＳ
Ｔを実行できるようにしたバウンダリ・スキャン・テス
ト方法であり、基板全体のＢＳＴを行う事ができないと
いう事態を回避でき、信頼性の高い基板のテストを実行
できる。

【００１２】請求項２記載の発明は、請求項１記載の発
明において、ＢＳＴの制御に必要なＴＡＰ信号につい
て、ＬＳＩ全体のＢＳＴの実行前にＢＳＴ制御用の端子
のチェックを行うようにしたことを特徴とするバウンダ
リ・スキャン・テスト方法であり、基板全体のテスト以
前にＢＳＴ制御用の端子のチェックが行えるため、ＢＳ
Ｔ制御用の端子に異常があるために基板全体のテストが
行えないという事態を回避でき、信頼性の高い基板のテ
ストを実行できる。

【００１３】請求項３記載の発明は、請求項２記載の発
明において、ＢＳＴ制御用の端子をＬＳＩ内部において
他の空端子とショートしておくことで、ＬＳＩ全体のＢ
ＳＴの実行前にＢＳＴ制御用の端子のチェックを行うこ
とができるようにしたことを特徴とするバウンダリ・ス
キャン・テスト方法であり、ＢＳＴ制御用の端子に異常
があるために基板全体のテストが行えないという事態を
回避でき、信頼性の高い基板のテストを実行できる。

【００１４】請求項４記載の発明は、請求項２記載の発
明において、ＢＳＴ制御用の端子と他の空端子とを選択
的に接続する手段を有し、ＬＳＩ全体のＢＳＴの実行前
に、ＢＳＴ制御用の端子と他の空端子を接続した状態で
ＢＳＴ制御用の端子のチェックを行うことができるよう
にしたことを特徴とするバウンダリ・スキャン・テスト
方法であり、ＢＳＴ制御用の端子に異常があるために基
板全体のテストが行えないという事態を回避でき、信頼
性の高い基板のテストを実行できる。

【００１５】請求項５記載の発明は、請求項１記載の発
明において、ＢＳＴの制御に必要なＴＡＰ信号につい
て、ＬＳＩのパッケージの中でも接合の信頼性の高い位
置に優先的に配置することを特徴とするバウンダリ・ス
キャン・テスト方法であり、ＢＳＴ制御用の端子に接合
の異常があるために基板全体のテストが行えないという
事態を回避でき、信頼性の高い基板のテストを実行でき
る。

【００１６】請求項６記載の発明は、請求項５記載の発
明において、ＬＳＩのパッケージの中で、ＢＧＡやＣＳ
Ｐについては、その端子群の中央部付近に配置すること
を特徴とするバウンダリ・スキャン・テスト方法であ
り、ＢＳＴ制御用の端子に接合の異常があるために基板
全体のテストが行えないという事態を回避でき、信頼性
の高い基板のテストを実行できる。

【００１７】請求項７記載の発明は、請求項１記載の発
明において、多ピンのＬＳＩに対してＢＳＴを実行する
場合において、ＬＳＩ内部及び、ＬＳＩを実装する基板
に複数のＢＳＴ回路を構成することを特徴とするバウン
ダリ・スキャン・テスト方法であり、複数構成したＢＳ
Ｔ回路を同時に並列で実行させることにより、ＢＳＴの
実行時間を大幅に短縮でき、信頼性の高い基板を量産効
率良くテストすることができる。

【００１８】請求項８記載の発明は、請求項７記載の発
明において、複数構成したＢＳＴ回路を同時に並列で実
行させることを特徴とするバウンダリ・スキャン・テス
ト方法であり、ＢＳＴの実行時間を大幅に短縮でき、信
頼性の高い基板を量産効率良くテストすることができ
る。

【００１９】（実施の形態１）図１は本発明の実施の形
態１におけるＢＳＴ回路が組み込まれたＬＳＩのブロッ
ク図であって、請求項１記載の発明に係るものである。
図１において７及び３４はＢＳＴ対応ＬＳＩ（ＴＡＰ信
号関連のみ図示）、８はＬＳＩ７本来の機能を実現する
ロジック回路部、９はロジック回路部８の入出力信号を
外部のプリント基板と接続する入出力ピン、１０はシフ
トレジスタ及びラッチ等で構成されており、ＬＳＩ７の
入出力ピン９一本当り、ひとつずつ配置されたバウンダ
リ・スキャンセル、１１はバウンダリ・スキャン・テス
トを行うためのテストデータの入出力を司るシリアルイ
ンターフェイスであるＴＡＰコントローラ、１２、１３
は外部のコンピュータ（図示せず）と接続し、テストデ
ータの入出力とＴＡＰコントローラ１１を制御するため
の入出力コネクタ、１４〜１７はＯＲ回路である。ここ
で、ＬＳＩ７〜ＴＡＰコントローラ１１までの個々の動
作については、前記従来の技術と同様であるので、ここ
では詳細な説明は省略し、相違する部分についてのみ説
明する。

【００２０】図１において、入出力コネクタ１２からは
信号名がＴＤＩ１、ＴＭＳ１、ＴＣＫ１、ＴＲＳＴ１と
いう信号が、また入出力コネクタ１３からは信号名がＴ
ＤＩ２、ＴＭＳ２、ＴＣＫ２、ＴＲＳＴ２という信号が
ＬＳＩ７に対して入力される。ＴＤＩ１とＴＤＩ２、Ｔ
ＭＳ１とＴＭＳ２、ＴＣＫ１とＴＣＫ２、ＴＲＳＴ１と
ＴＲＳＴ２は互いに全く同じ内容のデジタル信号であ
り、ＬＳＩ７内部において、それぞれＴＤＩ１とＴＤＩ
２はＯＲ回路１４に、ＴＭＳ１とＴＭＳ２はＯＲ回路１
５に、ＴＣＫ１とＴＣＫ２はＯＲ回路１６に、ＴＲＳＴ
１とＴＲＳＴ２はＯＲ回路１７に入力され、どちらか一
方がアクティブになった時に、アクティブの信号を出力
する。

【００２１】ＬＳＩ７のＴＤＯ１とＴＤＯ２について
は、ＢＳＴ対応ＬＳＩ３４に入力され、ＬＳＩ３４から
のＴＤＯ１とＴＤＯ２として出力される。ＬＳＩ３４か
らの出力信号ＴＤＯ１とＴＤＯ２は入出力コネクタ１２
及び１３を介して、図示しないコンピュータに信号が入
力された時点で、これらの２信号の論理和をとって、Ｂ
ＳＴに使用する。

【００２２】これ以降の、ＢＳＴの動作については前記
従来の技術と同様であるので、ここでは詳細な説明は省
略する。このように、入出力コネクタ１２、１３を備
え、ＢＳＴに必要な信号を２系統装備し、ＬＳＩ７内部
においてＯＲ回路１４〜１７によって、論理和をとるこ
とによって、例えば、ＴＤＩ１とＴＤＩ２のうち、ＴＤ
Ｉ１の入力ピンに接合の不良が発生して、ＴＤＩ１信号
がＬＳＩ７内部に入力されない状況になっても、ＴＤＩ
２信号を使って、ＢＳＴの動作は問題なく行うことがで
きる。

【００２３】（実施の形態２）図２は本発明の実施の形
態２におけるＢＳＴ回路が組み込まれたＬＳＩのブロッ
ク図であって、請求項３記載の発明に係るものである。
図２において実施の形態１と同様の部分については、実
施の形態１と同一の符号を付して説明は省略する。ま
た、その個々の動作については、前記従来の技術と同様
であるので、詳細な説明を省略し、相違する部分につい
てのみ説明する。

【００２４】図２において、７及び３５はＢＳＴ対応Ｌ
ＳＩ（ＴＡＰ信号関連のみ図示）、４１はＬＳＩ７のＴ
ＤＯと入出力コネクタ１２を接続させるスイッチ、１８
〜２２はチェック用のピンで、それぞれ、ＴＤＯ、ＴＤ
Ｉ、ＴＭＳ、ＴＣＫ、ＴＲＳＴとＬＳＩ７内部において
ショートされている。

【００２５】ＬＳＩ７に対して、ＢＳＴを行う前に、ス
イッチ４１を接続状態にし、外部コンピュータ（図示せ
ず）から、入出力コネクタ１２を介して、信号線ＴＤ
Ｏ、ＴＤＩ、ＴＭＳ、ＴＣＫ、ＴＲＳＴにデジタル信号
の“０”（ゼロ）と“１”を入力する。この時、チェッ
ク用のピン１８〜２２をオシロスコープ（図示せず）に
よってモニターしておき、外部コンピュータから入力さ
れた信号が観測されれば、ＴＤＯ、ＴＤＩ、ＴＭＳ、Ｔ
ＣＫ、ＴＲＳＴのピンの接合に不良は無いと判断され、
その後実際のＢＳＴの動作に移行する。

【００２６】外部コンピュータから入力された信号が観
測されなかった場合は、ＴＤＯ、ＴＤＩ、ＴＭＳ、ＴＣ
Ｋ、ＴＲＳＴのピンに接合の不良があると判断され、Ｂ
ＳＴの動作が正常に行われないため、測定対象の基板は
不良と判断される。

【００２７】（実施の形態３）図３は本発明の実施の形
態３におけるＢＳＴ回路が組み込まれたＬＳＩのブロッ
ク図であって、請求項４記載の発明に係るものである。
図３において実施の形態１と同様の部分については、実
施の形態１と同一の符号を付して、詳細な説明は省略す
る。また、その個々の動作については、前記従来の技術
と同様であるので、詳細な説明を省略し、相違する部分
についてのみ説明を加える。図３において、４１はＬＳ
Ｉ７のＴＤＯと入出力コネクタ１２を接続させるスイッ
チ、２３〜２７はチェック用のピンで、選択手段２８〜
３２を介してそれぞれ、ＴＤＯ、ＴＤＩ、ＴＭＳ、ＴＣ
Ｋ、ＴＲＳＴとＬＳＩ７内部においてショートされてい
る。選択手段２８〜３２には、ＬＳＩ７の外部に設けら
れた、スイッチ３３が接続されており、スイッチ３３の
状態により、ＴＤＯ、ＴＤＩ、ＴＭＳ、ＴＣＫ、ＴＲＳ
Ｔをチェック用のピン２３〜２７にそれぞれショートす
るかどうかを操作する。

【００２８】ＢＳＴの動作の前に、スイッチ４１、スイ
ッチ３３を投入し、それに伴いスイッチ４１及び選択手
段２８〜３２も導通状態とする。この状態で、外部コン
ピュータ（図示せず）から、入出力コネクタ１２を介し
て、信号線ＴＤＯ、ＴＤＩ、ＴＭＳ、ＴＣＫ、ＴＲＳＴ
にデジタル信号の“０”（ゼロ）と“１”を入力する。
この時、チェック用のピン２３〜２７をオシロスコープ
（図示せず）によってモニターしておき、外部コンピュ
ータから入力された信号が観測されれば、ＴＤＯ、ＴＤ
Ｉ、ＴＭＳ、ＴＣＫ、ＴＲＳＴのピンの接合に不良は無
いと判断され、その後実際のＢＳＴの動作に移行する。

【００２９】外部コンピュータから入力された信号が観
測されなかった場合は、ＴＤＯ、ＴＤＩ、ＴＭＳ、ＴＣ
Ｋ、ＴＲＳＴのピンに接合の不良があると判断され、Ｂ
ＳＴの動作が正常に行われないため、測定対象の基板は
不良と判断される。

【００３０】（実施の形態４）図４は、本発明の実施の
形態４におけるＢＳＴ回路が組み込まれたＢＧＡ、ＣＳ
Ｐのピン配置を示す図であって、請求項５記載の発明に
係るものである。

【００３１】この種のピンが面状に配置されたパッケー
ジにおいては一般的に、斜線で示される領域３７におい
て、接合の不良が発生しやすい。そこで、ＢＳＴに必要
不可欠な信号ＴＤＯ、ＴＤＩ、ＴＭＳ、ＴＣＫ、ＴＲＳ
Ｔを、接合不良の発生しやすい領域３７に配置すること
を避け、接合不良の発生しにくい領域３８に優先的に配
置することによって、接合不良によりＢＳＴの実施が不
能になるという事態を回避する。

【００３２】また今後のＬＳＩパッケージ技術開発の推
移で、接合信頼性の高い部分と低い部分が変化する可能
性も大きい。その場合は当然、接合不良の発生しやすい
領域３７と、接合不良の発生しにくい領域３８も変わ
る。つまり個々のＬＳＩパッケージ技術の接合信頼性に
照らし合わせて、ＢＳＴに必要不可欠な信号ＴＤＯ、Ｔ
ＤＩ、ＴＭＳ、ＴＣＫ、ＴＲＳＴを接合信頼性の高い部
分へ配置検討する。

【００３３】（実施の形態５）図５は、本発明の実施の
形態５におけるＢＳＴ回路が組み込まれたＬＳＩのブロ
ック図であって、請求項７記載の発明に係るものであ
る。図５において実施の形態１と同様の部分について
は、実施の形態１と同一の符号を付して、詳細な説明は
省略する。また、その個々の動作については、前記従来
の技術と同様であるので、詳細な説明を省略し、相違す
る部分についてのみ説明する。

【００３４】基本的違いは多ピンのＬＳＩにＢＳＴ用回
路を２組、組み込まれている。図５において、３９、３
５，３６はＢＳＴ対応ＬＳＩ（ＬＳＩ３９とＬＳＩ３５
とＬＳＩ３６のＴＡＰ信号関連のみ図示）、１１−ａ及
び１１−ｂはバウンダリ・スキャン・テストを行うため
のテストデータの入出力を司るシリアルインターフェイ
スであるＴＡＰコントローラ、１２、１３は外部のコン
ピュータ（図示せず）から、ＴＡＰコントローラ１１−
ａ、１１−ｂを制御するための入出力コネクタである。
入出力コネクタ１２，１３はＢＳＴ対応ＬＳＩに対し、
入出力コネクタ１２、１３を介して、入出力コネクタ１
２からは信号名がＴＤＩ１、ＴＭＳ１、ＴＣＫ１、ＴＲ
ＳＴ１という信号が、また入出力コネクタ１３からは信
号名がＴＤＩ２、ＴＭＳ２、ＴＣＫ２、ＴＲＳＴ２とい
う信号がＬＳＩ７に対して入力される。

【００３５】ＴＤＩ１とＴＤＩ２、ＴＭＳ１とＴＭＳ
２、ＴＣＫ１とＴＣＫ２、ＴＲＳＴ１とＴＲＳＴ２は互
いに全く同じ内容のデジタル信号の“０”（ゼロ）と
“１”の入力信号であり、ＬＳＩ７内部において、それ
ぞれＴＤＩ１、ＴＭＳ１、ＴＣＫ１、ＴＲＳＴ１という
信号の第一のチェーン構成とＴＤＩ２、ＴＭＳ２、ＴＣ
Ｋ２、ＴＲＳＴ２という信号の第二のチェーン構成から
成り、それぞれ、ＴＤＯ１とＴＤＯ２の信号を出力す
る。そしてそれぞれＴＤＯ１はＬＳＩ３５に入力され、
ＬＳＩ３５からのＴＤＯは入出力コネクタ１２に、ＴＤ
Ｏ２はＬＳＩ３６に入力され、ＬＳＩ３６からのＴＤＯ
は入出力コネクタ１３に繋がる。

【００３６】以上のように、多ピンのＬＳＩに対してＢ
ＳＴを実行する場合において、ＬＳＩ内部に複数のＢＳ
Ｔ回路を構成し、複数構成したＢＳＴ回路に対し入出力
コネクタ１２，１３より同時に並列でＢＳＴ実行させる
ことにより、ＢＳＴの実行時間を大幅に短縮でき、信頼
性の高い基板を量産効率良くテストすることができる。

【００３７】図６は本発明の実施の形態５におけるＢＳ
Ｔ回路が組み込まれた基板のブロック図である。図６に
おいて４０は複数のＢＳＴ対応ＬＳＩが搭載されている
基板である（ＢＳＴ対象ネット図示せず／ＴＤＩ・ＴＤ
Ｏチェーンネットイメージのみ図示）。１２、１３は、
外部のコンピュータ（図示せず）から、ＢＳＴ対応ＬＳ
Ｉに対し、信号ＴＤＯ、ＴＤＩ、ＴＭＳ、ＴＣＫ、ＴＲ
ＳＴを与える為の基板上の入出力コネクタ。

【００３８】そこで、基板上の複数のＬＳＩに対してＢ
ＳＴを実行する場合において、入出力コネクタ１２、１
３から基板上のＬＳＩを２系統のＢＳＴチェーン回路に
分割構成する。分割構成したＢＳＴ回路に対し入出力コ
ネクタ１２，１３より同時に並列でＢＳＴ実行させるこ
とにより、ＢＳＴの実行時間を大幅に短縮でき、信頼性
の高い基板を量産効率良くテストすることができる。

【００３９】

【発明の効果】以上のように本発明によれば、ＬＳＩの
内部に組み込まれたＢＳＴ回路において、ＢＳＴの制御
に必要なＴＡＰ信号をＬＳＩ内部において複数系統有す
ることにより、一方の系統の端子に異常が発生した場合
においても、他方の系統からの信号を利用してＬＳＩ全
体のＢＳＴを実行できるようになり、基板全体のＢＳＴ
を行う事ができないという事態を回避でき、信頼性の高
い基板のテスト方法を実現できる。

【００４０】また、ＢＳＴの制御に必要なＴＡＰ信号に
ついて、ＬＳＩ全体のＢＳＴの実行前にＢＳＴ制御用の
端子のチェックを行うようにする事により、基板全体の
テスト以前にＢＳＴ制御用の端子のチェックが行えるた
め、ＢＳＴ制御用の端子に異常があるために基板全体の
テストが行えないという事態を回避でき、信頼性の高い
基板のテスト方法を実現できる。

【００４１】あるいは、ＢＳＴの制御に必要なＴＡＰ信
号について、ＬＳＩのパッケージの中でも接合の信頼性
の高い位置に優先的に配置する事により、ＢＳＴ制御用
の端子に接合の異常があるために基板全体のテストが行
えないという事態を回避でき、信頼性の高い基板のテス
ト方法を実現できる。

【００４２】また、多ピンのＬＳＩに対してＢＳＴを実
行する場合において、ＬＳＩ内部及び、ＬＳＩを実装す
る基板に複数のＢＳＴ回路を構成し、複数構成したＢＳ
Ｔ回路を同時に並列で実行させることにより、ＢＳＴの
実行時間を大幅に短縮でき、信頼性の高い基板を量産効
率良くテストすることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１におけるＢＳＴ回路が組
み込まれたＬＳＩのブロック図

【図２】本発明の実施の形態２におけるＢＳＴ回路が組
み込まれたＬＳＩのブロック図

【図３】本発明の実施の形態３におけるＢＳＴ回路が組
み込まれたＬＳＩのブロック図

【図４】本発明の実施の形態４におけるＢＳＴ回路が組
み込まれたＢＧＡ、ＣＳＰのピン配置を示す図

【図５】本発明の実施の形態５におけるＢＳＴ回路が組
み込まれたＬＳＩのブロック図

【図６】本発明の実施の形態５におけるＢＳＴ回路が組
み込まれた基板のブロック図

【図７】従来のＢＳＴ回路が組み込まれたＬＳＩのブロ
ック図

【符号の説明】

７、３４、３５、３６、３９ ＬＳＩ ８ ロジック回路部 ９ 入出力ピン １０ バウンダリ・スキャンセル １１ ＴＡＰコントローラ １２、１３ 入出力コネクタ １４〜１７ ＯＲ回路 ４０ 基板

Claims (8)

【特許請求の範囲】
1. 【請求項１】ＬＳＩの内部に組み込まれたＢＳＴ回路に
   おいて、ＢＳＴの制御に必要なＴＡＰ信号をＬＳＩ内部
   において複数系統有し、一方の系統の端子に異常が発生
   した場合においても、他方の系統からの信号を利用して
   ＬＳＩ全体のＢＳＴを実行できるようにしたことを特徴
   とするバウンダリ・スキャン・テスト方法。
2. 【請求項２】ＢＳＴの制御に必要なＴＡＰ信号につい
   て、ＬＳＩ全体のＢＳＴの実行前にＢＳＴ制御用の端子
   のチェックを行うようにしたことを特徴とする請求項１
   記載のバウンダリ・スキャン・テスト方法。
3. 【請求項３】ＢＳＴ制御用の端子をＬＳＩ内部において
   他の空端子とショートしておくことで、ＬＳＩ全体のＢ
   ＳＴの実行前にＢＳＴ制御用の端子のチェックを行うこ
   とができるようにしたことを特徴とする請求項２記載の
   バウンダリ・スキャン・テスト方法。
4. 【請求項４】ＢＳＴ制御用の端子と他の空端子とを選択
   的に接続する手段を有し、ＬＳＩ全体のＢＳＴの実行前
   に、ＢＳＴ制御用の端子と他の空端子を接続した状態で
   ＢＳＴ制御用の端子のチェックを行うことができるよう
   にしたことを特徴とする請求項２記載のバウンダリ・ス
   キャン・テスト方法。
5. 【請求項５】ＢＳＴの制御に必要なＴＡＰ信号につい
   て、ＬＳＩのパッケージの中でも接合の信頼性の高い位
   置に優先的に配置することを特徴とする請求項１記載の
   バウンダリ・スキャン・テスト方法。
6. 【請求項６】ＬＳＩのパッケージの中で、ＢＧＡやＣＳ
   Ｐについては、その端子群の中央部付近に配置すること
   を特徴とする請求項５記載のバウンダリ・スキャン・テ
   スト方法。
7. 【請求項７】多ピンのＬＳＩに対してＢＳＴを実行する
   場合において、ＬＳＩ内部及び、ＬＳＩを実装する基板
   に複数のＢＳＴ回路を構成することを特徴とする請求項
   １記載のバウンダリ・スキャン・テスト方法。
8. 【請求項８】複数構成したＢＳＴ回路を同時に並列で実
   行させることを特徴とする請求項７記載のバウンダリ・
   スキャン・テスト方法。