KR100243875B1 - 마스터/슬레이브 cpu간 1:n 병렬접속회로장치 및 그 제어방법 - Google Patents

마스터/슬레이브 cpu간 1:n 병렬접속회로장치 및 그 제어방법 Download PDF

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Abstract

본 발명은 "마스터/슬레이브 CPU간 1:N 병렬접속회로장치 및 그 제어방법"에 관한 것으로, 특히 제2마스터 CPU는 셀렉트신호와 인에이블신호를 디코더IC에 출력하고, 디코더IC는 상기 제2마스터 CPU에서 인가된 신호를 사용하여 제2슬레이브 CPU단의 슬레이브 CPU를 선택하고, 버스트랜시버 IC단은 제2마스터CPU로 부터 마스터데이터신호를 인가받아, 디코더IC에서 선택된 슬레이브CPU의 제1포트단자부에 송신하고, 선택된 슬레이브CPU는 버퍼IC에 데이터카운트신호를 인가하여 제2마스터CPU에서 데이터신호를 카운트할 수 있도록 하는 마스터/슬레이브 CPU간 1:N 병렬접속회로장치 및 그 제어방법이다.
이러한 본 발명은 바이트 단위의 병렬전송방식으로 데이터 통신속도가 향상되며, 원하는 슬레이브CPU 하고만 정보를 교환할 수 있어 다른 슬레이브CPU에는 소프트웨어적인 부하가 걸리지 않는 효과가 있는 것이다.

Description

마스터/슬레이브 CPU간 1:N 병렬접속회로장치 및 그 제어방법
본 발명은 "마스터/슬레이브 CPU간 1: N 병렬접속회로장치 및 그 제어방법"에 관한 것으로, 특히, 제2마스터CPU와 제2슬레이브CPU단 사이에 처리해야할 작업을 적절하게 배분시켜 고속, 고신뢰성, 실시간처리의 데이터통신을 구현하기 위한 것이다.
주지하다시피 종래의 복수 프로세서간 직렬접속회로장치는 제1마스터CPU(1)와 제1슬레이브CPU단(2)으로 구성되며, 제1마스터CPU(1)의 송신단자는 제1슬레이브CPU단(2)에 있는 8개의 슬레이브CPU 수신단자에 접속되고, 또한, 제1마스터CPU(1)의 수신단자는 제1슬레이브CPU(2)에 있는 8개의 슬레이브CPU 송신단자에 접속되어 구성되었다.
이러한 종래장치는 CPU에 내장된 전이중방식(FULL DEPLEX : 데이터를 송신하면서 동시에 데이터를 수신할 수 있는 전송방식을 말한다.)의 비동기식 송/수신 기능을 이용하였다. 또한, 8개의 슬레이브CPU가 고유한 자기번지를 갖도록 하여 제1마스터CPU(1)로 부터 선택된 제1슬레이브CPU단(2)의 슬레이브CPU만이 직렬로 데이터를 송/수신하도록 동작되었다.
그러나, 상기와 같이 구성된 종래의 장치는 비트단위의 직렬통신 방식으로 전송속도에 한계가 있고, 또한, 데이터패킷의 송/수신시 한바이트마다 인터럽트를 발생시키므로써, 과부하가 걸리는 문제점이 있었다.
본 발명의 목적은, 상기와 같은 종래의 문제점을 해소하기 위한 것으로, 특히, 비동기식 송/수신방식을 사용하지 않고, 데이터버스를 병렬로 접속하여 보다 빠른 전송을 하고, 또한, 각 슬레이브에 고유번지를 지정하는 수단이 필요없이 하드웨어적으로 선택신호를 분리 연결하여 제2마스터CPU가 원하는 순서대로 선택된 슬레이브CPU와 데이터 통신을 하는 "마스터/슬레이브 CPU간 1:N 병렬접속회로 장치 및 그 제어방법"을 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명 "마스터/슬레이브 CPU간 1:N 병렬접속회로장치"는 셀렉트신호와, 인에어블신호와, 송신할 마스터데이터를 출력하는 제2마스터CPU와; 상기 제2마스터CPU에서 셀렉트신호와 인에이블신호를 인가받아, 선택신호를 출력하는 디코더IC와; 상기 제2마스터CPU에서 인가된 마스터 데이터를 송신하는 버스트랜시버IC단과; 상기 버스트랜시버IC단에서 인가된 마스터데이터를 처리하는 제2슬레이브CPU단과; 상기 제2슬레이브CPU단에서 신호로 데이터갯수카운트신호를 출력하는 버퍼IC를 포함하여 구성되며, 제2마스터CPU의 제1포트단자부는 버스트랜시버IC단의 A단자부에 접속되고, 제2마스터CPU의 제2포트단자부는 디코더IC의 X단자부에 접속되고, 제2마스터CPU의 제3포트단자부는 버퍼IC의 YAB단자부에 접속되고, 또한, 디코더IC의 Y단자부는 제2슬레이브CPU단의 제5포트단자부와 버스트랜시버IC단의 A단자부에 병렬 접속되며, 버스트랜시버IC단의 B단자부는 제2슬레이브CPU단의 4포트단자부에 접속되고, 버스트랜시버IC단의 디렉션단자는 제2슬레이브CPU단의 제5포트단자부에 접속되고, 버퍼IC단의 AB단자부는 제2슬레이브CPU단의 제5포트단자부에 접속됨을 포함하여 구성됨을 그 기술적 구성상의 특징으로 한다.
또한, 상기 제2마스터CPU는, 각각 1바이트의 마스터데이터를 송신하는 제1포트단자부의 단자P1.0-P1.7가 버스트랜시버IC단의 A단자부(A1-A8)에 하나씩 접속되는 제1포트단자부와; 3개의 셀렉트신호단자(P2.2-P2.4)를 디코더IC의 A,B,C단자에 각각 접속하여 셀렉트신호를 출력하고, 인에이블 신호를 출력하는 포트 2.5단자를 디코더IC의 X단자부에 접속하는 제2포트단자부와; 데이터갯수카운터신호를 출력하는 버퍼IC의 YAB단자부의 8개단자(YA1-YA4, YB1-YB4)에 접속되는 제3포트단자부를 포함하여 구성됨을 그 기술적 구성상의 특징으로 한다.
또한, 상기 디코더IC는, 인에이블 신호를 인가받는 X단자부의 G2A, G2B단자는 제2마스터CPU의 제2포트단자부의 P2.5단자에 접속되고, 셀렉트신호를 인가받는 X단자부의 A,B,C단자는 제2마스터CPU의 제2포트단자부의 P2.2단자와 P2.3단자와 P2.4단자에 각각 접속되고, 또한, 5V의 전압을 인가받는 G1단자를 포함하는 X단자부와; 상기X단자부로 인가된 신호를 처리하여 선택하는 신호를 버스트랜시버IC단에 있는 8개버스트랜시버IC 출력인에이블단자와, 제2슬레이브CPU단에 있는 8개슬레이브CPU의 제5포트단자(P5.3)에 8개의 Y출력단자(Y0-Y7)를 병렬 접속하는 Y단자부를 포함하여 구성됨을 그 기술적 구성상의 특징으로 한다.
또한, 상기 버퍼IC의 AB단자(A1-A4,B1-B4)는 제2슬레이브CPU단의 8개슬레이브CPU의 제2포트단자P2.4에 각각 접속되어 데이터갯수카운트신호를 입력받고, PULL-UP저항 8개가 AB단자에 각각 하나씩 접속되는 AB단자부와; 상기 AB단자부의 신호를 YAB단자(YA1-YA4,YB1-YB4)에서 제2마스터CPU의 제3포트단자부에 각각 인가하고, GA단자와 GB단자가 그라운드로 접속되는 YAB단자부를 포함하여 구성됨을 그 기술적 구성상의 특징으로 한다.
또한, 상기 8개버스트랜시버IC로 구성된 버스트랜시버IC단은,제2마스터CPU의 제1포트단자부에 출력되는 각각 1바이트단위의 마스터데이터신호를 인가받는 8개버스트랜시버IC의 8개 A단자부(A1-A8)와; 제2슬레이브CPU단에 있는 8개슬레이브CPU의 제4포트단자(P4.0-P4.7)에 각각 접속되어, 상기 A단자부로 인가된 마스터데이터신호를 출력하는 8개버스트랜시버IC의 B단자(B1-B8)와; 디코더IC의 Y단자부(Y0-Y7)에 접속되는 8개버스트랜시버IC의 출력인에이블단자와, 제2슬레이브CPU단에 있는 8개슬레이브CPU의 각각 제2포트단자(P5.2)에 접속되는 디렉션단자를 포함하여 구성됨을 그 기술적 구성상의 특징으로 한다.
또한, 상기 8개의 슬레이브CPU로 구성된 제2슬레이브CPU단은, 8개버스트랜시버IC의 B단자부(B1-B8)에서 출력되는 마스터데이터 신호를 인가받는 8개슬레이브CPU의 제4포트단자부(P4.0-P4.7)와; 버스트랜시버IC단의 디렉션단자는 제2슬레이브CPU단의 각각(P5.2)단자에 접속되고, 또한 디코더IC의 Y단자는 제2슬레이브CPU단의 8개슬레이브CPU의 (P5.3)단자에 접속되고, 또한, 버퍼IC의 AB단자부는 제2슬레이브CPU단의 8개슬레이브CPU의 P5.4단자에 접속되는 제5포트단자부를 포함하여 구성됨을 그 기술적 구성상의 특징으로 한다.
한편, 본 발명"마스터/슬레이브CPU간 1:N 병렬접속회로장치의 제어방법"에서 제2마스터CPU의 순서흐름은, 제2마스터CPU의 셀렉트신호를 입력받아 디코더IC에서 통신하고자 하는 제2슬레이브CPU단의 슬레이브CPU를 선택하는 S1단계와; 상기 S1단계를 수행한 후, 선택된 제2슬레이브CPU로 송신할 정보가 있는가를 묻는 S2단계와; 상기 S2단계에서 송신할 정보가 있을 경우, 송신버퍼에 저장된 내용을 읽어서 선택된 슬레이브CPU로 송신하는 S3단계와; 상기 S2단계에서 송신할 정보가 없을 경우, 토큰을 선택된 슬레이브CPU로 넘겨주는 S4단계와; 상기 S3단계와 S4단계를 수행한 후, 제2마스터CPU와 선택된 슬레이브CPU의 포트방향을 수신방향으로 변경하는 S5단계와; 상기 S5단계를 수행한 후, 선택된 슬레이브CPU로 부터 데이터를 읽어 수신버퍼에 저장하는 S6단계와; 상기 S6단계를 수행한 후, 수신버퍼 포인터를 +1증가시키는 S7단계와; 상기 S7단계를 수행한 후, 데이터종료를 물어 데이터종료가 아니면 S6단계로 되돌아가는 S8단계와; 상기 S8단계를 수행한 후, 제2마스터CPU와 선택된 슬레이브CPU의 포트방향을 송신방향으로 변경하는 S9단계를 포함하여 구성됨을 그 방법적 구성상의 특징으로 한다.
한편, 본 발명"마스터/슬레이브CPU간 1:N 병렬접속회로장치의 제어방법"에서 제2슬레이브CPU단의 순서흐름은, 제2마스터CPU의 제2슬레이브CPU단의 슬레이브CPU를 선택했는가를 묻는 S11단계와; 상기 S11단계를 수행한 후, 제2마스터CPU와 선택된 슬레이브CPU의 포트를 통하여 데이터를 읽어서 슬레이브CPU 수신버퍼에 저장하는 S12단계와; 상기 S12단계를 수행한 후, 슬레이브CPU 수신버퍼 포인터를 +1증가시키는 S13단계와; 상기 S13단계를 수행한 후, 데이터종료를 묻고 데이터종료가 아닐 경우, 상기 S12단계로 되돌아가는 S14단계와; 상기 S14단계를 수행한 후, 포트방향을 송신방향으로 변경하는 S15단계와; 상기 S15단계를 수행한 후, 제2마스터CPU로 송신할 정보가 있는가를 묻는 S16단계와; 상기S16단계를 수행한 후, 제2마스터CPU로 송신할 정보가 있는 경우, 송신버퍼의 내용을 읽어서 제2마스터CPU로 송신하는 S18단계와; 상기 S16단계를 수행한 후, 제2마스터CPU로 송신할 정보가 없는 경우, 토큰을 제2마스터CPU로 되돌려주는 S17단계와; 상기 S17단계와 S18단계를 수행한 후, 포트방향을 수신방향으로 원상복귀시키는 S19단계를 포함하여 구성됨을 그 방법적 구성상의 특징으로 한다.
이러한 본 발명"마스터/슬레이브 CPU간 1:N 병렬접속회로장치 및 그 제어방법"은 바이트단위의 병렬전송방식으로 데이터 통신속도가 향상되며, 원하는 슬레이브CPU하고만 정보를 교환할 수 있어 다른 슬레이브CPU에는 소프트웨어적인 부하가 걸리지 않는 효과가 있는 것이다.
제1도는 종래의 마스터/슬레이브 CPU간 직렬접속의 구성을 나타낸 블럭도.
제2도는 본 발명 구성을 간략하게 나타낸 블럭도.
제3도는 본 발명 구성회로를 나타낸 블럭도.
제4도는 본 발명 대기상태에서 마스터-슬레이브간 토큰의 송/수신 동작파형을 나타낸 도면.
제5도는 발명 마스터에서 슬레이브로 데이터 송신시의 동작파형을 나타낸 도면.
제6도는 본 발명 마스터가 슬레이브로 부터 데이터 수신시의 동작파형을 나타낸 도면.
제7도는 본 발명 마스터 CPU의 제어흐름을 나타낸 순서도.
제8도는 본 발명 슬레이브 CPU의 제어흐름을 나타낸 순서도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 제1마스터CPU 2 : 제1슬레이브CPU단
10 : 제2마스터CPU 20 : 디코더IC
30 : 버퍼IC 40 : 버스트랜시버IC단
50 : 제2슬레이브CPU단
11 : 제1포트단자부 12 : 제2포트단자부
13 : 제3포트단자부 21 : X단자부
22 : Y단자부 31 : YAB단자부
32 : AB단자부 41 : A단자부
42 : B단자부 43 : 디렉션단자
51 : 제4포트단자부 52 : 제5포트단자부
이하, 본 발명 "마스터/슬레이브 CPU간 1 : N 병렬접속회로장치 및 그 제어 방법"의 기술적 사상에 따른 일 실시예를 들어 그 구성 및 동작을 첨부된 도면에 의거 상세히 설명하면 다음과 같다.
[실시예]
먼저, 제2마스터CPU(10)의 제1포트 단자부(11)는 버스트랜시버 IC단(40)의 A단자부(41)에 접속되고, 제2마스터CPU(10)의 제2포트단자부(12)는 디코더IC(20)의 X단자부(21)에 접속되고, 제2마스터CPU(10)의 제3포트단자부(13)는 버퍼IC(30)의 YAB단자부(31)에 접속되고, 디코더IC(20)의 Y단자부(22)는 제2슬레이브CPU단(10)의 제5포트단자부(52)에 접속되며, 그리고 버스트랜시버IC단(40)의 A단자부(41)에 접속되며, 버스트랜시버IC단(40)의 B단자부(42)는 제2슬레이브 CPU단(50)의 제4포트단자부(51)에 접속되고, 버스트랜시버 IC단(40)의 디렉션단자 (43)는 제2슬레이브CPU단(50)의 제5포트단자부(52)에 접속되고, 버퍼IC단(30)의 AB단자부(32)는 제2슬레이브CPU단(50)의 제5포트단자부(52)에 접속된다.
또한, 상기 제2마스터CPU 제1포트단자부(11)의 P1.0-P1.7는 버스트랜시버IC단(40) 각각의 A단자부(41)에 A1-A8에 하나씩 접속되고, 제2포트단자부(12)의 3개의 셀렉트신호단자(P2,2-P2.4)는 디코더IC(20)의 A,B,C단자에 각각 접속되고, 또한, 포트 2.5.단자는 디코더IC(20)의 G2A와 G2B단자에 접속되고, 버퍼IC(30)의 YAB단자부(31)의 8개단자(YA1-YA4,YB1-YB4)에 제2마스터CPU(50)의 제3포트단자부(13)의 P3.0-P3.7단자가 접속된다.
또한, 상기 디코더 IC(20)는, 5V의 전압을 인가받는 GI단자와, 디코더IC(20)의 Y단자부(22) Y출력단자(Y0-Y7)를 버스트랜시버IC단(40)의 출력인에이블단자와 제2슬레이브CPU단(50)에 있는 8개슬레이브CPU 제5포트단자부(52) P5.3에 접속된다.
또한, 상기 버퍼IC(30)는, AB단자부(32) AB단자(A1-A4,B1-B4)가 제2슬레이브CPU단(50)의 8개슬레이브CPU의 제5포트단자부(52) P5.4에 각각 접속되고 또한, PULL-UP 저항 8개가 AB단자부(32)(A1-A4,B1-B2)에 각각 하나식 접속되고, 버퍼IC의 GA단자와 GB단자가 그라운드로 접속된다.
또한, 버스트랜시버IC단(40)의 8개버스트랜시버IC의 B단자부(42)의 (B1-B8)단자는 제2슬레이브CPU단(50)에 있는 8개슬레이브CPU의 제4포트단자(P4.0-P4.7)에 각각 접속되고, 8개버스트랜시버IC의 디렉션단자(43)는 제2슬레이브CPU단(50)에 있는 8개슬레이브CPU의 제5포트단자(P5.2)에 접속된다.
따라서, 본 발명 "마스터/슬레이브 CPU간 1 : N 병렬접속회로장치 및 그 제어방법"을 상세히 설명하면 다음과 같다.
우선, 제2마스터CPU(10)의 제2포트단자부(12)는 셀렉터신호와 인에이블신호를 디코더IC의 입력단자에 신호를 인가하고, 디코더IC(20)는 인가된 인에이블신호와 셀레터신호로 제2슬레이브CPU단(50)의 슬레이브CPU를 선택한다.
한편, 제2마스터CPU(10)는 제1포트단자부(11)에서 바이트단위의 정보데이터를 버스트랜시버IC단(40)의 버스트랜시버IC의 A단자부(41)에 인가하면, 버스트랜시버IC단(40)의 B단자부(42)에서는 선택된 슬레이브CPU의 제4포트단자에 바이트단위의 정보데이터를 인가한다.
또한, 제2슬레이브CPU단(50)의 출력단자는 버퍼IC(30)의 입력단자로 데이터갯수신호를 카운트하고, 버퍼IC(30)의 출력단자는 제2마스터CP(10)의 제3포트단자부(13)로 신호를 인가하여, 제2마스터CPU(10)의 제3포트단자부(13)에서 카운트 확인할수 있도록 한다.
한편, 버스트랜시버IC단의 디렉션단자를 사용하여 송신방향을 전환하고, 제2슬레이브CPU단에서 제2마스터CPU쪽으로 데이터를 전송하도록 한다.
여기서, 제4도에서 보는 바와 같이, 대기상태에서 제2마스터CPU와 슬레이브CPU간 토큰의 송/수신 동작파형을 설명하면, 정상적인 대기상태에서 제2마스터CPU가 슬레이브CPU에 송신할 정보가 없을때, 슬레이브CPU가 보내고자 하는 정보가 있는지 확힌해 보고자 토큰을 넘겨주며, 슬레이브CPU에서도 마찬가지로 송신할 정보가 없으면 제2마스터CPU로 토큰을 되돌려 주는 동작을 일정시간 간격으로 각 슬레이브CPU에 대하여 반복 실행한다.
또한, 제5도에서 보는 바와 같이, 제2마스터CPU에서 슬레이브CPU로 데이터 송신시의 동작파형을 보면, 제2마스터CPU가 슬레이브CPU에 송신할 정보가 있을때, 해당 슬레이브CPU를 선택하고, 데이터패킷을 보내면 슬레이브CPU는 자동으로 토큰을 넘겨 받으며, 이때, 슬레이브CPU가 수신된 정보를 수신버퍼에 저장하고, 제2마스터CPU로 송신할 정보가 없으면 토큰을 되돌려 준다. 또한, 제2마스터CPU는 송신버퍼에 있는 내용을 버퍼가 빌때까지 해당 슬레이브CPU에 보낸다.
또한, 제2마스터CPU가 슬레이브CPU로 부터 데이터 수신시 동작파형을 보면, 제2마스터CPU로 부터 토큰을 넘겨받고, 슬레이브CPU가 역으로 제2마스터CPU로 송신할 정보가 있으면, 바로 송신버퍼에 있는 내용을 제2마스터 CPU로 보내며, 이때, 제2마스터CPU는 수신된 정보를 수신버퍼에 저장하고, 자동으로 슬레이브CPU로 부터 토큰을 되돌려 받는다.
이상에서 살펴본 바와 같이 본 발명은, 특히 바이트단위의 병렬전송방식으로 데이터 통신속도가 향상되며, 원하는 슬레이브CPU 하고만 정보를 교환할 수 있어 다른 슬레이브CPU에는 소프트웨어적인 부하가 걸리지 않는 효과가 있는 것이다

Claims (8)

  1. 셀렉트신호와 인에이블신호와 송신할 마스터데이터를 출력하는 제2마스터CPU와; 상기 제2마스터CPU에서 셀렉트신호와 인에이블신호를 인가받아, 선택신호를 출력하는 디코더IC와; 상기 제2마스터CPU에서 인가된 마스터데이터를 송신하는 버스트랜시버IC단과; 상기 버스트랜시버IC단에서 인가된 마스터데이터를 처리하는 제2슬레이브CPU단과; 상기 제2슬레이브CPU단에서 신호로 데이터갯수카운트신호를 출력하는 버퍼IC를 포함하여 구성되며, 제2마스터CPU의 제1포트단자부는 버스트랜시버IC단의 A단자부에 접속되고, 제2마스터의 제2포트단자부는 디코더IC의 X단자부에 접속되고, 제2마스터CPU의 제3포트단자부는 버퍼IC의 YAB단자부에 접속되고, 또한, 디코더 IC의 Y단자부는 제2슬레이브CPU단의 제5포트단자부에 접속되며, 그리고 버스트랜시버IC단의 A단자부에 접속되며, 버스트랜시버IC단의 B단자부는 제2슬레이브CPU단의 제4포트단자부에 접속되고, 버스트랜시버IC단의 디렉션단자는 제2슬레이브CPU단의 제5포트단자부에 접속되며, 버퍼IC단의 AB단자부는 제2슬레이브CPUD단의 제5포트단자부에 접속됨을 포함하여 구성됨을 특징으로 하는 마스터/슬레이브 CPU간 1 : N 병렬접속 회로장치.
  2. 제1항에 있어서, 상기 제2마스터CPU는, 각각 1바이트의 마스터데이터를 송신하는 8개단자(P1.0-P1.7)가 버스트랜시버IC단의 A단자(A1-A8)에 하나씩 접속되는 제1포트단자와; 3개의 셀렉트신호단자(P2.2-P2.4)를 디코더IC의 A.B.C 단자에 각각 접속하여 셀렉트신호를 출력하고, 인에이블 신호를 출력하는 포트2.5단자를 디코더IC의 X단자부에 접속하는 제2포트단자부와; 데이터갯수카운터신호를 출력하는 버퍼IC의 YAB단자부의 8개단자(YA1-YA4,YB1-YB4)에 접속되는 제3포트단자부를 포함하여 구성됨을 특징으로 하는 마스터/슬레이브 CPU간 1 : N 병렬접속회로장치.
  3. 제1항에 있어서, 상기 디코더IC는. 인에이블 신호를 인가받는 X단자부의 G2A, G2B단자가 제2마스터CPU의 제2포트단자부 P2.5단자에 접속되고, 셀렉트신호를 인가받는 X단자부의 A,B,C단자는 제2마스터CPU의 제2포트단자부의 P2.2단자와 P2.3단자와 P2.4단자에 각각 접속되고, 5V의 전압을 인가받는 G1단자를 포함하는 X단자부와; 상기 X단자부로 인가된 신호를 처리하여 선택하는 신호를 버스트랜시버IC단에 있는 8개버스트랜시버IC 출력인에이블단자와, 제2슬레이브CPU단에 있는 8개슬레이브CPU의 제2포트단자(P2.3)에 8개의 Y출력단자(Y0-Y7)를 접속하는 Y단자부를 포함하여 구성됨을 특징으로 하는 마스터/슬레이브 CPU간 1 : N 병렬접속회로장치.
  4. 제1항에 있어서, 상기 버퍼IC는, 8개의 AB단자(A1-A4,B1-B4)가 제2슬레이브 CPU단의 8개슬레이브CPU의 제5포트단자 P5.4에 각각 접속되어 데이터갯수카운트신호를 입력받고, PULL-UP저항 8개가 AB단자에 각각 하나씩 접속되는 AB단자부와; 상기 AB단자부로 인가된 신호를 YAB단자(YA1-YA4,YB1-YB4)를 통해 제2마스터CPU의 제3포트단자부에 각각 인가하고, GA단자와 GB단자가 그라운드로 접속되는 YAB단자부를 포함하여 구성됨을 특징으로 하는 마스터/슬레이브 CPU간 1 : N병렬접속회로장치.
  5. 제1항에 있어서, 상기 8개버스트랜시버IC로 구성된 버스트랜시버IC단은, 제2마스터CPU의 제1포트단자부에 출력되는 각각 1바이트단위의 마스터데이터 신호를 인가받는 8개버스트랜시버IC의 8개 A단자부(A1-A8)와; 제2슬레이브CPU단에 있는 8개슬레이브CPU의 제4포트단자(P4.0-P4.7)에 각각 접속되어, 상기 A단자부로 인가된 마스터데이터신호를 출력하는 8개버스트랜시버IC의 B단자(B1-B8)와; 디코더IC의 Y단자부(Y0-Y7)에 접속되는 8개버스트랜시버IC의 출력인에이블단자와, 제2슬레이브CPU단에있는 8개슬레이브CPU의 제5포트단자(P5.2)단자에 접속되는 디렉션단자를 포함하여 구성됨을 특징으로 하는 마스터/슬레이브 CPU간 1: N 병렬접속회로장치.
  6. 제1항에 있어서, 상기 8개의 슬레이브CPU로 구성된 제2슬레이브CPU단은, 8개 버스트랜시버IC의 B단자부(B1-B8)에서 출력되는 마스터데이터 신호를 인가받는 8개슬레이브CPU의 제4포트단자부(P4.0-P4.7)와; 버스트랜시버IC단의 디렉션단자는 제2슬레이브CPU단의 8개슬레이브CPU의 각각 P5.2단자에접속되고, 또한, 디코더IC의 Y단자는 제2슬레이브CPU단의 8개슬레이브CPU의 P5.3단자에 접속되고, 또한, 버퍼IC의 AB단자부는 제2슬레이브 CPU단의 8개 슬레이브 CPU의 P5.4단자에 접속되는 제5포트단자부를 포함하며 구성됨을 특징으로 하는 마스터/슬레이브 CPU간 1 : N 병렬접속회로장치.
  7. 제2마스터CPU의 순서흐름은, 제2마스터CPU의 셀렉트신호를 입력받아 디코더IC에서 통신하고자 하는 제2슬레이브CPU단의 슬레이브CPU를 선택하는 S1단계와; 상기 S1단계를 수행한 후, 선택된 제2슬레이브CPU로 송신할 정보가 있는가를 묻는 S2단계와; 상기 S2단계에서 송신할 정보가 있을경우, 송신버퍼에 저장된 내용을 읽어서 선택된 슬레이브CPU로 송신하는 S3단계와; 상기 S2단계에서 송신할 정보가 없을 경우, 토큰을 선택된 슬레이브CPU로 넘겨주는 S4단계와; 상기 S3단계와 S4단계를 수행한 후, 제2마스터CPU와 선택된 슬레이브CPU의 포트방향을 수신방향으로 변경하는 S5단계와; 상기 S5단계를 수행한 후, 선택된 슬레이브CPU로 부터 데이터를 읽어 수신버퍼에 저장하는 S6단계와; 상기 S6단계를 수행한 후, 수신버퍼 포인터를 +1증가시키는 S7단계와; 상기 S7단계와; 상기 S7단계를 수행한 후, 데이터종료를 물어 데이터종료가 아니면 S6단계로 되돌아가는 S8단계와; 상기 S8단계를 수행한 후, 제2마스터와 선택된 슬레이브CPU의 포트방향을 송신방향으로 변경하는 S9단계를 포함하여 구성됨을 특징으로 하는 마스터/슬레이브 CPU간 1 : N 병렬접속회로장치의 제어 방법.
  8. 제2슬레이브CPU단의 순서흐름은, 제2마스터CPU가 제2슬레이브CPU단의 슬레이브CPU를 선택했는가를 묻는 S11단계와, 상기 S11단계를 수행한 후, 제2마스터CPU와 선택된 슬레이브CPU의 포트를 통하여 데이터를 읽어서 선택된 슬레이브CPU수신버퍼에 저장하는 S12단계와; 상기 S12단계를 수행한 후, 선택된 슬레이브CPU 수신버퍼 포인터를 +1증가시키는 S13단계와; 상기 S13단계를 수행한 후, 데이터종료를 묻고 데이터종료가 아닐 경우, 상기 S12단계로 되돌아가는 S14단계와; 상기 S14단계를 수행한 후, 포트방향을 송신방향으로 변경하는 S15단계와; 상기 S15단계를 수행한 후, 제2마스터CPU로 송신할 정보가 있는가를 묻는 S16단계와; 상기 6단계를 수행한후, 제2마스터 CPU로 송신할 정보가 있는 경우, 송신버퍼의 내용을 읽어서 제2마스터CPU로 송신하는 S18단계와; 상기 S16단계를 수행한 후, 제2마스터CPU로 송신할 정보가 없는 경우, 토큰을 제2마스터CPU로 되돌려주는 S17단계와, 상기 S17단계와 S18단계를 수행한 후, 포트방향을 수신방향으로 원상복귀시키는 S19단계를 포함하여 구성됨을 특징으로 하는 마스터/슬레이브 CPU간 1 : N 병렬접속회로장치의 제어방법.
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