JPH0822432A - バスインターフェース論理集積回路 - Google Patents
バスインターフェース論理集積回路Info
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- JPH0822432A JPH0822432A JP6313623A JP31362394A JPH0822432A JP H0822432 A JPH0822432 A JP H0822432A JP 6313623 A JP6313623 A JP 6313623A JP 31362394 A JP31362394 A JP 31362394A JP H0822432 A JPH0822432 A JP H0822432A
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- JP
- Japan
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- output
- input
- data
- bus
- integrated circuit
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 プログラム化された単一チップがインターフ
ェース機能を遂行するようにし、インターフェース機能
遂行時の不良率と雑音現象等を除去する。 【構成】 プログラム可能チップ２０を用いてシステム
バス１０と上位モジュール３０間にインターフェース回
路を実現するバスインターフェース論理集積回路で、プ
ログラム可能チップ２０はシステムバス１０と上位モジ
ュール３０間のデータの入力及び出力を選択する入／出
力部２１、２２、２４、２５と、この入／出力部間のデ
ータ送受信のために入力された各変数を論理組合せして
必要とする値を出力する結合論理部２３とを含み、結合
論理部２３は複数の入力端から入力される変数を組合せ
して出力する論理演算器２３Ａ、２３Ｃと、この出力を
クロック信号の同期により受けてデータを出力するフリ
ップフロップ２３Ｂ、２３Ｄとを含み、上位モジュール
の制御信号によりデータ送受信を始めるようにする。
ェース機能を遂行するようにし、インターフェース機能
遂行時の不良率と雑音現象等を除去する。 【構成】 プログラム可能チップ２０を用いてシステム
バス１０と上位モジュール３０間にインターフェース回
路を実現するバスインターフェース論理集積回路で、プ
ログラム可能チップ２０はシステムバス１０と上位モジ
ュール３０間のデータの入力及び出力を選択する入／出
力部２１、２２、２４、２５と、この入／出力部間のデ
ータ送受信のために入力された各変数を論理組合せして
必要とする値を出力する結合論理部２３とを含み、結合
論理部２３は複数の入力端から入力される変数を組合せ
して出力する論理演算器２３Ａ、２３Ｃと、この出力を
クロック信号の同期により受けてデータを出力するフリ
ップフロップ２３Ｂ、２３Ｄとを含み、上位モジュール
の制御信号によりデータ送受信を始めるようにする。
Description
【０００１】
【産業上の利用分野】本発明はデータ送受信に係るバス
インターフェース論理に関するもので、詳しくはプログ
ラム化された単一チップを使用してバスインターフェー
ス論理を集積化するようにしたバスインターフェース論
理集積回路に関するものである。
インターフェース論理に関するもので、詳しくはプログ
ラム化された単一チップを使用してバスインターフェー
ス論理を集積化するようにしたバスインターフェース論
理集積回路に関するものである。
【０００２】
【従来の技術】従来、データ送受信において、大部分が
トランジスター−トランジスター論理方式（Transistor
-transistor Logic ）により実現される。これは、米国
特許第５，２１８，６８４号に開示されたように、複数
のチップ（３０〜４０個が普通である）で構成されるも
のである。
トランジスター−トランジスター論理方式（Transistor
-transistor Logic ）により実現される。これは、米国
特許第５，２１８，６８４号に開示されたように、複数
のチップ（３０〜４０個が普通である）で構成されるも
のである。
【０００３】
【発明が解決しようとする課題】しかしながら、前記従
来の技術によると、小型化しにくく、各チップの特性差
によりシステム全般に及ぼす影響が大きい。又、各チッ
プを同時に駆動させるべきであるので、信号伝送が長い
ことから発生する雑音又は歪曲現象が現れる問題点があ
った。
来の技術によると、小型化しにくく、各チップの特性差
によりシステム全般に及ぼす影響が大きい。又、各チッ
プを同時に駆動させるべきであるので、信号伝送が長い
ことから発生する雑音又は歪曲現象が現れる問題点があ
った。
【０００４】従って、本発明はこのような従来の問題点
に鑑みてなされたもので、プログラム化された単一チッ
プがインターフェース機能を遂行するようにすることに
より、インターフェース機能遂行時の不良率と雑音現象
等を除去してシステムを安定化させることをその目的と
する。
に鑑みてなされたもので、プログラム化された単一チッ
プがインターフェース機能を遂行するようにすることに
より、インターフェース機能遂行時の不良率と雑音現象
等を除去してシステムを安定化させることをその目的と
する。
【０００５】
【課題を解決するための手段】前記目的を達成するため
の本発明は、システムバスと上位モジュール間にバスイ
ンターフェース回路を実現することにおいて、プログラ
ム可能チップを使用してインターフェース回路を実現
し、プログラム可能チップは上位モジュールの制御信号
によりデータ送受信を開始するようにしたものである。
の本発明は、システムバスと上位モジュール間にバスイ
ンターフェース回路を実現することにおいて、プログラ
ム可能チップを使用してインターフェース回路を実現
し、プログラム可能チップは上位モジュールの制御信号
によりデータ送受信を開始するようにしたものである。
【０００６】
【実施例】以下、添付図面に基づいて本発明を詳細に説
明する。
明する。
【０００７】本発明のバスインターフェース論理集積回
路は、図１に示すように、システムバス１０と上位モジ
ュール３０間にプログラム可能チップ２０を使用してバ
スインターフェース論理集積回路を実現し、これにより
データを送受信するように構成する。便宜上システムバ
ス１０でのデータは大文字ＤＡＴＡで、上位モジュール
３０でのデータは小文字ｄａｔａで区分する。この場
合、上位モジュール３０はコンピューターのマイクロプ
ロセッサ又はキャッシュコントローラー（Cache Contro
ller）を意味する。
路は、図１に示すように、システムバス１０と上位モジ
ュール３０間にプログラム可能チップ２０を使用してバ
スインターフェース論理集積回路を実現し、これにより
データを送受信するように構成する。便宜上システムバ
ス１０でのデータは大文字ＤＡＴＡで、上位モジュール
３０でのデータは小文字ｄａｔａで区分する。この場
合、上位モジュール３０はコンピューターのマイクロプ
ロセッサ又はキャッシュコントローラー（Cache Contro
ller）を意味する。
【０００８】前記バスインターフェース論理集積回路を
構成するプログラム可能チップ２０は、図２に示すよう
に、システムバス１０と上位モジュール３０間のデータ
の入力及び出力を選択する入／出力部２１、２２、２
４、２５と、この入／出力部２１、２２、２４、２５間
のデータ送受信のために入力された各変数を論理組合せ
（Logic Combine ）して必要とする値を出力する結合論
理部２３とを含んで構成する。
構成するプログラム可能チップ２０は、図２に示すよう
に、システムバス１０と上位モジュール３０間のデータ
の入力及び出力を選択する入／出力部２１、２２、２
４、２５と、この入／出力部２１、２２、２４、２５間
のデータ送受信のために入力された各変数を論理組合せ
（Logic Combine ）して必要とする値を出力する結合論
理部２３とを含んで構成する。
【０００９】前記入／出力部２１、２２、２４、２５で
のＧは論理安定用バッファであり、Ｇ１、Ｇ２はトライ
ステートゲート（tri state gate）である。又、結合論
理部でのＣＬＫは上位モジュール３０に同期されるクロ
ック、ＲＳは上位モジュール３０により制御されるリセ
ット信号、ＥＮはクロックイネーブル（Clock Enable）
信号である。
のＧは論理安定用バッファであり、Ｇ１、Ｇ２はトライ
ステートゲート（tri state gate）である。又、結合論
理部でのＣＬＫは上位モジュール３０に同期されるクロ
ック、ＲＳは上位モジュール３０により制御されるリセ
ット信号、ＥＮはクロックイネーブル（Clock Enable）
信号である。
【００１０】前記結合論理部２３は複数の入力端を通じ
た変数を組合せして出力する論理演算器２３Ａ、２３Ｃ
と、この論理演算器２３Ａ、２３Ｃの出力をクロック信
号ＣＬＫの同期信号により受けてデータを出力するフリ
ップフロップ２３Ｂ、２３Ｄとを含んで構成する。
た変数を組合せして出力する論理演算器２３Ａ、２３Ｃ
と、この論理演算器２３Ａ、２３Ｃの出力をクロック信
号ＣＬＫの同期信号により受けてデータを出力するフリ
ップフロップ２３Ｂ、２３Ｄとを含んで構成する。
【００１１】前記論理演算器２３Ａ、２３Ｃの制御信号
ＣＮＴ１は上位モジュール３０がデータを受信しようと
する時に発行し、制御信号ＣＮＴ２は上位モジュール３
０がデータを送信しようとする時に発生する信号であ
る。
ＣＮＴ１は上位モジュール３０がデータを受信しようと
する時に発行し、制御信号ＣＮＴ２は上位モジュール３
０がデータを送信しようとする時に発生する信号であ
る。
【００１２】このように構成した本発明の作用及び効果
を詳細に説明すると次のようである。本発明におけるプ
ログラム可能チップ２０はＰＧＡ（Programmable Gate
Array ）パッケージを使用してインターフェース機能を
遂行するようにしたもので、例えば、ＸＩＬＩＮＸ社の
ＦＰＧＡ（Field PGA ）が挙げられる。以下の説明はＸ
ＩＬＩＮＸ社のＦＰＧＡのデザイン方式（design synta
x ）に基づいてインターフェース機能をどのように遂行
するようにしたかを説明する。
を詳細に説明すると次のようである。本発明におけるプ
ログラム可能チップ２０はＰＧＡ（Programmable Gate
Array ）パッケージを使用してインターフェース機能を
遂行するようにしたもので、例えば、ＸＩＬＩＮＸ社の
ＦＰＧＡ（Field PGA ）が挙げられる。以下の説明はＸ
ＩＬＩＮＸ社のＦＰＧＡのデザイン方式（design synta
x ）に基づいてインターフェース機能をどのように遂行
するようにしたかを説明する。
【００１３】先ず、システムバス１０でデータＤＡＴＡ
１を受けて上位モジュール３０にデータｄａｔａ１を伝
達する場合、システムバス１０を通じてデータＤＡＴＡ
１が入ると、この入力されたデータＤＡＴＡ１は入／出
力部２１の入／出力部パッド２１Ａを通じて結合論理部
２３の内部に伝達される。
１を受けて上位モジュール３０にデータｄａｔａ１を伝
達する場合、システムバス１０を通じてデータＤＡＴＡ
１が入ると、この入力されたデータＤＡＴＡ１は入／出
力部２１の入／出力部パッド２１Ａを通じて結合論理部
２３の内部に伝達される。
【００１４】この際に、前記入力データＤＡＴＡ１が結
合論理部２３内の論理演算器２３ＡのＢ端子に接続され
たとすると、前記論理演算器２３Ａの出力が駆動される
ための初期状態は、上位モジュール３０でシステムバス
１０からデータを受信しようとする時に出す制御信号Ｃ
ＮＴ１がアクティブで出力され、又、論理演算器２３Ａ
のＡ端子に接続されたフリップフロップ２３Ｂの出力Ｘ
がローである場合である。
合論理部２３内の論理演算器２３ＡのＢ端子に接続され
たとすると、前記論理演算器２３Ａの出力が駆動される
ための初期状態は、上位モジュール３０でシステムバス
１０からデータを受信しようとする時に出す制御信号Ｃ
ＮＴ１がアクティブで出力され、又、論理演算器２３Ａ
のＡ端子に接続されたフリップフロップ２３Ｂの出力Ｘ
がローである場合である。
【００１５】従って、前記Ａ端子に接続されたフリップ
フロップ２３Ｂの出力Ｘはシステムバス１０からデータ
ＤＡＴＡ１が入る前の初期状態がローであるので、論理
演算器２３Ａでフリップフロップ２３Ｂに入る信号は”
１”で駆動される。
フロップ２３Ｂの出力Ｘはシステムバス１０からデータ
ＤＡＴＡ１が入る前の初期状態がローであるので、論理
演算器２３Ａでフリップフロップ２３Ｂに入る信号は”
１”で駆動される。
【００１６】一方、論理演算器２３Ａでフリップフロッ
プ２３Ｂに入る信号が駆動され、前記フリップフロップ
２３ＢはクロックＣＬＫに同期され出力Ｘを”１”駆動
させると、この出力Ｘは入／出力部２４の入／出力パッ
ド２４Ａを通じて上位モジュール３０に伝達されるとと
もに論理演算部２３ＡのＡ端子に再び帰還して”１”で
駆動される。
プ２３Ｂに入る信号が駆動され、前記フリップフロップ
２３ＢはクロックＣＬＫに同期され出力Ｘを”１”駆動
させると、この出力Ｘは入／出力部２４の入／出力パッ
ド２４Ａを通じて上位モジュール３０に伝達されるとと
もに論理演算部２３ＡのＡ端子に再び帰還して”１”で
駆動される。
【００１７】従って、次のクロックＣＬＫが入った時、
論理演算器２３Ａでフリップフロップ２３Ｂの出力Ｘが
駆動される時間は一クロックＣＬＫの間である。
論理演算器２３Ａでフリップフロップ２３Ｂの出力Ｘが
駆動される時間は一クロックＣＬＫの間である。
【００１８】前述したものを式で表すと、下記式（式
１）のようである。
１）のようである。
【００１９】 Ｘ＝ＤＡＴＡ１＊ＣＮＴ１＊〜Ｘ・・・・・・（式１） （ここで、＊はロジックＡＮＤ、〜Ｘは一クロックの間
に伝送される出力Ｘ） 反面、上位モジュール３０でデータｄａｔａ１を受けて
システムバス１０にデータＤＡＴＡ１を伝送する場合、
上位モジュール３０でデータｄａｔａ１が入ると、この
入力されたデータｄａｔａ１は入／出力部２４の入／出
力パッド２４Ａを通じて結合論理部２３の内部に伝達さ
れる。
に伝送される出力Ｘ） 反面、上位モジュール３０でデータｄａｔａ１を受けて
システムバス１０にデータＤＡＴＡ１を伝送する場合、
上位モジュール３０でデータｄａｔａ１が入ると、この
入力されたデータｄａｔａ１は入／出力部２４の入／出
力パッド２４Ａを通じて結合論理部２３の内部に伝達さ
れる。
【００２０】この際に、前記入力データｄａｔａ１が結
合論理部２３内の論理演算器２３ＡのＥ端子に接続され
たとすると、フリップフロップ２３Ｂに接続された論理
演算器２３Ａの出力が駆動されるためには上位モジュー
ル３０でシステムバス１０にデータを伝送しようとする
時に出す制御信号ＣＮＴ２が駆動され、又、論理演算器
２３ＡのＡ端子に接続されたフリップフロップ２３Ｂの
出力Ｘがローである場合である。
合論理部２３内の論理演算器２３ＡのＥ端子に接続され
たとすると、フリップフロップ２３Ｂに接続された論理
演算器２３Ａの出力が駆動されるためには上位モジュー
ル３０でシステムバス１０にデータを伝送しようとする
時に出す制御信号ＣＮＴ２が駆動され、又、論理演算器
２３ＡのＡ端子に接続されたフリップフロップ２３Ｂの
出力Ｘがローである場合である。
【００２１】ここで、前記Ａ端子に接続されたフリップ
フロップ２３Ｂの出力Ｘは上位モジュール３０からデー
タｄａｔａ１が入る前の初期状態がローであるので、論
理演算器２３Ａでフリップフロップ２３Ｂに入る信号
は”１”で駆動される。
フロップ２３Ｂの出力Ｘは上位モジュール３０からデー
タｄａｔａ１が入る前の初期状態がローであるので、論
理演算器２３Ａでフリップフロップ２３Ｂに入る信号
は”１”で駆動される。
【００２２】一方、論理演算器２３Ａでフリップフロッ
プ２３Ｂに入る信号が駆動され、前記フリップフロップ
２３ＢがクロックＣＬＫに同期されて出力を”１”で駆
動させると、この出力Ｘは入／出力部２１の入／出力パ
ッド２１Ａを通じてシステムバス１０に伝達されるとと
もに論理演算部２３ＡのＡ端子に再び帰還して”１”で
駆動される。
プ２３Ｂに入る信号が駆動され、前記フリップフロップ
２３ＢがクロックＣＬＫに同期されて出力を”１”で駆
動させると、この出力Ｘは入／出力部２１の入／出力パ
ッド２１Ａを通じてシステムバス１０に伝達されるとと
もに論理演算部２３ＡのＡ端子に再び帰還して”１”で
駆動される。
【００２３】従って、次のクロックＣＬＫが入った時、
論理演算器２３Ａでフリップフロップ２３Ｂに接続され
る信号は”１”で駆動されないので、次のクロックＣＬ
Ｋでフリップフロップ２３Ｂの出力Ｘは”１”で駆動さ
れない。
論理演算器２３Ａでフリップフロップ２３Ｂに接続され
る信号は”１”で駆動されないので、次のクロックＣＬ
Ｋでフリップフロップ２３Ｂの出力Ｘは”１”で駆動さ
れない。
【００２４】即ち、前記フリップフロップ２３Ｂの出力
Ｘが駆動される時間は一クロックＣＬＫの間である。
Ｘが駆動される時間は一クロックＣＬＫの間である。
【００２５】前述したものを式で表すと、下記式（式
２）のようである。
２）のようである。
【００２６】 Ｘ＝ｄａｔａ１＊ＣＮＴ２＊〜Ｘ・・・・・・（式２） （ここで、ＣＮＴ２はトライステートゲートＧ１のトラ
イステート制御端子（Tri-state Control termina1）で
あるＴにも印加される） 従って、前記式（式１、式２）を総合すると、フリップ
フロップ２３Ｂから出力される信号Ｘは下記式（式３）
のようである。
イステート制御端子（Tri-state Control termina1）で
あるＴにも印加される） 従って、前記式（式１、式２）を総合すると、フリップ
フロップ２３Ｂから出力される信号Ｘは下記式（式３）
のようである。
【００２７】 Ｘ＝（ＤＡＴＡ１＊ＣＮＴ１＋ｄａｔａ１＊ＣＮＴ２）＊〜Ｘ・・・（式３） （ここで、＋はロジックＯＲである） 同一方法でシステムバス１０を通じてデータＤＡＴＡ２
を受信する場合、フリップフロップ２３Ｄの出力Ｙは下
記式（式４）のように表わされる。
を受信する場合、フリップフロップ２３Ｄの出力Ｙは下
記式（式４）のように表わされる。
【００２８】 Ｙ＝ＤＡＴＡ２＊ＣＮＴ１＊〜Ｙ・・・・・・（式４） 反面、上位モジュール３０からデータｄａｔａ２を伝送
する場合、フリップフロップ２３Ｄの出力Ｙは下記式
（式５）のように表わされる。
する場合、フリップフロップ２３Ｄの出力Ｙは下記式
（式５）のように表わされる。
【００２９】 Ｙ＝ｄａｔａ２＊ＣＮＴ２＊〜Ｙ・・・・・・（式５） （ここで、ＣＮＴ２はトライステートゲートＧ２のトラ
イステート制御端子（tri-state control terminal）で
あるＴにも印加される） 従って、前記式（式４、式５）を総合すると、フリップ
フロップ２３Ｄから出力される信号Ｙは下記式（式６）
のようである。
イステート制御端子（tri-state control terminal）で
あるＴにも印加される） 従って、前記式（式４、式５）を総合すると、フリップ
フロップ２３Ｄから出力される信号Ｙは下記式（式６）
のようである。
【００３０】 Ｙ＝（ＤＡＴＡ２＊ＣＮＴ１＋ｄａｔａ２＊ＣＮＴ２）＊〜Ｙ・・・（式６） （ここで、〜Ｙは一クロックの間に伝送される出力Ｙ） 前記ではＸＩＬＩＮＸ社のＦＰＧＡ（例えば、モデル名
ＸＣ３０９０）がインターフェース機能を遂行すると説
明したが、ＡＬＴＥＲ社のＥＰＭ７２５６系列も使用可
能である。
ＸＣ３０９０）がインターフェース機能を遂行すると説
明したが、ＡＬＴＥＲ社のＥＰＭ７２５６系列も使用可
能である。
【００３１】
【発明の効果】以上詳細に説明したように、本発明は、
プログラム可能単一チップを使用してデータバスと上位
モジュール間のバスインターフェース論理を実現するこ
とにより回路設計時の設計面積を減らすことができ、雑
音及びチップの不良率等を最小化することができるの
で、システムを安定化して製品の性能及び信頼性を向上
し得る効果がある。
プログラム可能単一チップを使用してデータバスと上位
モジュール間のバスインターフェース論理を実現するこ
とにより回路設計時の設計面積を減らすことができ、雑
音及びチップの不良率等を最小化することができるの
で、システムを安定化して製品の性能及び信頼性を向上
し得る効果がある。
【図１】本発明のバスインターフェース論理集積回路が
使用される全体ブロック構成図である。
使用される全体ブロック構成図である。
【図２】図１の詳細回路構成図である。
１０ システムバス ２０ プログラム可能チップ ２１、２２、２４、２５ 入／出力部 ２３ 結合論理部 ２３Ａ、２３Ｃ 論理演算器 ２３Ｂ、２３Ｄ フリップフロップ ３０ 上位モジュール Ｇ 論理安定用バッファ Ｇ１、Ｇ２ トライステートゲート ＲＳ リセット信号 ＥＮ クロックイネーブル信号
Claims (3)
- 【請求項１】 システムバス（１０）と上位モジュール
（３０）間にインターフェース回路を実現することにお
いて、プログラム可能チップ（２０）を使用してインタ
ーフェース回路を実現し、プログラム可能チップ（２
０）は上位モジュールの制御信号によりデータ送受信を
始めるようにすることを特徴とするバスインターフェー
ス論理集積回路。 - 【請求項２】 前記プログラム可能チップ（２０）はシ
ステムバス（１０）と上位モジュール（３０）間のデー
タの入力及び出力を選択する入／出力部（２１、２
２）、（２４、２５）と、この入／出力部（２１、２
２）、（２４、２５）間のデータ送受信のために入力さ
れた各変数を論理組合せして必要とする値を出力する結
合論理部（２３）とから構成されることを特徴とする請
求項１記載のバスインターフェース論理集積回路。 - 【請求項３】 前記結合論理部（２３）は複数の入力端
を通じて入力される変数を論理組合せして出力する論理
演算器（２３Ａ、２３Ｃ）と、この論理演算器（２３
Ａ、２３Ｃ）の出力をクロック信号（CLK ）の同期によ
り受けてデータを出力するフリップフロップ（２３Ｂ、
２３Ｄ）とから構成されることを特徴とする請求項２記
載のバスインターフェース論理集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930029293A KR960008140B1 (ko) | 1993-12-23 | 1993-12-23 | 버스 인터페이스 논리 집적 회로 |
| KR93-29293 | 1993-12-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0822432A true JPH0822432A (ja) | 1996-01-23 |
Family
ID=19372337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6313623A Pending JPH0822432A (ja) | 1993-12-23 | 1994-12-16 | バスインターフェース論理集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5521537A (ja) |
| JP (1) | JPH0822432A (ja) |
| KR (1) | KR960008140B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6477611B1 (en) | 1999-04-16 | 2002-11-05 | Accellent Systems Inc. | Field-configurable, adaptable and programmable input/output bus interface and method |
| US8910036B1 (en) * | 2011-03-04 | 2014-12-09 | Inkling Systems, Inc. | Web based copy protection |
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| JPS5790760A (en) * | 1980-11-26 | 1982-06-05 | Sanyo Electric Co Ltd | Data delivering method of microcomputer |
| JPS63173459A (ja) * | 1987-01-12 | 1988-07-18 | Toshiba Corp | 画像情報フアイル装置 |
| JPH0363777A (ja) * | 1989-08-01 | 1991-03-19 | Mitsubishi Electric Corp | マイクロコンピュータ装置 |
| JPH03288249A (ja) * | 1990-04-04 | 1991-12-18 | Mitsubishi Electric Corp | Ｖｍｅバス汎用インタフエース回路 |
Family Cites Families (7)
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|---|---|---|---|---|
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