JPH0812214B2 - 相関式時間差計 - Google Patents

Description

【発明の詳細な説明】

〔産業上の利用分野〕 この発明は、互いに相関を有する２つの信号の相互時
間差を計測する相関式時間差計であつて、時間差測定の
自己試験機能を備えた流量計用途の相関式時間差計に関
するものである。 〔従来の技術〕 第２図は従来の相関式時間差計の相関関数演算部の構
成を示すブロツク図である。ここでは、説明を容易にす
るために、アナログ入力信号を２値化処理し、積演算の
代りに排他的論理和の否定回路を用いた、最も簡単な装
置について説明する。 図において、（１）はクロック発振器、（1a）はクロ
ツク発振器（１）が出力するクロツク信号φ_１を送る信
号線、（1b）はクロツク発振器（１）の他の出力で、上
記クロツク信号φ_１と同一周波数で位相が若干遅れたク
ロツク信号φ_２を送る信号線である。（２）はクロツク
信号φ_１をクロツク入力とするカウンタで、（2a）はカ
ウンタ（２）のカウント出力信号線、（2b）はカウンタ
（２）が最大カウント値になつたときに出力されるキヤ
リ信号線である。なお、このカウンタ（２）は後述のシ
フトレジスタ（５）のビツト数に等しい数を法とするカ
ウントを行う。（３）はアナログ信号Ａを信号線（3a）
より入力し、その極性の正負に従つて正なら“1"、負な
ら“0"の２値信号を信号線（3b）に出力するコンパレー
タ、（４）はアナログ信号Ｂを信号線（4a）より入力
し、その極正の正負に従つて正なら“1"、負なら“0"の
２値信号Ｂを信号線（4b）に出力するコンパレータ、
（５）はコンパレータ（３）が出力する２値信号をデー
タ入力とし、信号線（2b）上のキヤリ信号をクロツク入
力としてシフトを行うシフトレジスタ、（６）は信号線
（2a）上のカウント出力信号を選択指令信号として入力
しシフトレジスタ（５）の出力信号の中の１つの信号を
選択して出力するマルチプレクサ、（6a）はマルチプレ
クサ（６）の出力信号線、（７）は信号線（2b）上のキ
ヤリ信号をトリガ入力としてコンパレータ（４）が出力
する２値信号を記憶するラツチ、（7a）はラツチ（７）
の出力信号線、（８）及び（９）は、それぞれ、ラツチ
（７）の出力信号及びマルチプレクサ（６）の出力信号
を、クロツク信号φ_２を共通のトリガ入力として記憶す
るラツチ、（10）は信号線（5a）からのラツチ（８）の
出力信号と信号線（9a）からのラツチ（９）の出力信号
（9a）を入力とし、これらの排他的論理和の否定論理を
相関信号として信号線（10a）に出力するENOR（ExClusi
ve NOR）回路、（11）はENOR回路（10）が出力する相関
信号を入力し、カウンタ（２）から信号線（2c）を介し
て入力されるキヤリ信号の制御の下にそのピーク位置を
検出するピーク位置演算器である。 次に動作について説明する。 アナログ信号Ａ及びアナログ信号Ｂは、それぞれ、コ
ンパレータ（３）及びコンパレータ（４）に入力され、
極性の正負に従つて正なら“1"、負なら“0"に２値化さ
れてそれぞれ信号線（3b）及び（4b）上に２値信号を出
力する。これらの２値信号は、それぞれ、周期的に発生
されるカウンタ（２）から信号線（2b）ヘのキヤリ信号
をトリガとしてシフトレジスタ（５）及びラツチ（７）
に取り込まれる。 以上の動作が繰り返されることによつて、シフトレジ
スタ（５）には、このシフトレジスタ（５）のビツト数
と信号線（2b）上のキヤリ信号の周期との積だけの時間
の過去のアナログデータが２値化されて蓄積される。 一方、キヤリ信号の一周期の間には、クロツク信号φ
_１に同期して順次カウントアツプするカウント（２）の
カウント出力信号が、マルチプレクサ（６）の選択指令
信号としてマルチプレクサ（６）に与えられる。これに
よりクロツク信号φ_１に同期してシフトレジスタ（５）
の先頭ビツトから末尾のビツトまでが順次マルチプレク
サ（６）によつて選択され、信号線（6a）上の出力信号
はクロツク信号φ_２をトリガとしてラツチ（９）に取り
込まれる。また、先に信号線（4b）よりラツチ（７）に
取り込まれた信号も上記クロツク信号φ_２をトリガとし
て信号線（7a）からラツチ（８）に取り込まれる。ラツ
チ（８）の出力信号とラツチ（９）の出力信号はENOR
（10）に入力されて互いに比較され、一致していれば
“1"、異つていれば“0"を出力する。 ここで、２つのラツチ（８）及び（９）はマルチプレ
クサ（６）の出力信号をタイミングをそろえてENOR回路
（10）に与える目的で設けられたもので、マルチプレク
サ（６）への選択指令信号よりわずかに遅れたクロツク
信号φ_２を用いて、ラツチ（８）及び（９）の出力を更
新する。これら２つのラツチ（８）及び（９）は、信号
処理速度が低速である時は省略して構成されることもあ
る。 次に、互いに相関を有する２つのアナログ入力信号Ａ
及びＢのうち、アナログ信号Ａが時間的に先行している
ものとすると、マルチプレクサ（６）が、シフトレジス
タ（５）に保持されているデータの中で、この先行時刻
に対応するビツト位置の付近を選択して読出している時
に、ENOR回路（10）への２つの入力信号が一致する確
率、即ち、信号線（10a）上の相関信号に“1"が出力さ
れる確率、が高く、他の時間帯では、相関が低くなるた
め、相関信号（10a）に“1"が出力される確率が低くな
る。このように、ENOR回路（10）の出力では、アナログ
信号Ａ及びアナログ信号Ｂの相互時間差に対応する時間
帯で“1"が存在する確率が増加する。このENOR回路（1
0）の出力信号の変化は、２つのアナログ入力信号Ａ及
びＢの相互相関関数を近似的に現わしている。 そして、この信号線（10a）上の相関信号は、ピーク
位置演算器（11）に入力される。このピーク位置演算器
（11）は、カウンタ（２）から信号線（2c）を介したキ
ヤリ信号を制御信号として、ENOR回路（10）から次々と
送られてくる相関信号の時間的なピーク位置を検出し、
２つのアナログ入力信号Ａ及びＢの時間差を算出する。
この演算器（11）における算出過程は周知であるので説
明は省略する。 すなわち、ENOR回路（10）の出力は、２つのアナログ
信号Ａ及びＢがある時間を保ち、完全に同じ変化をして
いる状態では、コンパレータ（３）の出力と全く同じ形
となる。しかし、一般的には、２つの信号がある時間を
保ちながら全く同じになることはなく、揺らぎ、歪み、
鈍り等の原因により、アナログ信号Ｂはアナログ信号Ａ
とは若干異なったものになっている。このため、ENOR回
路（10）の出力は、コンパレータ（３）の出力と全く同
じにならない。しかし、ENOR回路（10）の出力は、２つ
の信号の時間差に相当する時間領域で一致する確率、つ
まり出力が１になる確率が高くなり、それ以外の時間領
域で０の確率が高くなる。このENOR回路（10）の出力は
ディジタル的な信号として得られるが、アナログフィル
タ等の平均化手法を通すことにより、時間軸での確率分
布を示すものを得ることができ、ピーク位置演算器11に
より確率分布のピーク位置と現時点との時間差を求める
ことによって、２つのアナログ信号Ａ及びＢの時間を算
出することができる。 〔発明が解決しようとする問題点〕 従来の相関式時間差計は以上のようにシフトレジスタ
（５）のビツト数によつて規定された測定範囲を有する
ように構成されているので、時間差測定の試験をするた
めには、時間差が明らかな２つの信号Ａ及びＢを外部か
ら入力して、演算器（11）で演算されたピーク位置が両
信号Ａ及びＢの予め決められた時間差に相当か否かをチ
エツクすることが行われ、このとき、高精度な時間差を
持つた２つの信号Ａ及びＢを入力することが困難であつ
た。また、試験のために時間差をもつた２つの信号を生
成する装置が必要で試験が煩雑になり時間がかかるなど
の問題点があつた。 この発明は、上記のような問題点を解消するためにな
されたもので、精度の高い時間差測定の自己試験を容易
に実施することができる相関式時間差計を得ることを目
的とする。

【問題点を解決するための手段】

この発明に係る相関式時間差計は、第１アナログ信号
を２値化して時系列に記憶するシフトレジスタ、該シフ
トレジスタのビット内容を選択する選択手段、上記第１
アナログ信号と相互時間差を有する第２アナログ信号を
２値化した信号と上記選択されたビット内容の信号とを
入力する一致検出手段、及びこの一致検出手段のくり返
し出力から上記相互時間差を検出するピーク位置演算器
を備えた相関式時間差計において、上記一致検出手段の
一方の入力として上記第２アナログ信号の２値化した信
号または上記シフトレジスタの中間ビット出力信号のい
ずれかを選択する信号切換手段と、該信号切換手段に切
換指令信号を送るとともに上記ビット内容の選択開始位
置を任意に指示する制御信号を上記選択手段に与える制
御器とを備えたものである。

【作用】

この発明における相関式時間差計では、時間差測定の
試験前には、制御器からの切換信号により、シフトレジ
スタの中間ビット出力信号が時間的に遅れて発生する信
号として信号切換手段から出力されて一致検出手段に入
力されると共に、制御器からの制御信号により、データ
の読み出しを開始するシフトレジスタのビット位置が任
意に設定され、ピーク位置演算器にて２つの入力信号の
時間差が求められ、求められた時間差と最終的な時間差
とを比較することで、設定時間差と実測時間差とが一致
しているか否かの時間差測定の自己試験を行う。 〔発明の実施例〕 以下、この発明の一実施例を第１図について説明す
る。 図において、（20）は外部からの指示によりカウント
開始の初期値を設定することができるカウンタ，（5a）
はシフトレジスタ（５）の出力信号線の１つで中間ビツ
トを出力する信号線、（12）はコンパレータ（４）が信
号線（4b）に出力する２値信号をラツチ（７）にセツト
するか、上記信号線（5a）上の中間ビツト出力信号をラ
ツチ（７）にセツトするかを選択する信号切換手段とし
ての信号選択スイツチ、（13）は信号選択スイツチ（1
2）に信号線（13a）より切換信号を与えるとともに、カ
ウンタ（20）のカウント開始の初期値を指示する制御信
号を信号線（13b）上に出力する制御器である。その他
の構成は第２図の従来例と同様である。 次に、具体的な動作について説明する。 アナログ信号Ａとアナログ信号Ｂの時間差を測定する
時は、制御器（13）が信号線（13a）上に出力する切換
信号に従つて信号選択スイツチ（12）はコンパレータ
（４）からの２値信号を通過させ、制御器（13）から信
号線（13b）への制御信号は活性化されないので、この
ときの動作は、第２図に示した従来例と同じである。 一方、時間差測定の自己試験時には、制御器（13）が
信号線（13a）に出力する切換信号によつて信号選択ス
イツチ（12）は、シフトレジスタ（５）の出力信号線の
１つである信号線（5a）上の中間ビツト出力信号を通過
させるように切換わり、ラツチ（７）へ入力する。同時
に、制御器（13）から信号線（13b）への制御信号によ
つてカウンタ（20）のカウント開始値を決める。即ち、
マルチプレクサ（６）がデータの読み出しを開始するシ
フトレジスタ（５）のアドレス、即ち、ビツト位置が決
定される。この他の動作は、第２図に示した従来例と同
様である。 以上の状態で、ENOR回路（10）において相関演算を実
施した場合、マルチプレクサ（６）が、シフトレジスタ
（５）が保持しているデータの中で、信号選択スイツチ
（12）に信号線（5a）から入力される中間ビツト出力信
号付近のデータを選択して読み出しているとき、ENOR回
路（10）から出力される相関信号が“1"になる確率が高
くなる。このとき、ENOR回路（10）への信号線（8a）及
び（9a）上の２つの入力信号の時間差は、マルチプレク
サ（６）がシフトレジスタ（５）に対してデータの読み
出し指令を開始したビツト位置と信号線（5a）上の中間
ビツト出力信号のビツト位置とのビツト差に、信号線
（2b）上のキヤリ信号の周期を乗ずることにより求ま
り、ピーク位置演算器（11）が最終的に出力する時間差
と、前記計算値により求められる時間差とをピーク位置
演算器（11）内で比較することで、設定時間差と実測時
間差とが一致しているか否かの時間差測定の自己試験が
実施できる。 ここで、シフトレジスタ（５）の中間ビツト出力信号
をENOR回路（10）の片方の入力線（8a）上の入力信号と
して扱うことは、２つの入力信号間に時間差を与えるこ
とと等価である。 また、本発明において、時間差の計算値は、簡単な差
及び積計算で求まり、その精度は、クロツク発振器
（１）のクロツク出力、カウンタ（20）、シフトレジス
タ（５）等の動作時間の影響しか受けない。したがつ
て、高精度な時間差データが得られるので、高精度な時
間差測定の試験が実施できる。また、マルチプレクサ
（６）がデータの読み出しを開始するシフトレジスタの
ビツト位置を変化させることにより、種々の時間差の値
に対して時間差測定の試験が可能となる。 なお、上記実施例では、時間的に遅れて発生する信号
の信号切換手段の具体例として、信号選択スイツチを用
いた場合について説明したが、リレー等の開閉装置、マ
ルチプレクサ等の入力選択装置、あるいはゲート回路で
あつてもよく、上記実施例と同様の効果を奏する。 また、上記実施例では、入力信号を時系列に記憶する
手段としてシフトレジスタ、データを１ビツトずつ読み
出す手段としてマルチプレクサを用いた場合について説
明したが、入力信号を時系列に記憶する手段としてICメ
モリ等の記憶素子を用い、カウンタの出力信号を該記憶
素子のアドレス信号として用いることによつても、同様
の効果を得ることができる。 〔発明の効果〕 以上の様に、この発明によれば、相関演算を実施する
２つの信号間に、簡単な計算で求まる精度の高い時間差
を生成する手段を備えたので、精度の高い時間差を持つ
た２つの信号を得るのが容易で、また、該信号を得るた
めの外部装置も不要となり、したがつて、精度の高い時
間差測定の試験が、短時間で容易に実施できる効果があ
る。

【図面の簡単な説明】

第１図はこの発明の一実施例である相関式時間差計の相
関関数演算部のブロツク図、第２図は従来の相関式時間
差計の相関関数演算部のブロツク図である。 （20）はカウンタ、（3a）はアナログ信号Ａ、（4a）は
アナログ信号Ｂ、（５）はシフトレジスタ、（5a）は中
間ビツト信号線、（６）はマルチプレクサ、（10）はEN
OR回路、（11）はピーク位置演算器、（12）は信号選択
スイツチ、（13）は制御器である。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (7)

【特許請求の範囲】
1. 【請求項１】第１アナログ信号を２値化して時系列に記
   憶するシフトレジスタ、該シフトレジスタのビット内容
   を選択する選択手段、上記第１アナログ信号と相互時間
   差を有する第２アナログ信号を２値化した信号と上記選
   択されたビット内容の信号とを入力する一致検出手段、
   及びこの一致検出手段のくり返し出力から上記相互時間
   差を算出するピーク位置演算器、を備えた相関式時間差
   計において、上記一致検出手段の一方の入力として上記
   第２アナログ信号の２値化した信号または上記シフトレ
   ジスタの中間ビット出力信号のいずれかを選択する信号
   切換手段と、該信号切換手段に切換指令信号を送るとと
   もに上記ビット内容の選択開始位置を任意に指示する制
   御信号を上記選択手段に与える制御器と、を備えたこと
   を特徴とする相関式時間差計。
2. 【請求項２】上記選択手段は、上記シフトレジスタの１
   ビットを通過させるマルチプレクサと、該通過を選択す
   る信号を生成するカウンタと、で構成され、該カウンタ
   は任意の初期値からカウントを開始するものである特許
   請求の範囲第１項記載の相関式時間差計。
3. 【請求項３】上記信号切換手段は信号選択スイッチであ
   る特許請求の範囲第１項又は第２項記載の相関式時間差
   計。
4. 【請求項４】上記信号切換手段は開閉装置である特許請
   求の範囲第１項又は第２項記載の相関式時間差計。
5. 【請求項５】上記信号切換手段は入力選択装置である特
   許請求の範囲第１項又は第２項記載の相関式時間差計。
6. 【請求項６】上記信号切換手段はゲート回路である特許
   請求の範囲第１項又は第２項記載の相関式時間差計。
7. 【請求項７】上記一致検出手段はENOR回路である特許請
   求の範囲第１項又は第２項記載の相関式時間差計。