JPS61254864A - 相関式時間差計 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、互いに相関を有する一つの信号の相互時間
差を計測する相関式時間差計であって、時間差測定の自
己試験機能を備えた流量計用途の相関式時間差計に関す
るものである。

〔従来の技術〕

第２図は従来の相関式時間差計の相関関数演算部の構成
を示すブロック図である。ここでは、説明を容易にする
ためＫ、アナログ入力信号をコ値化処理し、積演算の代
シに排他的論理和の否定回路を用いた、最も簡単な装置
について説明する。

図において、（１）はクロック発振器、（／ａ）はクロ
ック発振器（１）が出力するクロック信号φ、を送る信
号線、（／ｂ）はクロック発振器（１）の他の出力で、
上記クロック信号φ、と同一周波数で位相が若干遅れた
クロック信号φ１を送る信号線である。

（２）はクロック信号φ７をクロック入力とするカウン
タで、（コａ）はカウンタ（２）とカウント出方信号線
、（コｂ）はカウンタ（２）が最大カウント僅になった
ときに出力されるキャリ信号線である。なお、このカウ
ンタ（２）は後述のシフトレジスタ（ｊ）のビット数に
等しい数を法とするカウントを行う。

（３）はアナログ信号Ａを信号線（３ａ）よシ入力し、
その極性の正負に従って正なら′／”、負なら′″０″
のコ値信号を信号線（３ｂ）に出力するコンパレータ、
（りはアナログ信号Ｂを信号線（４’ａ）よシ入力し、
その極性の正負に従って正なら”／″、負なら′Ｑ”の
コ値信号Ｂを信号線（ｓｂ）に出力するコンパレータ、
　　（Ｓ）はコンパレータ（、？）力出力するコ値信号
をデータ入力とし、信号線（コｂ）上のキャリ信号をク
ロック入力としてシフトを行うシフトレジスタ、（６）
は信号線（コａ）上のカウント出力信号を選択指令信号
として入力しシフトレジスタＤ）の出力信号の中の７つ
の信号を選択して出力するマルチプレクサ、　　（４ａ
）はマルチプレクサ（６）の出力信号線、（７）は信号
線（コｂ）上のキャリ信号をトリガ入力としてコンパレ
ータ（りが出力するコ値信号を記憶するラッチ、（７ａ
）はラッチ（７）の出力信号線、（１）及び（９）は、
それぞれ、ラッチ（７）の出力信号及びマルチプレクサ
（６）の出力信号を、クロック信号φ１を共通のトリガ
入力として記憶するラッチ、（１０）は信号線（！ａ）
からの２ツチ（ｔ’）の出方信号と信号線（９ａ）から
のラッチ＜ｑ＞の出力信号（９ａ）を入力とじ、これら
の排他的論理和の否定論理を相関信号として信号線（１
０ａ）に出力するＥＮＯＲ（ＥｘｃｌｕｓｉｖｅＮＯＲ
）回路、（／ｌ）はＥＮＯＲ回路（１０）が出方する相
関信号を入力し、カウンタ（−）から信号線（ＵＣ）を
介して入力されるキャリ信号の制御の下にそのピーク位
置を検出するピーク位置演算器である。

次に動作について説明する。

アナログ信号Ａ及びアナログ信号Ｂは、それぞれ、コン
パレータ（，７）及びコンパレータ（すに入力され、極
性の正負に従って正なら”／″、負なら１０″にコ値化
されてそれぞれ信号線（３ｂ）及び（４ｔｈ）上にコ値
信号を出力する。これらのコ値信号は、それぞれ、周期
的に発生されるカウンタ（２）から信号線（２ｂ）への
キャリ信号をトリガとしてシフトレジスタ（ヨ）及びラ
ッチ時間差計。（４）に取シ込まれる。

以上の動作が繰シ返されることＫよって、シフトレジス
タ（１）には、このシフトレジスタ（５）のビット数と
信号線（Ｊｂ）上のキャリ信号の周期との積だけの時間
の過去のアナログデータがコ値化されて蓄積される。

一方、キャリ信号の一周期の間には、クロック信号φ、
に同期して順次カウントアツプするカウンタ（２）のカ
ウント出力信号が、マルチプレクサ（Ａ）の選択指令信
号としてマルチプレクサ（６）に与えられる。これによ
ルクロック信号φ、に同期してシフトレジスタ（３）の
先頭ビットから末尾のビットまでが順次マルチプレクサ
（６）Ｋよって選択され。

信号線（６ａ）上の出力信号はクロック信号φユをトリ
ガとしてラッチ（デ）に取シ込まれる。また、先に信号
線（＋ｂ）よシラッチ（７）に取シ込まれた信号も上記
クロック信号φ、をトリガとして信号線（りａ）からラ
ッチ（ｒ）に取シ込まれる。２ツチ（７）の出力信号と
ラッチ（９）の出力信号はＥｙｉｏＲ（／のに入力され
て互いに比較され、一致していれば”／″、異っていれ
ば′″０″を出力する。

ここで、１つのラッチ（ｒ）及び（９）はマルチプレク
サ（６）の出力信号を一定周期でｌＮＯＲ回路（１０）
に与える目的で設けられたもので、マルチプレクサ（６
）への選択指令信号よシわずかに遅れたクロック信号φ
ユを用いて、ラッチ（ｔ）及ヒ（９）の出力を更新する
。これら一つのラッチ（１）及び（９）は、信号処理速
度が低速である時は省略して構成されることもある。

次Ｋ、互いに相関を有する一つのアナログ入力信号Ａ及
びＢのうち、アナログ信号Ａが時間的に先行しているも
のとすると、マルチプレクサ（６）が、シフトレジスタ
（！ｒ）に保持されているデータの中で、この先行時刻
に対応するビット位置の付近を選択して読出している時
に、ＩＩＢＮＯＲ回路（／のへの２つの入力信号が一致
する確率、即ち、信号線（１０ａ）上の相関信号にＩＩ
　／　ｌ’ｌが出力される確率。

が高く、他の時間帯では、相関が低くなるため、相関信
号（１０ａ）に′／”が出力される確率が低くなる。こ
のように、ｌＮＯＲ回路（１０）の出力では、アナログ
信号Ａ及びアナログ信号Ｂの相互時間差に対応する時間
帯で′／”が存在する確率が増加する。このｌＮＯＲ回
路（１０）の出力信号の変化は、一つのアナログ入力信
号Ａ及びＢの相互相関関数を近似的に現わしている。

そして、この信号線（１０ａ）上の相関信号は、ピーク
位置演算器（／／）に入力される。このピーク位置演算
器（／／）は、カウンタ（２）から信号線（コＣ）を介
したキャリ信号を制御信号として、ｌＮＯＲ回路（１０
）から次々と送られてくる相関信号の時間的なピーク位
置を検出し、２つのアナログ入力信号Ａ及びＢの時間差
を算出する。この演算器（／／）Ｋおける算出過程は周
知であるので説明は省略する。

〔発明が解決しようとする問題点〕

従来の相関式時間差計は以上のようにシフトレジスタ（
３）のビット数によって規定された測定範囲を有するよ
うに構成されているので、時間差測定の試験をするため
には、時間差が明らかなコつの信号Ａ及びＢを外部から
入力して、演算器（／／）で演算されたピーク位置が両
信号Ａ及びＢの予め決められた時間差に相当か否かをチ
ェックすることが行われ、このとき、高精度な時間差を
持ったコつの信号Ａ及びＢを入力することが困難であっ
た。また、試験のために時間差をもった一つの信号を生
成する装置が必要で試験が煩雑になυ時間がかかるなど
の問題点があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、精度の高い時間差測定の自己試験を容易に
実施することができる相関式時間差計を得ることを目的
とする。

〔問題点を解決するための手段〕

この発明に係る相関式時間差計は、時間的に遅れて発生
する信号として従来の外部から入力される信号を選ぶか
シフトレジスタの中間ビット出力信号を選ぶかを決める
信号切換装置と、該信号切換装置に切換信号を与えると
ともにシフトレジスタからデータの読み出しを開始する
先頭ビット位置を決定する制御器を持ったものである。

〔作用〕

この発明における相関式時間差計の関数演算部では１時
間差測定の試験時には、制御器（／３）からの切換信号
によシ、シフトレジスタ（３）の中間ビット出力信号が
１時間的に連れて発生する信号としてコンパレータ（り
の出力の代わシにｌＮＯＲ回路（／Ｑ）に入力され、さ
らに、制御器（／３）からの指令によ＃）マルチプレク
サ（６）がデータの読み出しを開始するシフトレジスタ
（りのビット位置が任意に設定され、ピーク位置演算器
（／／）にて上記コ信号の時間差が求められる。求めら
れた時間差と、最終的な時間差とを比較して相関式時間
差計の自己試験を行う。

〔発明の実施例〕

以下、この発明の一実施例を第１図について説明する。

図において、（−〇）は外部からの指示によシカラント
開始の初期値を設定することができるカウンタ、（ｒａ
）はシフトレジスタ（ｓ）の出力信号線の７つで中間ビ
ットを出力する信号線、（／λ）はコンパレータ（りが
信号線（ｔＩｂ）に出力するコ値信号をラッチ（７）に
セットするか、上記信号線（５ａ）上の中間ビット出力
信号をラッチ時間差計。

（４）にセットするかを選択する信号切換装置としての
信号選択スイッチ、（／３）は信号選択スイッチ（／２
）に信号線０３ａ）より切換信号を与えるとともに、カ
ウンタ（コＯ）のカウント開始の初期値を指示する制御
信号を信号線（／３ｂ）上に出力する制御器である。そ
の他の構成は第２図の従来例と同様である。

次に、具体的な動作について説明する。

アナログ信号Ａとアナログ信号Ｂの時間差を測定する時
は、制御器（／３）が信号線（／、ｙａ）上に出力する
切換信号に従って信号選択スイッチ（／２）はコンパレ
ータ（りからのコ値信号を通過させ、制御器（／３）か
ら信号線（／、ｙｂ）への制御信号は活性化されないの
で、このときの動作は、第２図に示した従来例と同じで
ある。

一方、時間差測定の自己試験時には、制御器（／３）が
信号線０３ａ）　Ｋ出力する切換信号によって信号選択
スイッチ（／２）は、シフトレジスタ（５）の出力信号
線の７つである信号線（３ａ）上の中間ビット出力信号
を通過させるように切換わり、ラッチ（７）へ入力する
。同時に、制御器（／３）から（１号Ｍ　（／３ｂ＞へ
の制御信号によってカウンタ（−〇のカウント開始値を
決める。即ち、マルチプレクサ（６）がデータの読み出
しを開始するシフトレジスタ（３）のアドレス、即ち、
ビット位置が決定される。この他の動作は、第２図に示
した従来例と同様である。

以上の状態で、Ｉｌｉ；ＮＯＲ回路（１０）において相
関演算を実施した場合、マルチプレクサ（６）が、シフ
トレジスタ（Ｓ）が保持しているデータの中で、信号切
換スイッチ（／２）に信号線（５ａ）から入力される中
間ビット出力信号付近のデータを選択して読み出してい
るとき、ＥＮＯＲ回路（／Ｑ）から出力される相関信号
が”／″になる確率が高くなるよりに設計される。この
とき、ＥＮＯＲ回路（／Ｑ）への信号線（ｇａ）及び（
９ａ）上のａつの入力信号の時間差は、マルチプレクサ
（６）がシフトレジスタ（５）に対してデータの読み出
し指令を開始したビット位置と信号線（３ａ）上の中間
ビット出力信号のビット位置とのビット差に、信号線（
コｂ）上のキャリ信号の周期を乗することによシ求まシ
、ピーク位置演算器（／／）が最終的に出力する時間差
と。

前記計算値により求められる時間差とをピーク位置演算
器（／／）内で比較することで、設定時間差と実測時間
差とが一致しているか否がの時間差測定の自己試験が実
施できる。

ここで、シフトレジスタ（，１）の中間ビット出力信号
をＥＮｏＲ回路（／Ｑ）の片方の入力線（ざａ）上の入
力信号として扱うことは、一つの入力信号間に時間差を
与えることと等価である。

また２本発明において、時間差の計算値は、簡単な差及
び積計算で求まシ、その精度は、クロック発振器（１）
のクロック出力、カウンタ（−〇）。

シフトレジスタ（３）等の動作時間の影響しか受けない
。したがって、高精度な時間差データが得られるので、
高精度な時間差測定の試験が実施できる。また、マルチ
プレクサ（６）がデータの読み出しを開始するシフトレ
ジスタのビット位置を変化させることにより１種々の時
間差の値に対して時間差測定の試験が可能となる。

なお、上記実施例では、時間的に遅れて発生する信号の
信号切換装置の具体例として、信号選択スイッチを用い
た場合について説明したが、リレー等の開閉装置、マル
チプレクサ等の入力選択装置、あるいはゲート回路であ
ってもよく、上記実施例と同様の効果を奏する。

また、上記実施例では、入力信号を時系列に記憶する手
段としてシフトレジスタ、データを／ビットずつ読み出
す手段としてマルチプレクサを用いた場合について説明
したが、入力信号を時系列に記憶する手段としてＩＣ’
メモリ等の記憶素子を用い、カウンタの出力信号を該記
憶素子のアドレス信号として用いることによっても、同
様の効果を得ることができる。

〔発明の効果〕

以上の様に、この発明によれば、相関演算を実施する１
つの信号間に、簡単な計算で求まる精度の高い時間差を
生成する手段を備えたので、精度の高い時間差を持った
コつの信号を得るのが容易で、また、該信号を得るため
の外部装置も不要となシ、したがって、精度の高い時間
差測定の試験が、短時間で容易に実施できる効果がある
。

【図面の簡単な説明】

第１図はこの発明の一実施例である相関式時間差計の相
関関数演算部のブロック図、第１図は従来の相関式時間
差計の相関関数演算部のブロック図である。 （−〇）はカウンタ、（３ａ）はアナログ信号Ａ、（ｕ
ａ）はアナログ信号Ｂ、（Ｓ）はシフトレジスタ。 （＆ａ）は中間ピット信号線、（６）はマルチプレクサ
、　Ｏｏ）はＥＮＯＲ回路、　（／／）はピーク位置演
算器、（／２）は信号切換スイッチ、（／３）は制御器
である。 なお、図中、同一符号は同一、又は相当部分を示す。 市１（Ｘｌ ｈ

Claims (7)

【特許請求の範囲】
1. （１）第１アナログ信号を２値化して時系列に記憶する
   シフトレジスタ、該シフトレジスタのビット内容を選択
   する手段、上記第１アナログ信号と相互時間差を有する
   第２アナログ信号を２値化した信号と上記選択されたビ
   ット内容とを入力する一致検出手段、及びこの一致検出
   手段のくり返し出力から上記相互時間差を算出するピー
   ク位置演算器、を備えた相関式時間差計において、上記
   一致検出手段の一方の入力信号として上記第２アナログ
   信号の２値化した信号及び上記シフトレジスタの中間ビ
   ット出力信号のいずれかを選択する信号切換手段と、該
   信号切換手段に切換指令信号を送るとともに上記ビット
   内容の選択開始位置を任意に指示する制御信号を上記選
   択手段に与える制御器と、を備えたことを特徴とする相
   関式時間差計。
2. （２）上記選択手段は、上記シフトレジスタの１ビット
   を通過させるマルチプレクサと、該通過を選択する信号
   を生成するカウンタと、で構成され、該カウンタは任意
   の初期値からカウントを開始するものである特許請求の
   範囲第１項記載の相関式時間差計。
3. （３）上記信号切換装置は信号選択スイッチである特許
   請求の範囲第１項又は第２項記載の相関式時間差計。
4. （４）上記信号切換装置は開閉装置である特許請求の範
   囲第１項界は第２項記載の相関式時間差計。
5. （５）上記信号切換装置は入力選択装置である特許請求
   の範囲第１項又は第２項記載の相関式時間差計。
6. （６）上記信号切換装置はゲート回路である特許請求の
   範囲第１項又は第２項記載の相関式時間差計。
7. （７）上記一致検出手段はＥＮＯＲ回路である特許請求
   の範囲第１項又は第２項記載の相関式時間差計。