SU717668A1 - Устройство дл контрол блоков пам ти - Google Patents

Description

I

Изобретение относитс  к контрольно-измерительной технике, в частности к устройствам .дл  контрол  блоков пам ти, в том числе больших интегральных схем оперативных запоминающих устройств.

Известно устройство аналогичного назначени  (11. Однако обеспечивает низкую точность измерени  параметров, блоков пам ш.

Наиболее близким из известных устройств дл  контрол  блоков пам ти к изобретению  вл етс  устройство, содержащее блок управлени , программный блок, счетчики адресов, циклов, адресных операций, блоки сравнени  циклов и количества циклов, коммутатор , дешифратор, амплитудно-временной дискриминатор , блоки анализа, формировани  управл ющих сигналов и формировани  адреса 2.

Это устройство осуихествл ет тестовый контроль взаимосв зей между адресными  чейками и между разр дами блоков пам ти, контроль работоспособности адресного комму татора, а также динамический контроль амплитудно-временных параметров с установле-.Ьием области устойчивой работьк При этом известное устройство позвол ет провер ть блоки пам ти динамическими тестами бегающа  1 или О, игахматньш пор док и переменное даклирование

Однако данное устройство не позвол ет с достаточной точностью контролировать амшштудно-временные (динамические) параметры блоков пам ти.

Целью изобретени   вл етс  повышение точности контрол .

Это достигаетс  тем, что в устройство дл  контрол  блоков пам ти, содержащее блокуправлени , подключенный выходами к программному блоку, счетчикам адресов; и циклов и блоку формировани  адресов, а входами - к блокам сравнени адресов и количества циклов и амплитудно-временному дискриминатору , входы которого подключены к контактному блоку и программному блоку , св занному своими выходами со входами счетчика адресов, блоков сравнени  адресов и количества циклов и блоков формировани  чиселИ управл ющих импульсов, причем по37 спедний своими выходами св зан с контактным блоком, дешифратор, коммутатор, блок сравнени  циклов, выход которого подклю н к блоку формировани  чисел, а входы . св заны со счетчиком циклов, имеющим двустороннюю св зь с блоком сравнени  количества циклов, а через блок формировани  адресов - со счетчиком адресов, имеющим двусторо1шюю св зь с блоком сравнени  адресов , введены блоки регистров адреса и чисел , многовходовой элемент ИЛИ и два регистра , первые входы которых и блоков регистров адреса и адсел объединены и подклюэдны к блоку управлени , вторые входы регистров раздельно подключены к блоку управ лени , выход первого регистра подключен ко входу амплитудно-временного дискриминатора, выход второго регистра - .ко входу блока формировани  улрав;) ющнх импульсов, вторы входы блока регистров адреса подключены к , блоку формироваю1Я адреса, а выходы контактному блоку, выходы блока регистров чисел подключены к контактному блоку и амплитудно-временному дискриминатору, а его вторые входы - к блоку формировани  чисел вход которого подключен к вь1зсоду многовхрдового элемента ИЛИ, св занного своими входами с коммутатором, первые входы кото рого подключены k выходам счетчика адресов , св занным со входами блока формировани  адресов, а вторые входы через дешифратор подключены к программному блоку. Структурна  схема устройства дй  контрол  блоков пам ти приведена на чертеже. Устройство содержит блок 1 управлени , включающий программирующий генератор 2 тактовых импульсов и блок 3 синхронизации св занные между собой двусторонней св зью и подключенные своими первыми объеданенны ivffl входами к программному блоку 4, вход которого соединен с выходом блока 3 син хронизации блока 1 управлени , а выходы подключены к счетчику 5 адресов, блоку 6 сравнени  адресов, счетчику 7 циклов, деишфратору . 8, блоку 9 сравнени  количества циклов, блоку 0 формировани  чисел, амплитудно-временному дискриминатору 11 и блоку 12 формировани  управл ющих импуль сов. Счетчик 5 адресов своими выходами подключён ко входам блока 13. формировани  адресов, а счетчик 7 циклов - ко входам блока 14 сравнени  циклов. Устройство содержит также коммутатор 15, входы которого подключены к |,ешифратору 8 и выходам счетчика S .адерсов, св занным со входами блока 13 формировани  адресов, & выходы коммутатора 15 соединены со входами многовходового элемента ИЛИ 16, выход которого подключен ко входу блока 10 формировани  чисел, регистры 17 и 18, блок 19 регистров чисел, блок 20 регистров адреса и контактный блок 21 дл  включени  объекта Проверки, который подключен ко входам амплитудно-временного дискриминатора II, выходам блока 12 формировани  управл ющих импульсов и выходам: блбков 19 и 20 регистров чисел и адреса соответственно. Управл ющие (первые) входы регистров, 17 и 18 и блоков 19 и 20 регистров объединены и. подключены к выходу генератора 2 тактовых импульсов блока 1 Управлени , вторые входы регистров 1.7 и 18 раздельно подключены к выходам блока 3 синхронизации блока 1 управлени . Выход регистра 17 подключен ко входу амплитудно-временного даскримииатора 11, а выход регистра 18 - к блоку 12 формировани  управл ющих импульсов . Входы блоков 19 и 20 подключены соответственно к выходам блоков 10 и 13, причем вход блока 10 формировани  чисел пОдключей к выходу блока 14 сравнени  циклов , вход которого соединен с выходом блока 13 формировани  адресов. Блок 1 управлени  служит дл  координадни работы узлов и блоков устройства при реализации стандартных программ проверки ЗУ (обегающа  1 или О, шахматнцй пор док, и т.д.). В частности, вход щий в его состав программируемый генератор 2 тактовых импульсов Предназначен дл  задани  Периода следовани  указанных импульсов а блок 3 синхронизации синхронизирует работу сче1чиков 5 и 7 адресов и соответственно , регистров 17 и 18 и Яблока 13 формировани  адресов. Программный блок 4 представл ет собой набор N-разр дных регистров пам ти и предназначен дл  хранени  информации, необходимой дл  выполнени  програ мы контрол  параметров ЗУ. данные о реализуемом ал/ор«тме контрол , о размере контролируемого ЗУ, т.е. количестве разр дов адре|са, об области контрол  ЗУ, границами которого  вл етс  начальный и конечный адрес, о длительности периода следовани  импульров синхронизации , о величинах граничных значений считываемого сигнала О и 1 дл  амплитудновременного дискриминатора,о длительности управл ющих импульсов и их задержке относительно импульсов синхронизации ;б длительности контролируемого параметра, например времени выборки, о пор дке прохождени  информации на входы контролируемого ЗУ пр мой или инверсной. Ин4)О{1мащ1Я в программный блок 4 может быть занесена из ЭВМ или с пульта управлени  (на чертеже не показаны). 5 Счетчики 5 и 7 адресов и циклов соответ ственно представл ют собой N-разр дные лвойные счетчики. Счетчик 5 предназначен дл  выбора  чейки и формировани  кода адреса выбираемой  чейки контрол , а счет-чик 7 - дл  подсчета количества циклов при реализации алгоритмов контрол  бегающа  или О и марширующа  или О. Блоки 6, 14 и 9 сравнени  адресов, ujttcлов и количества циклов соответственно пре ставл ют собой цифровые компараторы пора р дного сравнени  двоичных чисел, причем блок 6 сравнени  адресов предназначен дл  сравнени  двоичного кода счетчика 5 адресов с кодам, задаваемым программным блоком 4, блок 14 сравнени  циклов предназначен дл  сравнени  кода счетчика 5 адресов (св зь осуществл етс  через блок 13 формировани  адресов) с кодом счетчика 7 циклов и формировани  команды длА блока 10 формировани  чисел на изменение, числовой информации (пр мой на инверснуто или наоборот) и блока 1 управлени  - на изменение режима записи на считывание или наоборот, при реализации алгоритмов контрол  бегающа  1 или О и марширующа  Г или О. Блок 9 сравнени  количества циклов пред назначен дл  определени  момента достижени  счетчиком 7 циклов адреса конечной  чейки и формировани  сигнала окончание контрол  в блок 3 синхронизации блока 1 упра11лени . Дещифратор 8 предназначен дл  управлени коммутатором 15, который осуществл ет подключение выходов разр дов счетчика 5 адресов к соответствующим входам схемы ИЛИ 16 и тем самым обеспечивает прохожд iffle сигнала с выбранного разр да счетчика. 5 адресов на вход блока 10 формировани  чисел, выполненного на элементе ИЛИ и двух двоичных счетчиках.... Амплитудно-временной дискриминатор 11 представл ет собой два аналоговых компаратора с четырехвходовыми схемами И на выходе. Один из компараторов предназначен дл  сравнени  амплитуды выходного уровн  с заданным опорным уровнем 1, а второй - с уровнем О. Посредством схем И фиксируетс  момент сравнени . Блок 12 формировани  управл ющих импульсов выполнен на регистре, двух цифроьых компараторах и двух двоично-дес тичных счетчиках. Блок 12 предназначен дл  формировани  импульсов с заданной задерж кой относительно импульса пуска и с задан ной длительностью. Блок 13 формировани  адресов представл ет собой дещифратор, два инвертора и коммутатор и предназначен дл  выработки адреса соответствующей  чейки контрол  в соответствии с заданным алгоритмом. Регистры 17 и 8 выполнены на Д-триггерах и предназначены дл  управлени  работой амплитудно-временного дискриминатора Ни блока 2 формировани  управл ющих импульсов соответственно . Блоки 19 и 20 регистров чисел и адреса соответственно также выполнены на Д-триггерах и служат дл  последовательного приёма информации контрол  и последующей одновременной передачи ее на контролируемый объект, помещенный в контактный блок 21. Устройство работает следующим образом. Контроль параметров складываетс  из двух этапов, первый из которых  вл етс  подготовительным, когда в узлы и блоки устройства заноситс  необходима  информаци  в соответствии с требуемым алгоритмом контрол . На втором этапе происходит перезапибь этой информации в Д-триггеры регистров 7 и 18 и блоков 19 и 20 регистров, передача ее на входы контролируемого объекта и собственно измерение соответствующего параметра . По сигналу разрещени  от программного блока 4 на реал 1зацию требуемого алгоритма проверки на выходах блока 3 блока 1 управлени  устанавливаютс  следующие сигналы: шгнал разрешени  на работу счетчика 5 адресов; запрещение работы счетчика 7 циклов; разрешение формировани  сигналов записи информации посредством блока 12 формировани  управл ющих импульсов (сигнал из блока 3 синхронизации на вход блока 2 поступает через регистр 18), запрещение работы амплитудно-временного дискриминатора 11 (через регистр 17), разрешение на формирование адреса  чейки контрол  в соответ- . ствии с реализуемым алгоритмом. По получении сигнала с блока 3 синхронизации счетчики 5 и 7 адресов и циклов устанавливаютс  в состо ни , соответствующие коду, адреса начальной  чейки контрол . Код адреса начальной  чейки контрол  с выходов разр дов счетчика 5 адресов поступает на входы блока 13 формировани  адресов, который по сигналу, поступившему из блока 3 синхронизации, формирует на своих выходах адрес начальной  чейки контрол . По сигналу с программного блока 4 блок 10 формировани  чисел, в соответствии с реализуемым алгоритмом проверки, формирует на выходах необходимую числовую информацию .

Таким образом .на первом подготовительIHOM , этапе ссзтцествл етс  формирование ин (|х)рмации контрол  дл  записи ее в начальную  чейку пам ти объекта проверки. Эта информаци  устанавливаетс  на входах блоков 19 и 20 регистров чисел и адреса. Перезапись этой информации в регистры блоков 19 и 20 и вьщача ее в  чейку пам ти осуществл етс  следующим образом.

Сигналом начало контрол  от программного блока 4 осуществл етс  запуск програмируембго генератора 2 тактовых импульсов блока 1 управлени . Генератор 2 формирует тактовы импульсы, период следовани  которых равен длительности адреса выбранной  чейки контрол Лер вым тактовым импульсом осуществл етс  перезапись информации контрол  начальной  чейки в регистры блоков 19 и 20 чисел и адреса из блоков 10 и. 13 фop fйpoвaни  чисел и адреса соответственно. Эта информаци  поступает на входы контролируемой начальной  чейки пам ти объекта проверки по сигналам, вырабатываемым блоком 12 управл ющих импульсов, управл емым программным блоком 4 и блоком 1 управлени  че рез регистр 18. Одновременно первый тактовый импульс (юступает на вход блока 3 синхронизации и тем самым создает услови  дл  формировани  информации контрол  следующей  чейки пам ти. При этом первый рюдготовительный, этап контрол  последующей  чейки совпадает со вторым этапом контрол  предыдущей.

Процесс записи информации во все  чейки пам ти проверки происходит вышеописанным образом до тех пор, пока счетчик 5 адресов не установитс  и состо ние, соответствующее коду адреса конечной  чейки пам ти объекта проверки. При этом блок 6 сравнени  адресов вырабатывает (Сигнал, согласно которому блок 3 синхронизащш переводит блоки устройства из режима записи в режим считьгаанн  информации, а счетчик 5 адресов устанавливаетс  в состо ние, соответствующее коду адреса начальной  чейки контрол .

В режиме считывани  информащш блок3 синхронизации посылает через регистр 17 сигнал, разрещающий работу амплитудновременного дискриминатора 11, а через реГистр 18 - сигнал, устанавливающий блок 12 формировани  управл ющих импульсов в режим считывани , при котором на выходах блока 12 устанавливаютс  соответствующие сигналы. Амплитудно-временной дискриминатор 11 производит в кажйом цикле считывани  оценку амшппудно-временных параметров объекта проверки в заданный

програм ым блоком 4 момент времени, определ емый стробимпульсом. Оценка амплитудь выходного уровн  О или 1 осуществл етс  путем сравнени  в аналоговых компараторах амплитудно-временного дискриминатора 11 с заданными программным блоком 4 опорными уровн ми. При этом выходные сигналы блока 19 регистров чисел управл ют работой компараторов таким образом , чтб при счить1вании амплитуд уровней О или 1 работает соответствующий компаратор . Результат контрол  поступает в блок 1 управлени  и оттуда, при необходимости на информационную обработку.

Таким образом осуществл етс  запись и считывание информации из  чеек пам ти проверки . При этом устройство реализует следущие алгоритмы контрол : щахматный пор док , кодова  последовательность, бегуща  1 или О, марширующа  1 или О

При реализации алгоритма контрол  щахматный пор док, в блоке 10 формировани  чисел включаетс  в работу двоичный счетчик, вход щий в его состав. Управление этим счетчиком осуществл етс  программируемым генератором 2 тактовых импульсов блока 1 управлени . При этом на выходе разр да счетчика формируетс  код чисел О и 1. Дещифратор S, управл емый программным блоком 4, разрещает прохождение через коммутатор 15 сигналов с выхода младшего разр да строки счетчика 5 адресов. Эти сигналы через многовходовый элемент ИЛИ 6 поступают на блок 10 формировани  чисел, по которым последний измен ет чередование уровней О и 1 при переходе с одиой строки на другуто в объекте проверки.

При реализации алгоритма контрол  кощзъл  последовательность дещифратор 8 аналогичным образом разрещает прохождение кодов адресов со счетчика 5 на блока 10 формировани  чисел.

Claims (2)

1. При реализации алгоритмов бегуща  1 или О, марщирующа  1 или О производитс  запись 1 или О соответственно во все  чейки пам ти объекта проверки вышописанным образом. По окончании записи блок 14 сравнени  циклов формирует сигнал равенства кодов, установленных на выходах разр дов счетчиков 5 и 7 адресов и циклов соответственно, по получении которого блок 10 формировани  чисел вырабатывает инверсную информацию, а блок 3 синхронизации блока 1 управлени  формирует сигнал на разрешение записи этой информации в начальную  чейку пам ти, после чего устройство переходит в режим считывани  информации из  чеек пам ти. Этот процесс происходит до тех пор, пока блок 14 сравнени  циклов не зафиксирует момент равенства кодов на выходах счетчиков 5 и 7 адресов и циклов соответственно. В момент равенства указанных кодов в режиме считывани  блок 14 сравнени  циклов формирует сигнал, по которому блок синхронизации вырабатывает сигналы на увеличение содер сйй го счетчика 7 циклов на единицу. При этом содержимое счетчика 5 адресов не измен етс . Устройство снова переводитс  в режим записи информации, причем блок 10 формировани  чисел вырабатывает пр мую информацню , котора  записываетс  в адрес начальной  чейки пам ти. Блок 3 синхронизации блока 1 разрешает работу счетчика 5 адресов. Содер жимое последнего увеличиваетс  на едини1Цу, блок 14 сравнени  циклов фиксирует равенство кодов счетчиков 5 и 7 адресов и циклов по адресу второй  чейки пам ти. Так же осуществл етс  запись инверсной информа1ЩИ во вторую  чейку, после чего устройство снова аналогичным образом переводитс  в режим считывани . Дальнейша  работа устройства при реализации алгоритмов бегуща  1 или О, осуществл етс  вышеописанным образом до тех пор, пока на выходе счетчика 7 циклов не установитс  код адреса коне% ной  чейки, что фиксируетс  блоком 9 сравнени  количества циклов, который фopмиpyet сигнал дл  блока 3 синхронизации. При одновременном получении сигналов с блоков 6 и 9 сравнени  адресов и циклов соответственно блок 3 синхронизации по окончании режима считывани  формирует сигнал окончание контрол . Формулаизобретени  , j Устройство дл  контрол  блоков пам ти, содержащее блок управлени , подключенный выходами к программному блоку, счетчикам адресов и циклов и блоку формировани  адресов, а входами - к блокам сравнени  адресов и количества циклов и амплитудновременному дискриминатору, входы которого подключены к контактному блоку и программному блоку, св занному своими выходами со входами счетчика адресов, блоков сравнени  адресов и количества циклов и блоков формировани  чисел и управл ющих импульсов причем последний своими выходами св зан с контактным блоком, дешифратор , коммутатор, блок сравнени  циклов, выход которого подключен к блоку формировани  чисел, а входы св заны со счетчиком циклов, имеющим двустороннюю св зь с блоком сравнени  количества циклов, а через блок формировани  адресов - со счетчиком адресов, имеющим двустороннюю св зь с блоком сравнени  адресов, отличающеес  тем, что, с целью повышени  точности контрол , введены блоки регистров адреса и «шсел, многовходовой элемент ИЛИ и два регистра, первые входы которых и блоков регистров адреса и чисел объединены и подключенй к блоку управлени , вторые входы регистров раздельно подключены к блоку управлени , выход первого регистра подключен ко входу амплитудно-временного дискриминатора, выход второго регистра - ко входу блока формировани  управл ющих импульсов, вторые входы блока регистров адреса подключены к блоку формировани  адреса, а вь1ходы - к контактному блоку, выходы блока регистров чисел подключены к контактному блоку и амплитудио-временному дискриминатору, а его вторые входы к блоку формировани  чисел, вход которого подключен к выходу многовходового элемента ИЛИ, св занного своими входами с коммутатором, первые входы которого подключены к выходам счетчика адресов, св занным со входами блока формировани  адресов, а вторые входы через дешифратор подключены к программному блоку. . Источники информации, арш тые во внимание при экспертизе 1.Авторское свидетельство СССР N« 471560, кл. G 01 R 31/28, 1976.
2. 2.Авторское свидетельство СССР N 526954, кл..6 01 R 29/00, 1975.