SU1390804A1

SU1390804A1 - Устройство контрол характеристик линии передачи информации

Info

Publication number: SU1390804A1
Application number: SU864157704A
Authority: SU
Inventors: Борис Анатольевич Красюк; Олег Геннадиевич Семенов
Original assignee: Московский авиационный институт им.Серго Орджоникидзе
Priority date: 1986-12-08
Filing date: 1986-12-08
Publication date: 1988-04-23

Abstract

Изобретение относитс к радиотехнике и позвол ет повысить достоверность контрол . Устр-во содержит на передающей стороне генератор 1 псевдослучайной последовательности (ПСГТ) , усилитель-формирователь 2, а на приемной стороне - блок 3 синхро низации, входной усилитель 4, АЦП 5, буферный блок 6. вычислительнЬШ блок 7, индикатор 8 и графический дисплей 9. Генератор 1 формирует тестовый сигнал ПСП. З силитель-формирователь 2 устанавливает необходимую амплитуду и формирует фронты ш-1пульсов тестового сигнала. Тестовый сигнал проходит через линию 10 передачи информации , усиливаетс , преобразуетс в цифровой вид и записываетс в буферный блок 6 в виде амплитуды исследуемого сигнала и соотв. отсчета времени . Обрабатываютс значени прин того сигнала ПСП в вычислительном блоке 7. 3 з.п. ф-лы. 4 ил. с 9 (Л

Description

Изобретение относитс к радиотехнике и может использоватьс в контрольно-измерительной и диагностической аппаратуре дл автоматизирован- ного расчета характеристик линии передачи информации с использованием метода глаз-диаграммы.

Цель изобретени - повышение достоверности контрол .

На фиг. 1 представлена структурна электрическа схема предлагаемого устройств на фиг. 2 - схема генератора псевдь Лучайной последовательности; на ф)-г. 3 - схема буфер- ного блока; на фиг. 4 - схема блока синхронизации.

Устройство контрол характеристик линии передачи информации содержит (фиг. 1) на передающей стороне гене- ратор 1 псевдослучайной последовательности (ПСИ), усилитель-формирователь 2, на приемной стороне - блок 3 синхронизации, входной усилитель

4,аналого-цифровой преобразователь

5,буферный блок 6, вычислительный блок 7, индикатор 8, графический дисплей 9, показана лини 10 передачи информации.

(АЦП) 5. Второй вход АЦП 5 (фиг.1) - вход синхронизации его работы.АДП 5 - синхронный, состо ние на его выходе измен етс только по сигналу на синхровходе АЦП 5. Входной усилитель 4 - линейный, его задача состоит в изменении амплитуды входного сигнала до уровн , необходимого дл правильной работы последующих блоков устройства . Сигнал, поступающий с выхо-- да линии 10, - цифровой, т.е. импульсный , но обрабатываетс и анализируетс как аналоговый. Выход АЦП 5 подсоединен к первому входу буферного блока 6, который служит дл записи и хранени оцифрованного сигнала с выхода линии 10 с целью последующей обработки в вычислительном блоке 7.

Запись в буферный блок 6 представл ет собой последовательную запись логических единиц в чейки с двухко- ординатной адресацией. Перва -координата адреса - это сигнал с АЦП 5, т.е. амплитуда исследуемого сигнала. Втора координата - отсчет времени. В таком виде запись в буферном блоке 6 фактически имитирует осциллограмму Блок 3 синхронизации предназначен

Генератор 1 псевдослучайной после- Q дл выработки тактовой частоты работы

35

40

довательности содержит (фиг. 2) формирователь 11 импульсов, формирователь 12 псевдослучайной последовательности , триггер 13, генератор 14 импульсов , электронный ключ 15 и счетчик 16.

Буферный блок 6 содержит (фиг.З) линию 17 задержки, счетчик 18, запоминающий блок 19, мультиплексор 20 и блок 21 формировани адреса.

Блок 3 синхронизации содержит (фиг. 4) генератор 22 тактовых импуль сов, электронный ключ 23, линию 24 адержки, первый 25 и вт орой 26 делители частоты, первый 27 и второй 28 счетчики, формирователь 29 импульсов. .

Устройство работает следующим образом.

Генератор 1 служит дл генерации тестового ПСЦ-сигнала. Вькод генератора 1 через усилитель-формирователь 2 подсоединен к входу линии 10. Усилитель-формирователь 2 предназначен дл установки необходимой амплитуды и формировани фронтов импульсов тестового сигнала от генератора 1. Выход линии 10 подсоединен к входу входно- I o усилител 4, выход которого под- с.оединен к информационному входу аналого-цифрового преобразовател

всех блоков устройства.

Начало работы задаетс командой оператора. По этой лсоманде вычислительный блок 7 вырабатывает на своем соответствующем выходе импульс, устанавливающий счетчик 18 буферного блока 6 (фиг. 3), первый счетчик 27 блока 3 синхронизации (фиг. 4), первый 25 и второй 26 делители частоты и второй счетчик 28 в исходное состо ние, а также обнул ющий содержимое запоминающего блока 19. Сигна- .лом с выхода вычислительного блока 7 устанавливаетс буферный блок 6 в режим записи, т.е. переключает мультиплексор 20, чтобы адрес в запоминающем блоке 19 формировалс от АЦП 5, и счетчик 18. Затем вычислительный блок 7 на другом своем выходе устанавливает уровень, открывающий электронный 23. Тактова частота генератора 1 на передающей стороне через электронный ключ 23 в блоке 3 на приемной стороне начинает поступать как на линию 24 задержки/ так и на счетный вход первого делител 25 частоты .

Сигнал с выхода первого делител 25 частоты поступает на аоответствую5

0

всех блоков устройства.

Сигнал с выхода первого делител 25 частоты поступает на аоответствующий вход генератора 1 (фиг, 2), где синхронизирует работу формировател 12, переключает триггер 13 и непрерывно обнул ет содержимое счетчика 16, Триггер 13 открывает электронный ключ 15, и на счетный вход счетчика 16 начинают непрерывно поступать импульсы от генератора 14, Сигнал с выхода счетчика 16 поступает на вход формировател 11 дл его синхронизации . Сигнал с выхода генератора 1 поступает через усилитель-формирователь 2 на вход линии 10. С выхода линии 10 сигнал через входной усиг-и- тель 4 поступает на информационный вход АЦИ 5, где оцифровываетс в соответствии с тактовой частотой на выходе линии 24 задержки (фиг, 4),

25

Оцифрованный сигнал поступает на вход20 роне усилитель-формирователь, вход буферного блока 6, тем самым задава одну из координат адреса, затем - в запоминающий блок 19, С выхода линии 24 задержки тактова частота с генератора 22 поступает на счетный вход второго делител 26 частоты и на вход буферного блока 6, где поступает на счетный вход счетчика 18 и через линию 17 задержки на вход синхронизации запоминающего блока 19, на адресный вход которого через блок 21 поступает сигнал с выхода мультиплексора 20, Счетчик 18 отсчитывает вторую, временную, координату адреса записи в запоминающий блок 19,

30

35

которого соединен с выходом генератора псевдослучайной последовательности , а выход вл етс входом конт ролируемой линии передачи информации , на приемной стороне последовательно соединенные входной усилитель , вход которого вл етс выходо контролируедмой линии передачи (Инфор мации, аналого-цифровой преобразова тель и буферный блок, вычислитель- ньм блок, блок синхронизации, пер- вьй выход которого подключен к синх ронизирующему входу генератора псев дослучайной последовательности, и графический дисплей, информационньм выход вычислительного блока соедине с входом графического диспле и индикатора и вл етс выходом устройства , информационный выход буфер ного блока подключен к информационному входу вычислительного блока, выходы сигналов адреса считывани , записи-считывани , синхронизации считьшани которого подключены к со ответствующим входам буферного блока , входы сигналов тактовой частоты и установки в ноль которого соедине ны соответственно с вторым и третьим выходами блока синхронизации, выход сигнала разрешени работы вычислительного блока подключен к первому ,входу блока синхронизации, четвертый и п тый выходы которого подключены соответственно к входам тактовой частоты и конца псевдослучайной последовательности вычислительного блока , выход сигнала начальной установки которого подключен к соответствую щему входу буферного блока и к второ

Через врем , определ емое линией 17 задержки, импульс, поступивший на синхровход, обеспечивает запись Лог, 1, Как только первый счетчик

27отсчитает , количество бит (например , четыреj, составл ющих одно информационное слово, сигнал с выхода первого счетчика 27 через формирователь 29 обнул ет содержимое первого счетчика 27 и одновременно счетчика 18, тем самьм устанавлива временную координату адреса записи в запоминающем блоке 19 в ноль. Второй счетчик

28подсчитывает количество импульсов поступивших на него с первого счетчика 27, т,е, количество информационных слов, переданньк в линию 10, Как только передана вс псевдослучайна последовательность, сигнал с выхода второго счетчика 28 поступает на.вхо вычислительного блока 7, По этому сигналу вычислительньш блок 7 закры

вает электронный ключ 23, прекраща запись.

Вычислительный блок 7 проводит необходимые вычислени и вьшодит ре зультаты на индикатор 8, а саму глаз-диаграмму изображает на графическом дисплее 9,

Claims

Формула изобретени

1, Устройство контрол характеристик линии передачи информации, содержащее на передающей стороне генератор псевдослучайной последовательности , а на приемной стороне индикатор , отличающеес тем, 4TOj с целью повышени достоверности контрол , введены на передающей сто-

5

0 роне усилитель-формирователь, вход

0

5

0

5

0

5

которого соединен с выходом генератора псевдослучайной последовательности , а выход вл етс входом контролируемой линии передачи информации , на приемной стороне последовательно соединенные входной усилитель , вход которого вл етс выходом контролируедмой линии передачи (Информации , аналого-цифровой преобразователь и буферный блок, вычислитель- ньм блок, блок синхронизации, пер- вьй выход которого подключен к синхронизирующему входу генератора псевг дослучайной последовательности, и графический дисплей, информационньм выход вычислительного блока соединен с входом графического диспле и индикатора и вл етс выходом устройства , информационный выход буферного блока подключен к информационному входу вычислительного блока, выходы сигналов адреса считывани , записи-считывани , синхронизации считьшани которого подключены к соответствующим входам буферного блока , входы сигналов тактовой частоты и установки в ноль которого соединены соответственно с вторым и третьим выходами блока синхронизации, выход сигнала разрешени работы вычислительного блока подключен к первому ,входу блока синхронизации, четвертый и п тый выходы которого подключены соответственно к входам тактовой частоты и конца псевдослучайной последовательности вычислительного блока , выход сигнала начальной установки которого подключен к соответствующему входу буферного блока и к второму входу блока синхронизации, второй выход которого подключен к синхронизирующему входу аналого-цифрового преобразовател .
2. Устройство по п. 1, о т л и - чающеес тем, что генератор псевдослучайной последовательности содержит формирователь псевдослучай- Ной последовательности, триггер, ге- Нератор импульсов, электронньв ключ, счетчик и формирователь импульсов, выход и вход которого соединены соответственно с R-входами триггера и 4 ормировател псевдослучайной после- довательности и выходом счетчика, счетньм вход которого соединен с выходом электронного ключа информационный и управл ющир входы которого соединены соответственно с вькодом генератора импульсов и выходом трит- гера, вход переключени триггера соединен с входом синхронизации формировател псевдослучайной последовательности и входом обнулени счетчи- ка и вл етс си1кронизируюг4ии входо генератора псевдослучайной последовательности , выходом которого вл етс выход формировател псевдослучайной последовательности.
3. Устройство по п. 1, отличающеес тем, что буферньм блок содержит последовательно соединенные , мультиплексор и блок формировани адреса, запоминающий блок, линию задержки и счеТчик, первый, второй и третий входы мультиплексора вл ютс соответственно входами сигналов записи-считывани , адреса считывани и информационным входами буферного блока, четвертый вход мультиплексора соединен с вькодом счетчика , первый вход которого соединен с четвертым входом запоминающего блока

5

0

5

0

и вл етс входом начальной установки буферного блока, входом установки в ноль которого вл етс второй вход счетчика, третий вход которого соединен с входом линии задержки и вл етс входом тактовой частоты буферного блока, входом синхронизации

считывани которого вл етс второй вход запоминающего блока, третий

и п тый входы которого соединены соответственно с выходом блока формиро вани адреса и выходом линии задержки , а выход запоминающего блока вл етс выходом буферного блока, пер- вьш вход запоминающего блока вл етс входом установки в единичное состо ние .
4. Устройство по п. 1, о т л и - чающеес тем, что блок синх ронизации содержит первый делитель частоты, формирователь импульсов, и последовательно соединенные генератор тактовых импульсов, электронньй ключ, линию задержки, второй делитель частоты первый счетчик и второй счетчик, выход электронного ключа подключен к первому входу первого делител частоты, выход которого вл етс первым выходом блока синхронизации , выход первого счетчика подключен к входу формировател импульсов , выход которого подключен к второму входу первого счетчика, третий вход которого соединен с вторыми входами второго счетчика, второго и первого делителей частоты и вл етс вторым входом блока синхронизации, первым входом и вторым, третьим, четвертым и п тым выходами которого вл ютс соответственно второй вход электронного ключа, выход линии задержки , выход формировател импульсов , выход генератора тактовых импульсов и выход второго счетчика.

п

/V

20

16

;з

12

15

1В

Физ.2

21

19

17

ФЫ8. Ц