JP2003283311A - エッジ検出回路 - Google Patents

Abstract

(57)【要約】 【課題】異なるクロック系で動作する回路からの入力信
号の変化を自己のクロック系で検出するエッジ検出回路
において、入力信号パルスのＨレベル期間およびＬレベ
ル期間に比べて周期が小さな高い周波数のクロックを必
要としないエッジ検出回路を提供する。 【解決手段】入力信号のエッジで動作するカウンタ５
と、クロック信号で動作しカウンタの最上位ビット出力
を入力するフリップフロップ１と、クロック信号で動作
しフリップフロップ１の出力を入力するフリップフロッ
プ２と、フリップフロップ１、２の出力の不一致を検出
してエッジ検出信号とする排他的論理和回路３と、を備
える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、異なるクロック系
で動作する回路から送られる信号の変化を自己のクロッ
ク系で検出するエッジ検出回路に関する。

【０００２】

【従来の技術】異なるクロック系で動作する回路から送
られる信号の変化を検出し、これにより何らかの動作を
起動するには、検出対象の信号を自己のクロック系で同
期させた上で、その変化を検出しなければならない。

【０００３】図８は、このような目的の従来の技術によ
るエッジ検出回路の構成を示すブロック図である。図８
では、非同期に与えられる書き込みパルスＷＲと書き込
みデータＤＡＴＡを受け取りメモリにデータを書き込む
制御回路に使用されたエッジ検出回路を示している。図
８において、１および２はＤフリップフロップ、４はク
ロック発生回路、６は書き込みデータレジスタ、９はメ
モリ、２３はＡＮＤゲート、２４はメモリ制御回路であ
る。

【０００４】Ｄフリップフロップ１および２はクロック
発生回路４から供給されるクロックＣＬＫで動作し、書
き込みパルスＷＲをＤフリップフロップ１で同期させ、
その出力をＤフリップフロップ２で１クロック周期だけ
遅延させる。ＡＮＤゲート２３は、Ｄフリップフロップ
１および２の出力から同期された書き込みパルスの立ち
上がりを検出し、検出信号ＤＥＴを出力する。

【０００５】一方、書き込みデータＤＡＴＡは書き込み
パルスＷＲにより書き込みデータレジスタ６に保持さ
れ、メモリ制御回路２４で検出信号ＤＥＴから書き込み
エネイブル信号が生成されると、書き込みデータレジス
タ６に保持されたデータがメモリ９に書き込まれる。図
９は、図８の回路において書き込みパルスＷＲをクロッ
クＣＬＫに同期させ、その立ち上がりを検出する様子を
示す波形図である。図９において、Ｑ１、Ｑ２はそれぞ
れＤフリップフロップ１、Ｄフリップフロップ２の出力
を示す。

【０００６】

【発明が解決しようとする課題】上記ような従来のエッ
ジ検出回路では、クロック周期は書き込みパルスＷＲの
Ｈ（Ｈｉｇｈ）レベル期間およびＬ（Ｌｏｗ）レベル期
間よりも短いことが要求される。特に連続して書き込み
が行われる際には、書き込みパルスＷＲのＨレベル期間
が短くなる場合が多く、通常は書き込みパルスのＨレベ
ル期間およびＬレベル期間に対して数倍以上のサンプリ
ングが可能な高い周波数のクロック信号が要求される。
このように、高い周波数のクロックを使用することが要
求されるため、消費電力を低減できないという問題があ
る。

【０００７】本発明は上記事情に鑑みてなされたもの
で、異なるクロック系で動作する回路から送られる信号
の変化を自己のクロック系で検出するエッジ検出回路に
おいて、検出対象信号パルスのＨレベル期間およびＬレ
ベル期間に対して数倍以上のサンプリングが可能な高い
周波数のクロックを必要としないことで、消費電力を低
減できるエッジ検出回路を提供することを目的とする。

【０００８】

【課題を解決するための手段】この課題を解決するため
に、本発明の請求項１に係るエッジ検出回路は、入力信
号のエッジで動作するカウンタ（カウンタ５）と、クロ
ック信号で動作し前記カウンタの最上位ビット出力を入
力する第１のフリップフロップ（Ｄフリップフロップ
１）と、同じクロック信号で動作し第１のフリップフロ
ップの出力を入力する第２のフリップフロップ（Ｄフリ
ップフロップ２）と、第１のフリップフロップの出力と
第２のフリップフロップの出力との不一致を検出する排
他的論理和回路（排他的論理和回路３）と、を具備する
ものである。

【０００９】請求項１記載のエッジ検出回路によれば、
非同期に与えられる入力信号をカウンタにより周期を長
くした上でクロックで同期し、排他的論理和回路により
同期された信号の変化を検出し、これを入力信号のカウ
ンタの周期に応じたエッジ検出信号とすることができる
ので、クロック周期は入力信号と同程度の周期とするこ
とが可能になる。そのためクロック周波数は従来の数分
の１程度にまで低減でき、消費電力低減に大きな効果を
得ることができる。

【００１０】本発明の請求項２に係るエッジ検出回路
は、請求項１記載のエッジ検出回路において、前記入力
信号はメモリ書き込み要求信号であり、排他的論理和回
路の出力からメモリ書き込み制御信号を生成する手段
（Ｄフリップフロップ８、アドレスカウンタ１０）と、
カウンタの最上位ビットにより交互に選択されメモリ書
き込み要求信号に応じてデータが書き込まれるダブルバ
ッファ（レジスタ１３）と、ダブルバッファの出力を交
互に選択してメモリに書き込む手段（セレクタ１１）
と、を具備するものである。

【００１１】請求項２記載のエッジ検出回路によれば、
カウンタの周期に応じたワード幅の書き込みデータをダ
ブルバッファに保持し、カウンタにより周期を長くした
メモリ書き込み要求信号を同期したエッジ検出信号によ
りメモリ書き込み制御信号を生成し、ダブルバッファの
データをメモリに書き込むことができるので、書き込み
速度より遅い速度で動作する回路であってもデータを受
け取りメモリに書き込むことが可能になり、消費電力低
減に大きな効果を得ることができる。

【００１２】本発明の請求項３に係るエッジ検出回路
は、請求項１記載のエッジ検出回路において、前記入力
信号はメモリ読み出し要求信号であり、前記排他的論理
和回路の出力からメモリ読み出し制御信号を生成する手
段（Ｄフリップフロップ８、アドレスカウンタ１０）
と、メモリからの読み出しデータを交互に保持するダブ
ルバッファ（レジスタ１５）と、カウンタの最上位ビッ
トによりダブルバッファの出力を交互に選択する手段
（セレクタ１４）と、を具備するものである。

【００１３】請求項３記載のエッジ検出回路によれば、
カウンタにより周期を長くしたメモリ読み出し要求信号
を同期したエッジ検出信号からメモリ読み出し制御信号
を生成し、カウンタの周期に応じたワード幅のメモリか
らの読み出しデータをダブルバッファに保持し、カウン
タ値による制御で１ワードずつ取り出すことができるの
で、読み出し速度よりも遅いクロックで動作する回路で
あっても読み出しパルスＲＤに合わせてデータを出力す
ることが可能になり、消費電力を低減することができ
る。

【００１４】本発明の請求項４に係るエッジ検出回路
は、請求項１記載のエッジ検出回路において、前記入力
信号により入力データをアドレス指定されたレジスタに
書き込む機能を有し、前記カウンタは２分周カウンタで
あり、前記排他的論理和回路の出力を前記アドレス指定
されたレジスタへの書き込み検出信号として用いるよう
に構成されるものである。

【００１５】請求項４記載のエッジ検出回路によれば、
２分周したレジスタ書き込み信号を同期したエッジ検出
信号から、レジスタにデータが書き込まれたことを検知
することができるので、書き込まれたデータを内部クロ
ックで動作する回路で使用するための制御が可能にな
る。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。 （実施の形態１）図１は本発明の実施の形態１に係るエ
ッジ検出回路の構成を示すブロック図である。ここで
は、非同期に与えられる書き込みパルスＷＲと書き込み
データＤＡＴＡを受け取りメモリにデータを書き込む制
御回路に使用されたエッジ検出回路を示している。図１
において、１および２はＤフリップフロップ、３は排他
的論理和回路、４はクロック発生回路、５は２分周カウ
ンタ、６はダブルバッファ構成の書き込みデータレジス
タ、９はメモリ、２４はメモリ制御回路である。

【００１７】２分周カウンタ５は書き込みパルスＷＲの
エッジで動作し、書き込みパルスＷＲを２分周した信号
ＤＩＶを出力する。Ｄフリップフロップ１および２はク
ロック発生回路４から供給されるクロックＣＬＫで動作
し、信号ＤＩＶをＤフリップフロップ１で同期させ、そ
の出力をＤフリップフロップ２で１クロック周期だけ遅
延させる。排他的論理和回路３は、Ｄフリップフロップ
１の出力Ｑ１とＤフリップフロップ２の出力Ｑ２との排
他的論理和により信号ＤＩＶの変化を検出し、検出信号
ＤＥＴを出力する。

【００１８】一方、書き込みデータレジスタ６は書き込
みパルスＷＲにより動作し、２分周カウンタ５により交
互に選択されるダブルバッファに書き込みデータＤＡＴ
Ａを保持する。検出信号ＤＥＴには信号ＤＩＶの変化、
すなわち、立ち上がりと立下りが検出されているので、
メモリ制御回路２４で検出信号ＤＥＴから書き込みエネ
イブル信号を生成し、書き込みデータレジスタ６のダブ
ルバッファに保持されたデータを順次メモリ９に書き込
むことができる。

【００１９】ここで、書き込みデータレジスタ６のダブ
ルバッファは、書き込みパルスＷＲによるデータの書き
込みと、そのデータをメモリに書き込む動作とを分離す
る役割を果たしている。

【００２０】図２は、本実施の形態におけるエッジ検出
回路の動作を示す波形図である。図２に示すように、原
理的にはクロック周期は書き込み周期と同じ周期とする
ことが可能である。そのためクロック周波数は従来の数
分の１程度にまで低減でき、消費電力低減に大きな効果
を得ることができる。

【００２１】（実施の形態２）上記実施の形態１では２
分周カウンタ５を用いた実施例を示したが、書き込み速
度より遅い速度で動作する回路であってもデータを受け
取りメモリに書き込むことを可能にするために、カウン
タの段数を増やすことができる。このカウンタの変化を
クロック信号で検出することにより、カウンタの段数と
書き込みパルスＷＲの周期で計算される周波数までクロ
ック周波数を下げることが可能になる。

【００２２】図３は本発明の実施の形態２に係るエッジ
検出回路の構成を示すブロック図である。ここでは、非
同期に与えられる書き込みパルスＷＲと書き込みデータ
ＤＡＴＡを受け取り、書き込み周期より長い周期でデー
タをまとめてメモリに書き込む制御回路に使用されたエ
ッジ検出回路を示している。

【００２３】図３において、１、２、８はＤフリップフ
ロップ、３は排他的論理和回路、４はクロック発生回
路、７は８分周カウンタ、９はメモリ、１０はアドレス
カウンタ、１１はセレクタ、１２は４段シフトレジス
タ、１３はダブルバッファ構成の書き込みデータレジス
タである。ここで、メモリ９の書き込みデータ幅は４ワ
ードとし、書き込みデータレジスタ１３のダブルバッフ
ァのデータ幅も４ワードとする。

【００２４】８分周カウンタ７は書き込みパルスＷＲの
エッジで動作し、書き込みパルスＷＲを８分周した信号
ＤＩＶを出力する。Ｄフリップフロップ１および２はク
ロック発生回路４から供給されるクロックＣＬＫで動作
し、信号ＤＩＶをＤフリップフロップ１で同期させ、そ
の出力をＤフリップフロップ２で１クロック周期だけ遅
延させる。排他的論理和回路３は、Ｄフリップフロップ
１の出力Ｑ１とＤフリップフロップ２の出力Ｑ２との排
他的論理和により信号ＤＩＶの変化を検出し、検出信号
ＤＥＴを出力する。

【００２５】４段シフトレジスタ１２は書き込みパルス
ＷＲにより４ワードまでの書き込みデータＤＡＴＡを保
持する。４段シフトレジスタ１２に４ワード分のデータ
が揃ったところで、そのデータを８分周カウンタ７の最
上位ビットにより交互に選択されるダブルバッファ構成
の書き込みデータレジスタ１３に転送する。

【００２６】検出信号ＤＥＴには信号ＤＩＶの変化、す
なわち、立ち上がりと立下りが検出されているので、こ
れから４ワード単位のデータ書き込みタイミングを得る
ことができる。具体的には、Ｄフリップフロップ８で検
出信号ＤＥＴを反転させて書き込みエネイブル信号を生
成し、また、検出信号ＤＥＴによりアドレスカウンタ１
０のカウント制御を行い、書き込みデータレジスタ６に
保持された４ワードのデータを、セレクタ１１でダブル
バッファを交互に選択しメモリ９に書き込むことができ
る。

【００２７】ここで、書き込みデータレジスタ１３のダ
ブルバッファは、書き込みパルスＷＲによるデータの書
き込みと、そのデータをメモリに書き込む動作とを分離
する役割を果たしている。

【００２８】図４は、本実施の形態におけるエッジ検出
回路を用いたメモリ書き込み動作を示す波形図である。
上記説明から明らかなように、本実施の形態は、例え
ば、必ずメモリの連続アドレスに書き込みを行うデータ
バッファ用途など、４ワード分のデータをまとめて書き
込むことが可能であるという条件下で有効となる。この
ような条件下で、書き込み速度より遅い速度で動作する
回路であってもデータを受け取りメモリに書き込むこと
が可能になり、消費電力低減に大きな効果を得ることが
できる。

【００２９】（実施の形態３）上記実施の形態２では、
書き込み速度より遅い速度で動作する回路においてデー
タを受け取りメモリに書き込むことを可能にする実施例
を示したが、同様の手法を用いて遅い速度で動作するメ
モリから早い速度で動作する回路に読み出しデータを渡
すことが可能である。

【００３０】図５は本発明の実施の形態３に係るエッジ
検出回路の構成を示すブロック図である。ここでは、非
同期に与えられる読み出しパルスＲＤに応じて、読み出
し周期より長い周期でメモリからデータを読み出す制御
回路に使用されたエッジ検出回路を示している。

【００３１】図５において、１、２、８はＤフリップフ
ロップ、３は排他的論理和回路、４はクロック発生回
路、７は８分周カウンタ、９はメモリ、１０はアドレス
カウンタ、１４はセレクタ、１５はダブルバッファ構成
の読み出しデータレジスタである。ここで、メモリ９の
読み出しデータ幅は４ワードとし、読み出しデータレジ
スタ１５のダブルバッファのデータ幅も４ワードとす
る。

【００３２】８分周カウンタ７は読み出しパルスＲＤの
エッジで動作し、読み出しパルスＲＤを８分周した信号
ＤＩＶを出力する。Ｄフリップフロップ１および２はク
ロック発生回路４から供給されるクロックＣＬＫで動作
し、信号ＤＩＶをＤフリップフロップ１で同期させ、そ
の出力をＤフリップフロップ２で１クロック周期だけ遅
延させる。排他的論理和回路３は、Ｄフリップフロップ
１の出力Ｑ１とＤフリップフロップ２の出力Ｑ２との排
他的論理和により信号ＤＩＶの変化を検出し、検出信号
ＤＥＴを出力する。

【００３３】検出信号ＤＥＴには信号ＤＩＶの変化、す
なわち、立ち上がりと立下りが検出されているので、こ
れから４ワード単位のデータ読み出しタイミングを得る
ことができる。具体的には、Ｄフリップフロップ８で検
出信号ＤＥＴを反転させて読み出しエネイブル信号を生
成し、また、検出信号ＤＥＴによりアドレスカウンタ１
０のカウント制御を行い、メモリ９から読み出したデー
タをアドレスカウンタ１０の最下位ビットにより読み出
しデータレジスタ１５のダブルバッファに交互に格納す
る。

【００３４】セレクタ１４はカウンタ７により制御さ
れ、８分周カウンタ７の最上位ビットにより読み出しデ
ータレジスタ１５のダブルバッファの出力を交互に選択
し、８分周カウンタ７の下位２ビットにより４ワードの
データを順に選択し、選択された１ワードをデータ出力
ＤＯとする。

【００３５】ここで、読み出しデータレジスタ１５のダ
ブルバッファは、メモリからのデータの読み出しと、そ
のデータを選択して外部に出力する動作とを分離する役
割を果たしている。

【００３６】図６は、本実施の形態におけるエッジ検出
回路を用いたメモリ読み出し動作を示す波形図である。
上記説明から明らかなように、本実施の形態はメモリが
４ワード幅であることを前提としている。このような条
件下で、読み出し速度よりも遅いクロックで動作する回
路であっても読み出しパルスＲＤに合わせてデータを出
力することが可能になり、消費電力を低減することがで
きる。

【００３７】（実施の形態４）また本発明は、異なるク
ロック系からデータを受け取るレジスタにデータが書き
込まれたことを検知するために応用することができる。
外部からアドレス信号で指定されてデータが書き込まれ
るレジスタを内部クロックで動作する回路で使用するた
めには、何らかの方法でクロックに同期させる必要があ
る。

【００３８】図７は本発明の実施の形態４に係るエッジ
検出回路の構成を示すブロック図である。ここでは、ア
ドレス信号で指定されたレジスタに対して書き込みパル
スＷＲにより非同期にデータが書き込まれたときに、こ
れを検知するために使用されたエッジ検出回路を示して
いる。図７において、１、２、２０はＤフリップフロッ
プ、３は排他的論理和回路、４はクロック発生回路、１
６はアドレスデコーダ、１７、１８、１９はセレクタ、
２１、２２はレジスタである。

【００３９】このように構成された回路において、アド
レスデコーダ１６の出力により選択されたレジスタ２２
は、書き込みパルスＷＤにより入力データＤＡＴＡを取
り込む。同時に、書き込みパルスＷＤはＤフリップフロ
ップ２０を反転させる。このＤフリップフロップ２０
は、アドレスデコーダ１６の出力によりセレクタ１７が
選択されているときは書き込みパルスＷＤの２分周カウ
ンタの働きをする。

【００４０】Ｄフリップフロップ１および２はクロック
発生回路４から供給されるクロックＣＬＫで動作し、Ｄ
フリップフロップ２０の出力をＤフリップフロップ１で
同期させ、その出力をＤフリップフロップ２で１クロッ
ク周期だけ遅延させる。排他的論理和回路３は、Ｄフリ
ップフロップ１の出力Ｑ１とＤフリップフロップ２の出
力Ｑ２との排他的論理和によりＤフリップフロップ２０
の出力の変化を検出する。

【００４１】この検出信号によりレジスタ２２にデータ
が書き込まれたことを検知することができるので、セレ
クタ１９を制御してレジスタ２２の出力を内部のレジス
タ２１に取り込むことができる。このようにして、書き
込まれたデータを内部クロックで動作する回路で使用す
ることができる。この構成により、レジスタに書き込ま
れる周期と同等の周期のクロックでレジスタへの書き込
みを検出することができる。

【００４２】

【発明の効果】以上説明したように、本発明によれば、
異なるクロック系で動作する回路から送られる信号の変
化を自己のクロック系で検出するエッジ検出回路におい
て、非同期に与えられる入力信号をカウンタにより周期
を長くした上でクロックで同期し、その同期された信号
の変化を検出して入力信号のエッジ検出信号とすること
ができるので、クロック周期は入力信号と同程度の周期
とすることが可能になる。そのためクロック周波数は従
来の数分の１程度にまで低減でき、消費電力低減に大き
な効果を得ることができる。

【００４３】さらに本発明によれば、カウンタの周期に
応じたワード幅の読み出しデータあるいは書き込みデー
タを保持するダブルバッファを用意し、カウンタにより
周期を長くしたメモリ読み出し要求信号あるいは書き込
み要求信号を同期したエッジ検出信号によりメモリ読み
出し制御信号あるいは書き込み制御信号を生成し、メモ
リに対して読み書きすることができるので、読み出し速
度あるいは書き込み速度より遅い速度で動作する回路で
あってもデータの受け渡しが可能になり、消費電力低減
に大きな効果を得ることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係るエッジ検出回路の
構成を示すブロック図である。

【図２】実施の形態１におけるエッジ検出回路の動作を
示す波形図である。

【図３】本発明の実施の形態２に係るエッジ検出回路の
構成を示すブロック図である。

【図４】実施の形態２におけるエッジ検出回路の動作を
示す波形図である。

【図５】本発明の実施の形態３に係るエッジ検出回路の
構成を示すブロック図である。

【図６】実施の形態３におけるエッジ検出回路の動作を
示す波形図である。

【図７】本発明の実施の形態４に係るエッジ検出回路の
構成を示すブロック図である。

【図８】従来の技術によるエッジ検出回路の構成を示す
ブロック図である。

【図９】従来の技術によるエッジ検出回路の動作を示す
波形図である。

【符号の説明】

１、２、８、２０ Ｄフリップフロップ ３ 排他的論理和回路 ４ クロック発生回路 ５ ２分周カウンタ ６、１３ 書き込みデータレジスタ ７ ８分周カウンタ ９ メモリ １０ アドレスカウンタ １１、１４、１７、１８、１９ セレクタ １２ ４段シフトレジスタ １５ 読み出しデータレジスタ １６ アドレスデコーダ ２１、２２ レジスタ ２３ ＡＮＤゲート ２４ メモリ制御回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 入力信号のエッジで動作するカウンタ
   と、 クロック信号で動作し前記カウンタの最上位ビット出力
   を入力する第１のフリップフロップと、 前記クロック信号で動作し前記第１のフリップフロップ
   の出力を入力する第２のフリップフロップと、 前記第１のフリップフロップの出力と前記第２のフリッ
   プフロップの出力との不一致を検出する排他的論理和回
   路と、を具備することを特徴とするエッジ検出回路。
2. 【請求項２】 前記排他的論理和回路の出力からメモリ
   書き込み制御信号を生成する手段と、前記カウンタの最
   上位ビットにより交互に選択され前記入力信号に応じて
   データが書き込まれるダブルバッファと、前記ダブルバ
   ッファの出力を交互に選択してメモリに書き込む手段
   と、を具備し、前記入力信号がメモリ書き込み要求信号
   であることを特徴とする請求項１記載のエッジ検出回
   路。
3. 【請求項３】 前記排他的論理和回路の出力からメモリ
   読み出し制御信号を生成する手段と、メモリからの読み
   出しデータを交互に保持するダブルバッファと、前記カ
   ウンタの最上位ビットにより前記ダブルバッファの出力
   を交互に選択する手段と、を具備し、前記入力信号がメ
   モリ読み出し要求信号であることを特徴とする請求項１
   記載のエッジ検出回路。
4. 【請求項４】 前記入力信号により入力データをアドレ
   ス指定されたレジスタに書き込む機能を有する回路にお
   いて、前記カウンタは２分周カウンタであり、前記排他
   的論理和回路の出力を前記アドレス指定されたレジスタ
   への書き込み検出信号として用いることを特徴とする請
   求項１記載のエッジ検出回路。
5. 【請求項５】 非同期に与えられる入力信号をカウンタ
   により周期を長くした上でクロックで同期するステップ
   と、 同期された信号の変化を検出するステップと、 検出された信号の変化を用いて前記入力信号のカウンタ
   の周期に応じたエッジ検出を行うステップと、を含むエ
   ッジ検出方法。