JPH05274220A - メモリバンクビジー制御方式 - Google Patents
メモリバンクビジー制御方式Info
- Publication number
- JPH05274220A JPH05274220A JP7103392A JP7103392A JPH05274220A JP H05274220 A JPH05274220 A JP H05274220A JP 7103392 A JP7103392 A JP 7103392A JP 7103392 A JP7103392 A JP 7103392A JP H05274220 A JPH05274220 A JP H05274220A
- Authority
- JP
- Japan
- Prior art keywords
- bank
- busy
- flop
- reset
- main memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】主記憶のバンクリセットアドレスがデータ化け
したときでも、バンクビジーフリップフロップのリセッ
トを可能にし、主記憶へアクセスできるようにする。 【構成】主記憶のバンク毎にカウンタをもち、このカウ
ンタにより、各バンクビジーフリップフロップが連続し
てセットされている時間をカウントし、カウンタの値が
特定値以上になったときには、エラーを検出するととも
に、対応するバンクビジーフリップフロップを強制的に
リセットする。
したときでも、バンクビジーフリップフロップのリセッ
トを可能にし、主記憶へアクセスできるようにする。 【構成】主記憶のバンク毎にカウンタをもち、このカウ
ンタにより、各バンクビジーフリップフロップが連続し
てセットされている時間をカウントし、カウンタの値が
特定値以上になったときには、エラーを検出するととも
に、対応するバンクビジーフリップフロップを強制的に
リセットする。
Description
【０００１】
【産業上の利用分野】本発明は、複数のバンクからなる
主記憶装置へのアクセスを制御する主記憶制御装置のメ
モリバンクビジー制御方式に関する。
主記憶装置へのアクセスを制御する主記憶制御装置のメ
モリバンクビジー制御方式に関する。
【０００２】
【従来の技術】従来のメモリバンクビジー制御方式は、
主記憶装置のバンク毎にビジー状態であることを示すバ
ンクビジーフリップフロップを設け、処理装置からのリ
クエストで空きバンクをアクセスすると、対応するバン
クビジーフリップフロップをセットすると同時に、リク
エストのバンクアドレスをパイプライン構成のシフトレ
ジスタにセットし、主記憶アクセスの終了時には、その
シフトレジスタの最終段の出力をデコードして、バンク
ビジーフリップフロップをリセットすることにより、主
記憶装置のバンクの競合を抑止していた。
主記憶装置のバンク毎にビジー状態であることを示すバ
ンクビジーフリップフロップを設け、処理装置からのリ
クエストで空きバンクをアクセスすると、対応するバン
クビジーフリップフロップをセットすると同時に、リク
エストのバンクアドレスをパイプライン構成のシフトレ
ジスタにセットし、主記憶アクセスの終了時には、その
シフトレジスタの最終段の出力をデコードして、バンク
ビジーフリップフロップをリセットすることにより、主
記憶装置のバンクの競合を抑止していた。
【０００３】この方式では、何らかの要因でシフトレジ
スタ内のバンクアドレスにデータ化けが生じた場合に、
リセットするバンクビジーフリップフロップが識別でき
なくなるために、バンクビジーフリップフロップがセッ
トされたままの状態でリセットできなくなる。
スタ内のバンクアドレスにデータ化けが生じた場合に、
リセットするバンクビジーフリップフロップが識別でき
なくなるために、バンクビジーフリップフロップがセッ
トされたままの状態でリセットできなくなる。
【０００４】
【発明が解決しようとする課題】上述した従来のメモリ
バンクビジー制御方式は、リセットするバンクビジーフ
リップフロップに対応するバンクアドレスをパイプライ
ン構成のシフトレジスタで保持しているが、何等かの要
因でこのシフトレジスタ内のバンクアドレスがデータ化
けをした場合には、リセットするバンクビジーフリップ
フロップのバンクアドレスがわからなくなり、その結
果、バンクビジーフリップフロップがセットされたまま
の状態でリセットできなくなるという問題点を有してい
る。
バンクビジー制御方式は、リセットするバンクビジーフ
リップフロップに対応するバンクアドレスをパイプライ
ン構成のシフトレジスタで保持しているが、何等かの要
因でこのシフトレジスタ内のバンクアドレスがデータ化
けをした場合には、リセットするバンクビジーフリップ
フロップのバンクアドレスがわからなくなり、その結
果、バンクビジーフリップフロップがセットされたまま
の状態でリセットできなくなるという問題点を有してい
る。
【０００５】
【課題を解決するための手段】本発明のメモリバンクビ
ジー制御方式は、複数個のバンクで構成される主記憶装
置と、複数の処理装置とに接続されている主記憶制御装
置のメモリバンクビジー制御方式において、前記主記憶
装置の各バンクに対応して設けられ、各バンクのビジー
状態を表示するバンク状態表示手段と、前記主記憶装置
の各バンクに対応して設けられ、前記バンク状態表示手
段が各バンクのビジー状態を表示している時間をカウン
トするカウント手段と、前記カウント手段毎に設けら
れ、前記カウント手段が特定値になったことを検出する
検出手段とを有し、前記カウント手段が前記特定値にな
っても、前記バンク状態表示手段がそのバンクのビジー
状態を表示しているときに、エラーが検出されたことを
報告するとともに、対応する前記バンク状態表示手段を
リセットすることにより構成されている。
ジー制御方式は、複数個のバンクで構成される主記憶装
置と、複数の処理装置とに接続されている主記憶制御装
置のメモリバンクビジー制御方式において、前記主記憶
装置の各バンクに対応して設けられ、各バンクのビジー
状態を表示するバンク状態表示手段と、前記主記憶装置
の各バンクに対応して設けられ、前記バンク状態表示手
段が各バンクのビジー状態を表示している時間をカウン
トするカウント手段と、前記カウント手段毎に設けら
れ、前記カウント手段が特定値になったことを検出する
検出手段とを有し、前記カウント手段が前記特定値にな
っても、前記バンク状態表示手段がそのバンクのビジー
状態を表示しているときに、エラーが検出されたことを
報告するとともに、対応する前記バンク状態表示手段を
リセットすることにより構成されている。
【０００６】
【実施例】以下に、本発明の実施例について図面を参照
して説明する。図１は本発明のメモリバンクビジー制御
方式の一実施例を示すブロック図である。この実施例で
は、主記憶は、４バンクから構成されている。
して説明する。図１は本発明のメモリバンクビジー制御
方式の一実施例を示すブロック図である。この実施例で
は、主記憶は、４バンクから構成されている。
【０００７】図１に示すように１０は、セットアドレス
デコーダで、バンクセットアドレスをデコードする。バ
ンクセットアドレスとは、処理装置からのリクエストに
よりアクセスされる主記憶のバンクビジーのセットアド
レスである。また、２０は、リセットアドレスデコーダ
で、バンクリセットアドレスをデコードする。バンクリ
セットアドレスとは、主記憶アクセスの終了によるバン
クビジーのリセットアドレスのことをさす。バンクセッ
トアドレスデコーダ１０、バンクリセットアドレス２０
は、それぞれ、セットアドレス、リセットアドレスをデ
コードした後に、バンク０ビジー制御部３０、バンク１
ビジー制御部４０、バンク２ビジー制御部５０、バンク
３ビジー制御部６０に送られる。この図では、バンク１
ビジー制御部４０、バンク２ビジー制御部５０、バンク
３ビジー制御部６０については詳細に記述していない
が、これらは、それぞれバンク０ビジー制御部３０と同
じ構成になっているものとする。
デコーダで、バンクセットアドレスをデコードする。バ
ンクセットアドレスとは、処理装置からのリクエストに
よりアクセスされる主記憶のバンクビジーのセットアド
レスである。また、２０は、リセットアドレスデコーダ
で、バンクリセットアドレスをデコードする。バンクリ
セットアドレスとは、主記憶アクセスの終了によるバン
クビジーのリセットアドレスのことをさす。バンクセッ
トアドレスデコーダ１０、バンクリセットアドレス２０
は、それぞれ、セットアドレス、リセットアドレスをデ
コードした後に、バンク０ビジー制御部３０、バンク１
ビジー制御部４０、バンク２ビジー制御部５０、バンク
３ビジー制御部６０に送られる。この図では、バンク１
ビジー制御部４０、バンク２ビジー制御部５０、バンク
３ビジー制御部６０については詳細に記述していない
が、これらは、それぞれバンク０ビジー制御部３０と同
じ構成になっているものとする。
【０００８】バンクビジー制御部３０は、バンクビジー
フリップフロップ７０、ＯＲ回路８０、カウンタ９０、
比較回路１００からなり、バンク０のビジー制御を行っ
ている。７０は、バンクビジーフリップフロップで、バ
ンク０のビジー状態を保持する。バンクビジーフリップ
フロップ７０は、セットアドレスデコーダ１０の出力に
よりリセットされ、ＯＲ回路８０の出力によりリセット
される。
フリップフロップ７０、ＯＲ回路８０、カウンタ９０、
比較回路１００からなり、バンク０のビジー制御を行っ
ている。７０は、バンクビジーフリップフロップで、バ
ンク０のビジー状態を保持する。バンクビジーフリップ
フロップ７０は、セットアドレスデコーダ１０の出力に
よりリセットされ、ＯＲ回路８０の出力によりリセット
される。
【０００９】バンクビジーフリップフロップ７０がセッ
トされているときには、バンク０がビジー状態であるこ
とを示し、リセットされているときには、バンク０が空
き状態であることを示す。バンクビジーフリップフロッ
プ７０の出力は、ビジーチェック（この図には未記述）
に使われるとともに、カウンタ９０に出力されてカウン
タ９０の制御に使われる。ＯＲ回路８０は、リセットア
ドレスデコーダ２０の出力および比較回路１００の出力
を入力し、そのどちらかの出力が“１”のときバンクビ
ジーフリップフロップ７０にたいしてリセット指示を出
す。
トされているときには、バンク０がビジー状態であるこ
とを示し、リセットされているときには、バンク０が空
き状態であることを示す。バンクビジーフリップフロッ
プ７０の出力は、ビジーチェック（この図には未記述）
に使われるとともに、カウンタ９０に出力されてカウン
タ９０の制御に使われる。ＯＲ回路８０は、リセットア
ドレスデコーダ２０の出力および比較回路１００の出力
を入力し、そのどちらかの出力が“１”のときバンクビ
ジーフリップフロップ７０にたいしてリセット指示を出
す。
【００１０】９０は、カウンタでバンク０のビジー状態
時間をカウントする。カウンタ９０は、バンクビジーフ
リップフロップ７０の出力を入力し、バンクビジーフリ
ップフロップ７０がセットされている間カウントを行
い、バンクビジーフリップフロップ７０がリセットされ
ているときには、クリアされる。１００は、比較回路
で、カウンタ９０の値が特定値Ｔ０に達したかどうかを
チェックする。カウンタ９０の値が特定値Ｔ０に達して
いるときには、エラーとして報告するとともに、ＯＲ回
路８０にたいして“１”を出力し、その結果、バンクビ
ジーフリップフロップ７０がリセットされる。特定値Ｔ
０は、主記憶の最大アクセスタイムＴにより決められる
値であり、Ｔ０とＴの間の関係は、Ｔ０〉Ｔである。
時間をカウントする。カウンタ９０は、バンクビジーフ
リップフロップ７０の出力を入力し、バンクビジーフリ
ップフロップ７０がセットされている間カウントを行
い、バンクビジーフリップフロップ７０がリセットされ
ているときには、クリアされる。１００は、比較回路
で、カウンタ９０の値が特定値Ｔ０に達したかどうかを
チェックする。カウンタ９０の値が特定値Ｔ０に達して
いるときには、エラーとして報告するとともに、ＯＲ回
路８０にたいして“１”を出力し、その結果、バンクビ
ジーフリップフロップ７０がリセットされる。特定値Ｔ
０は、主記憶の最大アクセスタイムＴにより決められる
値であり、Ｔ０とＴの間の関係は、Ｔ０〉Ｔである。
【００１１】
【発明の効果】以上説明したように、本発明のメモリバ
ンクビジー制御方式は、バンクビジーフリップフロップ
のリセットアドレスが何らかの要因でデータ化けしてリ
セットできなくなっても、特定時間セットされたままの
状態にあるバンクビジーフリップフロップを強制的にリ
セットすることにより、バンク状態が回復して主記憶へ
のアクセスが可能となるという効果を有している。
ンクビジー制御方式は、バンクビジーフリップフロップ
のリセットアドレスが何らかの要因でデータ化けしてリ
セットできなくなっても、特定時間セットされたままの
状態にあるバンクビジーフリップフロップを強制的にリ
セットすることにより、バンク状態が回復して主記憶へ
のアクセスが可能となるという効果を有している。
【図１】本発明のメモリバンクビジー制御方式の一実施
例を示すブロック図である。
例を示すブロック図である。
１０ セットアドレスデコーダ ２０ リセットアドレスデコーダ ３０ バンク０ビジー制御部 ４０ バンク１ビジー制御部 ５０ バンク２ビジー制御部 ６０ バンク３ビジー制御部 ７０ バンクビジーフリップフロップ ８０ ＯＲ回路 ９０ カウンタ １００ 比較回路
Claims (1)
- 【請求項１】 複数個のバンクで構成される主記憶装置
と、複数の処理装置とに接続されている主記憶制御装置
のメモリバンクビジー制御方式において、 前記主記憶装置の各バンクに対応して設けられ、各バン
クのビジー状態を表示するバンク状態表示手段と、 前記主記憶装置の各バンクに対応して設けられ、前記バ
ンク状態表示手段が各バンクのビジー状態を表示してい
る時間をカウントするカウント手段と、 前記カウント手段毎に設けられ、前記カウント手段が特
定値になったことを検出する検出手段とを有し、 前記カウント手段が前記特定値になっても、前記バンク
状態表示手段がそのバンクのビジー状態を表示している
ときに、エラーが検出されたことを報告するとともに、
対応する前記バンク状態表示手段をリセットすることを
特徴とするメモリバンクビジー制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7103392A JPH05274220A (ja) | 1992-03-27 | 1992-03-27 | メモリバンクビジー制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7103392A JPH05274220A (ja) | 1992-03-27 | 1992-03-27 | メモリバンクビジー制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05274220A true JPH05274220A (ja) | 1993-10-22 |
Family
ID=13448810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7103392A Pending JPH05274220A (ja) | 1992-03-27 | 1992-03-27 | メモリバンクビジー制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05274220A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6323132B1 (en) | 1998-01-13 | 2001-11-27 | Applied Materials, Inc. | Etching methods for anisotropic platinum profile |
| US6482745B1 (en) | 1998-01-13 | 2002-11-19 | Applied Materials, Inc. | Etching methods for anisotropic platinum profile |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01288946A (ja) * | 1988-05-16 | 1989-11-21 | Fujitsu Ltd | エラー回復制御装置 |
-
1992
- 1992-03-27 JP JP7103392A patent/JPH05274220A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01288946A (ja) * | 1988-05-16 | 1989-11-21 | Fujitsu Ltd | エラー回復制御装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6323132B1 (en) | 1998-01-13 | 2001-11-27 | Applied Materials, Inc. | Etching methods for anisotropic platinum profile |
| US6482745B1 (en) | 1998-01-13 | 2002-11-19 | Applied Materials, Inc. | Etching methods for anisotropic platinum profile |
| US6749770B2 (en) | 1998-01-13 | 2004-06-15 | Jeng H. Hwang | Method of etching an anisotropic profile in platinum |
| US6777342B2 (en) | 1998-01-13 | 2004-08-17 | Jeng H. Hwang | Method of plasma etching platinum |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980421 |