JPH1139217A - キャッシュメモリのエラー処理機構 - Google Patents
キャッシュメモリのエラー処理機構Info
- Publication number
- JPH1139217A JPH1139217A JP9209681A JP20968197A JPH1139217A JP H1139217 A JPH1139217 A JP H1139217A JP 9209681 A JP9209681 A JP 9209681A JP 20968197 A JP20968197 A JP 20968197A JP H1139217 A JPH1139217 A JP H1139217A
- Authority
- JP
- Japan
- Prior art keywords
- data
- cache memory
- address
- error
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】キャッシュメモリの２ビットデータ化けエラー
が生じても、ＣＰＵを切り離されることなく動作し、シ
ステムの性能低下を回避可能とする、キャッシュメモリ
のエラー処理機構の提供。 【解決手段】中央処理装置内のキャッシュメモリ内のデ
ータが情報処理装置内で最新データであり、かつ、対応
する主記憶装置上のデータも最新に更新済みであること
を示す手段と、中央処理装置内のキャッシュメモリのデ
ータで２ビットエラーを検出する手段と、キャッシュメ
モリのデータの２ビットエラーが検出された場合、エラ
ーデータのキャッシュメモリ上のアドレスを保持する手
段と、エラーデータが情報処理装置内で最新データあ
り、かつ、対応する主記憶装置上のデータも最新である
場合、主記憶装置上のデータを、キャッシュメモリ上
の、アドレス保持手段で保持されたアドレスに登録する
手段と、を含む。
が生じても、ＣＰＵを切り離されることなく動作し、シ
ステムの性能低下を回避可能とする、キャッシュメモリ
のエラー処理機構の提供。 【解決手段】中央処理装置内のキャッシュメモリ内のデ
ータが情報処理装置内で最新データであり、かつ、対応
する主記憶装置上のデータも最新に更新済みであること
を示す手段と、中央処理装置内のキャッシュメモリのデ
ータで２ビットエラーを検出する手段と、キャッシュメ
モリのデータの２ビットエラーが検出された場合、エラ
ーデータのキャッシュメモリ上のアドレスを保持する手
段と、エラーデータが情報処理装置内で最新データあ
り、かつ、対応する主記憶装置上のデータも最新である
場合、主記憶装置上のデータを、キャッシュメモリ上
の、アドレス保持手段で保持されたアドレスに登録する
手段と、を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、情報処理装置に関
し、特に、キャッシュメモリのエラー処理機構に関す
る。
し、特に、キャッシュメモリのエラー処理機構に関す
る。
【０００２】
【従来の技術】キャッシュメモリを持つ１つまたは複数
の中央処理装置（ＣＰＵ）からなり、各ＣＰＵはバスを
介して主記憶装置をアクセスする従来の情報処理装置に
おいては、ＣＰＵ内のキャッシュメモリが１ビットエラ
ーを起こした場合には、自動訂正が行い、２ビットエラ
ーを起こした場合には、故障したキャッシュメモリを含
むＣＰＵをシステムから切り離している。
の中央処理装置（ＣＰＵ）からなり、各ＣＰＵはバスを
介して主記憶装置をアクセスする従来の情報処理装置に
おいては、ＣＰＵ内のキャッシュメモリが１ビットエラ
ーを起こした場合には、自動訂正が行い、２ビットエラ
ーを起こした場合には、故障したキャッシュメモリを含
むＣＰＵをシステムから切り離している。
【０００３】
【発明が解決しようとする課題】上述したように、従来
のエラー処理機構では、ＣＰＵ内のキャッシュメモリで
２ビットエラーを起こした場合には、故障したキャッシ
ュメモリを含むＣＰＵを情報処理装置から切り離してい
たため、情報処理装置の性能が低下する、という問題点
を有している。
のエラー処理機構では、ＣＰＵ内のキャッシュメモリで
２ビットエラーを起こした場合には、故障したキャッシ
ュメモリを含むＣＰＵを情報処理装置から切り離してい
たため、情報処理装置の性能が低下する、という問題点
を有している。
【０００４】したがって本発明は、上記問題点に鑑みて
なされたものであって、その目的は、キャッシュメモリ
の２ビットデータ化け等のエラーが生じても、ＣＰＵを
切り離すことなく動作し、システムの性能低下を回避可
能とする、キャッシュメモリのエラー処理機構を提供す
ることにある。
なされたものであって、その目的は、キャッシュメモリ
の２ビットデータ化け等のエラーが生じても、ＣＰＵを
切り離すことなく動作し、システムの性能低下を回避可
能とする、キャッシュメモリのエラー処理機構を提供す
ることにある。
【０００５】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、キャッシュメモリを持つ１または複数の
中央処理装置からなり、各中央処理装置はバスを介して
主記憶装置をアクセスする情報処理装置において、任意
の中央処理装置内のキャッシュメモリ内のデータが該情
報処理装置内で最新データであり、かつ、対応する主記
憶装置上のデータも最新に更新済みであることを示す手
段と、任意の中央処理装置内のキャッシュメモリのデー
タで２ビットエラーを検出する手段と、前記２ビットエ
ラー検出手段で、キャッシュメモリのデータの２ビット
エラーが検出された場合、該エラーデータのキャッシュ
メモリ上のアドレスを保持する手段と、前記エラーデー
タが、該情報処理装置内で最新データありかつ対応する
主記憶装置上のデータも最新である場合、該主記憶上の
データをキャッシュメモリ上の、前記アドレス保持手段
で保持されたアドレスに登録する手段と、を有する。
め、本発明は、キャッシュメモリを持つ１または複数の
中央処理装置からなり、各中央処理装置はバスを介して
主記憶装置をアクセスする情報処理装置において、任意
の中央処理装置内のキャッシュメモリ内のデータが該情
報処理装置内で最新データであり、かつ、対応する主記
憶装置上のデータも最新に更新済みであることを示す手
段と、任意の中央処理装置内のキャッシュメモリのデー
タで２ビットエラーを検出する手段と、前記２ビットエ
ラー検出手段で、キャッシュメモリのデータの２ビット
エラーが検出された場合、該エラーデータのキャッシュ
メモリ上のアドレスを保持する手段と、前記エラーデー
タが、該情報処理装置内で最新データありかつ対応する
主記憶装置上のデータも最新である場合、該主記憶上の
データをキャッシュメモリ上の、前記アドレス保持手段
で保持されたアドレスに登録する手段と、を有する。
【０００６】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明は、その好ましい実施の形態において、１
又は複数の中央処理装置がバスを介して主記憶装置をア
クセスする情報処理装置において、中央処理装置内のキ
ャッシュメモリ内のデータが該情報処理装置内で最新デ
ータであり、かつ、対応する主記憶装置上のデータも最
新に更新済みであることを示す手段（図１のＣＬＥＡＮ
ビット）と、中央処理装置内のキャッシュメモリのデー
タで２ビットエラーを検出する手段（図１の１０５）
と、２ビットエラー検出手段で、キャッシュメモリのデ
ータの２ビットエラーが検出された場合、該エラーデー
タのキャッシュメモリ上のアドレスを保持する手段（図
１の１０２）と、該エラーデータが、該情報処理装置内
で最新データありかつ対応する主記憶装置上のデータも
最新である場合、該主記憶上のデータをキャッシュメモ
リ上の、前記アドレス保持手段で保持されたアドレスに
登録する手段（図１の１０４）と、を有する。
する。本発明は、その好ましい実施の形態において、１
又は複数の中央処理装置がバスを介して主記憶装置をア
クセスする情報処理装置において、中央処理装置内のキ
ャッシュメモリ内のデータが該情報処理装置内で最新デ
ータであり、かつ、対応する主記憶装置上のデータも最
新に更新済みであることを示す手段（図１のＣＬＥＡＮ
ビット）と、中央処理装置内のキャッシュメモリのデー
タで２ビットエラーを検出する手段（図１の１０５）
と、２ビットエラー検出手段で、キャッシュメモリのデ
ータの２ビットエラーが検出された場合、該エラーデー
タのキャッシュメモリ上のアドレスを保持する手段（図
１の１０２）と、該エラーデータが、該情報処理装置内
で最新データありかつ対応する主記憶装置上のデータも
最新である場合、該主記憶上のデータをキャッシュメモ
リ上の、前記アドレス保持手段で保持されたアドレスに
登録する手段（図１の１０４）と、を有する。
【０００７】本発明の実施の形態においては、前記エラ
ーデータが、該情報処理装置内で最新データありかつ対
応する主記憶装置上のデータも最新である場合、該主記
憶上のデータをキャッシュメモリ上の、前記アドレス保
持手段で保持されたアドレスに登録した後に、キャッシ
ュ読み出し要求を出し、前記アドレス保持手段保持した
アドレスにてキャッシュメモリを再度読み出せば、エラ
ーは発生せず、次のサイクルで次の処理のアドレスを示
すようになり、正常動作をする。
ーデータが、該情報処理装置内で最新データありかつ対
応する主記憶装置上のデータも最新である場合、該主記
憶上のデータをキャッシュメモリ上の、前記アドレス保
持手段で保持されたアドレスに登録した後に、キャッシ
ュ読み出し要求を出し、前記アドレス保持手段保持した
アドレスにてキャッシュメモリを再度読み出せば、エラ
ーは発生せず、次のサイクルで次の処理のアドレスを示
すようになり、正常動作をする。
【０００８】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に詳細に説明する。図１は、本発明の一実施例の
構成を示す図である。図１を参照すると、中央処理装置
１０１はシステムバス１０３を介して主記憶装置１０６
に接続し、キャッシュ制御回路１０２、キャッシュメモ
リ１０３、エラー検出回路１０５、メモリリクエスト制
御回路１０４を備えている。
細に説明すべく、本発明の実施例について図面を参照し
て以下に詳細に説明する。図１は、本発明の一実施例の
構成を示す図である。図１を参照すると、中央処理装置
１０１はシステムバス１０３を介して主記憶装置１０６
に接続し、キャッシュ制御回路１０２、キャッシュメモ
リ１０３、エラー検出回路１０５、メモリリクエスト制
御回路１０４を備えている。
【０００９】まず、通常のキャッシュメモリ１０３のア
クセスについて説明する。
クセスについて説明する。
【００１０】キャッシュ制御回路１０２は、キャッシュ
メモリ１０３へのアクセス要求を信号線１３１に出力
し、キャッシュアクセスのためのアドレスを信号線１３
２に出力し、信号線１３４が“１”の間は、信号線１３
２上のアドレスを保持する。
メモリ１０３へのアクセス要求を信号線１３１に出力
し、キャッシュアクセスのためのアドレスを信号線１３
２に出力し、信号線１３４が“１”の間は、信号線１３
２上のアドレスを保持する。
【００１１】また、信号線１３３に、システムバス１３
０を介して、主記憶装置１０６ヘアクセス要求を行うメ
モリリクエスト制御部１０４に、主記憶アクセスのため
の要求信号を出力する。
０を介して、主記憶装置１０６ヘアクセス要求を行うメ
モリリクエスト制御部１０４に、主記憶アクセスのため
の要求信号を出力する。
【００１２】中央処理装置１０１内の命令処理ユニット
（不図示）からメモリアクセス要求が出されると、キャ
ッシュ制御回路１０２は、信号線１３１より制御信号
を、信号線１３２よりアドレスを、キャッシュメモリ１
０３へそれぞれ送出し、キャッシュメモリ１０３をアク
セスする。
（不図示）からメモリアクセス要求が出されると、キャ
ッシュ制御回路１０２は、信号線１３１より制御信号
を、信号線１３２よりアドレスを、キャッシュメモリ１
０３へそれぞれ送出し、キャッシュメモリ１０３をアク
セスする。
【００１３】次に、キャッシュメモリ１０３からの読み
出しデータが２ビットエラーを検出した場合のエラー処
理について説明する。
出しデータが２ビットエラーを検出した場合のエラー処
理について説明する。
【００１４】キャッシュメモリ１０３内のＣＬＥＡＮ
（クリーン）ビットは、キャッシュに登録されているア
ドレス毎に存在し、該アドレスに対応するデータは、こ
のＣＰＵを含むシステム内で最新データであり、かつ、
主記憶上の対応するアドレスもこのデータに更新済みで
ある状態を示すビットである。
（クリーン）ビットは、キャッシュに登録されているア
ドレス毎に存在し、該アドレスに対応するデータは、こ
のＣＰＵを含むシステム内で最新データであり、かつ、
主記憶上の対応するアドレスもこのデータに更新済みで
ある状態を示すビットである。
【００１５】キャッシュ制御回路１０２より信号線１３
１に読み出し要求が出力されると、信号線１３２で示さ
れたアドレスに対応するデータ、およびＣＬＥＡＮビッ
トが、信号線１３５と信号線１３６とにそれぞれ出力さ
れる。
１に読み出し要求が出力されると、信号線１３２で示さ
れたアドレスに対応するデータ、およびＣＬＥＡＮビッ
トが、信号線１３５と信号線１３６とにそれぞれ出力さ
れる。
【００１６】エラー検出回路１０５は、信号線１３５と
信号線１３６の状態からキャッシュメモリからの読み出
したデータがＣＬＥＡＮの状態で、２ビットデータ化け
エラーであることを検出すると、信号線１３４を“１”
にする。
信号線１３６の状態からキャッシュメモリからの読み出
したデータがＣＬＥＡＮの状態で、２ビットデータ化け
エラーであることを検出すると、信号線１３４を“１”
にする。
【００１７】次に、キャッシュ制御回路１０２は、信号
線１３２のアドレスを保持し、キャッシュ制御部１０２
は、主記憶装置１０６からのデータをキャッシュメモリ
１０３に書き込むための要求を信号線１３１に出力す
る。
線１３２のアドレスを保持し、キャッシュ制御部１０２
は、主記憶装置１０６からのデータをキャッシュメモリ
１０３に書き込むための要求を信号線１３１に出力す
る。
【００１８】また、メモリリクエスト制御部１０４は、
信号線１３２のアドレスで、主記憶装置１０６よりデー
タをキャッシュメモリ１０３へ転送するための要求を、
システムバス１３０に送出する。
信号線１３２のアドレスで、主記憶装置１０６よりデー
タをキャッシュメモリ１０３へ転送するための要求を、
システムバス１３０に送出する。
【００１９】信号線１３２上に保持したアドレスに、主
記憶装置１０６から信号線１３５を介してデータがキャ
ッシュメモリ１０３に登録される。
記憶装置１０６から信号線１３５を介してデータがキャ
ッシュメモリ１０３に登録される。
【００２０】この処理の後、キャッシュ制御回路１０２
が信号線１３１にキャッシュ読み出し要求を出し、信号
線１３２上に保持したアドレスにてキャッシュメモリを
再度読み出せば、エラーは発生せず、信号線１３４は
“０”になり、信号線１３２上のアドレスは、次のサイ
クルで次の処理のアドレスを示すようになり、正常動作
をする。
が信号線１３１にキャッシュ読み出し要求を出し、信号
線１３２上に保持したアドレスにてキャッシュメモリを
再度読み出せば、エラーは発生せず、信号線１３４は
“０”になり、信号線１３２上のアドレスは、次のサイ
クルで次の処理のアドレスを示すようになり、正常動作
をする。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
キャッシュメモリの２ビットデータ化けエラーが生じて
も、ＣＰＵを切り離すことなく動作し、システムの性能
低下は回避できるという効果を奏する。その理由は、本
発明においては、キャッシュメモリのデータの２ビット
エラーが検出された場合、エラーデータのキャッシュメ
モリ上のアドレスを保持し、エラーデータが情報処理装
置内で最新データであり、かつ、対応する主記憶装置上
のデータも最新である場合、主記憶装置上のデータを、
キャッシュメモリ上の、前記保持されたアドレスに登録
するように構成したことによる。
キャッシュメモリの２ビットデータ化けエラーが生じて
も、ＣＰＵを切り離すことなく動作し、システムの性能
低下は回避できるという効果を奏する。その理由は、本
発明においては、キャッシュメモリのデータの２ビット
エラーが検出された場合、エラーデータのキャッシュメ
モリ上のアドレスを保持し、エラーデータが情報処理装
置内で最新データであり、かつ、対応する主記憶装置上
のデータも最新である場合、主記憶装置上のデータを、
キャッシュメモリ上の、前記保持されたアドレスに登録
するように構成したことによる。
【図１】本発明の一実施例の構成を示す図である。
１０１ 中央処理装置 １０２ キャッシュ制御装置 １０３ キャッシュメモリ １０４ メモリリクエスト制御回路 １０５ エラー検出回路 １０６ 主記憶装置 １３０ システムバス １３１〜１３７ 信号線
Claims (2)
- 【請求項１】キャッシュメモリを有する一又は複数の中
央処理装置を備え、各中央処理装置はバスを介して主記
憶装置をアクセスする情報処理装置において、 任意の前記中央処理装置内のキャッシュメモリ内のデー
タが前記情報処理装置内で最新データであり、かつ、対
応する前記主記憶装置上のデータも最新に更新済みであ
ることを示す手段と、 任意の前記中央処理装置内のキャッシュメモリのデータ
で２ビットエラーを検出する手投と、 前記２ビットエラーを検出する手段により、前記キャッ
シュメモリのデータの２ビットエラーが検出された場
合、前記エラーデータの前記キャッシュメモリ上のアド
レスを保持するアドレス保持手段と、 前記エラーデータが、前記情報処理装置内で最新データ
あり、かつ、対応する前記主記憶装置上のデータも最新
である場合、前記主記憶装置上のデータを、前記キャッ
シュメモリ上の、前記アドレス保持手段で保持されたア
ドレスに登録する手段と、 を含む、ことを特徴とするキャッシュメモリのエラー処
理機構。 - 【請求項２】前記エラーデータが、該情報処理装置内で
最新データあり、かつ対応する主記憶装置上のデータも
最新である場合、該主記憶装置上のデータをキャッシュ
メモリ上の、前記アドレス保持手段で保持されたアドレ
スに登録した後に、キャッシュ読み出し要求を出し、前
記アドレス保持手段で保持したアドレスにてキャッシュ
メモリを再度読み出すことによりエラーの発生を回避
し、以降のサイクルで正常動作を行う、ことを特徴とす
るキャッシュメモリのエラー処理機構。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9209681A JPH1139217A (ja) | 1997-07-18 | 1997-07-18 | キャッシュメモリのエラー処理機構 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9209681A JPH1139217A (ja) | 1997-07-18 | 1997-07-18 | キャッシュメモリのエラー処理機構 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1139217A true JPH1139217A (ja) | 1999-02-12 |
Family
ID=16576866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9209681A Pending JPH1139217A (ja) | 1997-07-18 | 1997-07-18 | キャッシュメモリのエラー処理機構 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1139217A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010039895A (ja) * | 2008-08-07 | 2010-02-18 | Hitachi Ltd | 仮想計算機システムおよび仮想計算機システムにおけるエラー回復方法ならびに仮想計算機制御プログラム |
-
1997
- 1997-07-18 JP JP9209681A patent/JPH1139217A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010039895A (ja) * | 2008-08-07 | 2010-02-18 | Hitachi Ltd | 仮想計算機システムおよび仮想計算機システムにおけるエラー回復方法ならびに仮想計算機制御プログラム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010703 |