JPS58185083A - キヤツシユメモリ制御方式 - Google Patents
キヤツシユメモリ制御方式Info
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- JPS58185083A JPS58185083A JP57067858A JP6785882A JPS58185083A JP S58185083 A JPS58185083 A JP S58185083A JP 57067858 A JP57067858 A JP 57067858A JP 6785882 A JP6785882 A JP 6785882A JP S58185083 A JPS58185083 A JP S58185083A
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- address
- central processing
- processing unit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はキャッシュメモリを有するデータ処理装置の
キャッシュメモリ制御方式に関するものである。
キャッシュメモリ制御方式に関するものである。
一般にキャッシュメモリを有する中央処理装置はユニプ
ロセッサシステム構成の場合には入出力チャネル装置が
主記憶装置に対してストアアクセスを行なった際に、ま
た、マルチプロセッサシステム構成の場合忙は他中央処
理装置あるいは人出カチャネル装置が主記憶装置に対し
てストアアクセスを行なった際に当該アドレスのデータ
を含むブロックが上記キャッシュメモリに転送されてい
るか否かを調べ、もし転送され【いれば誼ブロックを無
効化するキャッシュメモリインバリデーション処理を行
なう。具体的な実現方法としては、キャッシュメモリ内
データのアドレス情報を管３１するアドレスアレイの中
のアドレスと他中央処理装置あるいは入出力チャネル装
置から受取ったストアアドレスとを比較し、一致するも
のがあれば、即ち、既に当該アドレスのデータを含むブ
ロックがキャッシュメモリ内に転送されていたならば、
このブロックを無効化するという方法が一般的に用いら
れている。
ロセッサシステム構成の場合には入出力チャネル装置が
主記憶装置に対してストアアクセスを行なった際に、ま
た、マルチプロセッサシステム構成の場合忙は他中央処
理装置あるいは人出カチャネル装置が主記憶装置に対し
てストアアクセスを行なった際に当該アドレスのデータ
を含むブロックが上記キャッシュメモリに転送されてい
るか否かを調べ、もし転送され【いれば誼ブロックを無
効化するキャッシュメモリインバリデーション処理を行
なう。具体的な実現方法としては、キャッシュメモリ内
データのアドレス情報を管３１するアドレスアレイの中
のアドレスと他中央処理装置あるいは入出力チャネル装
置から受取ったストアアドレスとを比較し、一致するも
のがあれば、即ち、既に当該アドレスのデータを含むブ
ロックがキャッシュメモリ内に転送されていたならば、
このブロックを無効化するという方法が一般的に用いら
れている。
第１図および第２図は従来のキャッシュメモリ制御方式
のハードウェア構成を示すブロック図である。第１図は
主記憶装置（２）と中央処理装置（３）。
のハードウェア構成を示すブロック図である。第１図は
主記憶装置（２）と中央処理装置（３）。
（７）とを専用線Ｃ１３，６４を介し接続したものであ
り、（１）は入出力チャネル装置、（４）はチャネルバ
ッファ、（５）はメモリリクエスト制御回路、（６）は
インバリデーンヨンアドレススタック（以下Ｂ ＩＡＳ
と称す）、（８−１）はアドレス線、（９）はストアア
ドレスレジスタ（以下Ｒ８ＡＲと称す）である。また第
２図は主記憶装置（２）を入出力チャネル装置（１）お
よび中央処理装置（３）、 （７）とメモリパスα力を
介して接続したもので、（６）はＢＩＡＳ、（８−２）
（８−５）はアドレス線、（９）はＲ８ＡＲ，（１Ｏ−
２）、（１０−６）は制御線である。
り、（１）は入出力チャネル装置、（４）はチャネルバ
ッファ、（５）はメモリリクエスト制御回路、（６）は
インバリデーンヨンアドレススタック（以下Ｂ ＩＡＳ
と称す）、（８−１）はアドレス線、（９）はストアア
ドレスレジスタ（以下Ｒ８ＡＲと称す）である。また第
２図は主記憶装置（２）を入出力チャネル装置（１）お
よび中央処理装置（３）、 （７）とメモリパスα力を
介して接続したもので、（６）はＢＩＡＳ、（８−２）
（８−５）はアドレス線、（９）はＲ８ＡＲ，（１Ｏ−
２）、（１０−６）は制御線である。
次に動作について説明する。第１図において、まず入出
力チャネル装置（１）が主記憶装置（２ンに対してスト
アアクセスを開始すると、該ストアアドレスおよびスト
アデータは中央処理装置（３）内に設けられたチャネル
バッファ（４）に蓄えられる。次にチャネルバッファ（
４）は主記憶装置（２）Ｋ対しリクエストを出し、メモ
リリクエスト制御回路（５）でリクエストが受付けられ
たことが判断されるとストアアドレスとストアデータと
を送出するが、このとき同時にストアアドレスを中央処
理装置（１）内に設けられたＢＩＡＳ（６）に送る。Ｂ
ＩＡＳ（６）内にアドレスが取込まれると、このアドレ
スとキャッシュメモリ内データのナトレス情報を管理す
るアドレスアレイ（図示せず）に格納されているアドレ
スとを比較し、一致するものがあればそのアドレスに該
当するブロックを無効化する。一方、マルチプロセッサ
システム構成時に他中央処理装置（７）が主記憶装置（
２）に対してストアアクセスを行なう場合には他中央処
理装置（７）は主記憶装置（２）に対してストアアドレ
スとストアデータとを送出すると同時にアドレス線（８
−１）を介して中央処理装置（３）内に設けられたＢ
Ｓ Ａ Ｒ（９）Ｋストアアドレスを送り、制御Ｍ（１
０−１）ＫヨＱ主記憶装置（２） Ｋ 対してストアア
クセスを行なった旨を中央処理装置（３）Ｋ知らせる。
力チャネル装置（１）が主記憶装置（２ンに対してスト
アアクセスを開始すると、該ストアアドレスおよびスト
アデータは中央処理装置（３）内に設けられたチャネル
バッファ（４）に蓄えられる。次にチャネルバッファ（
４）は主記憶装置（２）Ｋ対しリクエストを出し、メモ
リリクエスト制御回路（５）でリクエストが受付けられ
たことが判断されるとストアアドレスとストアデータと
を送出するが、このとき同時にストアアドレスを中央処
理装置（１）内に設けられたＢＩＡＳ（６）に送る。Ｂ
ＩＡＳ（６）内にアドレスが取込まれると、このアドレ
スとキャッシュメモリ内データのナトレス情報を管理す
るアドレスアレイ（図示せず）に格納されているアドレ
スとを比較し、一致するものがあればそのアドレスに該
当するブロックを無効化する。一方、マルチプロセッサ
システム構成時に他中央処理装置（７）が主記憶装置（
２）に対してストアアクセスを行なう場合には他中央処
理装置（７）は主記憶装置（２）に対してストアアドレ
スとストアデータとを送出すると同時にアドレス線（８
−１）を介して中央処理装置（３）内に設けられたＢ
Ｓ Ａ Ｒ（９）Ｋストアアドレスを送り、制御Ｍ（１
０−１）ＫヨＱ主記憶装置（２） Ｋ 対してストアア
クセスを行なった旨を中央処理装置（３）Ｋ知らせる。
中央処理装置（３）は制御線（１０−１）により他中央
処理装置（７）Ｋよるストアアクセスがあったことを知
るとＲ８ＡＲ（９）にセットされたアドレスを前述のＢ
ＩＡＳ（６）ｋ送りキャッシュメモリインバリデーショ
ン処理を開始する。ＢＩＡＳ（６）にアドレスをセット
した後のインバリデーション処理は入出力チャネル装置
（１）のストアによるインバリデーション処理の部分で
述べた方法と同じ手順で行なわれる。
処理装置（７）Ｋよるストアアクセスがあったことを知
るとＲ８ＡＲ（９）にセットされたアドレスを前述のＢ
ＩＡＳ（６）ｋ送りキャッシュメモリインバリデーショ
ン処理を開始する。ＢＩＡＳ（６）にアドレスをセット
した後のインバリデーション処理は入出力チャネル装置
（１）のストアによるインバリデーション処理の部分で
述べた方法と同じ手順で行なわれる。
また第２図に示されるものの動作も上述の第１図のもの
とほぼ同様である。即ち、入出力チャネル装置（１）ま
たは他中央処理装置（７）が主記憶装置（２）に対して
ストアアクセスを行なう場合、メモリパスαや上にスト
アアドレスとストアデータを送出するとともにアドレス
線（８−２）またはアドレス線（８−１”）を介して中
央処理装置（３）内に設けられたＲ８ＡＲ（９）４Ｃス
トアアドレスを送り、制御線（１’０−２）または制御
線（１０−３）Ｋより主記憶装置（２） Ｋ対してスト
アアクセスを行なった旨な中央処理装置（３）Ｋ知らせ
る。以後の処理は第１図の説明で述べた内容と同様であ
る。
とほぼ同様である。即ち、入出力チャネル装置（１）ま
たは他中央処理装置（７）が主記憶装置（２）に対して
ストアアクセスを行なう場合、メモリパスαや上にスト
アアドレスとストアデータを送出するとともにアドレス
線（８−２）またはアドレス線（８−１”）を介して中
央処理装置（３）内に設けられたＲ８ＡＲ（９）４Ｃス
トアアドレスを送り、制御線（１’０−２）または制御
線（１０−３）Ｋより主記憶装置（２） Ｋ対してスト
アアクセスを行なった旨な中央処理装置（３）Ｋ知らせ
る。以後の処理は第１図の説明で述べた内容と同様であ
る。
以上に述べた従来のキャッシュメモリ制御方式は第１図
、第２図のいずれの場合においても次のような欠点があ
る。先ず第１図に示されるものは、入出力チャネル装置
が直接に主記憶装置が直接に主記憶装置に接続されるの
ではなく、中央処理装置を介して接続されるため、また
第２図に示されるものにおいては入出力チャネル装置と
中央処理装置との間にインバリチージョン専用アドレス
線、制御線を設ける必要があるため、中央処理装置の外
部インターフェース線数が増大する。また、マルチプロ
セッサシステム構成時に各中央処理装置間で、インバリ
デーション専用のアドレス線、制御線を設ける必要であ
るため、中央処理装置の外部インタフェース線数が増大
する。さらにマルチプロセッサシステムにおいて、中央
処理装置の台数が多（なると、中央処理装置の外部イン
タフェース線数が増大すると共にインバリデーション制
御が極めて複雑になる。
、第２図のいずれの場合においても次のような欠点があ
る。先ず第１図に示されるものは、入出力チャネル装置
が直接に主記憶装置が直接に主記憶装置に接続されるの
ではなく、中央処理装置を介して接続されるため、また
第２図に示されるものにおいては入出力チャネル装置と
中央処理装置との間にインバリチージョン専用アドレス
線、制御線を設ける必要があるため、中央処理装置の外
部インターフェース線数が増大する。また、マルチプロ
セッサシステム構成時に各中央処理装置間で、インバリ
デーション専用のアドレス線、制御線を設ける必要であ
るため、中央処理装置の外部インタフェース線数が増大
する。さらにマルチプロセッサシステムにおいて、中央
処理装置の台数が多（なると、中央処理装置の外部イン
タフェース線数が増大すると共にインバリデーション制
御が極めて複雑になる。
この発明は主記憶装置をアクセスする装置をすべてメモ
リバスに接続し、中央処理装置は常圧メモリバスを監視
することＫより、他系装置によるメモリストアを検知し
、メモリストアからアドレスを取込むことＫより、従来
の、ものの欠点を除去しようとするものである。
リバスに接続し、中央処理装置は常圧メモリバスを監視
することＫより、他系装置によるメモリストアを検知し
、メモリストアからアドレスを取込むことＫより、従来
の、ものの欠点を除去しようとするものである。
以下第３図に示すこの発明の一実施例について説明する
。図において、０υはメモリバスでこのメモリバス０や
にはメモリデータ線、メモリアドレス線、記憶保護キー
線、マークピット線、リクエスト線、リクエストファン
クション指定線、リクエストソースアドレス線、リクエ
ストデスティネーションアドレス線等メモリリクエスト
に関連するすべての情報が含まれるよ５忙なっている。
。図において、０υはメモリバスでこのメモリバス０や
にはメモリデータ線、メモリアドレス線、記憶保護キー
線、マークピット線、リクエスト線、リクエストファン
クション指定線、リクエストソースアドレス線、リクエ
ストデスティネーションアドレス線等メモリリクエスト
に関連するすべての情報が含まれるよ５忙なっている。
（２）は主記憶装置でこの主記憶装置（２）は上記メモ
リバス０υを介し人出力チャネル装置（す、中央処理装
置（３）および他中央処理装置（７）に接続されている
。（２）はメモリバスアドレスレジスタ（以下ＭＢＡＲ
と称す）である。
リバス０υを介し人出力チャネル装置（す、中央処理装
置（３）および他中央処理装置（７）に接続されている
。（２）はメモリバスアドレスレジスタ（以下ＭＢＡＲ
と称す）である。
次に動作について説明する。第６図において、入出力チ
ャネル装置（りあるいは他中央処理装鹸（７）が主記憶
装置（２）九対してストアアクセスを行なうとき、メモ
リバスＱｌ）が使用可能であれば該装置はメモリバス上
◇上にリクエスト、メモリアドレス。
ャネル装置（りあるいは他中央処理装鹸（７）が主記憶
装置（２）九対してストアアクセスを行なうとき、メモ
リバスＱｌ）が使用可能であれば該装置はメモリバス上
◇上にリクエスト、メモリアドレス。
メモリデータを送出し、リクエストファンクションを１
ストアゝに指定する。このときリクエストソースアドレ
スは人出力チャネル装置（１）あるいは他中央処理装置
（７）を、リクエストデスティネーションアドレスは主
記憶装置（２）をそれぞれ指定する。一方中央処理装置
（３）は常にメモリバスａ１を監視しバス上にリクエス
トが出現すると該中央処理装置（３）内に設けられたＭ
Ｂ Ａ ＲＣＬｌにメモリバスαや上のメモリアドレ
スを取込む。いま、このメモリバス上１上に出現したリ
クエストがリクエストファンクション指定ｌ１ＩＫより
−トア１と指定され、かつリクエストソースアドレスが
誼中央処理装置（３）を指定していない場合、即ち、入
出力チャネル装置（１）または他中央処理装置（７）を
指定している場合、咳中央処理装ｆｉｔ （３）はＭＢ
Ａ籠（６）の内容を前述のＢＩＡＳ（６）へ送りキャッ
シュメモリのインバリデーション処理開始する。ＢＩＡ
Ｓ（６）へインバリデーション用のアドレスが送られた
後のインバリデーション処理の手順は従来方式によるイ
ンバリデーション処理手順と同様に処理される。
ストアゝに指定する。このときリクエストソースアドレ
スは人出力チャネル装置（１）あるいは他中央処理装置
（７）を、リクエストデスティネーションアドレスは主
記憶装置（２）をそれぞれ指定する。一方中央処理装置
（３）は常にメモリバスａ１を監視しバス上にリクエス
トが出現すると該中央処理装置（３）内に設けられたＭ
Ｂ Ａ ＲＣＬｌにメモリバスαや上のメモリアドレ
スを取込む。いま、このメモリバス上１上に出現したリ
クエストがリクエストファンクション指定ｌ１ＩＫより
−トア１と指定され、かつリクエストソースアドレスが
誼中央処理装置（３）を指定していない場合、即ち、入
出力チャネル装置（１）または他中央処理装置（７）を
指定している場合、咳中央処理装ｆｉｔ （３）はＭＢ
Ａ籠（６）の内容を前述のＢＩＡＳ（６）へ送りキャッ
シュメモリのインバリデーション処理開始する。ＢＩＡ
Ｓ（６）へインバリデーション用のアドレスが送られた
後のインバリデーション処理の手順は従来方式によるイ
ンバリデーション処理手順と同様に処理される。
この発明の利点は、上述のようにすべての中央処理装置
および入出力チャネル装置が同一のメモリバスを介して
主記憶装置に接続されるといラノ・−ドウエア構成をと
り、各中央処理装置がそれぞれ独立に常にこのメモリバ
スを監視するという制御を行なうことに由来する。即ち
、キャッシュメモリを有する中央処理装置が存在し、入
出力チャネル装置あるいは他中央処理装置が主記憶装置
に対してストアアクセスを行なう場合に該中央処理装置
がキャッシュメモリのインバリデーション処理を行なう
ために必要なストアアドレスを取込む手段として、従来
方式では入出力チャネル装置と該中央処理装置間あるい
は他中央処理装置と該中央処理装置間に専用のアドレス
線を設ける必要があるのに対し、この発明による方式で
はメモリアドレスがメモリバスな介して主記憶装置に送
られるのと同時に該中央処理装置は同一のメモリバスか
らそのメモリアドレスを取込むことができるため、該中
央処理装置と入出力チャネル装置あるいは、他中央処理
装置との間にストアアドレスを送受するための専用のイ
ンタフェース線に設ける必要がない。また従来方式では
他中央処理装置が主記憶装置に対してストアアクセスを
行なう場合、他中央処理装置は第１図の（１０−１）や
第２図の（１０−３）に示１ような制御線により該中央
処理装置に対してストアアクセスを行なった旨を報告す
るのに対し、この発明による方式ではメモリバス上のリ
クエスト線、リクエストファンクション線、およびリク
エストソースアドレス線を監視して他中央処理装置によ
るストアアクセスを認識するため、各中央処理装置間に
第１図の（１０−１）や第２図の（１０−５）に示すよ
うな制御−を設ける必要がない。したがって、従来のキ
ャッシュメモリインバリデーション処理方式を採用する
場合、マルチプロセッサシステムケ構成する中央処理装
置の数が大きくなるはと中央処理装置の外部インタフェ
ースｍ数が極めて増大し、またキャッシュメモリインバ
リデーション処理制御モ複雑になるのに対し、この発明
による方式を採用する場合では、キャッシュメモリイン
バリデーション処理に関連する中央処理装置の外部イン
タフェース線数およびインバリデーション処理制御は中
央処理装置の数によらず一定である等諸効果がある。
および入出力チャネル装置が同一のメモリバスを介して
主記憶装置に接続されるといラノ・−ドウエア構成をと
り、各中央処理装置がそれぞれ独立に常にこのメモリバ
スを監視するという制御を行なうことに由来する。即ち
、キャッシュメモリを有する中央処理装置が存在し、入
出力チャネル装置あるいは他中央処理装置が主記憶装置
に対してストアアクセスを行なう場合に該中央処理装置
がキャッシュメモリのインバリデーション処理を行なう
ために必要なストアアドレスを取込む手段として、従来
方式では入出力チャネル装置と該中央処理装置間あるい
は他中央処理装置と該中央処理装置間に専用のアドレス
線を設ける必要があるのに対し、この発明による方式で
はメモリアドレスがメモリバスな介して主記憶装置に送
られるのと同時に該中央処理装置は同一のメモリバスか
らそのメモリアドレスを取込むことができるため、該中
央処理装置と入出力チャネル装置あるいは、他中央処理
装置との間にストアアドレスを送受するための専用のイ
ンタフェース線に設ける必要がない。また従来方式では
他中央処理装置が主記憶装置に対してストアアクセスを
行なう場合、他中央処理装置は第１図の（１０−１）や
第２図の（１０−３）に示１ような制御線により該中央
処理装置に対してストアアクセスを行なった旨を報告す
るのに対し、この発明による方式ではメモリバス上のリ
クエスト線、リクエストファンクション線、およびリク
エストソースアドレス線を監視して他中央処理装置によ
るストアアクセスを認識するため、各中央処理装置間に
第１図の（１０−１）や第２図の（１０−５）に示すよ
うな制御−を設ける必要がない。したがって、従来のキ
ャッシュメモリインバリデーション処理方式を採用する
場合、マルチプロセッサシステムケ構成する中央処理装
置の数が大きくなるはと中央処理装置の外部インタフェ
ースｍ数が極めて増大し、またキャッシュメモリインバ
リデーション処理制御モ複雑になるのに対し、この発明
による方式を採用する場合では、キャッシュメモリイン
バリデーション処理に関連する中央処理装置の外部イン
タフェース線数およびインバリデーション処理制御は中
央処理装置の数によらず一定である等諸効果がある。
第１図および第２図は従来のキャッシュメモリ制御方式
を示すブロック図、第３図はこの発明の一実施例を示す
ブロック図である。 図において、（１）は入出力チャネル装置、（２）は主
記憶装置＊ （３）、（７）は中央処理装置、（６）は
インバリデーションアドレススタック（ＢＩＡＳ）、（
ｌυはメモリバス、（６）はメモリパスアドレスレジス
タ（ＭＢＡＲ）である。なお図中同一符号は同一または
相当部分を示すものとする。 代理人 葛 野 信 − 第３図
を示すブロック図、第３図はこの発明の一実施例を示す
ブロック図である。 図において、（１）は入出力チャネル装置、（２）は主
記憶装置＊ （３）、（７）は中央処理装置、（６）は
インバリデーションアドレススタック（ＢＩＡＳ）、（
ｌυはメモリバス、（６）はメモリパスアドレスレジス
タ（ＭＢＡＲ）である。なお図中同一符号は同一または
相当部分を示すものとする。 代理人 葛 野 信 − 第３図
Claims (1)
- 主記憶装置をアクセスする複数のデータ処理装置が同一
のメモリバスな介して主記憶装置に接続されたものにお
いて、上記データ処理装置の内のキャッシュメモリを有
するデータ処理装置により上記メモリバスを常に監視せ
しめ、この監視により他データ処理装置から上記主記憶
装置へデータのストア動作が行なわれたことを認識し、
かつその時のストアデータのアドレスをメモリバスから
キャッシュメモリを有するデータ処理装置内へ取込み、
このスト。アアドレスと同一のアドレスをもつデータが
上記キャッシュメモリ内に既に書き込まれている場合に
はこのキャッシュメモリ内データを無効化することを特
徴とするキャッシュメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57067858A JPS58185083A (ja) | 1982-04-22 | 1982-04-22 | キヤツシユメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57067858A JPS58185083A (ja) | 1982-04-22 | 1982-04-22 | キヤツシユメモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58185083A true JPS58185083A (ja) | 1983-10-28 |
Family
ID=13357053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57067858A Pending JPS58185083A (ja) | 1982-04-22 | 1982-04-22 | キヤツシユメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58185083A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS638849A (ja) * | 1986-06-30 | 1988-01-14 | Fujitsu Ltd | キヤツシユメモリ制御方式 |
| JPS6428756A (en) * | 1987-07-24 | 1989-01-31 | Hitachi Ltd | Buffer control system |
-
1982
- 1982-04-22 JP JP57067858A patent/JPS58185083A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS638849A (ja) * | 1986-06-30 | 1988-01-14 | Fujitsu Ltd | キヤツシユメモリ制御方式 |
| JPS6428756A (en) * | 1987-07-24 | 1989-01-31 | Hitachi Ltd | Buffer control system |
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