JPH0454534A - トレーサ・メモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＣＰＵの動作履歴を記憶するトレーサ、メモ
リの制御回路に関する。

〔従来の技術〕

従来のトレーサ・メモリ制御回路は、第２図に示すよう
に、システム・クロ・ツク（図示せず）に同期してアド
レス・カウンタ１０５をインクリメントし、ｃｐｕ　＜
図示せず）が出力する毎クロ・７りの動作履歴（図示せ
ず）をトレーサ・メモリ１０７に格納する。トレーサ・
メモリ１０７は、複数のアドレスとそれと対応したデー
タを書込む領域（以後、ワードと記す）とから構成され
、最後のアドレスのワードまで書込まれると最初のアド
レスのワードに戻る構造となっている。

ハードウェア・エラー検出回路２０１がパリティ・チエ
ツクエラー等のハードウェアのエラーを検出した時に出
力するハードウェア・エラー信号２０７と、マイクロプ
ログラム格納レジスタ２０２がトレーサ・メモリ停止命
令により出力した出力信号２０８をデコーダ２０３によ
りデコードして生成したトレーサ・メモリ停止信号２０
９とはＯＲゲート２０４に入力される。ＯＲゲート２０
４は、入力した２つの信号を論理和し、アドレス・カウ
ンタホールド信号２１０を発生する。

アドレス・カウンタホールド信号２１０により、アドレ
ス・カウンタ１０５はホールド状態となり、アドレス・
カウンタ出力信号１１３を出力する。アドレス・カウン
タ出力信号１１３は、トレーサ・メモリ１０７の任意の
アドレスを保持した状態とし、トレーサ・メモリ１０７
の書込アドレスの更新を抑止していた。

〔発明が解決しようとする課題〕

上述した従来のトレーサ・メモリ制御回路は、ＣＰＵの
主記憶読出し動作において主記憶（図示せず）からのデ
ータ・リプライ信号（図示せず）が、ハードウェア・エ
ラー検出回路２０１により検出されないハードウェア障
害等の原因で永久的に返って来ない場合、マイクロプロ
グラムはＣＰＵからの待機信号により実行が抑止されて
いるが、トレーサ・メモリ１０７のアドレス・カウンタ
１０５はシステム・クロックに同期し更新されてしまう
ので、トレーサ・メモリ１０７のすべてのワードがマイ
クロプログラムの実行が抑止された状態の情報だけに書
き換られてしまい、マイクロプログラムの実行が抑止さ
れる以前の故障解析に有効な情報がトレーサ・メモリ１
０７に残らないという問題点がある。

本発明の目的は、故障解析に有効なデータをトレーサ・
メモリに残しておくことが可能なトレーサーメモリ制御
回路を提供することにある。

〔課題を解決するための手段〕

本発明のトレーサ・メモリ制御回路は、複数のアドレス
と前記アドレスに対応しシステム・クロックに同期して
ＣＰＵが出力する毎クロックの動作履歴を格納する領域
とから構成されるトレーサ・メモリと、ハードウェアの
エラーを検出した時にハードウェア・エラー信号を出力
するハードウェア・エラー検出回路と、トレーサ・メモ
リ停止命令の出力信号を出力するマイクロプログラム格
納レジスタと、前記ハードウェア・エラー信号と前記出
力信号とを論理和したアドレス・カウンタホールド信号
を発生するＯＲゲートと、前記システム・クロックに同
期して前記トレーサ・メモリのアドレスをインクリメン
トし前記アドレス・カウンタホールド信号によりホール
ド状態となり前記トレーサ・メモリのアドレスを保持し
た状態とするアドレス・カウンタ出力信号を出力するア
ドレス・カウンタとから構成されるトレーサ・メモリ制
御回路において、主記憶読出し命令信号を出力するＣＰ
Ｕと、前記主記憶読出し命令信号によりデータを呼出し
データ・リプライ信号を出力する主記憶装置と、前記主
記憶読出し命令信号によりセットされ前記データ・リプ
ライ信号によりリセットされるまでフリップ・フロップ
出力信号の出力をホールドするフリップ・フロップと、
前記ＣＰＵが前記主記憶読出し命令信号を出力してから
前記主記憶装置よりデータ・リプライ信号が前記ＣＰＵ
に返ってくるまでの最大時間より前記システム−クロッ
クの１クロック分大きい値を最大値とし前記フリップ・
フロップ出力信号により前記システム・クロックに同期
してカウントア・ツブし前記最大値に達するとカウンタ
最大値出力信号を前記ＯＲゲートに出力するカウンタと
、前記フリップ・フロップと前記カウンタとにシステム
−リセット信号を出力してリセットする診断プロセッサ
とを有して構成されている。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例のブロック図である。同実施
例は、従来例のトレーサーメモリ制御回路のＯＲゲート
２０４に接続されている。同実施例は、主記憶読出し命
令信号１０８を出力するＣＰＵ１０２と、主記憶読出し
命令信号１０８によりデータを呼出しデーターリプライ
信号１０９を出力する主記憶装［１０１と、主記憶読出
し命令信号１０８によりセットされデータ・リプライ信
号１０９によりリセットされるまでフリ・ンプ・フロ・
ツブ出力信号１１０の出力をホールドするフリップ・フ
ロップ１０３と、ＣＰＵ１０２が主記憶読出し命令信号
１０８を出力してから主記憶装置１０１よりデータ・リ
プライ信号１０９がＣＰＵ１０２に返ってくるまでの最
大時間よりシステム・クロックの１クロック分大きい値
を最大値としフリップ・フロップ出力信号１１０により
システム・クロックに同期してカウントア・ツブし最大
値に達するとカウンタ最大値出力信号１１２をＯＲゲー
ト２０４に出力するカウンタ１０４と、フリップ・フロ
ップ１０３とカウンタ１０４とにシステム・リセット信
号１１１を出力してリセ・ッ卜する診断プロセッサ１０
６とから構成されている。

フリップ・フロップ１０３は、ＣＰＵ１０２が主記憶装
置１０１に対して出力した主記憶読出し命令信号１０８
により「１」にセットされ、フリップ・フロップ出力信
号１１０を「１」で出力し、主記憶装置１０１からのデ
ータ・リプライ信号１０９により「０」にリセットされ
るまでホールド状態を保つ。

カウンタ１０４は、フリップ・フロップ１０３と同様に
、診断プロセッサ１０６のシステム・リセット信号１１
１により「０」に初期設定される。そして、クリップ・
フロップ１０３のフリップ・フロップ出力信号１１０が
「１」になるとシステム・クロックに同期しカウントア
ツプし、フリップ・フロップ出力信号１１０が「０」に
なるとリセットされる。

次に、同実施例の動作を説明する。初期設定として、診
断プロセッサ１０６のシステム・リセット信号１１１に
より、スリップ・フロップ１０３とカウンタ１０４とを
「Ｏ」に設定する。その後、ＣＰＵ１０２が主記憶装置
１０１に向は主記憶読出し命令信号１０８を出力するこ
とにより、主記憶装置１０１とフリップ・フロップ１０
３とに主記憶読出し命令信号１０８が入力される。それ
により、主記憶装置１０１はデータを読出し、フリップ
・フロップ１０３は「１」にセットされ、フリップ・フ
ロップ出力信号１１０を「１」で出力する。カウンタ１
０４は、フリップ・フロップ出力信号１１０が入力する
ことより、システム・クロックに同期してカウントアツ
プを始める。その時、ＣＰＵ１０２にデータ・リプライ
信号１０９が返ってくるまでにカウンタ１０４が最大値
に達しな場合、カウンタ１０４はホールド状態となり、
カウンタ最大値出力信号１１２を「１」で出力する。カ
ウンタ最大値出力信号１１２は、ハードウェア・エラー
信号２０７とトレーサ・メモリ停止信号２０９と共にＯ
Ｒゲート２０４に入力している。ＯＲゲート２０４は、
これらの信号を論理和し、アドレス−カウンタホールド
信号２１０をアドレス・カウンタ１０５に出力する。ア
ドレス・カウンタ１０５は、アドレス・カウンタホール
ド信号２１０の入力により、ホールド状態となり、アド
レス−カウンタ出力信号１１３を出力する。アドレス・
カウンタ出力信号１１３は、トレーサ・メモリ１０７の
あるアドレスを保持した状態とし、トレーサ・メモリ１
゜７の書込アドレスの更新を抑止する。

また、カウンタ１０４が最大値に達する前にＣＰＵ１０
２にデータ・リプライ信号１０９が返ってきた場合は、
フリップ・フロップ１０３がリセットされ、フリップ・
フロップ出力信号１１０が「０」で出力される。カウン
タ１０４は、フリップ・フロップ出力信号１１０が「０
」になると「０」にリセットされる。

〔発明の効果〕

以上説明したように本発明は、ハードウェア・エラー検
出回路で検出されない異常等でデータリプライ信号がＣ
ＰＵに返って来ない場合でも、−定時間が経過するとト
レーサ・メモリの書込みアドレスの更新を抑止すること
により、故障解析に有効なデータをトレーサ・メモリに
残しておくことが可能だという効果を有する。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は従来
例のブロック図である。 １０１・・・・・・主記憶装置、１０２・・・・・・Ｃ
ＰＵ、１０３・・・・・・フリップ・フロップ、１０４
・・・・・・カウンタ、１０５・・・・・・アドレス・
カウンタ、１０６−・・・・診断プロセッサ、１０７・
・−・・・トレーサ・メモリ、１０８・・・・・・主記
憶読出し命令信号、１０９・・・・・・データーリプラ
イ信号、１１０・・・・・・フリ・ソト７０ツブ出力信
号、１１１・・・・・・システム・リセット信号、１１
２・・・・・・カウンタ最大値出力信号、１１３・・・
・・・アドレス−カウンタ出力信号、２０４・・・・・
・ＯＲゲート、２０７・・・・・・ハードウェア・エラ
ー信号、２０９・・・・−・トレーサ・メモリ停止信号
、２１０・・・・・・アドレス・カウンタボールド信号
。 代理人　弁理士　　内　原　　晋 第　　２ 因 尤　　７ 母

Claims (1)

1. 【特許請求の範囲】 複数のアドレスと前記アドレスに対応しシステム・クロ
   ックに同期してＣＰＵが出力する毎クロックの動作履歴
   を格納する領域とから構成されるトレーサ・メモリと、
   ハードウェアのエラーを検出した時にハードウェア・エ
   ラー信号を出力するハードウェア・エラー検出回路と、
   トレーサ・メモリ停止命令の出力信号を出力するマイク
   ロプログラム格納レジスタと、前記ハードウェア・エラ
   ー信号と前記出力信号とを論理和したアドレス・カウン
   タホールド信号を発生するＯＲゲートと、前記システム
   ・クロックに同期して前記トレーサ・メモリのアドレス
   をインクリメントし前記アドレス・カウンタホールド信
   号によりホールド状態となり前記トレーサ・メモリのア
   ドレスを保持した状態とするアドレス・カウンタ出力信
   号を出力するアドレス・カウンタとから構成されるトレ
   ーサ・メモリ制御回路において、 主記憶読出し命令信号を出力するＣＰＵと、前記主記憶
   読出し命令信号によりデータを呼出しデータ・リプライ
   信号を出力する主記憶装置と、前記主記憶読出し命令信
   号によりセットされ前記データ・リプライ信号によりリ
   セットされるまでフリップ・フロップ出力信号の出力を
   ホールドするフリップ・フロップと、前記ＣＰＵが前記
   主記憶読出し命令信号を出力してから前記主記憶装置よ
   りデータ・リプライ信号が前記ＣＰＵに返ってくるまで
   の最大時間より前記システム・クロックの１クロック分
   大きい値を最大値とし前記フリップ・フロップ出力信号
   により前記システム・クロックに同期してカウントアッ
   プし前記最大値に達するとカウンタ最大値出力信号を前
   記ＯＲゲートに出力するカウンタと、前記フリップ・フ
   ロップと前記カウンタとにシステム・リセット信号を出
   力してリセットする診断プロセッサとを有することを特
   徴とするトレーサ・メモリ制御回路。